KR20190008065A - The vertical-type gateless and capacitorless dram cell based on germanium and the method for manufacturing thereof - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 상세하게는 수직형 2-단자 게이트리스(Gateless) 및 커패시터리스(Capacitorless) DRAM 셀 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE
종래 DRAM 메모리의 단위 셀은 하나의 트랜지스터(transistor, T)와 하나의 커패시터(capacitor, C)를 포함하는 구조(1T/1C)이다. 메모리 소자의 경우 단위 면적 당 셀의 개수를 늘릴수록 상업적, 경제적으로 뛰어난 효과를 가져오기 때문에 셀을 소형화하는 문제는 메모리 산업에서 해결해야 할 가장 큰 과제이다. 셀을 소형화하기 위해서, 종래의 DRAM 셀 구조에서는 트랜지스터 또는 커패시터의 크기를 줄이는 것이 메모리 산업의 핵심 기술이었다. 기술이 발전함에 따라 트랜지스터의 크기를 소형화하는 것은 해결 가능했지만, 정전 용량의 크기는 유지한 채 커패시터의 크기를 소형화하는 것은 기술적 한계에 직면했다. 이러한 문제점을 해결하기 위하여 커패시터 없는 DRAM(capacitorless DRAM)이 제안되었다. 커패시터 없는 DRAM에서 단위 셀은 커패시터없이 하나의 트랜지스터만으로 구성되기 때문에 셀의 소형화에 유리하다. 즉, 소형화됨에 따라서 높은 집적도를 가질 수 있으며, 제작 공정 또한 간단하여 상용화에 유리하다는 장점이 있다. 하지만 커패시터 없는 DRAM의 경우 메모리 상태를 쓰고 읽는 과정에서 높은 구동 전압이 요구되기 때문에 게이트 절연막 열화가 발생하고, 이로 인해 메모리 동작 특성 중 신뢰성과 내구성에 대한 치명적인 문제점을 안고 있다.A unit cell of a conventional DRAM memory is a structure (1T / 1C) including one transistor (transistor T) and one capacitor (capacitor C). In the case of a memory device, as the number of cells per unit area is increased, a commercial and economical effect is exerted. Therefore, miniaturization of a cell is a major problem to be solved in the memory industry. In order to miniaturize a cell, it has been a core technology of the memory industry to reduce the size of a transistor or a capacitor in a conventional DRAM cell structure. While advances in technology have made it possible to miniaturize the size of transistors, it has been technologically challenging to downsize the size of the capacitors while maintaining the magnitude of the capacitance. In order to solve such a problem, a capacitorless DRAM (DRAM) has been proposed. In a capacitorless DRAM, a unit cell is composed of only one transistor without a capacitor, which is advantageous for miniaturization of a cell. That is, as the device is miniaturized, it can have a high degree of integration, and the fabrication process is simple, which is advantageous for commercialization. However, in the case of a capacitor-less DRAM, since a high driving voltage is required in the process of writing and reading a memory state, deterioration of a gate insulating film occurs, thereby causing a fatal problem in reliability and durability among memory operating characteristics.
일 실시예는 게이트와 게이트 절연막을 형성하는 공정 단계를 생략하여, 3-단자 이상을 가지는 커패시터 없는 DRAM에서 발생하는 게이트 절연막 열화에 따른 문제를 원천적으로 해결하고 제작 단가를 획기적으로 낮출 수 있는 수직형 비대칭 2-단자 바이리스터 소자 및 2-단자 바이리스터 소자 제조 방법을 제공할 수 있다.In one embodiment, the process steps of forming the gate and the gate insulating film are omitted, and a vertical type in which the problem caused by the deterioration of the gate insulating film generated in the capacitorless DRAM having three or more terminals is solved at the root and the manufacturing cost is significantly lowered An asymmetric 2-terminal bister device and a 2-terminal bister device can be provided.
일 실시예는 실리콘 대신 밴드갭이 작은 저메늄을 기반으로 제작함으로써 더 낮은 전압에서 동작하여 전력 소모를 줄일 수 있는 수직형 비대칭 2-단자 바이리스터 소자 및 2-단자 바이리스터 소자 제조 방법을 제공할 수 있다.One embodiment provides a vertical asymmetric two-terminal bister device and a method of manufacturing a two-terminal bister device, which can operate at a lower voltage and reduce power consumption by fabricating a low-band-gap germanium instead of silicon .
일 실시예는 층간 절연막(Inter-Layer Dielectric; ILD)의 습식 식각을 진행할 때 비정질 탄소막 (amorphous carbon layer; ACL)을 증착함으로써 습식 식각 용액(etchant)에 영향을 받는 저메늄을 보호할 수 있는 수직형 비대칭 2-단자 바이리스터 소자 및 2-단자 바이리스터 소자 제조 방법을 제공할 수 있다.In one embodiment, an amorphous carbon layer (ACL) is deposited by wet etching of an interlayer dielectric (ILD) to form a vertical structure that can protect the germanium affected by the wet etching etchant Terminal bi-raster device and a method for manufacturing a two-terminal bi-ristor device can be provided.
일 실시예는 비대칭적인 도핑 영역을 가지고 있는 반도체 층을 이용함으로써 인접 셀을 통한 역방향 누설전류 문제를 해결할 수 있는 수직형 비대칭 2-단자 바이리스터 소자 및 2-단자 바이리스터 소자 제조 방법을 제공할 수 있다.One embodiment can provide a vertical asymmetric 2-terminal bister device and a method of manufacturing a 2-terminal bister device capable of solving the reverse leakage current problem through adjacent cells by using a semiconductor layer having an asymmetric doping region have.
본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터 제조 방법은 저메늄을 포함하는 기판 상에 제1 반도체 층을 형성하는 단계; 상기 제1 반도체 층 상부에 도핑 농도가 서로 다른 제1 영역 및 제2 영역을 포함하는 저메늄 기반의 제2 반도체 층을 형성하는 단계; 상기 제2 반도체 층 상부에 저메늄 기반의 제3 반도체 층을 형성하는 단계를 포함하며, 상기 제1 및 제3 반도체 층과 제2 반도체 층은 서로 다른 타입의 반도체 층인 것을 특징으로 할 수 있다.A method of fabricating vertical asymmetric two-terminal bisters according to an embodiment of the present invention includes forming a first semiconductor layer on a substrate including a germanium; Forming a second semiconductor layer on the first semiconductor layer, the second semiconductor layer including a first region and a second region having different doping densities; And forming a third semiconductor layer based on a germanium on the second semiconductor layer, wherein the first and third semiconductor layers and the second semiconductor layer are different types of semiconductor layers.
상기 저메늄을 포함하는 기판은 순수 저메늄(Ge), 절연층 매몰 저메늄 (GeOI: Ge on Insulator) 또는 절연층 매몰 스트레인드 저메늄 (strained germanium on insulator, SGOI) 중 하나를 포함할 수 있다.The substrate comprising germanium may include one of pure Ge, an insulating layer GeOI, or a strained germanium on insulator (SGOI) .
상기 제1 및 제3 반도체 층이 N 타입, 상기 제2 반도체 층이 P 타입으로 형성된 경우, 상기 제1 및 제3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 낮고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 높을 수 있다.When the first and third semiconductor layers are N type and the second semiconductor layer is P type, the balance band energy of the first and third semiconductor layers is lower than the balance band energy of the second semiconductor layer, The conduction band energy of the second semiconductor layer may be higher than the conduction band energy of the first and third semiconductor layers.
상기 제1 및 3 반도체 층은 P 타입, 상기 제2 반도체 층은 N 타입으로 형성된 경우, 상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 높고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 낮을 수 있다.Wherein when the first and third semiconductor layers are P type and the second semiconductor layer is N type, the balance band energy of the first and third semiconductor layers is higher than the balance band energy of the second semiconductor layer, The conduction band energy of the semiconductor layer may be lower than the conduction band energy of the first and third semiconductor layers.
상기 제2 반도체 층을 형성하는 단계는, 상기 제1 및 제3 반도체 층이 P 타입으로 형성되면, 상기 제1 영역을 N+, 상기 제2 영역을 N0로 형성하거나 상기 제1 영역을 N0, 상기 제2 영역을 N+로 형성하는 단계를 포함할 수 있다.The forming of the second semiconductor layer may include forming the first region as N + , the second region as N 0 , or the first region as N 0 , and forming the second region into N + .
상기 제2 반도체 층을 형성하는 단계는, 상기 제1 및 제3 반도체 층이 N 타입으로 형성되면, 상기 제1 영역을 P+, 상기 제2 영역을 P0로 형성하거나 상기 제1 영역을 P0, 상기 제2 영역을 P+로 형성하는 단계를 포함할 수 있다.The forming of the second semiconductor layer may include forming the first region as P + and the second region as P 0 or forming the first region as P 0 , and forming the second region as P + .
상기 제1 내지 제3 반도체 층을 형성하는 단계는, 이온 주입을 통해서 형성하는 단계를 포함할 수 있다.The step of forming the first to third semiconductor layers may include a step of forming through ion implantation.
나아가, 상기 제1 내지 제3 반도체 층에 대해 어닐링하는 단계를 더 포함할 수 있다.Further, the method may further include annealing the first to third semiconductor layers.
상기 제1 내지 제3 반도체 층을 형성하는 단계는, 에피택셜 성장 또는 선택적 에피택셜 성장을 통해서 형성하는 단계를 포함할 수 있다.The forming of the first to third semiconductor layers may include forming through epitaxial growth or selective epitaxial growth.
상기 제1 내지 제3 반도체 층을 형성하는 단계는 상기 제1 및 제3 반도체 층의 에너지 밴드갭이 제2 반도체 층의 에너지 밴드갭보다 크게 되도록 형성하는 단계를 포함할 수 있다.The forming of the first through third semiconductor layers may include forming the first and third semiconductor layers such that an energy band gap of the first and third semiconductor layers is larger than an energy band gap of the second semiconductor layer.
본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터 제조 방법은 상기 반도체 층에 대하여 활성화 반도체 층으로 패터닝 및 식각하는 단계; 층간 절연막(Inter-Layer Dielectric; ILD) 및 금속배선을 증착하는 단계를 더 포함할 수 있다.A method of fabricating vertical asymmetric two-terminal bisters according to an embodiment of the present invention includes: patterning and etching an active semiconductor layer with respect to the semiconductor layer; An inter-layer dielectric (ILD), and a metal wiring.
본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터 제조 방법은 층간 절연막(Inter-Layer Dielectric; ILD)을 식각할 때 상기 제3 반도체층을 보호하기 위하여 상기 제3 반도체층 상에 비정질 탄소막(amorphous carbon layer; ACL)을 증착하는 단계를 더 포함할 수 있다.The method for fabricating vertical asymmetric two-terminal bisters according to an embodiment of the present invention includes: forming an amorphous semiconductor layer on the third semiconductor layer to protect the third semiconductor layer when an interlayer dielectric (ILD) And further depositing an amorphous carbon layer (ACL).
본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터 제조 방법은 상기 식각하는 단계에 의해 수직 형성되는 상기 제1 반도체 층 내지 상기 제3 반도체 층을 포함하는 기둥(pillar) 표면에 희생 산화막을 형성하는 단계를 더 포함할 수 있다.The method of fabricating vertical asymmetric two-terminal bisters according to an embodiment of the present invention includes forming a sacrificial oxide film on a surface of a pillar including the first semiconductor layer to the third semiconductor layer vertically formed by the etching step And forming the second electrode layer.
상기 제2 반도체 층을 형성하는 단계는, 에너지 우물(energy well)을 형성하기 위하여, 밴드갭에너지가 서로 다른 복수의 물질을 적층하여 상기 제2 반도체 층을 형성하거나 저메늄의 비율을 일정 비율로 조절하여 상기 상기 제2 반도체 층을 형성할 수 있다.The forming of the second semiconductor layer may include forming a second semiconductor layer by laminating a plurality of materials having different band gap energies so as to form an energy well, The second semiconductor layer can be formed.
본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터는 상기 방법 중 어느 하나에 의하여 제조될 수 있다.The vertical asymmetric two-terminal bisters according to one embodiment of the present invention can be manufactured by any of the above methods.
본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터는 저메늄 기반의 기판; 상기 기판 위에 형성된 제1 타입의 제1 반도체 층; 상기 제1 반도체 층 위에 형성되며 도핑 농도가 서로 다른 제1 영역 및 제2 영역을 포함하는 제2 타입의 제2 반도체 층; 및 상기 제2 반도체 층 위에 형성된 제1 타입의 제3 반도체 층;을 포함할 수 있다.The vertical asymmetric two-terminal bi-lister according to an embodiment of the present invention includes a substrate made of a germanium-based material; A first semiconductor layer of a first type formed on the substrate; A second semiconductor layer formed on the first semiconductor layer and including a first region and a second region having different doping concentrations; And a third semiconductor layer of a first type formed on the second semiconductor layer.
상기 저메늄 기반의 기판은 순수 저메늄(Ge), 절연층 매몰 저메늄 (GeOI: Ge on Insulator) 또는 절연층 매몰 스트레인드 저메늄 (strained germanium on insulator, SGOI) 중 하나를 기반으로 할 수 있다.The germanium-based substrate may be based on one of pure Ge, insulator layer GeOI, or strained germanium on insulator (SGOI) .
상기 제1 타입이 P 타입이고, 제2 타입이 N 타입인 경우, 상기 제1 영역이 N+, 상기 제2 영역이 N0로 도핑되거나, 상기 제1 영역이 N0, 상기 제2 영역이 N+로 도핑될 수 있다.Wherein the first type is P-type, the second type is N type, when the first region is N +, and the second region or doped with N 0, the first region is N 0, and the second region N + . ≪ / RTI >
상기 제1 타입이 N 타입이고, 제2 타입이 P 타입인 경우, 상기 제1 영역이 P+, 상기 제2 영역이 P0로 도핑되거나, 상기 제1 영역이 P0, 상기 제2 영역이 P+로 도핑될 수 있다.Wherein the first type is N-type, the second type is a P type, if the first region is P +, the first region P 0, the second region or doped with P 0, the second region P + . ≪ / RTI >
상기 제1 타입이 P 타입이고, 제2 타입이 N 타입인 경우, 상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 높고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 낮을 수 있다.Wherein when the first type is P type and the second type is N type, the balance band energy of the first and third semiconductor layers is higher than the balance band energy of the second semiconductor layer, The band energy may be lower than the conduction band energy of the first and third semiconductor layers.
상기 제1 타입이 N 타입이고, 제2 타입이 P 타입인 경우, 상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 낮고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 높을 수 있다.Wherein when the first type is N type and the second type is P type, the balance band energy of the first and third semiconductor layers is lower than the balance band energy of the second semiconductor layer, The band energy may be higher than the conduction band energy of the first and third semiconductor layers.
상기 제2 반도체 층은 상기 제1 반도체 층 및 상기 제3 반도체 층보다 작은 에너지 밴드갭을 가질 수 있다.The second semiconductor layer may have a smaller energy band gap than the first semiconductor layer and the third semiconductor layer.
게이트와 게이트 절연막을 형성하는 공정 단계를 생략하여, 3-단자 이상을 가지는 커패시터 없는 DRAM에서 발생하는 게이트 절연막 열화에 따른 문제를 원천적으로 해결하고 제작 단가를 획기적으로 낮출 수 있다.It is possible to omit the process steps of forming the gate and the gate insulating film and solve the problem caused by the deterioration of the gate insulating film generated in the capacitorless DRAM having three or more terminals and drastically lower the production cost.
층간 절연막(Inter-Layer Dielectric; ILD)의 습식 식각을 진행할 때 미리 제 3반도체층 상부에 비정질 탄소막(amorphous carbon layer; ACL)을 증착하여 제 3반도체층의 습식 식각 용액(etchant)에 의한 영향을 없앨 수 있다.An amorphous carbon layer (ACL) is deposited on the third semiconductor layer in advance to wet etch the interlayer dielectric (ILD) to effect the wet etchant of the third semiconductor layer It can be eliminated.
실리콘 대신 밴드갭이 작은 저메늄을 기반으로 제작함으로써 더 낮은 전압에서 동작하여 전력 소모를 줄일 수 있다.Instead of silicon, it can be fabricated on a low-germanium with a small bandgap to operate at lower voltages and reduce power consumption.
비대칭적인 도핑 영역을 가지고 있는 반도체 층을 이용함으로써 인접 셀을 통한 역방향 누설전류 문제를 해결할 수 있다.By using a semiconductor layer having an asymmetric doping region, a reverse leakage current problem through an adjacent cell can be solved.
도 1은 종래 디램에서 인접한 셀 간의 누설 전류를 설명하기 위한 도면이다.
도 2는 종래 커패시터리스 디램의 구조를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터의 구조를 설명하기 위한 도면이다.
도 4(a) 및 4(b)는 본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터의 제조 방법을 설명하기 위한 도면이다.
도 5(a) 및 5(b)는 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 전류-전압 곡선이다.
도 6은 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 밴드 다이어그램을 설명하기 위한 도면이다.
도 7은 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 양의 피드백 시스템을 설명하기 위한 도면이다.1 is a view for explaining a leakage current between adjacent cells in a conventional DRAM.
2 is a view for explaining a structure of a conventional capacitorless DRAM.
3 is a view for explaining the structure of a vertical asymmetric 2-terminal bi-lister according to an embodiment of the present invention.
FIGS. 4 (a) and 4 (b) are views for explaining a method of manufacturing a vertical asymmetric two-terminal bi-lister according to an embodiment of the present invention.
Figures 5 (a) and 5 (b) are current-voltage curves of a vertical asymmetric two-terminal bi-lister according to the present invention.
6 is a diagram for explaining a band diagram of a vertical asymmetric two-terminal bi-lister according to the present invention.
7 is a view for explaining a positive feedback system of a vertical asymmetric two-terminal bi-lister according to the present invention.
이하, 본 발명의 여러가지 실시예 중 특정 실시예를 첨부된 도면에 도시하여 상세하게 설명한다. 그러나 이러한 특정 실시예가 본 발명을 제한하거나 한정하는 것은 아니다. 도면의 부호에 관계없이 동일한 참조 번호는 동일한 구성요소를 나타내며, 중복되는 설명은 생략한다.Hereinafter, specific embodiments among various embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, this specific embodiment does not limit or limit the invention. The same reference numerals denote the same elements regardless of the reference numerals in the drawings, and a duplicate description will be omitted.
도 1은 종래 커패시터리스 디램의 구조를 설명하기 위한 도면이다.1 is a view for explaining the structure of a conventional capacitorless DRAM.
도 1을 참조하면, 종래 커패시터리스 디램은 기판(206) 상에 산화물(205)이 형성되고, 산화물(205)상에 소스(101), 플로팅 바디(104), 드레인(103)이 형성되며, 프로팅 바디(104) 상에 산화물과 게이트(102)가 형성된 구조이다. 소스(101), 드레인(103), 게이트(102)는 외부와 전기적으로 연결되어 있으나, 플로팅 바디(104)는 아래, 위로는 산화물이 있고, 양 옆으로 소스, 드레인이 있기 때문에 전기적으로 부유(floating)되어 있다. 소스(101), 플로팅 바디(104), 드레인(103)은 n, p, n 또는 p, n, p 타입의 반도체일 수 있으나, n, p, n 타입인 경우를 예로 들어 설명한다.1, a conventional capacitorless DRAM includes an oxide 205 formed on a substrate 206, a
종래 커패시터리스 디램은 쓰기 방법으로 충돌 이온화 효과(impact ionization effect)를 이용할 수 있다. 즉, 드레인(103)에 양의 전압을 인가하고, 게이트(102)에도 양의 전압을 인가하면, 소스(101)를 통해 전자가 주입되고, 주입된 전자는 드레인(103) 부근의 강한 전계에 의해 충돌 이온화 효과를 일으키게 된다. 충돌 이온화 효과에 의해 전자와 정공(hole)이 생성된다.Conventional capacitorless DRAMs can utilize the impact ionization effect as a write method. That is, when a positive voltage is applied to the
플로팅 바디(104)와 드레인(103) 사이에서 발생한 전자와 정공은 낮은 에너지 상태로 가려고 하기 때문에, 전자는 드레인(103) 쪽으로 빠져 나가고, 정공은 플로팅 바디(104) 쪽으로 간다. 이 때, 소스(101) 및 드레인(103)에 비하여 플로팅 바디(104)의 에너지 밴드 갭이 작게 되도록 설계를 하는 경우, 플로팅 바디(104)와 드레인(103) 사이의 접촉 전위에서 중 전자에 대한 접촉 전위(contact potential)는 정공에 대한 접촉 전위보다 크다. 따라서, 드레인(103)에서 플로팅 바디(104) 쪽으로 온 정공은 축적되며, 소스 쪽으로 넘어가는 정공은 매우 적다.Since the electrons and holes generated between the
종래 커패시터리스 디램에 대한 더 자세한 내용은 한국 특허 KR 10-1042521를 통해 설명될 수 있다.More details on conventional capacitorless DRAMs can be found in Korean Patent KR 10-1042521.
도 2는 종래 디램에서 인접한 셀 간의 누설 전류를 설명하기 위한 도면이다.2 is a view for explaining a leakage current between adjacent cells in a conventional DRAM.
도 2는 메모리 어레이의 일부를 나타낸 것으로서 4개의 셀(231, 232, 233, 234), 워드 라인(211, 212), 비트 라인(221, 222), 데이터 전류(241), 누설 전류(242)를 도시하고 있다.2 shows a portion of a memory array in which four
워드라인(211)에 전압을 인가한 경우에 발생하는 데이터 전류(241)는 제1 셀(231)에 대한 정보를 갖는다. 4개의 셀(231, 232, 233, 234) 간의 간격이 좁고 제2, 3, 4셀이 전류가 흐르기 쉬운 상태(Low Resistance State)라면, 제2, 3, 4 셀(232, 233, 234)를 거친 누설 전류(242)가 비트 라인(221)에 흐르게 된다. 이 경우 제1 셀(231)에 대한 정보를 나타내는 데이터 전류(241)와 누설 전류(242)가 합쳐져서 비트 라인(221)에 흐르기 때문에, 합쳐진 전류를 측정해도 제1 셀(231)에 대한 정보를 정확히 알 수 없는 문제점이 있다.The data current 241 generated when a voltage is applied to the
종래에는 다이오드를 추가하여 어레이를 만들어서 누설 전류를 방지하였으나, 본 발명에 따른 바이리스터 소자는 비대칭적인 도핑을 통해 역방향 전류가 흐르지 않도록 하여 인접 셀에 의한 누설 전류 문제를 해결할 수 있다.Conventionally, a diode is added to form an array to prevent a leakage current. However, a bi-lister device according to the present invention can prevent a reverse current from flowing through asymmetric doping, thereby solving a leakage current problem caused by an adjacent cell.
도 3은 본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터의 구조를 설명하기 위한 도면이다.3 is a view for explaining the structure of a vertical asymmetric 2-terminal bi-lister according to an embodiment of the present invention.
도 3을 참조하면, 수직형 비대칭 2-단자 바이리스터는 기판(300), 제1 반도체 층(310), 제2 반도체층(320), 제3 반도체 층(330) 및 금속 전극(340)을 포함하는 수직형 구조이다. 3, the vertical asymmetric 2-terminal bi-lister includes a
기존 수평형 DRAM은 수평형의 특성 상 단위 셀의 면적은 8F2 또는 6F2로 한계가 있으나, 본 발명에 따른 비대칭 2-단자 바이리스터는 수직형 구조를 취하고 있기 때문에 단위 셀의 면적이 4F2가 될 수 있다.However, since the asymmetric 2-terminal bi-lister according to the present invention has a vertical structure, the area of the unit cell is 4F 2 or 6F 2 because the area of the unit cell is limited to 8F 2 or 6F 2 , .
기판(300)은 실리콘(밴드갭 에너지 약 1.12 eV)보다 밴드갭 에너지가 작은 저메늄 기반의 물질, 예를 들어 저메늄(germanium) 웨이퍼, 실리콘-게르마늄(SiGe) 합금 기반 웨이퍼, 절연층 매몰 저메늄 (germanium on insulator, GOI) 웨이퍼, 절연층 매몰 스트레인드 저메늄 (strained germanium on insulator, SGOI) 웨이퍼일 수 있다.The
웨이퍼는 쵸크랄스키법(Czochralski method), 플로팅 존법(Floating zone method), 브리지먼법(Bridgman method), 캐스팅법(Casting method), EMC법(Electro-magnetic cating method) 중 적어도 하나를 이용하여 제작될 수 있다.The wafer may be manufactured using at least one of a Czochralski method, a floating zone method, a Bridgman method, a casting method, and an Electro-magnetic caching method .
밴드갭 에너지는 가전자 대역(valence band)에 존재하는 전자가 전도 대역(conduction band)로 여기(excite)되기 위한 최소 에너지이다. 핵에 의해 고정되어 있던 가전자 대역의 전자가 밴드갭 에너지를 받아서 전도 대역으로 여기되면 자유롭게 움직일 수 있기 때문에 자유 전자가 되며, 전류 흐름에 영향을 미친다. 즉, 실리콘보다 밴드갭 에너지가 작은 저메늄을 기반으로 바이리스터를 만들면, 전극(340)에 작은 전압을 인가하여도 바이리스터에는 큰 전류가 흐를 수 있기 때문에 저전력 장치를 만드는데 유리하다.The bandgap energy is the minimum energy for electrons present in the valence band to be excited into the conduction band. Electrons in the valence band, fixed by the nucleus, receive bandgap energy and are excited to the conduction band, so that they can move freely, so they become free electrons and affect the current flow. That is, when a bi-lister is formed based on a germanium having a band gap energy smaller than that of silicon, even if a small voltage is applied to the
반도체 층(310, 320, 330)은 에피택셜 성장(epitaxial growth), 선택적 에피택셜 성장(selective epitaxial growth) 또는 이온 주입을 통해 형성될 수 있다.The semiconductor layers 310, 320, and 330 may be formed through epitaxial growth, selective epitaxial growth, or ion implantation.
에피택셜 성장(epitaxial growth)은 반도체 기판과 동일한 결정 구조를 갖는 층을 반도체 기판 상에 성장시키는 공정으로, 예를 들어 PVD(Physical Vapor Deposition), CVD(chemical vapor deposition), MOCVD(metal-organic chemical vapor deposition), ALD(atomic layer deposition)가 될 수 있다.The epitaxial growth is a process of growing a layer having the same crystal structure as that of the semiconductor substrate on a semiconductor substrate. For example, the layer may be formed by using physical vapor deposition (PVD), chemical vapor deposition (CVD), metal- vapor deposition, and atomic layer deposition (ALD).
선택적 에피택셜 성장(selective epitaxial growht)은 반도체 기판의 일정 영역만을 노출시키고, 노출된 영역에 동일한 결정 구조를 갖는 층을 성장시키는 공정이다. 선택적 에피택셜 성장은 3차원 구조를 갖는 반도체 소자를 제작하는데 용이하다.Selective epitaxial growth is a process of exposing only a certain region of a semiconductor substrate and growing a layer having the same crystal structure in the exposed region. Selective epitaxial growth is easy to fabricate semiconductor devices having a three-dimensional structure.
제1 반도체 층(310) 및 제3 반도체 층(330)은 제2 반도체 층(320)과 서로 다른 타입의 반도체이다. 일 예로, 제1 반도체 층(310) 및 제3 반도체 층(330)이 P 타입의 반도체이면 제2 반도체 층(320)은 N 타입의 반도체이고, 제1 반도체 층(310) 및 제3 반도체 층(330)이 N 타입의 반도체이면 제2 반도체 층(320)은 P 타입의 반도체일 수 있다.The
반도체에 전류가 흐르게 하기 위하여 제1 반도체 층(310) 및 제3 반도체 층(330) 각각에는 외부 전압이 인가될 수 있고, 제2 반도체 층(320)은 외부 전압이 직접 인가될 수 없는 부유(floating) 상태이다.An external voltage may be applied to each of the
제2 반도체 층(320)은 도핑 농도가 서로 다른 제1 영역(321) 및 제2 영역(322)을 포함할 수 있다. 제2 반도체 층(320)에 도핑 농도가 서로 다른 제1 영역(321) 및 제2 영역(322)을 포함시킴으로써, 인접 셀을 통한 누설 전류 문제를 차단할 수 있다. 일 예로, 제1 반도체 층(310), 제3 반도체 층(330)이 N 타입으로 형성되고, 제2 반도체 층(320)이 P타입으로 형성되며, 제1, 2 영역(321, 322)이 각각 P+, P0로 형성되었을 때, 제1 반도체 층이 접지되고, 제3 반도체 층에 전압이 인가되면 데이터 '0'과 '1'을 나타내는 전류가 흐를 수 있다. 이와 반대로, 제3 반도체 층이 접지되고, 제1 반도체 층에 전압이 인가되면 전압에 상관없이 전류가 흐르지 않는다. 두 가지의 바이어스 조건에 따라서 충돌 이온화 현상(impact ionization)의 증배율 M 및 전류 이득 β의 값이 달라지기 때문에, 바이어스 조건에 따라 소자에 흐르는 전류가 달라진다. 즉, 역방향 바이어스가 걸린 경우 전류가 흐르지 않기 때문에 데이터 전류(241) 외에 누설 전류(242)가 흐르는 것을 방지할 수 있다.The
나아가, 제2 반도체 층(320)은 밴드갭에너지가 서로 다른 물질을 반복적으로 형성하거나 SiGe의 화합물 구조에서 Ge의 비율을 조절함으로써, 밴드갭을 변화시켜 전하가 쌓일 수 있는 에너지 우물(energy well)을 형성할 수도 있다.Further, the
여기서, 제2 반도체 층(320)은 III-IV 화합물 및 Si과 Ge 중 적어도 하나의 물질에 의해 형성될 수 있다.Here, the
에너지 우물 (quantum well)을 형성하는 구조의 예로는, GaN/InGaN 적층구조, InAs/In1 - xGaxAs (예를 들어, InAs/In0 .8Ga0 .2As), AlxGa1 - xAs/GaAs (예를 들어, Al0 .2Ga0 .8As/GaAs), Si/Si1 - xGex (예를 들어, Si/Si0 .8Ge0 .2)를 포함할 수 있으며, 여기서 x값은 content농도를 조절할 수 있는 값을 의미할 수 있다. Examples of the structure for forming a quantum well include GaN / InGaN laminated structure, InAs / In 1 - x Ga x As (for example, InAs / In 0 .8 Ga 0 .2 As), Al x Ga 1 - x As / GaAs (for example, Al 0 .2 Ga 0 .8 As / GaAs), Si / Si 1 - x Ge x ( E.g. , Si / Si 0 .8 Ge 0 .2 ), where the x value can mean a value that can control the content concentration.
일 실시예는 기존의 게이트, 소스, 드레인의 3단자 구조의 소자에서 게이트와 절연막을 제거한 2단자 구조이다. “1”상태를 나타내기 위해 충돌 이온화 (impact ionization)에 의해 전자-정공 쌍(electron-hole pair)을 형성할 수 있다. 추가 정공 또는 전자(excess hole or electron)가 제2 반도체 층에 축적되면 낮은 저항 상태(low resistance state)가 되므로 높은 전류가 흘러 "1"상태를 나타낼 수 있다. “0”상태를 나타내기 위해 제1, 3 반도체 층 사이에 특정 바이어스의 전압을 걸 수 있다. 특정 바이어스 전압에 의해 제2 반도체 층에 있는 추가 정공 또는 전자가 사라짐으로써 높은 저항 상태(high resistance state)가 되므로 낮은 전류가 흘러 "0"상태를 나타낼 수 있다. 바이어스에 따라 두 가지 저항상태를 유지할 수 있으므로 본 발명에 따른 소자를 바이리스터(bistable resistor: Biristor)라고 정의할 수 있으며, 이 때 두 상태의 전류 차이로 데이터의 저장 유무를 판단할 수 있는 DRAM을 구현할 수 있다.One embodiment is a two-terminal structure in which a gate and an insulating film are removed from an element having a three-terminal structure of a conventional gate, source, and drain. An electron-hole pair can be formed by impact ionization to indicate a " 1 " state. When excess holes or electrons accumulate in the second semiconductor layer, a low resistance state occurs and a high current flows to indicate a " 1 " state. A voltage of a specific bias can be applied between the first and third semiconductor layers to indicate a " 0 " state. The additional holes or electrons in the second semiconductor layer disappear due to the specific bias voltage, which results in a high resistance state, so that a low current flows to indicate a " 0 " state. Since the two resistance states can be maintained according to the bias, the device according to the present invention can be defined as a bistable resistor (Biristor). In this case, Can be implemented.
도 4(a) 및 4(b)는 본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터의 제조 방법을 설명하기 위한 도면이다.FIGS. 4 (a) and 4 (b) are views for explaining a method of manufacturing a vertical asymmetric two-terminal bi-lister according to an embodiment of the present invention.
일 실시예는 P 타입의 저메늄 기반 웨이퍼인 기판을 형성하는 단계를 포함할 수 있다(S410). 기판(300)은 실리콘(밴드갭 약 1.12 eV)보다 밴드갭이 작은 저메늄 기반의 물질, 예를 들어 저메늄(germanium) 웨이퍼, 절연층 매몰 저메늄 (germanium on insulator, GOI) 웨이퍼, 절연층 매몰 스트레인드 저메늄 (strained germanium on insulator, SGOI) 웨이퍼일 수 있다.One embodiment may include forming a substrate that is a P-type germanium-based wafer (S410). The
웨이퍼는 쵸크랄스키법(Czochralski method), 플로팅 존법(Floating zone method), 브리지먼법(Bridgman method), 캐스팅법(Casting method), EMC법(Electro-magnetic cating method) 중 적어도 하나를 이용하여 제작될 수 있다.The wafer may be manufactured using at least one of a Czochralski method, a floating zone method, a Bridgman method, a casting method, and an Electro-magnetic caching method .
S410 단계 이후, 저메늄 기반의 기판에 반도체 층을 형성하는 단계를 포함할 수 있다(S420). 반도체 층을 형성하는 방법으로 에피택셜 성장, 선택적 에피택셜 성장, 이온 주입 방법 중 적어도 하나를 사용할 수 있다. 이 때, 이온 주입(ion implantation) 방법을 통해서 반도체 층을 형성하는 경우, 이온주입의 가속 에너지 및 불순물의 dose양을 조절하여 서로 다른 타입의 반도체 층을 형성할 수 있다. 또한, 어닐링하는 단계를 포함함으로써, 주입된 이온을 활성화하고 주입된 이온의 분포를 원하는 형태로 조절할 수 있다. 어닐링(annealing)은 반도체를 고온에서 특정 시간 동안 가열시킨 후에 비교적 느리게 냉각시키는 방법이다.Subsequent to step S410, forming a semiconductor layer on a substrate of a germanium-based material may include step S420. As a method for forming the semiconductor layer, at least one of epitaxial growth, selective epitaxial growth, and ion implantation may be used. In this case, when a semiconductor layer is formed through an ion implantation method, different types of semiconductor layers can be formed by controlling the acceleration energy of ion implantation and the dose amount of impurities. Also, by including an annealing step, the implanted ions can be activated and the distribution of implanted ions can be adjusted to a desired shape. Annealing is a method in which a semiconductor is heated at a high temperature for a certain period of time and cooled relatively slowly.
제2 반도체 층을 형성할 때, 아래 부분의 도핑 농도는 윗 부분의 도핑 농도보다 낮게 할 수 있다. 도핑 농도를 다르게 함으로써, 원하는 방향으로만 전류가 흐르게 할 수 있다. 즉, 인접 셀의 영향을 받아 원하지 않는 전류가 발생하는 것을 방지할 수 있다.When forming the second semiconductor layer, the doping concentration in the lower portion can be made lower than the doping concentration in the upper portion. By varying the doping concentration, current can flow only in a desired direction. That is, it is possible to prevent an undesired current from being generated due to the influence of the adjacent cell.
S420 단계 이후, 활성 반도체 층을 형성하기 위하여 하드 마스크를 증착하는 단계를 포함할 수 있다(S430). 하드마스크는 원하는 회로 패턴이 식각되는 것을 막는 역할을 수행한다. 일 예에서, 하드 마스크는 armorphous carbon, Si3N4, SiO2와 같은 물질이 될 수 있다. 예를 들어, 비정질 탄소막(armorphous carbon layer; ACL)을 제3 반도체 층 상에 증착함으로써 후에 식각하는 공정에서 제3 반도체 층이 적어도 부분적으로 식각되는 것을 방지할 수 있다. After step S420, a hard mask may be deposited to form an active semiconductor layer (S430). The hard mask serves to prevent the desired circuit pattern from being etched. In one example, the hard mask may be a material such as armorphous carbon, Si 3 N 4 , SiO 2 . For example, by depositing an amorphous carbon layer (ACL) on the third semiconductor layer, it is possible to prevent the third semiconductor layer from being at least partially etched in a subsequent etching process.
S430 단계 이후, 일 실시예는 패터닝 및 건식 식각하는 단계를 포함할 수 있다(S440). 하드 마스크에 감광막(photoresist, PR)을 증착한 후 전자 빔 리소그래피(Electron Beam Lithography) 방법으로 패터닝을 하고, 건식 식각을 통해 활성 반도체 층을 형성할 수 있다. 이 때, 제1 반도체 층의 아래 부분은 셀을 배열(array)했을 때 공통 전극으로 사용될 수 있으므로, 식각 시에 제1 반도체 층의 아래 부분을 남겨 둘 수 있다. 패터닝하는 과정은 전자 빔 리소그래피 방법 외에도 X선 리소그래피 방법(X-ray lithography) 등 나노 스케일의 회로 패턴을 기록하는 방법이 될 수 있다.After step S430, one embodiment may include patterning and dry etching (S440). A photoresist (PR) may be deposited on the hard mask, patterned by an electron beam lithography method, and then an active semiconductor layer may be formed by dry etching. At this time, the lower portion of the first semiconductor layer can be used as a common electrode when cells are arrayed, so that the lower portion of the first semiconductor layer can be left at the time of etching. The patterning process may be a method of recording a nanoscale circuit pattern such as an X-ray lithography method in addition to the electron beam lithography method.
나아가, 본 발명은 건식식각 진행 후 희생산화막을 형성하고 제거하는 공정(Sacrificial Oxidation)을 추가적으로 진행함으로써, 수직 형성된 제1 반도체 층 내지 제3 반도체 층인 저메늄 기둥(Ge pillar) 표면의 결함을 제거하여 바이리스터의 특성을 향상시킬 수 있다. 2단자 바이리스터의 경우 충돌 이온화 현상(Impact Ionization)에 의해 추가적으로 생성된 전하들이 베이스 영역인 제2 반도체 층에서 재결합하지 않고 유지되는 특성이 매우 중요하다. 하지만, 저메늄 기둥을 형성하기 위해 진행되는 건식식각의 경우 저메늄 기둥 주변에 물리적 데미지를 줄 수 있다. 따라서, 본 발명은 건식식각 진행 후 희생산화막을 형성하고 제거하는 공정(Sacrificial Oxidation)을 진행하여 저메늄 기둥 표면의 결함(defect state)을 제거하고, 동작전압 감소, 전하저장 유지시간(retention time) 및 반복동작의 신뢰성 증가(cyclic endurance) 등을 포함하는 바이리스터의 특성을 향상시킬 수 있다.Further, according to the present invention, a sacrificial oxidation process for forming and removing a sacrificial oxide film is further performed after the dry etching process, thereby removing defects on the surface of the Ge pillar, which is the vertically formed first semiconductor layer to the third semiconductor layer, The characteristics of the bi-lister can be improved. In the case of a two-terminal bi-lister, it is very important that the charges generated additionally by impact ionization remain in the second semiconductor layer as a base region without recombination. However, dry etching that proceeds to form germanium pillars can cause physical damage around the germanium pillars. Therefore, in the present invention, a sacrificial oxidation process is performed to remove a defect state on the surface of a germanium column and a reduction in operating voltage, retention time, And the cyclic endurance of the repetitive operation, and the like.
S440 단계 이후, 감광막 및 SiN를 제거한 후에 절연 물질을 증착하는 단계를 포함할 수 있다(S450). 일 실시예는 PE-TEOS를 증착함으로써 활성화된 반도체 층 간에 불필요한 전기적 상호 작용을 차단할 수 있다. 따라서, PE-TEOS 외에도 층간 절연막(Inter-Layer Dielectric) 역할을 할 수 있는 물질을 증착할 수 있다.After step S440, depositing an insulating material after removing the photoresist and SiN may be included (S450). One embodiment can block unnecessary electrical interaction between the activated semiconductor layers by depositing PE-TEOS. Therefore, it is possible to deposit a material that can serve as an inter-layer dielectric in addition to PE-TEOS.
S450 단계 이후, 정밀한 반도체 소자를 만들기 위해 평탄화(planarization)하는 단계를 포함할 수 있다(S460). 평탄화하는 방법은 화학적 기계적 평탄화(Chemical Mechaical Planarization) 등이 사용될 수 있다.After step S450, it may include planarizing to make a precise semiconductor device (S460). The planarization method may be chemical mechanical planarization or the like.
S460 단계 이후, 남아 있는 하드 마스크 부분, 일 실시예에서는 ACL(Amorphous Carbon Layer)을 제거하기 위하여 식각하는 단계를 포함할 수 있다(S470). 절연 물질에 의해 반도체 층 간 전기적인 상호 작용은 차단되었으므로, 정밀한 식각을 하기 보다는 습식 식각(wet etching)을 통해서 대량의 기판을 빠르게 처리할 수 있다. 예를 들어, NH4F 용액과 HF 용액이 6:1 비율로 섞인 BOE(Buffered Oxide Etch)용액을 완충액으로 하여 Blanket Etch할 수 있다. Blanket Etch는 반도체 표면을 얇게 깎아내는 식각 기술이다. 제3 반도체 층 상에 증착된 하드 마스크, 예를 들어 비정질 탄소막은 완충액과 제3 반도체 층 사이에 존재하게 되므로, 제3 반도체 층이 완충액에 의해 영향을 받아 식각되는 것을 적어도 부분적으로 방지할 수 있다. After step S460, the remaining hard mask portion may be etched to remove the amorphous carbon layer (S470). Since the electrical interaction between the semiconductor layers is blocked by the insulating material, a large number of substrates can be processed quickly by wet etching rather than by precision etching. For example, a BOE (Buffered Oxide Etch) solution in which NH 4 F solution and HF solution are mixed at a ratio of 6: 1 can be subjected to a blanket etching using a buffer solution. Blanket Etch is an etching technique for thinning semiconductor surfaces. A hard mask, for example, an amorphous carbon film, deposited on the third semiconductor layer is present between the buffer and the third semiconductor layer, so that the third semiconductor layer is at least partially prevented from being affected by the buffer solution and being etched .
S470 단계 이후, 남아 있는 하드 마스크 부분을 제거하고 금속 전극을 형성하는 단계를 포함할 수 있다(S480). 일 실시예는 남아 있는 하드 마스크 부분을 제거하는 방법으로서, 플라즈마 산화를 통한 애싱 등 반도체 에싱 방법을 사용할 수 있다.After step S470, the remaining hard mask portion may be removed to form a metal electrode (S480). One embodiment may use a semiconductor ashing method such as ashing through plasma oxidation as a method of removing the remaining hard mask portion.
S410 내지 S480에 의한 방법을 통해서 저메늄 기반의 수직 구조 2-단자 바이리스터 소자 배열을 형성할 수 있다(S490). S490에서 볼 수 있듯이, 외부 전압을 통해 다양한 바이어스 조건을 부여하기 위하여, 같은 열에 나열되어 있는 셀들은 제1 반도체 층의 아래 부분이 연결되어 있고, 같은 행에 나열되어 있는 셀들은 금속 전극이 연결되어 있을 수 있다. 종래의 3-단자 반도체 소자와 비교할 때 게이트가 없어서 2-단자로 DRAM의 셀 역할을 수행할 수 있으며, 제2 반도체 층에 쌓인 과잉 캐리어(excess carrier)에 의하여 전하량을 유지할 수 있으므로 커패시터의 역할을 수행할 수 있다. 또한, 제2 반도체 층의 비대칭 도핑 영역으로 인하여 인접한 셀에 의한 누설 전류가 적기 때문에, 원하는 셀의 정보를 담고 있는 전류를 높은 정확도로 얻을 수 있다.The germanium-based vertically structured two-terminal bister device array can be formed through the method of S410 to S480 (S490). As shown in S490, in order to apply various bias conditions through the external voltage, the cells arranged in the same column are connected to the lower portion of the first semiconductor layer, and the cells arranged in the same row are connected to the metal electrodes Can be. In comparison with a conventional three-terminal semiconductor device, the semiconductor device can serve as a cell of a DRAM with a two-terminal structure because of the absence of a gate, and the amount of charge can be maintained by an excess carrier accumulated in the second semiconductor layer. Can be performed. Further, since the leakage current due to the adjacent cell is small due to the asymmetric doping region of the second semiconductor layer, a current containing information of a desired cell can be obtained with high accuracy.
도 5(a) 및 5(b)는 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 전류-전압 곡선이다.Figures 5 (a) and 5 (b) are current-voltage curves of a vertical asymmetric two-terminal bi-lister according to the present invention.
제1, 2, 3 반도체 층이 각각 N, P, N 타입인 경우, 3 반도체 층의 전압을 증가시키면 제2, 3 반도체 층 사이에 형성된 높은 전계(Electric Field)에 의해 충돌 이온화 현상(impact ionization)이 발생하고 전자-정공 쌍들(Electron Hole pairs; EHPs)이 발생한다. 초과 전자(excess electron)들은 제2 반도체 층을 지나 제3 반도체 층으로 넘어가고, 전압이 특정값에 도달하게 되면 베이스가 오픈된 바이폴라 트랜지스터(Bipolar Junction Transistor; BJT)가 항복영역에 있게 되는 것과 같이 큰 전류가 흐른다. 이때, 특정값 이상의 전압이 인가되는 한 큰 값의 전류가 유지된다. 다시 전압을 감소시키면 전자-정공 쌍들의 생성이 줄어들게 되고 다시 항복영역에서 벗어나게 되어 작은 값의 전류가 흐른다. 항복영역에서 벗어나게 되는 전압(이하, 래치 다운 전압 VLD)은 항복영역이 일어나게 되는 전압(이하, 래치 업 전압 VLU)보다 작게 되므로, 래치 업 전압과 래치 다운 전압 사이에서 쌍안정(bistable) 전류-전압 특성을 갖는다. 제2 반도체 층에 초과 정공(excess hole)들이 쌓여있는 상태 또는 쌓여있지 않은 상태를 래치 업 전압과 래치 다운 전압 사이에서 감지할 수 있다. 초과 캐리어의 쌓인 상태에 따라 전류가 많이 흐르거나 적게 흐르게 되므로, 저장된 데이터가 "1"상태인지 "0"상태인지 구분할 수 있게 된다.When the first, second, and third semiconductor layers are N, P, and N types, respectively, when the voltage of the three semiconductor layers is increased, impact ionization is caused by a high electric field formed between the second and third semiconductor layers. ) And electron-hole pairs (EHPs) are generated. Excess electrons pass through the second semiconductor layer to the third semiconductor layer, and when the voltage reaches a certain value, the bipolar junction transistor (BJT) with the base open is in the breakdown region A large current flows. At this time, as long as a voltage higher than a specific value is applied, a large value of current is maintained. Decreasing the voltage again reduces the generation of electron-hole pairs and again leaves the yield region, so a small current flows. (Hereinafter referred to as a latch-down voltage V LD ) becomes smaller than a voltage at which a breakdown region occurs (hereinafter referred to as a latch-up voltage V LU ), so that a bistable current - voltage characteristics. A state in which excess holes are accumulated in the second semiconductor layer or a state in which no excess holes are accumulated can be detected between the latch up voltage and the latch down voltage. Current flows or flows less depending on the piled state of the excess carrier, so that it is possible to distinguish whether the stored data is the "1" state or the "0" state.
즉, 제3 반도체 층에 양의 전압이 인가되되고 제1 반도체 층이 접지된 경우, 도 5(a)에서 도시된 바와 같이, 래치 업 전압이 되기 전 까지는 드레인 전류가 거의 흐르지 않다가 래치 업 전압에 다다르면 충돌 이온화 현상에 의하여 드레인 전류가 급격히 상승한다. 여기서, 전류의 급격한 증가는 (M-1)*β ≒ 1 의 조건을 만족할 때 발생한다. M은 증배율(multiplication factor)로서, 충돌 이온화 현상에 의해 전자-정공 쌍이 발생하여 전류가 증가하는 경우에, 충돌 하기 전의 전류와 충돌에 의한 전류 간의 비율을 나타낸 것이다. β는 전류 이득(current gain)으로서 일반적으로 바이폴라 트랜지스터(Bipolar Junction Transistor)에서 베이스 전류와 컬렉터 전류 간의 비율을 나타낸다. 증배율 M은 제3 반도체 층에 걸리는 전압에 비례하여 커진다. 전류 이득에 관하여 KR 10-1042521에서 자세히 설명하고 있다.That is, when a positive voltage is applied to the third semiconductor layer and the first semiconductor layer is grounded, as shown in FIG. 5A, the drain current hardly flows until the latch-up voltage is reached, When the voltage is reached, the drain current abruptly rises due to the impact ionization phenomenon. Here, the abrupt increase of the current occurs when the condition (M-1) *?? 1 is satisfied. M is a multiplication factor, which represents the ratio between the current before collision and the current due to collision when an electron-hole pair is generated by the impact ionization phenomenon and the current increases. β is the current gain, which is generally the ratio of the base current to the collector current in a bipolar junction transistor. The multiplication factor M increases in proportion to the voltage applied to the third semiconductor layer. The current gain is described in detail in KR 10-1042521.
충돌 이온화 현상에 의한 정공은 제2 반도체 층에 축적되어 낮은 저항 상태가 되므로, 전압이 어느 정도 낮아진다고 하더라도 높은 전류를 유지할 수 있다. Holes due to the impact ionization are accumulated in the second semiconductor layer to be in a low resistance state, so that a high current can be maintained even if the voltage is somewhat lowered.
도 5(b)는 제3 반도체 층에 음의 전압이 인가되고 제1 반도체 층이 접지된 경우의 전압-전류 곡선을 도시하고 있다. 같은 절대값의 전압이라면 양의 전압을 인가할 때보다 음의 전압을 인가할 때, 증배율(multiplication factor) 및 전류 이득(current gain)이 작다. 따라서, 양의 전압을 인가할 때 보다 더 큰 절대값을 인가해야만 (M-1)*β ≒ 1 를 만족하게 되므로, 도 5(b)와 같은 전압 구간에서는 전류가 흐르지 않는 것으로 관찰된다.5 (b) shows a voltage-current curve when a negative voltage is applied to the third semiconductor layer and the first semiconductor layer is grounded. If the absolute value of the voltage is the same, the multiplication factor and the current gain are small when the negative voltage is applied to the positive voltage. Therefore, it is observed that the current does not flow in the voltage section as shown in FIG. 5 (b) because (M-1) *? 1 is satisfied only by applying a larger absolute value than when the positive voltage is applied.
도 6은 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 밴드 다이어그램을 설명하기 위한 도면이다.6 is a diagram for explaining a band diagram of a vertical asymmetric two-terminal bi-lister according to the present invention.
도 6을 참조하면, 저메늄(Ge)을 기반으로 한 2-단자 바이리스터의 밴드갭 에너지는 실리콘(Si)을 기반으로 한 2-단자 바이리스터의 밴드갭 에너지에 비해 작다. 밴드갭이 작은 저메늄 기반 2-단자 바이리스터는 실리콘 기반의 바이리스터와 비교할 때, 작은 전압에 의해서도 큰 전류를 흐르게 할 수 있다는 장점이 있다. 따라서, 본 발명에 따른 수직형 비대칭 2-단자 바이리스터는 저전력 장치를 제조하는데 유용하게 사용될 수 있다.Referring to FIG. 6, the band gap energy of a Ge-based two-terminal bister is small compared to the band gap energy of a silicon-based two-terminal bister. A low-germanium-based 2-terminal bi-lister with a small bandgap has the advantage of allowing large currents to flow even at small voltages as compared to silicon-based bi-listers. Therefore, the vertical asymmetric two-terminal bi-lister according to the present invention can be usefully used for manufacturing a low-power device.
또한, 도 6을 참조하면, 일 실시예에서 제1, 3 반도체 층은 P 타입, 제2 반도체 층은 N 타입으로 형성될 수 있다. 제1 반도체 층을 단락시킨 상태에서 제3 반도체 층에 걸리는 음의 전압의 크기를 키우면, 제1 반도체 층에서 정공(610)이 주입되고, 이 정공(610)은 제1 반도체 층과 제2 반도체 층 사이의 접촉 전위(Contact Potential)을 넘는다. 이후, 제2 반도체 층 및 제3 반도체 층 사이의 높은 전압에 의해 충돌 이온화가 발생하여 전자-정공 쌍들(620, 630)이 생성된다. 초과 정공(excess hole)(620)은 제3 반도체 층으로 가서 드레인 전류의 일부가 되며, 초과 전자(excess electron)(630)는 제1 반도체 층 및 제2 반도체 층 간의 접촉 전위에 의해 제1 반도체 층으로 가지 못하고, 제2 반도체 층에 쌓이면서 에너지 밴드를 높인다. 전자가 제2 반도체 층에 축적될수록 제1 반도체 층에서 제2 반도체 층을 바라본 정공의 접촉 전위는 낮아지므로, 더 많은 정공이 주입된다. 정공이 더 많이 주입될수록 충돌 이온화 현상에 의해 생성되는 전자-정공 쌍이 많아지기 때문에 드레인 전류가 커진다. 따라서, 본 발명에 따른 수직형 비대칭 2-단자 바이리스터 소자는 양 귀환(positive feedback)을 가진 소자이다.In addition, referring to FIG. 6, in one embodiment, the first and third semiconductor layers may be formed of P type, and the second semiconductor layer may be formed of N type. When the first semiconductor layer is short-circuited and the magnitude of the negative voltage applied to the third semiconductor layer is increased, holes 610 are injected from the first semiconductor layer, and the
제1 및 제2 반도체 층과 제2 반도체 층의 에너지 밴드갭은 각 층이 어떠한 물질로 형성되는지에 따라 달라질 수 있다. The energy bandgaps of the first and second semiconductor layers and the second semiconductor layer may vary depending on the material of each layer.
도 6을 참조하면, 제1 및 제3 반도체 층과 제2 반도체 층의 에너지 밴드갭을 비교할 때, 제1 및 제3 반도체 층의 에너지 밴드갭이 제2 반도체 층의 에너지 밴드갭보다 큰 것을 볼 수 있다. 제2 반도체 층의 에너지 밴드갭을 제1 반도체 층 및 제3 반도체 층의 에너지 밴드갭보다 작게 하면, 제1 반도체 층과 제2 반도체 층 사이의 정공에 대한 접촉 전위가 낮아져서 정공이 쉽게 제3 반도체 층으로 갈 수 있다. 반대로 제1 반도체 층과 제2 반도체 층 사이의 전자에 대한 접촉 전위는 높아지므로, 충돌 이온화 현상에 의해 제3 반도체 층에서 제2 반도체 층으로 내려온 전자가 접촉 전위에 막혀 제1 반도체 층으로 이동하지 못하게 되어 축적될 가능성이 높아진다.Referring to FIG. 6, when the energy band gaps of the first and third semiconductor layers and the second semiconductor layer are compared, the energy band gap of the first and third semiconductor layers is larger than the energy band gap of the second semiconductor layer. . When the energy band gap of the second semiconductor layer is made smaller than the energy band gap of the first semiconductor layer and the third semiconductor layer, the contact potential with respect to the holes between the first semiconductor layer and the second semiconductor layer becomes low, You can go to the floor. On the contrary, since the contact potential with respect to electrons between the first semiconductor layer and the second semiconductor layer becomes high, electrons, which have fallen from the third semiconductor layer into the second semiconductor layer by collision ionization, are clogged with the contact potential and moved to the first semiconductor layer The possibility of accumulation increases.
도 7은 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 양의 피드백 시스템을 설명하기 위한 도면이다. 7 is a view for explaining a positive feedback system of a vertical asymmetric two-terminal bi-lister according to the present invention.
충돌 이온화 현상에 의해 생성된 전자-정공 쌍은, 다시 충돌 이온화하여 또 다른 전자-정공 쌍을 만들고, 제2 반도체 층에 축적된 전자는 접촉 전위를 낮추기 때문에 더 큰 전류를 흐르게 한다.The electron-hole pairs generated by the impact ionization phenomenon again collide ionize to form another electron-hole pair, and the electrons accumulated in the second semiconductor layer lower the contact potential, thereby allowing a larger current to flow.
피드백 시스템이 없는 경우, 드레인 전류(IC)는 제2 반도체 층에 흐르는 전류(IB)에 증배율 M과 전류 이득 β를 곱한 값이다. 본 발명에 따른 수직형 비대칭 2-단자 바이리스터는 양의 피드백이 있으므로, 개방된 시스템에서의 드레인 전류에 (M-1)/M가 곱해진 값이 다시 입력된다.In the absence of a feedback system, the drain current I C is the current I B flowing in the second semiconductor layer times the multiplication factor M and the current gain beta. Since the vertical asymmetric 2-terminal bi-lister according to the present invention has positive feedback, the value multiplied by (M-1) / M is again input to the drain current in the open system.
이상과 같이 한정된 실시예를 들어 본 발명을 구체적으로 설명하였으나, 본 발명은 상술한 실시예에 한정되지 않는다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 청구 범위 및 발명의 설명을 보고 용이하게 변경, 수정하여 실시할 수 있으며 그러한 실시까지 본 발명의 청구범위의 기재 범위에 속하게 된다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.
Claims (22)
상기 제1 반도체 층 상부에 도핑 농도가 서로 다른 제1 영역 및 제2 영역을 포함하는 저메늄 기반의 제2 반도체 층을 형성하는 단계;
상기 제2 반도체 층 상부에 저메늄 기반의 제3 반도체 층을 형성하는 단계
를 포함하며,
상기 제1 및 제3 반도체 층과 제2 반도체 층은 서로 다른 타입의 반도체 층인 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법.Forming a first semiconductor layer on a substrate comprising germanium;
Forming a second semiconductor layer on the first semiconductor layer, the second semiconductor layer including a first region and a second region having different doping densities;
Forming a third semiconductor layer on the second semiconductor layer;
/ RTI >
Wherein the first and third semiconductor layers and the second semiconductor layer are different types of semiconductor layers.
상기 저메늄을 포함하는 기판은 순수 저메늄(Ge), 절연층 매몰 저메늄 (GeOI: Ge on Insulator) 또는 절연층 매몰 스트레인드 저메늄 (strained germanium on insulator, SGOI) 중 하나를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법.The method according to claim 1,
Wherein the substrate comprising germanium comprises one of pure Ge, an insulating layer GeOI, or strained germanium on insulator (SGOI). Terminal bi-listers.
상기 제1 및 제3 반도체 층이 N 타입, 상기 제2 반도체 층이 P 타입으로 형성된 경우,
상기 제1 및 제3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 낮고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 높은 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법.The method according to claim 1,
When the first and third semiconductor layers are N-type and the second semiconductor layer is P-type,
Wherein a balance band energy of the first and third semiconductor layers is lower than a balance band energy of the second semiconductor layer and a conduction band energy of the second semiconductor layer is lower than a conduction band energy of the first and third semiconductor layers Terminal bi-lister according to any one of claims 1 to 3.
상기 제1 및 3 반도체 층은 P 타입, 상기 제2 반도체 층은 N 타입으로 형성된 경우,
상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 높고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 낮은 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법.The method according to claim 1,
When the first and third semiconductor layers are formed of P type and the second semiconductor layer is formed of N type,
Wherein the first and third semiconductor layers have a balance band energy higher than a balance band energy of the second semiconductor layer and a conduction band energy of the second semiconductor layer is lower than a conduction band energy of the first and third semiconductor layers Wherein the vertical asymmetric two-terminal bi-lister is fabricated.
상기 제2 반도체 층을 형성하는 단계는,
상기 제1 및 제3 반도체 층이 P 타입으로 형성되면,
상기 제1 영역을 N+, 상기 제2 영역을 N0로 형성하거나 상기 제1 영역을 N0, 상기 제2 영역을 N+로 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법.The method according to claim 1,
Wherein forming the second semiconductor layer comprises:
When the first and third semiconductor layers are formed as P-type,
Forming the first region by N + , forming the second region by N 0 , or forming the first region by N 0 and the second region by N + . Method of manufacturing bi-lister.
상기 제2 반도체 층을 형성하는 단계는,
상기 제1 및 제3 반도체 층이 N 타입으로 형성되면,
상기 제1 영역을 P+, 상기 제2 영역을 P0로 형성하거나 상기 제1 영역을 P0, 상기 제2 영역을 P+로 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법.The method according to claim 1,
Wherein forming the second semiconductor layer comprises:
If the first and third semiconductor layers are N-type,
And forming the first region as P + and the second region as P 0 , or forming the first region as P 0 and the second region as P + . Method of manufacturing bi-lister.
상기 제1 내지 제3 반도체 층을 형성하는 단계는,
이온 주입을 통해서 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법.The method according to claim 1,
The forming of the first to third semiconductor layers may include:
Ion implantation to form a vertical asymmetric two-terminal bister.
상기 제1 내지 제3 반도체 층에 대해 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법.8. The method of claim 7,
Further comprising annealing the first to third semiconductor layers. ≪ RTI ID = 0.0 > 11. < / RTI >
상기 제1 내지 제3 반도체 층을 형성하는 단계는,
에피택셜 성장 또는 선택적 에피택셜 성장을 통해서 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법.The method according to claim 1,
The forming of the first to third semiconductor layers may include:
Epitaxial growth or selective epitaxial growth of the vertical asymmetric two-terminal bisters.
상기 제1 내지 제3 반도체 층을 형성하는 단계는
상기 제1 및 제3 반도체 층의 에너지 밴드갭이 제2 반도체 층의 에너지 밴드갭보다 크게 되도록 형성하는 단계
를 포함하는 수직형 비대칭 2-단자 바이리스터 제조 방법.The method according to claim 1,
The step of forming the first to third semiconductor layers
Forming an energy band gap of the first and third semiconductor layers larger than an energy band gap of the second semiconductor layer
Lt; RTI ID = 0.0 > 2-terminal < / RTI >
상기 반도체 층에 대하여 활성화 반도체 층으로 패터닝 및 식각하는 단계;
층간 절연막(Inter-Layer Dielectric; ILD) 및 금속배선을 증착하는 단계
를 더 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법.10. The method according to any one of claims 1 to 10,
Patterning and etching the semiconductor layer with an activating semiconductor layer;
A step of depositing an inter-layer dielectric (ILD) and metal wiring
Terminal bi-lister according to any of the preceding claims.
층간 절연막(Inter-Layer Dielectric; ILD)을 식각할 때 상기 제3 반도체층을 보호하기 위하여 상기 제3 반도체층 상에 비정질 탄소막(amorphous carbon layer; ACL)을 증착하는 단계;
를 더 포함하는 수직형 비대칭 2-단자 바이리스터 제조 방법.12. The method of claim 11,
Depositing an amorphous carbon layer (ACL) on the third semiconductor layer to protect the third semiconductor layer when an inter-layer dielectric (ILD) is etched;
Terminal bi-lister. ≪ Desc / Clms Page number 19 >
상기 식각하는 단계에 의해 수직 형성되는 상기 제1 반도체 층 내지 상기 제3 반도체 층을 포함하는 기둥(pillar) 표면에 희생 산화막을 형성하는 단계
를 더 포함하는 수직형 비대칭 2-단자 바이리스터 제조 방법.12. The method of claim 11,
Forming a sacrificial oxide film on a surface of a pillar including the first semiconductor layer to the third semiconductor layer vertically formed by the etching step
Terminal bi-lister. ≪ Desc / Clms Page number 19 >
상기 제2 반도체 층을 형성하는 단계는,
에너지 우물(energy well)을 형성하기 위하여, 밴드갭에너지가 서로 다른 복수의 물질을 적층하여 상기 제2 반도체 층을 형성하거나 저메늄의 비율을 일정 비율로 조절하여 상기 상기 제2 반도체 층을 형성하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법.The method according to claim 1,
Wherein forming the second semiconductor layer comprises:
In order to form an energy well, a plurality of materials having different band gap energies are stacked to form the second semiconductor layer, or the ratio of germanium is controlled at a predetermined ratio to form the second semiconductor layer Wherein the vertical asymmetric two-terminal bi-lister is fabricated.
상기 기판 위에 형성된 제1 타입의 제1 반도체 층;
상기 제1 반도체 층 위에 형성되며 도핑 농도가 서로 다른 제1 영역 및 제2 영역을 포함하는 제2 타입의 제2 반도체 층; 및
상기 제2 반도체 층 위에 형성된 제1 타입의 제3 반도체 층;
을 포함하는 수직형 비대칭 2-단자 바이리스터.A germanium-based substrate;
A first semiconductor layer of a first type formed on the substrate;
A second semiconductor layer formed on the first semiconductor layer and including a first region and a second region having different doping concentrations; And
A third semiconductor layer of a first type formed on the second semiconductor layer;
Lt; RTI ID = 0.0 > 2-terminal < / RTI > biistor.
상기 저메늄 기반의 기판은 순수 저메늄(Ge), 절연층 매몰 저메늄 (GeOI: Ge on Insulator) 또는 절연층 매몰 스트레인드 저메늄 (strained germanium on insulator, SGOI) 중 하나를 기반으로 하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터.17. The method of claim 16,
The germanium-based substrate is characterized in that it is based on one of pure germanium (Ge), a GeOI (GeOI) or a strained germanium on insulator (SGOI). Vertical bi-asymmetric 2-terminal bi-lister.
상기 제1 타입이 P 타입이고, 제2 타입이 N 타입인 경우,
상기 제1 영역이 N+, 상기 제2 영역이 N0로 도핑되거나, 상기 제1 영역이 N0, 상기 제2 영역이 N+로 도핑되는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터.17. The method of claim 16,
When the first type is P type and the second type is N type,
Wherein the first region is doped with N + , the second region is doped with N 0 , or the first region is doped with N 0 and the second region is doped with N + .
상기 제1 타입이 N 타입이고, 제2 타입이 P 타입인 경우,
상기 제1 영역이 P+, 상기 제2 영역이 P0로 도핑되거나, 상기 제1 영역이 P0, 상기 제2 영역이 P+로 도핑되는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터.17. The method of claim 16,
When the first type is N type and the second type is P type,
Wherein the first region is doped with P + and the second region is doped with P 0 , or the first region is doped with P 0 and the second region is doped with P + .
상기 제1 타입이 P 타입이고, 제2 타입이 N 타입인 경우,
상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 높고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 낮은 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터.17. The method of claim 16,
When the first type is P type and the second type is N type,
Wherein the first and third semiconductor layers have a balance band energy higher than a balance band energy of the second semiconductor layer and a conduction band energy of the second semiconductor layer is lower than a conduction band energy of the first and third semiconductor layers Terminal bi-lister.
상기 제1 타입이 N 타입이고, 제2 타입이 P 타입인 경우,
상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 낮고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 높은 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터.17. The method of claim 16,
When the first type is N type and the second type is P type,
Wherein a balance band energy of the first and third semiconductor layers is lower than a balance band energy of the second semiconductor layer and a conduction band energy of the second semiconductor layer is higher than a conduction band energy of the first and third semiconductor layers Terminal bi-lister.
상기 제2 반도체 층은
상기 제1 반도체 층 및 상기 제3 반도체 층보다 작은 에너지 밴드갭을 가지고 있는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터.17. The method of claim 16,
The second semiconductor layer
Wherein the second semiconductor layer has a smaller energy bandgap than the first semiconductor layer and the third semiconductor layer.
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| KR102103630B1 (en) | 2020-04-23 |
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