KR20190004892A - 표시장치 - Google Patents

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Abstract

본 발명은 유기막 오픈 영역에 형성된 무기막이 손상되는 것을 방지할 수 있고, 캐소드 전극이 단락되는 것을 방지할 수 있는 표시장치를 제공한다. 본 발명의 일 실시예에 따른 표시 장치는 화소들이 배치된 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 기판의 비표시 영역에 형성된 제1 금속층, 제1 금속층 상에 배치된 적어도 하나의 절연막, 적어도 하나의 절연막 상에 배치되고, 비표시 영역에 형성된 적어도 하나의 절연막을 관통하는 컨택홀을 통해 제1 금속층과 접속하는 제2 금속층, 컨택홀 상에 배치된 커버층, 및 표시 영역 및 커버층을 덮도록 형성된 봉지막을 포함한다. 커버층은 컨택홀과 중첩되도록 형성되는 것을 특징으로 한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel)와 같은 비자발광 표시 장치 및 유기발광표시장치(OLED: Organic Light Emitting Display), 퀀텀닷발광표시장치 (QLED: Quantum dot Light Emitting Display)와 같은 전계발광표시장치 (Electroluminescence Display)등 여러가지 표시장치가 활용되고 있다.
표시장치들 중에서 유기발광표시장치 및 퀀텀닷발광표시장치는 자체발광형으로서, 액정표시장치(LCD)에 비해 시야각, 대조비 등이 우수하며, 별도의 백라이트가 필요하지 않아 경량 박형이 가능하며, 소비전력이 유리한 장점이 있다. 또한, 유기발광표시장치는 직류저전압 구동이 가능하고, 응답속도가 빠르며, 특히 제조비용이 저렴한 장점이 있다.
유기발광표시장치는 발광소자를 각각 포함하는 화소들, 및 화소들을 정의하기 위해 화소들을 구획하는 뱅크를 포함한다. 뱅크는 화소 정의막으로 역할을 할 수 있다. 발광소자는 애노드 전극, 정공 수송층(hole transporting layer), 발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극을 포함한다. 이 경우, 애노드 전극에 고전위 전압이 인가되고 캐소드 전극에 저전위 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동되며, 발광층에서 서로 결합하여 발광하게 된다.
퀀텀닷 발광표시장치는 발광구조물을 포함한다. 발광구조물은 애노드 전극, 애노드 전극과 마주하는 캐소드 전극, 애노드 전극과 캐소드 전극 사이에 위치하는 발광소자를 포함한다. 발광소자는 정공수송층, 발광층, 전자수송층을 포함한다. 발광층(light emitting layer)에 퀀텀닷(Quantum Dot)물질을 포함한다.
발광소자는 외부의 수분, 산소와 같은 외적 요인에 의해 쉽게 열화가 일어나는 단점이 있다. 이를 방지하기 위하여, 유기발광표시장치 및 퀀텀닷 발광표시장치는 외부의 수분, 산소가 발광소자에 침투되지 않도록 봉지막을 형성한다.
도 1은 종래의 표시장치를 개략적으로 보여주는 단면도이다.
도 1을 참조하면, 종래의 표시장치는 유기 발광 소자(2)가 형성된 기판(1) 상에 봉지막(3)을 형성한다. 이때, 봉지막(3)은 제1 무기막(3a), 유기막(3b) 및 제2 무기막(3c)을 포함함으로써, 유기발광층과 전극에 산소 또는 수분이 침투되는 것을 방지한다.
유기막(3b)은 일반적으로 폴리머(polymer)로 구성되며, 액상 형태로 기판(1) 상에 도포된 후 경화 공정을 거쳐 형성된다. 유기막(3b)은 경화 공정 전까지 유동성을 갖고 있기 때문에 봉지막(3)을 형성하고자 하는 영역 밖으로 흘러넘치는 경우가 발생할 수 있다.
이러한 문제점을 해결하기 위하여, 최근에는 유기 발광 소자(2)의 외곽을 따라 유기막(3b)의 흐름을 차단하는 댐(4)을 형성하고 있다.
그러나, 댐(4) 역시 유기물질로 이루어지기 때문에 수분, 산소 등이 침투할 수 있다. 이때, 댐(4)에 침투한 수분, 산소 등이 유기 발광 소자(2)로 유입되는 것을 방지하기 위하여, 종래의 표시장치는 댐(4)과 유기 발광 소자(2)를 이격 배치한다. 이에 따라, 종래의 표시장치는 유기 발광 소자(2)의 유기막과 댐(4) 사이에 유기막 오픈 영역(O)이 형성된다.
유기막 오픈 영역(O)에는 유기 발광 소자(2)와 패드 사이를 연결하는 다수의 금속 패턴들이 형성될 수 있으며, 서로 다른 층에 형성된 금속 패턴들이 컨택홀을 통해 서로 접속될 수 있다. 유기막 오픈 영역(O)에는 유기막이 형성되지 않기 때문에 금속 패턴들이 무기막에 의하여 덮힌다.
금속 패턴들 상에 형성된 무기막은 얇게 형성되기 때문에 제조 공정 과정에서 손상될 수 있다. 특히, 무기막은 컨택홀에 의하여 단차가 발생한 영역에서 두께가 더욱 얇게 형성되어 크랙이 발생할 수 있다. 크랙은 외부 충격에 의하여 무기막을 따라 내부로 전파될 수 있고, 전파된 크랙을 따라 유입된 수분 및 산소는 흑점 및 흑선 얼룩을 유발할 수 있다.
또한, 캐소드 전극은 공정 편차에 의하여 유기막 오픈 영역(O)에 형성될 수 있다. 이때, 캐소드 전극이 크랙이 발생한 무기막 상에 형성되는 경우, 금속 패턴과 캐소드 전극이 단락되거나 서로 간섭되는 불량이 발생할 수 있다.
본 발명은 유기막 오픈 영역에 형성된 무기막이 손상되는 것을 방지할 수 있는 표시장치를 제공한다.
또한, 본 발명은 유기막 오픈 영역에서 캐소드 전극이 단락되는 것을 방지할 수 있는 표시장치를 제공한다.
본 발명의 일 실시예에 따른 표시 장치는 화소들이 배치된 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 기판의 비표시 영역에 형성된 제1 금속층, 제1 금속층 상에 배치된 적어도 하나의 절연막, 적어도 하나의 절연막 상에 배치되고, 비표시 영역에 형성된 적어도 하나의 절연막을 관통하는 컨택홀을 통해 제1 금속층과 접속하는 제2 금속층, 컨택홀 상에 배치된 커버층, 및 표시 영역 및 커버층을 덮도록 형성된 봉지막을 포함한다. 커버층은 컨택홀과 중첩되도록 형성되는 것을 특징으로 한다.
본 발명의 다른 일 실시예에 따른 표시 장치는 화소들이 배치된 표시 영역, 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 화소들 중 N개의 화소와 연결된 제1 게이트 라인, 화소들 중 N 보다 작은 M개의 화소와 연결된 제2 게이트 라인, 비표시 영역에 배치되고 제2 게이트 라인과 연결된 보상 트랜지스터 또는 보상 커패시터를 포함한다. 보상 트랜지스터 또는 보상 커패시터는 기판 상에 배치된 제1 금속층, 제1 금속층 상에 배치된 제1 절연막, 제1 절연막 상에 배치되고 제2 게이트 라인과 연결된 제3 금속층, 제3 금속층 상에 배치된 제2 절연막, 제2 절연막 상에 배치되고 제1 및 제2 절연막 중 적어도 하나를 관통하는 컨택홀을 통해 제1 금속층과 접속하는 제2 금속층, 및 컨택홀 상에 배치된 커버층을 포함한다.
본 발명은 유기막 오픈 영역에서 컨택홀과 중첩되도록 제1 커버층 또는 제2 커버층을 형성함으로써 유기막 오픈 영역에 배치된 보호막이 제조 과정에서 손상되는 것을 방지할 수 있다.
또한, 본 발명은 유기막 오픈 영역에서 보호막 아래에 형성된 금속층과 캐소드 전극이 접속하는 것을 차단할 수 있다.
또한, 본 발명은 제1 커버층을 표시영역에 형성된 유기막들, 예컨대, 제1 평탄화막, 제2 평탄화막 및 뱅크, 또는 비표시영역에 형성된 댐과 이격 배치함으로써 수분이 발광소자로 침투하는 것을 방지할 수 있다.
또한, 본 발명은 제1 커버층을 제1 평탄화막, 제2 평탄화막 및 뱅크 중 적어도 하나와 동시에 동일한 물질로 형성함으로써 별도의 제조 공정을 추가하지 않고 제1 커버층을 형성할 수 있다.
또한, 본 발명은 봉지막을 구성하는 유기막의 유동 속도를 댐 가까이 형성된 제1 커버층 또는 제2 커버층에 의하여 감소시킬 수 있다. 이에 따라, 본 발명은 유기막이 댐 밖으로 넘치는 것을 효과적으로 차단할 수 있다.
또한, 본 발명은 제1 커버층의 측면이 90도 보다 작은 경사를 가지도록 형성함으로써 봉지막을 구성하는 제1 무기막이 균일한 두께로 형성될 수 있다.
또한, 본 발명은 비표시영역에 보상 트랜지스터 또는 보상 커패시터를 형성하여 화소의 개수가 서로 다른 게이트 라인에 발생하는 로드 편차를 보상할 수 있다.
또한, 본 발명은 제1 커버층을 복수의 직사각형 패턴들 또는 복수의 원형 패턴들로 형성함으로써 표시영역에서 댐을 향하는 방향으로 유동 경로를 제공할 수 있다. 이에 따라, 본 발명은 봉지막을 구성하는 유기막이 댐 밖으로 흘러넘치지 않도록 하는 동시에 댐 내부에 충분히 채워지도록 할 수 있다.
또한, 본 발명은 제1 커버층이 유기막 오픈 영역에 형성된 복수의 컨택홀들과 모두 중첩되는 하나의 패턴으로 형성함으로써 제1 커버층에 의하여 단차가 발생하는 영역을 줄일 수 있다.
또한, 본 발명은 제2 커버층을 두께가 얇은 금속물질로 형성함으로써 제2 커버층에 의한 단차를 최소화시킬 수 있다.
또한, 본 발명은 제2 커버층을 애노드 보조 전극과 제2 고전위 전압 라인와 동시에 동일한 물질로 형성함으로써 애노드 보조 전극 및 제2 고전위 전압 라인 형성시 유기막 오픈 영역에 형성된 보호막이 과도한 에칭(etching)으로 인하여 손상되는 것을 방지할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 표시장치를 개략적으로 보여주는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치를 개략적으로 보여주는 도면이다.
도 3은 도 2의 화소의 단면도이다.
도 4는 도 2의 비표시영역의 제1 실시예를 상세히 보여주는 평면도이다.
도 5는 도 4의 I-I'의 일예를 보여주는 단면도이다.
도 6은 도 4 의 I-I'의 다른 예를 보여주는 단면도이다.
도 7은 도 2의 비표시영역의 제2 실시예를 상세히 보여주는 평면도이다.
도 8은 도 2의 비표시영역의 제3 실시예를 상세히 보여주는 평면도이다.
도 9는 도 8의 I-I'의 일 예를 보여주는 단면도이다.
도 10은 도 2의 비표시영역의 제4 실시예를 상세히 보여주는 평면도이다.
도 11는 도 10의 I-I'의 일 예를 보여주는 단면도이다.
도 12는 도 2의 비표시영역의 제5 실시예를 상세히 보여주는 평면도이다.
도 13은 도 2의 비표시영역의 제6 실시예를 상세히 보여주는 평면도이다.
도 14는 도 13의 II-II'의 일 예를 보여주는 단면도이다.
도 15는 도 2의 비표시영역의 제7 실시예를 상세히 보여주는 평면도이다.
도 16은 도 15의 II-II'의 일 예를 보여주는 단면도이다.
도 17은 도 2의 비표시영역의 제8 실시예를 상세히 보여주는 평면도이다.
도 18은 도 2의 비표시영역의 변형된 실시예를 상세히 보여주는 평면도이다.
도 19는 도 18의 III-III'의 일 예를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 표시장치를 개략적으로 보여주는 도면이다.
본 발명의 실시예에 따른 표시장치는 게이트 라인들(G1~Gn)에 게이트 신호들을 공급하는 라인 스캐닝 방식으로 화소들에 데이터전압들을 공급하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 발광 표시장치(Electroluminescence Display), 퀀텀닷발광표시장치(Quantum dot Lighting Emitting Diode) 및 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다. 이하에서는 본 발명의 실시예에 따른 표시장치가 유기발광 표시장치로 구현된 것을 예시하였으나, 이에 한정되지 않는다.
본 발명의 일 실시예에 따른 표시장치는 표시패널(10), 제1 게이트 구동부(11), 제2 게이트 구동부(12), 통합 구동부(20), 전원 공급부(30), 및 연성회로기판(40)을 구비한다. 통합 구동부(20)는 데이터 구동부, 레벨 쉬프터 및 타이밍 제어부를 포함한다.
표시패널(10)은 화소(P)들이 형성되어 화상을 표시하는 표시영역(AA)과 화상을 표시하지 않는 비표시영역(NA)으로 구분될 수 있다. 표시영역(AA)에는 데이터 라인들(D1~Dm, m은 2 이상의 양의 정수), 게이트 라인들(G1~Gn, n은 2 이상의 양의 정수), 및 화소(P)들이 형성된다. 데이터 라인들(D1~Dm)은 게이트 라인들(G1~Gn)과 교차하도록 형성된다. 화소(P)는 데이터 라인들(D1~Dm) 중 어느 하나, 및 게이트 라인들(G1~Gn) 중 어느 하나에 접속될 수 있다. 화소(P)는 도 3과 같이 애노드 전극, 발광층, 및 캐소드 전극을 포함하는 유기발광 다이오드로 구현되어 광을 발광할 수 있다. 비표시영역(NA)에는 제1 게이트 구동부(11), 제2 게이트 구동부들(12) 및 통합 구동부(20)가 형성된다.
표시패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 양의 정수) 또는 게이트 라인들(G1~Gn, n은 2 이상의 양의 정수) 각각에 연결된 화소(P)의 개수가 모두 동일할 수 있으나, 이에 한정되지 않는다. 표시패널(10)은 도 2에 도시된 바와 같이 데이터 라인들(D1~Dm, m은 2 이상의 양의 정수) 또는 게이트 라인들(G1~Gn, n은 2 이상의 양의 정수) 각각에 연결된 화소(P)의 개수가 상이할 수도 있다. 보다 구체적으로, 표시패널(10)은 상단에 배치된 제1 게이트 라인(G1)에 M개의 화소(P)가 연결되는 반면, 하단에 배치된 제N 게이트 라인(Gn)에 M보다 작은 K개의 화소(P)가 연결될 수 있다. 이때, 제N 게이트 라인(Gn)은 제1 게이트 라인(G1) 보다 연결된 화소(P)의 개수가 작기 때문에 로드(load)가 작다. 이와 같이 서로 다른 개수의 화소(P)가 연결된 제1 및 제N 게이트 라인들(G1, Gn)은 로드(load)에 편차가 발생한다. 이와 같은 로드 편차는 게이트 라인들 뿐만 아니라 데이터 라인들(D1~Dm) 및 고전위 전압 라인들(미도시)에도 발생할 수 있다. 이와 같이 신호배선들 간의 로드 편차는 휘도 불균일 문제 등을 야기하여 표시장치의 표시 품질을 저하시킬 수 있다. 이를 해결하기 위하여, 표시패널(10)은 비표시영역(NA)에 보상 트랜지스터 또는 보상 커패시터를 형성하여 로드 편차를 보상할 수 있다. 보상 트랜지스터 및 보상 커패시터에 대한 구체적인 설명은 후술하도록 한다.
제1 및 제2 게이트 구동부들(11, 12)은 게이트 라인들(G1~Gn)에 접속되어 게이트 신호들을 공급한다. 구체적으로, 제1 및 제2 게이트 구동부들(11, 12)은 레벨 쉬프터로부터 클럭 신호들 및 스타트 전압을 포함하는 게이트 제어 신호를 입력받는다. 제1 및 제2 게이트 구동부들(11, 12)는 클럭 신호들 및 스타트 전압에 따라 게이트 신호들을 생성하여 게이트 라인들(G1~Gn)에 출력한다.
제1 및 제2 게이트 구동부들(11, 12)은 게이트 드라이브 인 패널(gate driver in panel, GIP) 방식으로 비표시영역(NA)에 형성될 수 있다. 예를 들어, 도 2와 같이 제1 게이트 구동부(11)는 표시영역(AA)의 일 측 바깥쪽의 비표시영역(NA)에 형성되고, 제2 게이트 구동부(12)는 표시영역(AA)의 타 측 바깥쪽의 비표시영역(NA)에 형성될 수 있다. 한편, 제1 및 제2 게이트 구동부들(11, 12) 중 어느 하나는 생략될 수 있으며, 이 경우 하나의 게이트 구동부가 표시영역(DA)의 일 측 바깥쪽의 비표시영역(NA)에 형성될 수 있다.
데이터 구동부는 데이터라인들(D1~Dm)에 접속된다. 데이터 구동부는 타이밍 제어부로부터 디지털 영상 데이터와 데이터 제어신호를 입력받는다. 데이터 구동부는 데이터 제어신호에 따라 디지털 영상 데이터를 아날로그 데이터전압들로 변환한다. 데이터 구동부는 아날로그 데이터전압들을 데이터라인들(D1~Dm)에 공급한다.
타이밍 제어부는 외부의 시스템 보드로부터 디지털 영상 데이터와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 및 데이터 인에이블 신호(data enable signal)를 포함할 수 있다.
타이밍 제어부는 타이밍 신호들에 기초하여 제1 및 제2 게이트 구동부들(11, 12)의 동작 타이밍을 제어하기 위한 게이트 제어 신호와 데이터 구동부의 동작 타이밍을 제어하기 위한 데이터 제어신호를 생성한다.
데이터 구동부, 레벨 쉬프터, 및 타이밍 제어부는 도 2의 통합 구동부(20)와 같이 하나의 구동 IC(integrated circuit)으로 형성될 수 있다. 하지만, 본 발명의 실시예는 이에 한정되지 않으며, 데이터 구동부, 레벨 쉬프터, 및 타이밍 제어부 각각은 별도의 구동 IC로 형성될 수 있다. 통합 구동부(20)는 COG 방식(Chip on Glass) 또는 COP(Chip on Plastic) 방식으로 표시패널(10)의 하부 기판 상에 직접 접착될 수 있다.
전원 공급부(30)는 VDD 전압 및 VSS 전압과 같이 화소(P)들을 구동하기 위해 필요한 복수의 전원전압들, 게이트 온 전압(Von), 게이트 오프 전압(Voff)과 같이 제1 및 제2 게이트 구동부(11, 12)를 구동하기 위해 필요한 게이트 구동전압, 데이터 구동부를 구동하기 위해 필요한 소스 구동 전압, 및 타이밍 제어부를 구동하기 위해 필요한 제어 구동 전압 등을 생성한다. 전원 공급부(30)는 도 2와 같이 연성회로기판(40)상에 실장될 수 있다. 연성회로기판(40)은 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.
도 3은 도 2의 화소의 단면도이다.
도 3에서는 화소(P)가 애노드 전극(250), 발광층(260) 및 캐소드 전극(270)을 갖는 유기발광 다이오드를 포함하는 것을 중심으로 설명한다.
도 3을 참조하면, 하부 기판(100)의 일면 상에는 버퍼막(110)이 형성된다. 하부 기판(100)은 플라스틱 필름 또는 유리 기판일 수 있으며, 이에 한정되지 않는다. 버퍼막(110)은 투습에 취약한 하부 기판(100)을 통해 침투하는 수분으로부터 박막 트랜지스터(210)들과 발광소자들을 보호하기 위해 하부 기판(100)의 일면 상에 형성된다. 버퍼막(110)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(110)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(110)은 생략될 수 있다.
버퍼막(110) 상에는 박막 트랜지스터(210), 커패시터(220), 및 고전위 전압 라인(230)이 형성된다.
박막 트랜지스터(210)는 액티브층(211), 게이트 전극(212), 소스 전극(213) 및 드레인 전극(214)을 포함한다. 도 3에서는 박막 트랜지스터(210)가 게이트 전극(212)이 액티브층(211)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 박막 트랜지스터(210)는 게이트 전극(212)이 액티브층(211)의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극(212)이 액티브층(211)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
커패시터(220)는 제1 커패시터 전극(221)과 제2 커패시터 전극(222)을 포함한다. 고전위 전압 라인(230)은 제1 및 제2 고전위 전압 라인들(231, 232)을 포함한다.
구체적으로, 버퍼막(100) 상에는 액티브층(211)이 형성된다. 액티브층(211)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 버퍼막(110)과 액티브층(211) 사이에는 액티브층(211)으로 입사되는 외부광을 차단하기 위한 차광층과 절연막이 형성될 수 있다.
액티브층(211) 상에는 게이트 절연막(120)이 형성될 수 있다. 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(120) 상에는 게이트 전극(212), 제1 커패시터 전극(221), 및 게이트 라인이 형성될 수 있다. 제1 커패시터 전극(221)은 게이트 전극(212)으로부터 연장될 수 있다. 게이트 전극(212), 제1 커패시터 전극(221), 및 게이트 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(212), 제1 커패시터 전극(221), 및 게이트 라인 상에는 제1 층간 절연막(130)이 형성될 수 있다. 제1 층간 절연막(130)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제1 층간 절연막(130) 상에는 제2 커패시터 전극(222)이 형성될 수 있다. 제2 커패시터 전극(222)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(222) 상에는 제2 층간 절연막(140)이 형성될 수 있다. 제2 층간 절연막(140)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제2 층간 절연막(140) 상에는 소스 전극(213), 드레인 전극(214), 제1 고전위 전압 라인(231), 및 데이터 라인이 형성될 수 있다. 소스 전극(213)은 게이트 절연막(120)과 제1 및 제2 층간 절연막들(130, 140)을 관통하는 제1 콘택홀(CT1)을 통해 액티브층(211)에 접속될 수 있다. 드레인 전극(214)은 게이트 절연막(120)과 제1 및 제2 층간 절연막들(130, 140)을 관통하는 제2 콘택홀(CT2)을 통해 액티브층(211)에 접속될 수 있다. 제1 고전위 전압 라인(231)은 제2 층간 절연막(140)을 관통하는 제4 콘택홀(CT4)을 통해 제2 커패시터 전극(222)에 접속될 수 있다. 소스 전극(213), 드레인 전극(214), 제1 고전위 전압 라인(231), 및 데이터 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
소스 전극(213), 드레인 전극(214), 제1 고전위 전압 라인(231), 및 데이터 라인 상에는 박막 트랜지스터(210)를 절연하기 위한 보호막(150)이 형성될 수 있다. 보호막(150)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
보호막(150) 상에는 박막 트랜지스터(210)로 인한 단차를 평탄하게 하기 위한 제1 평탄화막(160)이 형성될 수 있다. 제1 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 평탄화막(160) 상에는 애노드 보조 전극(240)과 제2 고전위 전압 라인(232)이 형성될 수 있다. 애노드 보조 전극(240)은 보호막(150)과 제1 평탄화막(160)을 관통하는 제3 콘택홀(CT3)을 통해 소스 전극(213)에 접속될 수 있다. 제2 고전위 전압 라인(232)은 보호막(150)과 제1 평탄화막(160)을 관통하는 제5 콘택홀(CT5)을 통해 제1 고전위 전압 라인(231)에 접속될 수 있다. 애노드 보조 전극(240)과 제2 고전위 전압 라인(232)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 애노드 보조 전극(240)과 제2 고전위 전압 라인(232)은 생략될 수 있다.
애노드 보조 전극(240)과 제2 고전위 전압 라인(232) 상에는 제2 평탄화막(170)이 형성될 수 있다. 제2 평탄화막(170)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 애노드 보조 전극(240)과 제2 고전위 전압 라인(232)이 생략된 경우, 제2 평탄화막(170)은 생략될 수 있다.
제2 평탄화막(170) 상에는 발광소자, 뱅크(180) 및 스페이서(181)가 형성된다. 발광소자는 애노드 전극(250), 발광층(260), 및 캐소드 전극(270)을 포함한다.
애노드 전극(250)은 제2 평탄화막(170) 상에 형성될 수 있다. 애노드 전극(250)은 제2 평탄화막(170)을 관통하는 제6 콘택홀(CT6)을 통해 애노드 보조 전극(240)에 접속될 수 있다. 애노드 전극(250)은 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 몰리브덴과 티타늄의 적층 구조(Mo/Ti), 구리(Cu), 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 또는 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)으로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(180)는 애노드 전극(250)의 가장자리를 덮도록 형성될 수 있다. 이로 인해, 화소(P)의 발광 영역은 뱅크(270)에 의해 정의될 수 있다. 화소(P)의 발광 영역은 애노드 전극(250), 발광층(260), 및 캐소드 전극(270)이 순차적으로 적층되어 애노드 전극(250)으로부터의 정공과 캐소드 전극(270)으로부터의 전자가 발광층(260)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 뱅크(180)가 형성된 영역은 광을 발광하지 않으므로 비발광부로 정의될 수 있다. 뱅크(180)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 뱅크(180) 상에는 스페이서(181)가 형성될 수 있다. 스페이서(181)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 스페이서(181)는 생략될 수 있다.
애노드 전극(250), 뱅크(180)와 스페이서(181) 상에는 발광층(260)이 형성될 수 있다. 발광층(260)은 화소(P)들에 공통적으로 형성되는 공통층이며, 백색 광을 발광하는 백색 발광층일 수 있다. 이 경우, 발광층(262)은 2 스택(stack) 이상의 탠덤 구조로 형성될 수 있다. 스택들 각각은 정공 수송층(hole transporting layer), 적어도 하나의 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 또한, 스택들 사이에는 전하 생성층이 형성될 수 있다.
정공 수송층은 애노드 전극(250) 또는 전하 생성층으로부터 주입된 정공을 발광층으로 원활하게 전달하는 역할을 한다. 발광층은 인광 또는 형광물질을 포함하는 유기물질로 형성될 수 있으며, 이로 인해 소정의 광을 발광할 수 있다. 전자 수송층은 캐소드 전극(270) 또는 전하 생성층으로부터 주입된 전자를 발광층으로 원활하게 전달하는 역할을 한다.
전하 생성층은 하부 스택과 인접하게 위치하는 n형 전하 생성층과 n형 전하 생성층 상에 형성되어 상부 스택과 인접하게 위치하는 p형 전하 생성층을 포함할 수 있다. n형 전하 생성층은 하부 스택으로 전자(electron)를 주입해주고, p형 전하 생성층은 상부 스택으로 정공(hole)을 주입해준다. n형 전하 생성층은 전자수송능력이 있는 유기 호스트 물질에 Li, Na, K, 또는 Cs와 같은 알칼리 금속, 또는 Mg, Sr, Ba, 또는 Ra와 같은 알칼리 토금속이 도핑된 유기층일 수 있다. p형 전하 생성층은 정공수송능력이 있는 유기 호스트 물질에 도펀트가 도핑된 유기층일 수 있다.
도 3에서는 발광층(260)이 화소(P)들에 공통적으로 형성되는 공통층이며, 백색 광을 발광하는 백색 발광층인 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 즉, 발광층(260)은 화소(P) 별로 형성될 수 있으며, 이 경우 화소(P)는 적색 광을 발광하는 적색 발광층을 포함하는 적색 화소, 녹색 광을 발광하는 녹색 발광층을 포함하는 녹색 화소, 및 청색 광을 발광하는 청색 화소로 구분될 수 있다.
캐소드 전극(270)은 발광층(260) 상에 형성된다. 캐소드 전극(270)은 화소(P)들에 공통적으로 형성되는 공통층이다. 캐소드 전극(270)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 캐소드 전극(270)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다. 캐소드 전극(270) 상에는 캡핑층(capping layer)이 형성될 수 있다.
캐소드 전극(270) 상에는 봉지막(190)이 배치된다. 봉지막(190)은 발광층(260)과 캐소드 전극(270)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 봉지막(190)은 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함할 수 있다.
예를 들어, 봉지막(190)은 제1 무기막(191), 유기막(192), 및 제2 무기막(193)을 포함할 수 있다. 이 경우, 제1 무기막(191)은 캐소드 전극(270)을 덮도록 형성된다. 유기막(192)은 제1 무기막(191) 상에 형성된다. 제1 유기막(192)은 이물들(particles)이 제1 무기막(191)을 뚫고 발광층(260)과 캐소드 전극(270)에 투입되는 것을 방지하기 위해 충분한 두께로 형성되는 것이 바람직하다. 제2 무기막(193)은 유기막(192)을 덮도록 형성된다.
제1 및 제2 무기막(191, 193) 각각은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물 또는 티타늄 산화물로 형성될 수 있다.
유기막(192)은 발광층(260)에서 발광된 광을 통과시키기 위해 투명하게 형성될 수 있다. 유기막(192)은 발광층(260)에서 발광된 광을 99% 이상 통과시킬 수 있는 유기물질 예컨대, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin) 또는 폴리이미드 수지(polyimide resin)로 형성될 수 있다.
컬러필터와 블랙 매트릭스가 상부 기판에 형성될 수 있으며, 상부 기판과 하부 기판은 접착층을 이용하여 접착될 수 있다. 이 경우, 컬러필터는 화소(P)의 발광 영역에 대응되게 배치되고, 블랙 매트릭스는 컬러필터들 사이에서 뱅크(180)에 대응되게 배치될 수 있다. 접착층은 투명한 접착 필름 또는 투명한 접착 레진일 수 있다. 상부 기판은 플라스틱 필름, 유리 기판, 또는 봉지 필름(보호 필름)일 수 있다.
다시 도 2를 참조하면, 표시패널(10)은 비표시영역(NA)에 다수의 금속 패턴이 형성된다. 서로 다른 층에 형성된 금속 패턴들은 컨택홀을 통해 서로 접속될 수 있다. 본원발명은 컨택홀에 의하여 발생한 단차를 커버하기 위하여 컨택홀 상에 커버층을 형성하는 것을 특징으로 한다. 이하에서는 다양한 실시예와 함께 표시패널(10)의 비표시영역(NA)을 보다 구체적으로 설명하도록 한다.
제1 실시예
도 4는 도 2의 비표시영역의 제1 실시예를 상세히 보여주는 평면도이고, 도 5는 도 4의 I-I'의 일예를 보여주는 단면도이다. 도 6은 도 4 의 I-I'의 다른 예를 보여주는 단면도이다.
도 4 및 도 5를 참조하면, 표시패널(10)의 비표시영역(NA)에는 보상 트랜지스터(310), 제1 커버층(320) 및 댐(290)이 배치된다.
댐(290)은 표시영역(AA)의 외곽을 둘러싸도록 형성되어 봉지막(190)을 구성하는 유기막(192)의 흐름을 차단한다. 봉지막(190)을 구성하는 유기막(192)은 피복 성능이 뛰어난 반면 배리어 성능이 떨어지므로, 반드시 제2 무기막(193)에 의하여 봉지되어야 한다. 그러나, 유기막(192)을 형성하고자 하는 영역 밖으로 흘러 넘치게 되면, 제2 무기막(193)에 의하여 봉지되지 못하고 노출된 유기막(192)을 통하여 수분, 산소 등이 침투하게 된다. 이를 방지하기 위하여, 댐(290)을 이용하여 유기막(192)의 흐름을 차단함으로써, 유기막(192)이 표시 장치의 외부로 노출되는 것을 방지할 수 있다.
또한, 댐(290)은 표시영역(AA)과 패드 사이에 배치되어 봉지막(190)을 구성하는 유기막(192)이 패드에 침범하지 못하도록 유기막(192)의 흐름을 차단한다. 봉지막(190)을 구성하는 유기막(192)이 패드를 침범하게 되면 유기막(192)에 의하여 패드에서 전기적 접촉이 제대로 이루어지지 않아 구동 불량 또는 점등 검사 불량이 발생할 수 있다. 이를 방지하기 위하여, 댐(290)을 이용하여 봉지막(190)을 구성하는 유기막(192)의 흐름을 차단함으로써, 유기막(192)이 패드를 침범하는 것을 방지할 수 있다.
도 5에는 하나의 댐(290)을 도시하고 있으나, 이에 한정되지 않는다. 다른 일 실시예에 있어서, 댐(290)은 제1 댐, 및 제1 댐과 이격되어 비표시영역에 배치된 제2 댐을 포함할 수 있다. 제2 댐은 제1 댐의 외곽으로 흘러넘치는 유기막(192)의 흐름을 차단한다.
댐(290)은 화소(P)의 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나와 동시에 형성될 수 있으며, 제1 평탄화막(160), 제2 평탄화막(170) 및 뱅크(180) 중 적어도 하나와 같은 물질로 이루어질 수 있다. 예를 들면, 댐(290)은 제1 평탄화막(160)과 동시에 동일한 물질로 형성된 제1 층(291), 제2 평탄화막(170)과 동시에 동일한 물질로 형성된 제2 층(292) 및 뱅크(180)와 동시에 동일한 물질로 형성된 제3 층(293)으로 구성될 수 있다. 다른 예를 들면, 댐(290)은 제2 평탄화막(170)과 동시에 동일한 물질로 형성된 제1 층(291), 뱅크(180)와 동시에 동일한 물질로 형성된 제2 층(292) 및 스페이서(181)와 동시에 동일한 물질로 형성된 제3 층(293)으로 구성될 수 있다. 이와 같은 경우, 댐(120)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
이러한 댐(290)은 표시영역(AA)에 형성된 유기막들, 예컨대, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181)과 이격 배치된다. 이때, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나는 도 5에 도시된 바와 같이 표시영역(AA)에서 비표시영역(NA)의 일부영역까지 형성될 수 있다. 상술한 바와 같이 댐(290)은 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181)과 같은 유기물질로 형성될 수 있다. 이러한 경우, 댐(290)에 침투된 수분, 산소 등이 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 또는 스페이서(181)로 흡수되어 발광소자에까지 침투할 수 있고, 이에 따라, 발광소자에 열화가 발생할 수 있다. 이를 방지하기 위하여, 본원발명은 댐(290)과 표시영역(AA)에 형성된 유기막들, 예컨대, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181)과 이격 배치하여 유기막 오픈 영역(O)을 형성함으로써, 수분 침투 경로를 제공하지 않는다.
보상 트랜지스터(310)는 비표시영역(NA)에 배치되어, 발광소자를 발광시키는 역할을 수행하지는 않지만 표시영역(AA)에 배치된 화소(P)의 박막 트랜지스터(210)와 유사한 로드, 즉, 더미 로드를 발생시킨다.
이러한 보상 트랜지스터(310)는 표시영역(AA)에 형성된 유기막들과 댐(290) 사이에 배치되며, 제1 금속층(311), 제2 금속층(312) 및 제3 금속층(313)을 포함한다.
제1 금속층(311)은 표시영역(AA)에 배치된 화소(P)의 박막 트랜지스터(210)를 구성하는 액티브층(211)과 동일 층에 형성될 수 있다. 제1 금속층(311)은 액티브층(211)과 동일한 물질로 형성될 수 있으며, 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
제1 금속층(311) 상에는 게이트 절연막(120)이 형성될 수 있다. 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제3 금속층(313)은 표시영역(AA)에 배치된 화소(P)의 박막 트랜지스터(210)를 구성하는 게이트 전극(212)과 동일 층에 형성될 수 있다. 제3 금속층(313)은 표시영역(AA)의 게이트 전극(212)과 연결될 수 있다. 제3 금속층(313)은 게이트 전극(212)과 동일한 물질로 형성될 수 있으며, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제3 금속층(313) 상에는 제1 및 제2 층간 절연막(130, 140)이 형성될 수 있다. 제1 및 제2 층간 절연막(130, 140)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제2 금속층(312)은 표시영역(AA)에 배치된 화소(P)의 박막 트랜지스터(210)를 구성하는 소스 전극(213), 드레인 전극(214) 및 제1 고전위 전압 라인(231)과 동일 층에 형성될 수 있다. 제2 금속층(312)은 표시영역(AA)의 제1 고전위 전압 라인(231)와 연결될 수 있다. 제2 금속층(312)은 게이트 절연막(120)과 제1 및 제2 층간 절연막들(130, 140)을 관통하는 적어도 하나의 제7 콘택홀(CT7)을 통해 제1 금속층(311)과 접속될 수 있다. 도 5에서는 제7 콘택홀(CT7)이 게이트 절연막(120)과 제1 및 제2 층간 절연막들(130, 140)을 관통하는 것으로 도시하고 있으나, 이에 한정되지 않는다. 다른 실시예에서 있어서, 제7 컨택홀(CT7)은 도 6에 도시된 바와 같이 게이트 절연막(120)과 제1 및 제2 층간 절연막들(130, 140)는 물론 제1 금속층(311)까지 관통할 수 있다. 이때, 제2 금속층(312)은 제1 금속층(311)과 측면에서 접속(side contact)할 수 있다.
제2 금속층(312)은 소스 전극(213), 드레인 전극(214) 및 제1 고전위 전압 라인(231)과 동일한 물질로 형성될 수 있으며, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 금속층(312) 상에는 보호막(150)이 형성될 수 있다. 보호막(150)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
도 4 및 도 5에서는 비표시영역(NA)에 보상 트랜지스터(310)가 배치되는 것으로 설명하고 있으나, 이에 한정되지는 않는다. 다른 일 실시예에서는 비표시영역(NA)에 보상 커패시터가 배치될 수도 있다. 이때, 보상 커패시터는 보상 트랜지스터(310)와 같이 제1 금속층, 제2 금속층 및 제3 금속층을 포함할 수 있다. 보상 커패시터의 제2 금속층 및 제3 금속층은 보상 트랜지스터(310)의 제2 금속층(312) 및 제3 금속층(313)과 동일할 수 있다. 다만, 보상 커패시터의 제1 금속층은 보상 트랜지스터(310)의 제1 금속층(311)과 달리 반도체 물질이 아닌 금속 물질로 형성될 수 있다. 예컨대, 보상 커패시터의 제1 금속층은 도핑(doping)등에 의해 금속화된 액티브층일 수 있다. 금속화된 액티브층은 화소(P)의 박막 트랜지스터(210)를 구성하는 액티브층(211)과 같은 산화물 반도체를 도핑 공정에 의해 반도체 특성이 아닌 금속 특성을 가지도록 처리한 층에 해당한다.
제1 커버층(320)은 비표시영역(NA)에서 보상 트랜지스터(310) 상에 배치된다. 제1 커버층(320)은 보상 트랜지스터(310)의 제7 컨택홀(CT7)에 의하여 발생한 단차를 커버하는 역할을 한다. 종래에는 보상 트랜지스터(310)이 봉지막(190)이 형성되기 이전의 제조 공정에서 단지 얇은 무기막, 즉, 보호막(150)에 의해서만 보호된다. 보호막(150)은 얇게 형성되기 때문에 제조 공정 과정에서 손상될 수 있다. 특히, 보호막(150)은 제7 컨택홀(CT7)에 의하여 단차가 발생한 영역에서 두께가 더욱 얇게 형성되어 크랙이 발생할 수 있다. 크랙은 외부 충격에 의하여 보호막(150)을 따라 내부로 전파될 수 있고, 전파된 크랙을 따라 유입된 수분 및 산소는 흑점 및 흑선 얼룩을 유발할 수 있다.
또한, 애노드 보조 전극(240) 및 제2 고전위 전압 라인(232) 형성시 보상 트랜지스터(310) 상에 형성된 보호막(150)이 과도한 에칭(etching)으로 인하여 손상될 수 있다.
또한, 화소(P)의 캐소드 전극(270)이 공정 편차에 의하여 유기막 오픈 영역(O)에 형성될 수 있다. 이때, 캐소드 전극(270)이 크랙이 발생한 무기막 상에 형성되는 경우, 제2 금속층(312)과 캐소드 전극(270)이 단락되거나 서로 간섭되는 불량이 발생할 수 있다.
상술한 문제점들이 발생하는 것을 방지하기 위하여, 제1 커버층(320)은 보상 트랜지스터(310)의 제7 컨택홀(CT7)과 중첩되도록 배치되어, 제7 컨택홀(CT7)에 의해 발생한 홈을 채운다. 제7 컨택홀(CT7)이 복수개인 경우, 제1 커버층(320)은 도 4에 도시된 바와 같이 복수의 제7 컨택홀(CT7)을 따라 라인 형태로 형성될 수 있다.
이러한 제1 커버층(320)은 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나와 동시에 형성될 수 있으며, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나와 같은 물질로 이루어질 수 있다. 이와 같은 경우, 제1 커버층(320)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
제1 커버층(320)은 제1 평탄화막(160)과 동시에 동일한 물질로 형성하여 이후 진행되는 제조 공정에서 유기막 오픈 영역(O)에서의 보호막(150)이 손상되는 것을 방지하는 것이 바람직하겠으나, 이에 한정되는 것은 아니다. 제1 커버층(320)은 제2 평탄화막(170), 뱅크(180) 또는 스페이서(181)와 동시에 형성될 수도 있다. 이러한 경우, 제1 커버층(320)은 유기막 오픈 영역(O)에서의 보호막(150)이 손상이 되더라도 캐소드 전극(270)과 보상 트랜지스터(310)의 제1 금속층(311)이 접속되는 것을 차단할 수 있다.
제1 커버층(320)은 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나와 동시에 형성됨으로써 새로운 단차를 발생시킬 수 있다. 봉지막(190)을 구성하는 제1 무기막(191)은 표시영역(AA)의 화소(P)는 물론 비표시영역(NA)에 형성된 제1 커버층(320)까지 덮도록 형성된다. 제1 커버층(320)에 의하여 발생한 단차는 봉지막(190)을 형성하는 공정시 봉지막(190)을 구성하는 제1 무기막(191)의 두께를 일정하게 형성하지 못하는 원인이 될 수 있다. 특히, 제1 커버층(320)과 보호막(150)이 접하는 영역에서 제1 무기막(191)의 두께가 더욱 얇게 형성되어 크랙이 발생할 수 있다. 크랙은 외부 충격에 의해 무기막을 따라 내부로 전파될 수 있고, 전파된 크랙을 통해 유입된 수분 및 산소는 흑점 및 흑선 얼룩을 유발할 수 있다.
상술한 문제점이 발생하는 것을 방지하기 위하여, 제1 커버층(320)은 하프톤 마스크 또는 슬릿 마스크를 이용한 노광 공정을 통하여 단차를 줄이거나 측면이 경사지도록 형성될 수 있다.
일 실시예에 있어서, 제1 커버층(320)은 하프톤 마스크를 이용한 노광 공정을 통하여 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 또는 스페이서(181) 보다 높이를 낮게 형성할 수 있다. 이를 통해, 제1 커버층(320)은 별도의 제조 공정을 추가하지 않고 형성되는 동시에 유기막 오픈 영역(O)에서의 단차 발생을 최소화시킬 수 있다.
다른 일 실시예에 있어서, 제1 커버층(320)은 하프톤 마스크 또는 슬릿 마스크를 이용한 노광 공정을 통하여 측면에 90도 보다 작은 경사를 가지도록 형성할 수 있다. 보다 구체적으로, 제1 커버층(320)의 상면을 형성하고자 하는 영역에서는 풀톤(Full tone) 마스크를 배치하고, 제1 커버층(320)의 경사진 측면을 형성하고자 하는 영역에서는 하프톤(Half tone) 마스크 또는 슬릿(Slit) 마스크를 배치하여 노광 공정을 진행함으로써, 측면에 90도 보다 작은 경사를 가진 제1 커버층(320)을 형성할 수 있다. 이를 통해, 제1 커버층(320)과 보호막(150)이 접하는 영역에서 제1 무기막(191)의 두께가 균일하게 형성될 수 있다.
또한, 제1 커버층(320)은 상술한 바와 같이 유기물질로 형성되기 때문에 수분 침투 경로를 제공할 수 있다. 이를 방지하기 위하여, 제1 커버층(320)은 표시영역(AA)에 형성된 유기막들, 예컨대, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181)과 이격 배치될 수 있다. 또는, 제1 커버층(320)은 댐(290)과 이격 배치될 수 있다. 또한, 제1 커버층(320)은 복수의 라인 패턴들이 서로 이격 배치될 수 있다.
본원발명은 유기막 오픈 영역(O)에서 보상 트랜지스터(310) 상에 제7 컨택홀(CT7)과 중첩되도록 제1 커버층(320)을 형성한다. 이에 따라, 본원발명은 유기막 오픈 영역(O)에서의 보호막(150)이 제조 과정에서 손상되는 것을 방지할 수 있다.
또한, 본원발명은 유기막 오픈 영역(O)에서 보상 트랜지스터(310)와 캐소드 전극(270)이 접속하는 것을 차단할 수 있다.
또한, 본원발명은 제1 커버층(320)을 표시영역(AA)에 형성된 유기막들, 예컨대, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181)과 또는 댐(290)과 이격 배치함으로써 수분이 발광소자로 침투하는 것을 방지할 수 있다.
또한, 본원발명은 봉지막(190)을 구성하는 유기막(192)이 댐(290) 가까이 형성된 제1 커버층(320)에 의하여 유동 속도가 감소할 수 있다. 이에 따라, 유기막(192)이 댐(290) 밖으로 넘치는 것을 효과적으로 차단할 수 있다.
또한, 본원발명은 제1 커버층(320)의 측면이 90도 보다 작은 경사를 가지도록 형성함으로써 봉지막(190)을 구성하는 제1 무기막(191)이 균일한 두께로 형성될 수 있다.
또한, 본원발명은 제1 커버층(320)을 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나와 동시에 동일한 물질로 형성함으로써 별도의 제조 공정을 추가하지 않고 제1 커버층(320)을 형성할 수 있다.
또한, 본원발명은 비표시영역(NA)에 보상 트랜지스터(310) 또는 보상 커패시터를 형성하여 화소(P)의 개수가 서로 다른 게이트 라인에 발생하는 로드 편차를 보상할 수 있다.
제2 실시예
도 7은 도 2의 비표시영역의 제2 실시예를 상세히 보여주는 평면도이다.
도 7에 도시된 비표시영역(NA)은 제1 커버층(320)이 라인 형태가 아닌 직사각 형태인 점에서 도 4 내지 도 6에 도시된 비표시영역(NA)과 차이가 있다. 도 7에 도시된 보상 트랜지스터(310) 및 댐(290)은 도 4 내지 도 6에 도시된 보상 트랜지스터(310) 및 댐(290)과 동일하므로, 이에 대한 설명은 생략하도록 한다.
제1 커버층(320)은 비표시영역(NA)에서 보상 트랜지스터(310) 상에 배치된다. 제1 커버층(320)은 보상 트랜지스터(310)의 제7 컨택홀(CT7)에 의하여 발생한 단차를 커버하는 역할을 한다.
제1 커버층(320)은 보상 트랜지스터(310)의 제7 컨택홀(CT7)과 중첩되도록 배치되어, 제7 컨택홀(CT7)에 의해 발생한 홈을 채운다. 제7 컨택홀(CT7)이 복수개인 경우, 제1 커버층(320)은 도 7에 도시된 바와 같이 복수의 제7 컨택홀(CT7) 중 적어도 하나와 중첩되도록 직사각형 형태로 패턴될 수 있다.
도 4에 도시된 제1 커버층(320)은 라인 형태로 패턴되어 있는 반면, 도 7에 도시된 제1 커버층(320)은 라인 형태의 패턴에서 제7 컨택홀(CT7)이 형성되지 않은 일부 영역의 유기물질을 제거한 형태이다. 본원발명은 제1 커버층(320)에 의하여 봉지막(190)을 구성하는 유기막(192)의 유동 속도를 감소시키고, 유기막(192)이 댐(290) 밖으로 흘러넘치는 것을 방지할 수 있다는 효과를 기대할 수 있다. 그러나, 도 4에 도시된 바와 같이 제1 커버층(320)이 라인 형태의 패턴으로 형성되는 경우, 제1 커버층(320)이 봉지막(190)을 구성하는 유기막(192)이 표시영역(AA)에서 댐(290)이 있는 방향으로 유동하는 것을 방해하는 요인이 될 수도 있다. 봉지막(190)을 구성하는 유기막(192)은 댐(290) 밖으로 흘러넘치는 것도 상술한 바와 같이 문제가 되지만 댐(290) 내부에 충분히 채워지지 않는 것도 문제가 될 수 있다.
봉지막(190)을 구성하는 유기막(192)이 댐(290)까지 유동할 수 있도록 하기 위하여, 제2 실시예에 따른 본원발명은 제1 커버층(320)을 도 7에 도시된 바와 같이 복수의 직사각형 패턴들로 형성한다. 이를 통해, 제2 실시예에 따른 본원발명은 표시영역(AA)에서 댐(290)을 향하는 방향의 유동 경로를 제공할 수 있다.
제1 커버층(320)은 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나와 동시에 형성될 수 있으며, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나와 같은 물질로 이루어질 수 있다. 이와 같은 경우, 제1 커버층(320)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
제1 커버층(320)은 제1 평탄화막(160)과 동시에 동일한 물질로 형성하여 이후 진행되는 제조 공정에서 유기막 오픈 영역(O)에서의 보호막(150)이 손상되는 것을 방지하는 것이 바람직하겠으나, 이에 한정되는 것은 아니다. 제1 커버층(320)은 제2 평탄화막(170), 뱅크(180) 또는 스페이서(181)와 동시에 형성될 수도 있다. 이러한 경우, 제1 커버층(320)은 유기막 오픈 영역(O)에서의 보호막(150)이 손상이 되더라도 캐소드 전극(270)과 보상 트랜지스터(310)의 제1 금속층(311)이 접속되는 것을 차단할 수 있다.
제1 커버층(320)은 하프톤 마스크 또는 슬릿 마스크를 이용한 노광 공정을 통하여 단차를 줄이거나 측면이 경사지도록 형성될 수 있다.
일 실시예에 있어서, 제1 커버층(320)은 하프톤 마스크를 이용한 노광 공정을 통하여 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 또는 스페이서(181) 보다 높이를 낮게 형성할 수 있다. 이를 통해, 제1 커버층(320)은 별도의 제조 공정을 추가하지 않고 형성되는 동시에 유기막 오픈 영역(O)에서의 단차 발생을 최소화시킬 수 있다.
다른 일 실시예에 있어서, 제1 커버층(320)은 하프톤 마스크 또는 슬릿 마스크를 이용한 노광 공정을 통하여 측면에 90도 보다 작은 경사를 가지도록 형성할 수 있다. 보다 구체적으로, 제1 커버층(320)의 상면을 형성하고자 하는 영역에서는 풀톤(Full tone) 마스크를 배치하고, 제1 커버층(320)의 경사진 측면을 형성하고자 하는 영역에서는 하프톤(Half tone) 마스크 또는 슬릿(Slit) 마스크를 배치하여 노광 공정을 진행함으로써, 측면에 90도 보다 작은 경사를 가진 제1 커버층(320)을 형성할 수 있다. 이를 통해, 제1 커버층(320)과 보호막(150)이 접하는 영역에서 제1 무기막(191)의 두께가 균일하게 형성될 수 있다.
한편, 제1 커버층(320)은 상술한 바와 같이 유기물질로 형성되기 때문에 수분 침투 경로를 제공할 수 있다. 이를 방지하기 위하여, 제1 커버층(320)은 표시영역(AA)에 형성된 유기막들, 예컨대, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181)과 이격 배치될 수 있다. 또는, 제1 커버층(320)은 댐(290)과 이격 배치될 수 있다. 또한, 제1 커버층(320)은 복수의 직사각형 패턴들이 서로 이격 배치될 수 있다.
제3 실시예
도 8은 도 2의 비표시영역의 제3 실시예를 상세히 보여주는 평면도이고, 도 9는 도 8의 I-I'의 일 예를 보여주는 단면도이다.
도 8 및 도 9에 도시된 비표시영역(NA)은 제1 커버층(320)이 라인 형태가 아닌 원 형태인 점에서 도 4 내지 도 6에 도시된 비표시영역(NA)과 차이가 있다. 도 8 및 도 9에 도시된 보상 트랜지스터(310) 및 댐(290)은 도 4 내지 도 6에 도시된 보상 트랜지스터(310) 및 댐(290)과 동일하므로, 이에 대한 설명은 생략하도록 한다.
제1 커버층(320)은 비표시영역(NA)에서 보상 트랜지스터(310) 상에 배치된다. 제1 커버층(320)은 보상 트랜지스터(310)의 제7 컨택홀(CT7)에 의하여 발생한 단차를 커버하는 역할을 한다.
제1 커버층(320)은 보상 트랜지스터(310)의 제7 컨택홀(CT7)과 중첩되도록 배치되어, 제7 컨택홀(CT7)에 의해 발생한 홈을 채운다. 제7 컨택홀(CT7)이 복수개인 경우, 제1 커버층(320)은 도 7에 도시된 바와 같이 복수의 제7 컨택홀(CT7) 중 하나와 중첩되도록 원 형태로 패턴될 수 있다.
도 4에 도시된 제1 커버층(320)은 라인 형태로 패턴되어 있는 반면, 도 8 및 도 9에 도시된 제1 커버층(320)은 복수의 제7 컨택홀(CT7) 각각에 대응되는 복수의 원형 패턴들로 구성될 수 있다. 본원발명은 제1 커버층(320)에 의하여 봉지막(190)을 구성하는 유기막(192)의 유동 속도를 감소시키고, 유기막(192)이 댐(290) 밖으로 흘러넘치는 것을 방지할 수 있다는 효과를 기대할 수 있다. 그러나, 도 4에 도시된 바와 같이 제1 커버층(320)이 라인 형태의 패턴으로 형성되는 경우, 제1 커버층(320)이 봉지막(190)을 구성하는 유기막(192)이 표시영역(AA)에서 댐(290)이 있는 방향으로 유동하는 것을 방해하는 요인이 될 수도 있다. 봉지막(190)을 구성하는 유기막(192)은 댐(290) 밖으로 흘러넘치는 것도 상술한 바와 같이 문제가 되지만 댐(290) 내부에 충분히 채워지지 않는 것도 문제가 될 수 있다.
봉지막(190)을 구성하는 유기막(192)이 댐(290)까지 유동할 수 있도록 하기 위하여, 제3 실시예에 따른 본원발명은 제1 커버층(320)을 도 8 및 도 9에 도시된 바와 같이 복수의 원형 패턴들로 형성한다. 이를 통해, 제3 실시예에 따른 본원발명은 표시영역(AA)에서 댐(290)을 향하는 방향의 유동 경로를 제공할 수 있다.
제1 커버층(320)은 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나와 동시에 형성될 수 있으며, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나와 같은 물질로 이루어질 수 있다. 이와 같은 경우, 제1 커버층(320)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
제1 커버층(320)은 제1 평탄화막(160)과 동시에 동일한 물질로 형성하여 이후 진행되는 제조 공정에서 유기막 오픈 영역(O)에서의 보호막(150)이 손상되는 것을 방지하는 것이 바람직하겠으나, 이에 한정되는 것은 아니다. 제1 커버층(320)은 제2 평탄화막(170), 뱅크(180) 또는 스페이서(181)와 동시에 형성될 수도 있다. 이러한 경우, 제1 커버층(320)은 유기막 오픈 영역(O)에서의 보호막(150)이 손상이 되더라도 캐소드 전극(270)과 보상 트랜지스터(310)의 제1 금속층(311)이 접속되는 것을 차단할 수 있다.
제1 커버층(320)은 하프톤 마스크 또는 슬릿 마스크를 이용한 노광 공정을 통하여 단차를 줄이거나 측면이 경사지도록 형성될 수 있다.
일 실시예에 있어서, 제1 커버층(320)은 하프톤 마스크를 이용한 노광 공정을 통하여 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 또는 스페이서(181) 보다 높이를 낮게 형성할 수 있다. 이를 통해, 제1 커버층(320)은 별도의 제조 공정을 추가하지 않고 형성되는 동시에 유기막 오픈 영역(O)에서의 단차 발생을 최소화시킬 수 있다.
다른 일 실시예에 있어서, 제1 커버층(320)은 하프톤 마스크 또는 슬릿 마스크를 이용한 노광 공정을 통하여 측면에 90도 보다 작은 경사를 가지도록 형성할 수 있다. 보다 구체적으로, 제1 커버층(320)의 상면을 형성하고자 하는 영역에서는 풀톤(Full tone) 마스크를 배치하고, 제1 커버층(320)의 경사진 측면을 형성하고자 하는 영역에서는 하프톤(Half tone) 마스크 또는 슬릿(Slit) 마스크를 배치하여 노광 공정을 진행함으로써, 측면에 90도 보다 작은 경사를 가진 제1 커버층(320)을 형성할 수 있다. 이를 통해, 제1 커버층(320)과 보호막(150)이 접하는 영역에서 제1 무기막(191)의 두께가 균일하게 형성될 수 있다.
한편, 제1 커버층(320)은 상술한 바와 같이 유기물질로 형성되기 때문에 수분 침투 경로를 제공할 수 있다. 이를 방지하기 위하여, 제1 커버층(320)은 표시영역(AA)에 형성된 유기막들, 예컨대, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이스(181)과 이격 배치될 수 있다. 또는, 제1 커버층(320)은 댐(290)과 이격 배치될 수 있다. 또한, 제1 커버층(320)은 복수의 원형 패턴들이 서로 이격 배치될 수 있다.
제4 실시예
도 10은 도 2의 비표시영역의 제4 실시예를 상세히 보여주는 평면도이고, 도 11는 도 10의 I-I'의 일 예를 보여주는 단면도이다.
도 10 및 도 11에 도시된 비표시영역(NA)은 제1 커버층(320)이 제7 컨택홀(CT7)은 물론 제3 금속층(313)과도 중첩되도록 형성된 점에서 도 4 내지 도 6에 도시된 비표시영역(NA)과 차이가 있다. 도 10 및 도 11에 도시된 보상 트랜지스터(310) 및 댐(290)은 도 4 내지 도 6에 도시된 보상 트랜지스터(310) 및 댐(290)과 동일하므로, 이에 대한 설명은 생략하도록 한다.
제1 커버층(320)은 비표시영역(NA)에서 보상 트랜지스터(310) 상에 배치된다. 제1 커버층(320)은 보상 트랜지스터(310)의 제7 컨택홀(CT7)에 의하여 발생한 단차를 커버하는 역할을 한다.
제1 커버층(320)은 보상 트랜지스터(310)의 제7 컨택홀(CT7) 및 제3 금속층(313)과 중첩되도록 배치되어, 제7 컨택홀(CT7)에 의해 발생한 홈을 채운다. 제7 컨택홀(CT7)이 복수개인 경우, 제1 커버층(320)은 도 10에 도시된 바와 같이 복수의 제7 컨택홀(CT7) 모두와 중첩되도록 하나의 패턴으로 형성될 수 있다.
도 4에 도시된 제1 커버층(320)은 복수의 라인 형태로 패턴되어 있는 반면, 도 10 및 도 11에 도시된 제1 커버층(320)은 복수의 제7 컨택홀(CT7) 모두와 중첩되도록 하나의 패턴으로 형성될 수 있다. 제1 커버층(320)은 유기막 오픈 영역(O)에 새로운 단차를 발생시킬 수 있다. 도 4에 도시된 바와 같이 제1 커버층(320)이 복수의 라인 형태의 패턴으로 형성되는 경우, 제1 커버층(320)은 더욱 많은 단차 영역을 발생시키고, 이에 따라, 울퉁불퉁한 표면이 형성될 수 있다.
봉지막(190)을 형성하는 공정시, 봉지막(190)을 구성하는 제1 무기막(191)은 제1 커버층(320)에 의하여 형성된 울퉁불퉁한 표면 상에 형성되어 두께가 일정하게 형성되지 못한다. 특히, 하나의 라인 패턴과 다른 하나의 라인 패턴 사이 영역에서 제1 무기막(191)의 두께가 더욱 얇게 형성되어 크랙이 발생할 수 있다. 크랙은 외부 충격에 의해 무기막을 따라 내부로 전파될 수 있고, 전파된 크랙을 통해 유입된 수분 및 산소는 흑점 및 흑선 얼룩을 유발한다는 문제가 있다. 이러한 문제점을 해결하기 위하여, 본 발명의 제4 실시예는 제1 커버층(320)을 복수의 제7 컨택홀(CT7) 모두와 중첩되도록 하나의 패턴으로 형성할 수 있다.
제1 커버층(320)은 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나와 동시에 형성될 수 있으며, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나와 같은 물질로 이루어질 수 있다. 이와 같은 경우, 제1 커버층(320)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
제1 커버층(320)은 제1 평탄화막(160)과 동시에 동일한 물질로 형성하여 이후 진행되는 제조 공정에서 유기막 오픈 영역(O)에서의 보호막(150)이 손상되는 것을 방지하는 것이 바람직하겠으나, 이에 한정되는 것은 아니다. 제1 커버층(320)은 제2 평탄화막(170), 뱅크(180) 또는 스페이서(181)와 동시에 형성될 수도 있다. 이러한 경우, 제1 커버층(320)은 유기막 오픈 영역(O)에서의 보호막(150)이 손상이 되더라도 캐소드 전극(270)과 보상 트랜지스터(310)의 제1 금속층(311)이 접속되는 것을 차단할 수 있다.
제1 커버층(320)은 하프톤 마스크 또는 슬릿 마스크를 이용한 노광 공정을 통하여 단차를 줄이거나 측면이 경사지도록 형성될 수 있다.
일 실시예에 있어서, 제1 커버층(320)은 하프톤 마스크를 이용한 노광 공정을 통하여 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 또는 스페이서(181) 보다 높이를 낮게 형성할 수 있다. 이를 통해, 제1 커버층(320)은 별도의 제조 공정을 추가하지 않고 형성되는 동시에 유기막 오픈 영역(O)에서의 단차 발생을 최소화시킬 수 있다.
다른 일 실시예에 있어서, 제1 커버층(320)은 하프톤 마스크 또는 슬릿 마스크를 이용한 노광 공정을 통하여 측면에 90도 보다 작은 경사를 가지도록 형성할 수 있다. 보다 구체적으로, 제1 커버층(320)의 상면을 형성하고자 하는 영역에서는 풀톤(Full tone) 마스크를 배치하고, 제1 커버층(320)의 경사진 측면을 형성하고자 하는 영역에서는 하프톤(Half tone) 마스크 또는 슬릿(Slit) 마스크를 배치하여 노광 공정을 진행함으로써, 측면에 90도 보다 작은 경사를 가진 제1 커버층(320)을 형성할 수 있다. 이를 통해, 제1 커버층(320)과 보호막(150)이 접하는 영역에서 제1 무기막(191)의 두께가 균일하게 형성될 수 있다.
한편, 제1 커버층(320)은 상술한 바와 같이 유기물질로 형성되기 때문에 수분 침투 경로를 제공할 수 있다. 이를 방지하기 위하여, 제1 커버층(320)은 표시영역(AA)에 형성된 유기막들, 예컨대, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181)과 이격 배치될 수 있다. 또는, 제1 커버층(320)은 댐(290)과 이격 배치될 수 있다.
제5 실시예
도 12는 도 2의 비표시영역의 제5 실시예를 상세히 보여주는 평면도이다.
도 12에 도시된 비표시영역(NA)은 제1 커버층(320)이 복수의 직사각형 패턴들로 형성된 점에서 도 10에 도시된 비표시영역(NA)과 차이가 있다. 이하에서는 도 10와의 차이점을 중점적으로 설명하도록 한다.
제1 커버층(320)은 비표시영역(NA)에서 보상 트랜지스터(310) 상에 배치된다. 제1 커버층(320)은 보상 트랜지스터(310)의 제7 컨택홀(CT7)에 의하여 발생한 단차를 커버하는 역할을 한다.
제1 커버층(320)은 보상 트랜지스터(310)의 제7 컨택홀(CT7) 및 제3 금속층(313)과 중첩되도록 배치되어, 제7 컨택홀(CT7)에 의해 발생한 홈을 채운다. 제7 컨택홀(CT7)이 복수개인 경우, 제1 커버층(320)은 도 10에 도시된 바와 같이 복수의 제7 컨택홀(CT7) 중 적어도 하나와 중첩되는 복수의 직사각형 패턴들로 형성될 수 있다.
제1 커버층(320)은 비표시영역(NA)에서 보상 트랜지스터(310) 상에 배치된다. 제1 커버층(320)은 보상 트랜지스터(310)의 제7 컨택홀(CT7)에 의하여 발생한 단차를 커버하는 역할을 한다.
제1 커버층(320)은 보상 트랜지스터(310)의 제7 컨택홀(CT7) 및 제3 금속층(313)과 중첩되도록 배치되어, 제7 컨택홀(CT7)에 의해 발생한 홈을 채운다. 제7 컨택홀(CT7)이 복수개인 경우, 제1 커버층(320)은 도 7에 도시된 바와 같이 복수의 제7 컨택홀(CT7) 중 적어도 하나와 중첩되도록 직사각형 형태로 패턴될 수 있다.
도 10에 도시된 제1 커버층(320)은 하나의 라인 패턴으로 형성되어 있는 반면, 도 12에 도시된 제1 커버층(320)은 하나의 라인 패턴에서 제7 컨택홀(CT7)이 형성되지 않은 일부 영역의 유기물질을 제거한 형태인 복수의 직사각형 패턴들로 형성될 수 있다. 본원발명은 제1 커버층(320)에 의하여 봉지막(190)을 구성하는 유기막(192)의 유동 속도를 감소시키고, 유기막(192)이 댐(290) 밖으로 흘러넘치는 것을 방지할 수 있다는 효과를 기대할 수 있다. 그러나, 도 10에 도시된 바와 같이 제1 커버층(320)이 하나의 라인 패턴으로 형성되는 경우, 제1 커버층(320)이 봉지막(190)을 구성하는 유기막(192)이 표시영역(AA)에서 댐(290)이 있는 방향으로 유동하는 것을 방해하는 요인이 될 수도 있다. 봉지막(190)을 구성하는 유기막(192)은 댐(290) 밖으로 흘러넘치는 것도 상술한 바와 같이 문제가 되지만 댐(290) 내부에 충분히 채워지지 않는 것도 문제가 될 수 있다.
봉지막(190)을 구성하는 유기막(192)이 댐(290)까지 유동할 수 있도록 하기 위하여, 제5 실시예에 따른 본원발명은 제1 커버층(320)을 도 12에 도시된 바와 같이 복수의 직사각형 패턴들로 형성한다. 이를 통해, 제5 실시예에 따른 본원발명은 표시영역(AA)에서 댐(290)을 향하는 방향의 유동 경로를 제공할 수 있다.
제1 커버층(320)은 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나와 동시에 형성될 수 있으며, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나와 같은 물질로 이루어질 수 있다. 이와 같은 경우, 제1 커버층(320)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
제1 커버층(320)은 제1 평탄화막(160)과 동시에 동일한 물질로 형성하여 이후 진행되는 제조 공정에서 유기막 오픈 영역(O)에서의 보호막(150)이 손상되는 것을 방지하는 것이 바람직하겠으나, 이에 한정되는 것은 아니다. 제1 커버층(320)은 제2 평탄화막(170), 뱅크(180) 또는 스페이서(181)와 동시에 형성될 수도 있다. 이러한 경우, 제1 커버층(320)은 유기막 오픈 영역(O)에서의 보호막(150)이 손상이 되더라도 캐소드 전극(270)과 보상 트랜지스터(310)의 제1 금속층(311)이 접속되는 것을 차단할 수 있다.
제1 커버층(320)은 하프톤 마스크 또는 슬릿 마스크를 이용한 노광 공정을 통하여 단차를 줄이거나 측면이 경사지도록 형성될 수 있다.
일 실시예에 있어서, 제1 커버층(320)은 하프톤 마스크를 이용한 노광 공정을 통하여 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 또는 스페이서(181) 보다 높이를 낮게 형성할 수 있다. 이를 통해, 제1 커버층(320)은 별도의 제조 공정을 추가하지 않고 형성되는 동시에 유기막 오픈 영역(O)에서의 단차 발생을 최소화시킬 수 있다.
다른 일 실시예에 있어서, 제1 커버층(320)은 하프톤 마스크 또는 슬릿 마스크를 이용한 노광 공정을 통하여 측면에 90도 보다 작은 경사를 가지도록 형성할 수 있다. 보다 구체적으로, 제1 커버층(320)의 상면을 형성하고자 하는 영역에서는 풀톤(Full tone) 마스크를 배치하고, 제1 커버층(320)의 경사진 측면을 형성하고자 하는 영역에서는 하프톤(Half tone) 마스크 또는 슬릿(Slit) 마스크를 배치하여 노광 공정을 진행함으로써, 측면에 90도 보다 작은 경사를 가진 제1 커버층(320)을 형성할 수 있다. 이를 통해, 제1 커버층(320)과 보호막(150)이 접하는 영역에서 제1 무기막(191)의 두께가 균일하게 형성될 수 있다.
한편, 제1 커버층(320)은 상술한 바와 같이 유기물질로 형성되기 때문에 수분 침투 경로를 제공할 수 있다. 이를 방지하기 위하여, 제1 커버층(320)은 표시영역(AA)에 형성된 유기막들, 예컨대, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181)과 이격 배치될 수 있다. 또는, 제1 커버층(320)은 댐(290)과 이격 배치될 수 있다.
제6 실시예 , 제7 실시예 및 제8 실시예
도 13은 도 2의 비표시영역의 제6 실시예를 상세히 보여주는 평면도이고, 도 14는 도 13의 II-II'의 일 예를 보여주는 단면도이다. 도 15는 도 2의 비표시영역의 제7 실시예를 상세히 보여주는 평면도이고, 도 16은 도 15의 II-II'의 일 예를 보여주는 단면도이다. 도 17은 도 2의 비표시영역의 제8 실시예를 상세히 보여주는 평면도이다.
도 13 내지 도 17에 도시된 비표시영역(NA)은 금속물질로 이루어진 제2 커버층(330)을 포함한다는 점에서 도 4 내지 도 6에 도시된 비표시영역(NA)과 차이가 있다. 도 13 내지 도 17에 도시된 보상 트랜지스터(310) 및 댐(290)은 도 4 내지 도 6에 도시된 보상 트랜지스터(310) 및 댐(290)과 동일하므로, 이에 대한 설명은 생략하도록 한다.
제2 커버층(330)은 비표시영역(NA)에서 보상 트랜지스터(310) 상에 배치된다. 제2 커버층(330)은 보상 트랜지스터(310)의 제7 컨택홀(CT7)에 의하여 발생한 단차를 커버하는 역할을 한다.
제2 커버층(330)은 보상 트랜지스터(310)의 제7 컨택홀(CT7)과 중첩되도록 배치되어, 제7 컨택홀(CT7)에 의해 발생한 홈을 채운다. 제7 컨택홀(CT7)이 복수개인 경우, 제2 커버층(330)은 도 13에 도시된 바와 같이 복수의 제7 컨택홀(CT7)을 따라 복수의 라인 패턴들로 형성될 수 있으나, 이에 한정되지 않는다. 다른 실시예에 있어서, 제2 커버층(330)은 도 15에 도시된 바와 같이 복수의 제7 컨택홀(CT7) 및 제3 금속층(313)과 중첩되는 하나의 라인 패턴으로 형성될 수도 있다. 또 다른 실시예에 있어서, 제2 커버층(330)은 도 17에 도시된 바와 같이 복수의 제7 컨택홀(CT7) 중 적어도 둘 이상의 제7 컨택홀(CT7) 및 제3 금속층(313)과 중첩되는 복수의 직사각형 패턴들로 형성될 수도 있다. 한편, 도면으로 도시하고 있지 않지만, 제2 커버층(330)은 복수의 제7 컨택홀(CT7) 중 적어도 둘 이상의 제7 컨택홀(CT7)과만 중첩되는 복수의 직사각형 패턴들로 형성될 수도 있다. 또는 제2 커버층(330)은 복수의 제7 컨택홀(CT7) 중 하나와 중첩되는 복수의 원형 패턴들로 형성될 수도 있다.
이러한 제2 커버층(330)은 금속물질로 형성될 수 있다. 제2 커버층(330)은 애노드 보조 전극(240)과 제2 고전위 전압 라인(232)과 동시에 형성될 수 있으며, 애노드 보조 전극(240)과 제2 고전위 전압 라인(232)와 같은 물질로 이루어질 수 있다. 이와 같은 경우, 제2 커버층(330)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커버층(330)은 금속물질로 형성되었으나, 제7 컨택홀(CT7)에 의하여 발생한 단차를 커버하는 역할을 수행할 뿐 어떠한 전압도 인가되지 않는다.
제6 실시예에 따른 본원발명은 제2 커버층(330)을 애노드 보조 전극(240)과 제2 고전위 전압 라인(232)와 동시에 동일한 물질로 형성함으로써 애노드 보조 전극(240) 및 제2 고전위 전압 라인(232) 형성시 보상 트랜지스터(310) 상에 형성된 보호막(150)이 과도한 에칭(etching)으로 인하여 손상되는 것을 방지할 수 있다.
또한, 제2 커버층(330)은 유기막 오픈 영역(O)에 새로운 단차를 발생시킬 수 있다. 그러나, 제6 실시예에 따른 본원발명은 제2 커버층(330)을 얇은 금속층으로 형성함으로써 제2 커버층(330)에 의한 단차를 최소화시킴으로써 봉지막(190)을 구성하는 제1 무기막(191)을 균일한 두께로 형성할 수 있다.
또한, 제2 커버층(330)은 표시영역(AA)에 형성된 유기막들, 예컨대, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181)과 이격 배치될 수 있다. 또는, 제1 커버층(320)은 댐(290)과 이격 배치될 수 있다.
한편, 도 4 내지 도 17에서는 보상 트랜지스터(310) 또는 보상 커패시터가 유기막 오픈 영역(O)에만 형성된 것으로 도시하고 있으나, 이는 비표시영역(NA)을 개략적으로 보여주기 위한 것일 뿐, 이에 한정되지 않는다. 보상 트랜지스터(310) 또는 보상 커패시터는 도 18 및 도 19에 도시된 바와 같이 유기막 오픈 영역(O)은 물론 표시영역(AA)과 유기막 오픈 영역(O) 사이에 배치될 수도 있다. 표시영역(AA)과 유기막 오픈 영역(O) 사이에 배치된 보상 트랜지스터(310) 또는 보상 커패시터 상에는 표시영역(AA)에서 비표시영역(NA)의 일부까지 형성된 유기막들, 예컨대, 제1 평탄화막(160), 제2 평탄화막(170), 뱅크(180) 및 스페이서(181) 중 적어도 하나가 형성되어 있기 때문에 별도의 제1 커버층(320) 또는 제2 커버층(330)이 형성될 필요가 없다. 즉, 본원발명의 제1 커버층(320) 또는 제2 커버층(330)는 표시영역(AA)과 유기막 오픈 영역(O) 사이에 배치된 보상 트랜지스터(310) 또는 보상 커패시터 상에 형성되지 않으며, 유기막 오픈 영역(O)에 배치된 보상 트랜지스터(310) 또는 보상 커패시터 상에 형성될 수 있다.
한편, 제1 실시예 내지 제8 실시예에서는 유기막 오픈 영역(O)에 보상 트랜지스터(310) 또는 보상 커패시터가 형성된 것만 설명하고 있으나, 이에 한정되지는 않는다. 본원발명은 유기막 오픈 영역(O)에 제1 금속층, 적어도 하나의 절연막 및 적어도 하나의 절연막을 관통하는 컨택홀을 통해 제1 금속층에 접속하는 제2 금속층을 포함하는 다양한 실시예들도 포함할 수 있다. 이러한 경우, 제1 커버층(320) 또는 제2 커버층(330)이 유기막 오픈 영역(O)에 형성된 컨택홀과 중첩되도록 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시패널 11: 제1 게이트 구동부
12: 제2 게이트 구동부 20: 데이터 구동부
30: 레벨 쉬프터 40: 타이밍 제어부
50: 통합 구동부 60: 전원 공급부
70: 연성회로기판 100: 하부 기판
110: 버퍼막 120: 게이트 절연막
130: 제1 층간 절연막 140: 제2 층간 절연막
150: 보호막 160: 제1 평탄화막
170: 제2 평탄화막 180: 뱅크
190: 봉지막 210: 박막 트랜지스터
211: 액티브층 212: 게이트 전극
213: 소스 전극 220: 커패시터
221: 제1 커패시터 전극 222: 제2 커패시터 전극
230: 고전위 전압 라인 231: 제1 고전위 전압 라인
232: 제2 고전위 전압 라인 240: 애노드 보조 전극
250: 애노드 전극 260: 발광층
270: 캐소드 전극 310: 보상 트랜지스터
311: 제1 금속층 312: 제2 금속층
313: 제3 금속층 320: 제1 커버층
330: 제2 커버층

Claims (23)

  1. 화소들이 배치된 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 기판의 비표시 영역에 형성된 제1 금속층;
    상기 제1 금속층 상에 배치된 적어도 하나의 절연막;
    상기 적어도 하나의 절연막 상에 배치되고, 상기 비표시 영역에 형성된 상기 적어도 하나의 절연막을 관통하는 컨택홀을 통해 상기 제1 금속층과 접속하는 제2 금속층;
    상기 컨택홀 상에 배치된 커버층; 및
    상기 표시 영역 및 상기 커버층을 덮도록 형성된 봉지막을 포함하고,
    상기 커버층은 상기 컨택홀과 중첩되도록 형성되는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서,
    상기 화소들 각각은,
    액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 포함하고,
    상기 제1 금속층은 상기 박막 트랜지스터의 액티브층과 동일 층에서 동일 물질로 이루어지고, 상기 제2 금속층은 상기 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일 층에서 동일 물질로 이루어진 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서,
    상기 표시 영역에 배치된 적어도 하나의 유기막; 및
    상기 비표시 영역에 배치되며, 상기 표시 영역에 배치된 적어도 하나의 유기막과 이격 배치된 댐을 더 포함하고,
    상기 커버층은 상기 적어도 하나의 유기막과 상기 댐 사이에 배치되는 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서,
    상기 커버층은 유기막인 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서,
    상기 커버층은 상기 표시 영역의 적어도 하나의 유기막 중 어느 하나와 동일 물질로 이루어지는 것을 특징으로 하는 표시 장치.
  6. 제4항에 있어서,
    상기 커버층은 상기 적어도 하나의 유기막과 접촉하지 않는 것을 특징으로 하는 표시 장치.
  7. 제4항에 있어서,
    상기 커버층은 상기 댐과 접촉하지 않는 것을 특징으로 하는 표시 장치.
  8. 제4항에 있어서,
    상기 커버층은 복수의 패턴들로 형성되고, 하나의 패턴이 상기 적어도 하나의 유기막과 상기 댐 사이에 배치된 복수의 컨택홀 중 적어도 하나를 덮는 형상을 가지는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서,
    상기 커버층은 복수의 패턴들 각각이 서로 이격 배치되는 것을 특징으로 하는 표시 장치.
  10. 제3항에 있어서,
    상기 봉지막은,
    상기 표시 영역 및 상기 커버층을 덮도록 형성된 제1 무기막;
    상기 제1 무기막 상에 형성된 유기막; 및
    상기 유기막 및 상기 댐을 덮도록 형성된 제2 무기막을 포함하는 것을 특징으로 하는 표시 장치.
  11. 제3항에 있어서,
    상기 제2 금속층 상에 배치된 보호막을 더 포함하고,
    상기 커버층은 금속막인 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서,
    상기 화소들 각각은,
    액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 접속된 애노드 보조 전극; 및
    상기 애노드 보조 전극에 접속된 애노드 전극을 포함하고,
    상기 커버층은 상기 애노드 보조 전극과 동일한 물질로 이루어지는 것을 특징으로 하는 표시 장치.
  13. 제11항에 있어서,
    상기 커버층은 어떤 전압도 인가되지 않는 것을 특징으로 하는 표시 장치.
  14. 화소들이 배치된 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 화소들 중 N개의 화소와 연결된 제1 게이트 라인;
    상기 화소들 중 상기 N 보다 작은 M개의 화소와 연결된 제2 게이트 라인;
    상기 비표시 영역에 배치되고, 상기 제2 게이트 라인과 연결된 보상 트랜지스터 또는 보상 커패시터를 포함하고,
    상기 보상 트랜지스터 또는 상기 보상 커패시터는
    상기 기판 상에 배치된 제1 금속층;
    상기 제1 금속층 상에 배치된 제1 절연막;
    상기 제1 절연막 상에 배치되고, 상기 제2 게이트 라인과 연결된 제3 금속층;
    상기 제3 금속층 상에 배치된 제2 절연막;
    상기 제2 절연막 상에 배치되고, 상기 제1 및 제2 절연막 중 적어도 하나를 관통하는 컨택홀을 통해 상기 제1 금속층과 접속하는 제2 금속층; 및
    상기 컨택홀 상에 배치된 커버층을 포함하는 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서,
    상기 화소들 각각은,
    액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 포함하고,
    상기 제1 금속층은 상기 박막 트랜지스터의 액티브층과 동일 층에 형성되고, 상기 제2 금속층은 상기 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일 층에서 동일 물질로 이루어진 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서,
    상기 보상 트랜지스터는 상기 제1 금속층이 상기 액티브층과 동일한 반도체 물질로 이루어지는 것을 특징으로 하는 표시 장치.
  17. 제15항에 있어서,
    상기 보상 커패시터는 상기 제1 금속층이 금속 물질로 이루어지는 것을 특징으로 하는 표시 장치.
  18. 제14항에 있어서,
    상기 표시 영역에 배치된 적어도 하나의 유기막; 및
    상기 비표시 영역에 배치되며, 상기 표시 영역에 배치된 적어도 하나의 유기막과 이격 배치된 댐을 더 포함하고,
    상기 커버층은 상기 적어도 하나의 유기막과 상기 댐 사이에 배치되는 것을 특징으로 하는 표시 장치.
  19. 제18항에 있어서,
    상기 커버층은 유기막인 것을 특징으로 하는 표시 장치.
  20. 제19항에 있어서,
    상기 커버층은 복수의 패턴들로 형성되고, 하나의 패턴이 상기 적어도 하나의 유기막과 상기 댐 사이에 배치된 복수의 컨택홀 중 적어도 하나를 덮는 형상을 가지는 것을 특징으로 하는 표시 장치.
  21. 제20항에 있어서,
    상기 커버층은 복수의 패턴들 각각이 서로 이격 배치되는 것을 특징으로 하는 표시 장치.
  22. 제18항에 있어서,
    상기 제2 금속층 상에 배치된 보호막을 더 포함하고,
    상기 커버층은 금속막인 것을 특징으로 하는 표시 장치.
  23. 제22항에 있어서,
    상기 화소들 각각은,
    액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 접속된 애노드 보조 전극; 및
    상기 애노드 보조 전극에 접속된 애노드 전극을 포함하고,
    상기 커버층은 상기 애노드 보조 전극과 동일한 물질로 이루어지는 것을 특징으로 하는 표시 장치.
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