KR20190002931A - 표시장치 - Google Patents

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Abstract

본 발명은 박막 트랜지스터의 전기적 특성을 유지하고 고해상도 픽셀을 설계할 수 있는 표시장치에 관한 것이다. 본 발명의 일 실시예에 따른 표시장치는 기판, 데이터 구동부, 쉴드 전원라인 및 쉴드층을 포함한다. 기판은 복수의 화소를 포함하는 액티브 영역 및 액티브 영역 이외의 베젤 영역을 포함한다. 데이터 구동부는 베젤 영역의 일측에 위치한다. 쉴드 전원라인은 데이터 구동부로부터 액티브 영역의 적어도 일측으로 연장된다. 쉴드층은 액티브 영역과 중첩되며, 쉴드 전원라인과 연결된다. 쉴드층은 복수의 화소에 각각 위치한 적어도 하나의 박막 트랜지스터와 중첩된다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것으로, 보다 자세하게는 박막 트랜지스터의 전기적 특성을 유지하고 고해상도 픽셀을 설계할 수 있는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.
이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플라스틱 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동이 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.
유기발광표시장치는 패시브 매트릭스 타입(Passive Matrix type)과 액티브 매트릭스 타입(Active Matrix type)로 대별된다. 액티브 매트릭스 타입의 유기발광표시장치는 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터들이 배치된다. 박막 트랜지스터는 기판 상에 게이트 절연막을 사이에 두고 반도체층과 게이트 전극이 대향하여 배치되고, 반도체층에 각각 접속되는 소스 전극과 드레인 전극을 포함한다. 박막 트랜지스터는 소스 전극과 드레인 전극을 통해 반도체층의 채널에 이동하는 캐리어(carrier)를 게이트 전극의 전압으로 조절하여 온/오프하는 원리로 작동된다. 따라서, 박막 트랜지스터는 주변의 전압이나 정전기 등으로부터 영향을 쉽게 받기 때문에 박막 트랜지스터의 특성이 변화되는 문제가 있다.
본 발명은 박막 트랜지스터의 전기적 특성을 유지하고 고해상도 픽셀을 설계할 수 있는 표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 기판, 데이터 구동부, 쉴드 전원라인 및 쉴드층을 포함한다. 기판은 복수의 화소를 포함하는 액티브 영역 및 액티브 영역 이외의 베젤 영역을 포함한다. 데이터 구동부는 베젤 영역의 일측에 위치한다. 쉴드 전원라인은 데이터 구동부로부터 액티브 영역의 적어도 일측으로 연장된다. 쉴드층은 액티브 영역과 중첩되며, 쉴드 전원라인과 연결된다. 쉴드층은 복수의 화소에 각각 위치한 적어도 하나의 박막 트랜지스터와 중첩된다.
박막 트랜지스터는 구동 박막 트랜지스터이다.
쉴드층은 일 방향으로 배치된 제1 쉴드라인 및 상기 제1 쉴드라인과 교차하는 제2 쉴드라인을 포함한다.
박막 트랜지스터는 제1 쉴드라인과 제2 쉴드라인의 교차부와 중첩된다.
박막 트랜지스터는 제1 쉴드라인과 중첩되고, 제2 쉴드라인과 이격된다.
쉴드층은 메쉬 형태로 이루어진다.
쉴드 전원라인과 쉴드층은 베젤 영역에 형성된 관통홀을 통해 연결된다.
쉴드층은 일 방향으로 배치된 복수의 제1 쉴드라인들로만 이루어진다.
쉴드층은 스트라이프 형태로 이루어진다.
쉴드층은 플레이트 형태로 이루어진다.
쉴드층은 액티브 영역보다 크게 이루어진다.
또한, 본 발명의 일 실시예에 따른 표시장치는 기판, 박막 트랜지스터, 쉴드 전원라인 및 쉴드층을 포함한다. 기판은 복수의 화소를 포함하는 액티브 영역 및 액티브 영역 이외의 베젤 영역을 포함한다. 박막 트랜지스터는 기판의 액티브 영역 상에 위치하되 복수의 화소에 각각 위치한다. 쉴드층은 기판과 적어도 하나의 박막 트랜지스터 사이에 위치한다. 쉴드 전원라인은 기판의 베젤 영역 상에 위치한다. 베젤 영역에서 쉴드층과 쉴드 전원라인이 연결된다.
본 발명의 실시예들에 따른 유기발광표시장치는 데이터 구동부로부터 쉴드층에 전원을 인가하여, 소스 전극과 게이트 전극 사이에 걸리는 전압에 차이가 발생하지 않도록 할 수 있다. 또한, 본 발명은 액티브 영역 외부에서 관통홀을 통해 쉴드 전원라인과 쉴드층을 연결함으로써, 액티브 영역 내의 화소의 크기를 줄일 수 있어 고해상도의 화소를 설계할 수 있다. 이와 더불어 각 화소마다 형성되던 관통홀의 개수를 현저하게 줄일 수 있어 공정 편차를 줄일 수 있다.
또한, 본 발명은 데이터 구동부에서 전원을 인가하기 때문에 NMOS 또는 PMOS의 박막 트랜지스터의 구조나 모델 또는 패널 특성에 대응하여 쉴드층에 인가되는 전압을 조절할 수 있어 박막 트랜지스터의 특성을 최적화할 수 있다.
도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 화소의 회로 구성을 나타낸 제1 예시도.
도 3은 화소의 회로 구성을 나타낸 제2 예시도.
도 4는 본 발명의 제1 실시예에 따른 유기발광표시장치를 나타낸 평면도.
도 5는 도 4의 A 영역을 확대한 평면도.
도 6은 도 4의 A 영역을 확대한 다른 예의 평면도.
도 7은 도 5의 절취선 I-I'에 따라 절취한 단면도.
도 8은 본 발명의 제2 실시예에 따른 유기발광표시장치의 평면도.
도 9는 본 발명의 다른 제2 실시예에 따른 유기발광표시장치의 평면도.
도 10은 비교예의 구동 박막 트랜지스터의 전계 분포를 나타낸 도면.
도 11은 실시예 2의 구동 박막 트랜지스터의 전계 분포를 나타낸 도면.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다. 또한, 위치 관계에 대한 설명의 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’ 또는 ‘접하여’가 함께 이용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
본 발명에 따른 표시장치는 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 제1 전극과 제2 전극 사이에 유기물로 이루어진 발광층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.
본 발명에 따른 박막 트랜지스터는, 반도체층이 다결정 반도체 물질 또는 산화물 반도체 물질로 이루어진다. 다결정 반도체 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용할 수 있다. 또는 유기발광표시장치에서 화소 내 구동 박막 트랜지스터로 적용하는 것이 좋다. 산화물 반도체 물질은 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 본 발명에서는 다결정 반도체 물질을 포함하는 구동 박막 트랜지스터를 예로 설명한다. 그러나 본 발명은 이에 한정되지 않으며 구동 박막 트랜지스터 외의 스위칭 박막 트랜지스터 등에 사용될 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예들을 설명하기로 한다.
도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 화소의 회로 구성을 나타낸 제1 예시도이고, 도 3은 화소의 회로 구성을 나타낸 제2 예시도이다.
도 1을 참조하면, 유기발광표시장치는 영상 처리부(10), 타이밍 제어부(20), 데이터 구동부(30), 게이트 구동부(40) 및 표시 패널(50)을 포함한다.
영상 처리부(10)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(10)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다. 영상 처리부(10)는 시스템 회로기판에 IC(Integrated Circuit) 형태로 형성된다.
타이밍 제어부(20)는 영상 처리부(10)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다.
타이밍 제어부(20)는 구동신호에 기초하여 게이트 구동부(40)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(20)는 제어 회로기판에 IC 형태로 형성된다.
데이터 구동부(30)는 타이밍 제어부(20)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(20)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(30)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(30)는 기판 상에 IC 형태로 부착된다.
게이트 구동부(40)는 타이밍 제어부(20)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트 구동부(40)는 게이트라인들(GL1 ~ GLm)을 통해 게이트신호를 출력한다. 게이트 구동부(40)는 게이트 회로기판에 IC 형태로 형성되거나 표시 패널(50)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(50)은 데이터 구동부(30) 및 게이트 구동부(40)로부터 공급된 데이터신호(DATA) 및 게이트신호에 대응하여 영상을 표시한다. 표시 패널(50)은 영상을 표시하는 화소들(P)을 포함한다.
도 2를 참조하면, 하나의 화소는 스위칭 박막 트랜지스터(S_TFT), 구동 박막 트랜지스터(D_TFT) 및 유기발광다이오드(OLED)를 포함한다. 유기발광다이오드(OLED)는 구동 박막 트랜지스터(D_TFT)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
스위칭 박막 트랜지스터(S_TFT)는 제1 게이트 라인(GL1)을 통해 공급된 게이트 신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 박막 트랜지스터(D_TFT)는 커패시터(Cst)에 저장된 데이터 전압에 따라 고전위 전원라인(VDD)과 저전위 전원라인(GND) 사이로 구동 전류가 흐르도록 동작한다. 도시하지 않았지만, 추가적으로 보상회로를 더 포함할 수 있다. 보상회로는 구동 박막 트랜지스터(D_TFT)의 문턱전압 등을 보상하기 위한 회로이다. 또한, 스위칭 박막 트랜지스터(S_TFT)나 구동 박막 트랜지스터(D_TFT)에 연결된 커패시터(Cst)는 보상회로 내부로 위치할 수 있다. 보상회로는 하나 이상의 박막 트랜지스터와 커패시터로 구성될 수 있으나 특별히 한정되지 않는다.
또한, 도 3에 도시된 바와 같이, 보상회로(CC)가 포함된 경우 화소에는 보상 박막 트랜지스터를 구동함과 더불어 특정 신호나 전원을 공급하기 위한 신호라인과 전원라인 등이 더 포함된다. 추가된 신호라인은 화소에 포함된 보상 박막 트랜지스터를 구동하기 위한 제1-2 게이트 라인(GL1a, GL1b)으로 정의될 수 있다. 그리고 추가된 전원라인은 화소의 특정 노드를 특정 전압으로 초기화하기 위한 초기화 전원라인(INIT)으로 정의될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
한편, 도 3에서는 하나의 화소에 보상회로(CC)가 포함된 것을 일례로 하였다. 하지만, 보상의 주체가 데이터 구동부(30) 등과 같이 화소의 외부에 위치하는 경우 보상회로(CC)는 생략될 수도 있다. 즉, 하나의 화소는 기본적으로 스위칭 박막 트랜지스터(S_TFT), 구동 박막 트랜지스터(D_TFT), 커패시터 및 유기발광 다이오드(OLED)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되지만, 보상회로(CC)가 추가된 경우 3T1C, 4T2C, 5T2C, 6T2C, 7T1C, 7T2C 등으로 다양하게 구성될 수도 있다.
또한, 도 3에서는 보상회로(CC)가 스위칭 박막 트랜지스터(S_TFT)와 구동 박막 트랜지스터(D_TFT) 사이에 위치하는 것으로 도시하였지만, 구동 박막 트랜지스터(D_TFT)와 유기발광 다이오드(OLED) 사이에도 더 위치할 수도 있다. 보상회로(CC)의 위치와 구조는 도 3에 한정되지 않는다.
이하, 본 발명의 실시예들에 따른 유기발광표시장치에 대해 설명하기로 한다. 하기에서는 전술한 도 2에 도시된 2T1C의 기본 구조를 예로 설명하기로 한다. 그러나, 본 발명은 다양한 화소 구조에 모두 적용 가능하다.
<제1 실시예>
도 4는 본 발명의 제1 실시예에 따른 유기발광표시장치를 나타낸 평면도이고, 도 5는 도 4의 A 영역을 확대한 평면도이며, 도 6은 도 4의 A 영역을 확대한 다른 예의 평면도이고, 도 7은 도 5의 절취선 I-I'에 따라 절취한 단면도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 유기발광표시장치(100)는 기판(110) 상에 화상을 구현하는 액티브 영역(A/A)과 액티브 영역(A/A)을 둘러싸는 베젤 영역(B/A)을 포함한다.
액티브 영역(A/A)은 복수의 화소(P)들이 배치되어 적색(R), 녹색(G), 청색(B)의 광을 발광하여 풀 컬러(full color)를 구현한다. 본 실시예에서는 복수의 화소(P)들은 시안, 마젠타, 옐로우 화소로도 구비될 수 있으며 공지된 화소 구성이라면 모두 적용가능하다. 또한, 복수의 화소(P)들은 적색(R), 녹색(G), 청색(B)이 하나의 행에 순서대로 배열되는 스트라이프 방식이나, 하나의 행에 적색(R)이 배열되고 다음 행에 녹색(G)이 배열되고 그 다음 행에 청색(B)이 배열될 수도 있고, 펜타일(pentile) 방식으로도 배열될 수 있다. 베젤 영역(B/A)은 액티브 영역(A/A)을 둘러싸는 영역으로 광이 발광하지 않는 영역이다. 베젤 영역(B/A)은 액티브 영역(A/A)의 화소(P)들을 구동하기 위한 구동 소자용 게이트 구동부(GIP), 데이터 구동부(D-IC) 등이 포함될 수 있다.
액티브 영역(A/A) 외곽에는 데이터 구동부(D-IC)로부터 쉴드층(BSM)에 전원을 인가하는 쉴드 전원라인(VSM)이 위치한다. 쉴드 전원라인(VSM)은 액티브 영역(A/A)을 둘러싸고, 베젤 영역(B/A)에서 쉴드층(BSM)에 각각 컨택하여 연결된다. 도 4에서는 쉴드 전원라인(VSM)이 액티브 영역(A/A)을 완전히 둘러싸는 것으로 도시하고 설명하였으나, 쉴드 전원라인(VSM)은 액티브 영역(A/A)의 적어도 일측에 배치될 수도 있다.
쉴드층(BSM)은 액티브 영역(A/A)과 베젤 영역(B/A)에 배치되며 액티브 영역(A/A)의 복수의 화소(P)들과 중첩되어 배치되는 것으로, 특히 복수의 화소(P)들에 각각 구비된 구동 박막 트랜지스터과 중첩되어 배치된다. 쉴드층(BSM)은 전술한 쉴드 전원라인(VSM)으로부터 전원이 인가되어, 구동 박막 트랜지스터의 전기적 특성이 변화되는 것을 방지한다. 보다 구체적인 작용에 대해서는 후술하기로 한다. 쉴드층(BSM)은 복수의 쉴드라인들(SML1, SML2)을 포함하며, 가로 방향으로 배치된 제1 쉴드라인(SML1)과 세로 방향으로 배치된 제2 쉴드라인(SML2)을 포함한다. 쉴드층(BSM)은 복수의 제1 및 제2 쉴드라인들(SML1, SML2)이 직교하여 메쉬(mesh) 형태로 배치된다. 본 발명에서는 액티브 영역(A/A)에 제1 쉴드라인(SML1)과 제2 쉴드라인(SML2)의 총 11개의 쉴드라인들(SML1, SML2)이 메쉬 형태로 배치된 쉴드층(BSM)을 도시하였다. 그러나 도 4는 설명의 편의를 위해 간략히 도시된 것으로, 쉴드층(BSM)은 액티브 영역(A/A)에 배치된 모든 화소(P)들에 배치되어, 모든 구동 박막 트랜지스터와 중첩된다고 이해하면 될 것이다.
보다 구체적인 쉴드층(BSM)과 쉴드 전원라인(VSM)의 배치를 살펴보기 위해, 도 5를 참조한다.
도 5를 참조하면, 본 발명의 실시예에 따른 유기발광표시장치(100)는 기판(110) 상에 게이트 라인(GL), 게이트 라인(GL)과 교차하는 데이터 라인(DL) 및 전원 라인(VL)이 배치되어 하나의 화소(P)를 구성한다. 본 발명의 화소(P)는 게이트 라인(GL), 데이터 라인(DL) 및 전원 라인(VL)의 교차로 구획된 내부 영역을 의미한다. 도면에는 화소(P)의 아래 부분에 게이트 라인(GL)이 배치되지 않은 것으로 도시되었으나, 인접한 화소의 게이트 라인이 존재하기 때문에 화소(P)가 정의될 수 있다.
본 발명의 화소에는 스위칭 박막 트랜지스터(S_TFT), 구동 스위칭 박막 트랜지스터(D_TFT) 및 커패시터(Cst)가 배치되고, 구동 스위칭 박막 트랜지스터(D_TFT)가 연결된 유기발광 다이오드(미도시)가 배치된다. 스위칭 스위칭 박막 트랜지스터(S_TFT)는 화소를 선택하는 기능을 한다. 스위칭 스위칭 박막 트랜지스터(S_TFT)는 반도체층(121), 게이트 라인(GL)으로부터 분기된 게이트 전극(123), 데이터 라인(DL)으로부터 분기된 소스 전극(124), 그리고 드레인 전극(126)을 포함한다. 커패시터(Cst)는 스위칭 스위칭 박막 트랜지스터(S_TFT)의 드레인 전극(126)과 연결된 커패시터 하부전극(127)과 전원 라인(VL)에 연결된 커패시터 상부전극(128)을 포함한다. 구동 스위칭 박막 트랜지스터(D_TFT)는 스위칭 스위칭 박막 트랜지스터(S_TFT)에 의해 선택된 화소의 제1 전극을 구동하는 역할을 한다. 구동 스위칭 박막 트랜지스터(D_TFT)는 반도체층(120), 커패시터 하부전극(127)에 연결된 게이트 전극(130), 전원 라인(VL)으로부터 분기된 소스 전극(140) 및 드레인 전극(145)을 포함한다. 유기발광 다이오드(미도시)는 구동 스위칭 박막 트랜지스터(D_TFT)의 드레인 전극(145)에 연결된 제1 전극(160), 제1 전극(160) 상에 형성된 발광층을 포함하는 유기막층(미도시) 및 제2 전극(미도시)을 포함한다.
그리고 구동 박막 트랜지스터(D_TFT)의 반도체층(120) 하부에는 쉴드층(BSM)이 위치한다. 구체적으로 반도체층(120) 하부에 제1 쉴드라인(SML1)과 제2 쉴드라인(SML2)이 교차하여 형성된 교차부(CRO)가 위치한다. 쉴드층(BSM)의 교차부(CRO)는 적어도 반도체층(120)의 전체 면적과 중첩되도록 위치한다. 반면, 인접한 다른 화소(우측에 배치된 화소)에는 쉴드층(BSM)의 제1 쉴드라인(SML1)이 위치하고, 제2 쉴드라인(SML2)은 위치하지 않는다.
본 발명의 실시예에서, 어느 화소(P)는 쉴드층(BSM)의 제1 쉴드라인(SML1)과 제2 쉴드라인(SML2)이 모두 배치되고, 다른 어느 화소(P)는 쉴드층(BSM)의 제1 쉴드라인(SML1) 또는 제2 쉴드라인(SML2) 중 어느 하나가 배치될 수 있다. 예를 들어, 가로 방향으로 배치된 복수의 화소들 중에서 첫번째 화소에는 제1 쉴드라인과 제2 쉴드라인이 모두 배치될 수 있고, 두번째 화소에는 제1 쉴드라인만 배치될 수 있으며, 세번째 화소에는 다시 제1 쉴드라인과 제2 쉴드라인이 배치될 수도 있다. 이를 규칙화하면, 제1 쉴드라인과 제2 쉴드라인이 배치된 화소들 사이에 제1 쉴드라인만 배치된 화소가 1개, 2개 또는 3개 이상 반복되어 배치될 수도 있다. 그러나, 본 발명은 이에 한정되지 않으며 다양한 구조로 제1 쉴드라인과 제2 쉴드라인이 배치될 수 있으며, 적어도 모든 화소의 구동 박막 트랜지스터에 쉴드층이 배치된다면, 제1 쉴드라인과 제2 쉴드라인의 배치는 어떠하여도 무방하다.
한편, 도 5와는 달리, 본 발명의 쉴드층(BSM)은 구동 박막 트랜지스터(D_TFT)와 중첩되되, 그 크기가 더 확대될 수도 있다.
도 6을 참조하면, 전술한 도 5에서는 쉴드층(BSM)이 구동 박막 트랜지스터(D_TFT)를 커버할 수 있을 정도의 크기로 이루어졌지만, 쉴드층(BSM)은 스위칭 박막 트랜지스터(S_TFT) 뿐만 아니라 커패시터(Cst)까지도 커버할 수 있는 크기로 이루어질 수 있다. 구체적으로 쉴드층(BSM)의 교차부(CRO)는 플레이트 형태로 이루어져 스위칭 박막 트랜지스터(S_TFT), 구동 박막 트랜지스터(D_TFT) 및 커패시터(Cst)와 중첩된다. 다만, 교차부(CRO)는 데이터 라인(DL), 게이트 라인(GL) 및 전원 라인(VL)과 중첩되지 않는다. 데이터 라인(DL)과 전원 라인(VL)에는 제1 쉴드라인(SML1)이 중첩되고, 게이트 라인(GL)은 제2 쉴드라인(SML2)이 중첩된다. 따라서, 데이터 라인(DL), 게이트 라인(GL) 및 전원 라인(VL)과 쉴드층(BSM)이 중첩하여 발생하는 기생 커패시터를 최소화할 수 있다.
전술한 본 발명의 제1 실시예에서 도시한 쉴드층(BSM)의 형상들은 일예들일 뿐, 본 발명은 이에 한정되지 않는다. 본 발명에서 쉴드층(BSM)의 교차부(CRO)의 크기는 적어도 구동 박막 트랜지스터(D_TFT)와 중첩된다면 어떠한 크기를 가져도 무방하다.
이하, 도 5의 절취선 I-I'로 자른 구조를 나타낸 단면도인 도 7을 참조하여 본 발명의 유기발광표시장치를 자세히 설명하기로 한다.
도 7을 참조하면, 본 발명의 실시예에 따른 유기발광표시장치(100)는 기판(110) 상에 구동 박막 트랜지스터(D_TFT)와 구동 박막 트랜지스터(D_TFT)에 연결된 유기발광 다이오드(OLED)가 위치한다.
보다 자세하게, 기판(110)은 유리, 플라스틱 또는 금속 등으로 이루어진다. 본 발명에서 기판(110)은 플라스틱으로 이루어지되 구체적으로 폴리이미드(Polyimide) 기판일 수 있다. 따라서, 본 발명의 기판(110)은 플렉서블(flexible)한 특성을 가진다. 기판(110)은 액티브 영역(A/A)과 액티브 영역(A/A) 이외의 베젤 영역(B/A)을 포함한다. 기판(110) 상에 제1 버퍼층(112)이 위치한다. 제1 버퍼층(112)은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하는 역할을 한다. 제1 버퍼층(112)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제1 버퍼층(112) 상에 쉴드층(BSM)이 위치한다. 쉴드층(BSM)은 도전성의 물질로 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금 등의 금속이나 실리콘(Si) 등의 반도체로 이루어질 수 있다. 쉴드층(BSM)은 액티브 영역(A/A)과 베젤 영역(B/A)에 위치한다.
쉴드층(BSM) 상에 제2 버퍼층(116)이 위치한다. 제2 버퍼층(116)은 쉴드층(BSM)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하는 역할을 한다. 제2 버퍼층(116)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제2 버퍼층(116) 상에 반도체층(120)이 위치한다. 반도체층(120)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있으며, 본 실시예에서는 산화물로 이루어진 반도체층(120)일 수 있다. 반도체층(120)은 소스 영역, 드레인 영역, 이들 사이에 위치한 채널 영역 등을 포함한다. 소스 영역과 드레인 영역은 불순물이 고 농도로 도핑된 영역으로, 박막 트랜지스터의 소스 전극과 드레인 전극이 각각 접속되는 영역이다. 불순물 이온은 p형 불순물 또는 n형 불순물을 이용할 수 있는데, 상기 p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있고, 상기 n형 불순물은 인(P), 비소(As) 및 안티몬(Sb) 등으로 이루어진 군에서 선택할 수 있다. 반도체층(120)은 NMOS 또는 PMOS의 박막 트랜지스터 구조에 따라, 채널 영역은 n형 불순물 또는 p형 불순물로 도핑될 수 있다. 본 발명의 박막 트랜지스터는 NMOS 또는 PMOS의 박막 트랜지스터가 적용가능하다.
반도체층(120) 상에 게이트 절연막일 수 있는 제1 절연막(125)이 위치한다. 제1 절연막(125)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 제1 절연막(125) 상에 상기 반도체층(120)의 일정 영역, 즉 채널 영역과 대응되는 위치에 게이트 전극(130)이 위치한다. 게이트 전극(130)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(130)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(130)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트 전극(130) 상에 층간 절연막일 수 있는 제2 절연막(135)이 위치한다. 제2 절연막(135)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 상기 제2 절연막(135) 및 제1 절연막(125)의 일부 영역이 식각되어 반도체층(120)의 일부 즉 소스 영역과 드레인 영역을 노출시키는 콘택홀들(137, 138)이 위치한다. 제2 절연막(135) 상에 데이터 라인(DL), 소스 전극(140) 및 드레인 전극(145)이 위치한다. 소스 전극(140)과 드레인 전극(145)은 제2 절연막(135) 및 제1 절연막(125)을 관통하는 콘택홀들(137, 138)을 통하여 반도체층(120)과 전기적으로 연결된다.
상기 소스 전극(140) 및 드레인 전극(145)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(140) 및 드레인 전극(145)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(140) 및 드레인 전극(145)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 따라서, 반도체층(120), 게이트 전극(130), 소스 전극(140) 및 드레인 전극(145)을 포함하는 구동 박막 트랜지스터(D_TFT)가 구성된다.
베젤 영역(B/A)에서는, 제2 절연막(135) 상에 쉴드 전원라인(VSM)이 위치한다. 쉴드 전원라인(VSM)은 제2 버퍼층(116), 제1 절연막(125) 및 제2 절연막(135)을 관통하는 관통홀(139)을 통해 쉴드층(BSM)에 연결된다. 본 실시예에서는 소스 전극(140)과 동일한 층에 쉴드 전원라인(VSM)이 위치하였으나, 쉴드 전원라인(VSM)은 게이트 전극(130)과 동일한 층에 위치할 수도 있다.
구동 박막 트랜지스터(D_TFT)를 포함하는 기판(110) 전면에 제3 절연막(147)이 위치한다. 제3 절연막(147)은 하부의 박막 트랜지스터들을 보호하는 패시베이션막으로, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 제3 절연막(147)을 포함하는 기판(110) 전면에 제4 절연막(150)이 위치한다. 제4 절연막(150)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 제3 및 제4 절연막(147, 150)은 구동 박막 트랜지스터(D_TFT)의 드레인 전극(145)을 노출시키는 비어홀(155)을 포함한다.
제4 절연막(150) 상에 제1 전극(160)이 위치한다. 제1 전극(160)은 애노드일 수 있으며, 투명도전물질 예를 들어 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등으로 이루어진다. 제1 전극(160)은 비어홀(155)을 매우며, 구동 박막 트랜지스터(D_TFT)의 드레인 전극(145)과 연결된다. 여기서, 유기발광표시장치(100)가 광이 제2 전극(180) 방향으로 방출되는 전면 발광 구조인 경우 제1 전극(160)은 반사층을 더 포함하여, ITO/반사층의 2층 구조 또는 ITO/반사층/ITO의 3층 구조로 이루어질 수 있다. 반면, 유기발광표시장치(100)가 광이 제1 전극(160) 방향으로 방출되는 배면 발광 구조인 경우 제1 전극(160)은 투명도전물질로만 이루어질 수 있다.
상기 제1 전극(160)을 포함하는 기판(110) 상에 뱅크층(165)이 위치한다. 뱅크층(165)은 제1 전극(160)의 일부를 노출하여 화소를 정의하는 화소정의막일 수 있다. 뱅크층(165)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(165)은 제1 전극(160)을 노출하는 개구부(167)가 구비된다.
뱅크층(165)의 개구부(167)에 의해 노출된 제1 전극(160) 상에 유기막층(170)이 위치한다. 유기막층(170)은 적어도 전자와 정공이 결합하여 발광하는 발광층을 포함하며, 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 적어도 하나를 포함할 수 있다.
유기막층(170)이 형성된 기판(110) 상에 제2 전극(180)이 위치한다. 제2 전극(180)은 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 본 발명의 유기발광표시장치(100)가 광이 제2 전극(180) 방향으로 방출되는 전면 발광 구조인 경우 제2 전극(180)은 광이 투과될 수 있을 정도로 얇은 두께로 이루어진다. 반면, 본 발명의 유기발광표시장치(100)가 광이 제1 전극(160) 방향으로 방출되는 배면 발광 구조인 경우 제2 전극(180)은 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어진다. 따라서, 제1 전극(160), 유기막층(170) 및 제2 전극(180)을 포함하는 유기발광 다이오드(OLED)가 구성되어, 본 발명의 실시예에 따른 유기발광표시장치(100)가 이루어진다.
전술한 유기발광표시장치(100)에서 쉴드층(BSM)에 전원이 인가되면 반도체층(120) 하부에서 폴리이미드 기판(110)으로 인해 형성되는 전계를 차폐하여 구동 박막 트랜지스터(D_TFT)의 특성이 변하는 것을 방지할 수 있다. 본 발명처럼 외부 전원을 쉴드층에 인가하는 것과는 다르게 쉴드층에 전원을 인가하는 다른 방법으로, 각 화소에서 박막 트랜지스터의 소스 전극과 쉴드층을 연결하여 쉴드층에 소스 전원을 인가하는 방법이 있다. 그러나 소스 전극에 걸리는 전압에 따라 소스 전극과 게이트 전극 사이에 걸리는 전압에 차이가 발생하게 된다. 본 발명에서는 소스 전극(140)과 쉴드층(BSM)을 연결하는 대신에 데이터 구동부(D-IC)로부터 쉴드층(BSM)에 전원을 인가하여, 소스 전극(140)과 게이트 전극(130) 사이에 걸리는 전압에 차이가 발생하지 않도록 할 수 있다.
또한, 각 화소에서 박막 트랜지스터의 소스 전극과 쉴드층을 연결하는 구조에서, 소스 전극과 쉴드층을 연결하는 관통홀이 화소 내에 형성되기 때문에 관통홀 크기만큼 화소의 크기가 커지게 된다. 그러나 본 발명은 액티브 영역(A/A) 외부에서 관통홀(139)을 통해 쉴드 전원라인(VSM)과 쉴드층(BSM)을 연결함으로써, 액티브 영역(A/A) 내의 화소의 크기를 줄일 수 있어 고해상도의 화소를 설계할 수 있다. 이와 더불어 각 화소마다 형성되던 관통홀의 개수를 현저하게 줄일 수 있어 공정 편차를 줄일 수 있다.
또한, 각 화소에서 박막 트랜지스터의 소스 전극과 쉴드층을 연결하는 구조에는 소스 전극에 인가되는 전압이 한정되기 때문에 쉴드층에 인가되는 전압 또한 조절할 수 없다. 그러나 본 발명은 데이터 구동부(D-IC)에서 전원을 인가하기 때문에 NMOS 또는 PMOS의 박막 트랜지스터의 구조나 모델 또는 패널 특성에 대응하여 쉴드층에 인가되는 전압을 조절할 수 있어 박막 트랜지스터의 특성을 최적화할 수 있다.
본 발명의 쉴드층(BSM)은 다양한 구조로 형성될 수 있다. 이하, 제2 실시예를 통해 쉴드층(BSM)의 다양한 구조에 대해 설명하기로 한다. 하기에서는 전술한 제1 실시예와 동일한 구성에 대해 동일한 도면부호를 붙여 그 설명을 생략하기로 한다.
<제2 실시예>
도 8은 본 발명의 제2 실시예에 따른 유기발광표시장치의 평면도이고, 도 9는 본 발명의 다른 제2 실시예에 따른 유기발광표시장치의 평면도이다.
도 8을 참조하면, 본 발명의 제2 실시예에 따른 유기발광표시장치(100)는 기판(110) 상에 화상을 구현하는 액티브 영역(A/A)과 액티브 영역(A/A)을 둘러싸는 베젤 영역(B/A)을 포함한다. 액티브 영역(A/A)은 복수의 화소(P)들이 배치되고, 액티브 영역(A/A) 외곽에는 데이터 구동부(D-IC)로부터 쉴드층(BSM)에 전원을 인가하는 쉴드 전원라인(VSM)이 위치한다. 쉴드 전원라인(VSM)은 액티브 영역(A/A)을 양 측에 각각 배치되어 베젤 영역(B/A)에서 쉴드층(BSM)에 각각 컨택하여 연결된다.
쉴드층(BSM)은 액티브 영역(A/A)과 베젤 영역(B/A)에 배치되며 액티브 영역(A/A)의 복수의 화소(P)들과 중첩되어 배치되는 것으로, 특히 복수의 화소(P)들에 각각 구비된 구동 박막 트랜지스터과 중첩되어 배치된다. 쉴드층(BSM)은 전술한 쉴드 전원라인(VSM)으로부터 전원이 인가되어, 구동 박막 트랜지스터의 전기적 특성이 변화되는 것을 방지한다.
본 실시예에서 쉴드층(BSM)은 가로 방향으로 배치된 복수의 제1 쉴드라인들(SML1)을 포함한다. 쉴드층(BSM)은 복수의 제1 쉴드라인들(SML1)이 스트라이프 형태로 배치되어, 제1 쉴드라인들(SML1)의 일측과 타측이 쉴드 전원라인(VSM)에 각각 연결된다. 본 실시예에서는 액티브 영역(A/A)에 제1 쉴드라인(SML1)이 총 9개로 배치된 것으로 도시하였으나 설명의 편의를 위해 간략히 도시된 것으로, 제1 쉴드라인(SML1)은 액티브 영역(A/A)에 배치된 모든 화소들과 중첩될 수 있는 개수로 배치될 수 있다.
한편, 도 9를 참조하면, 본 발명의 또 다른 제2 실시예에 따른 유기발광표시장치(100)는 액티브 영역(A/A) 외곽에는 데이터 구동부(D-IC)로부터 쉴드층(BSM)에 전원을 인가하는 쉴드 전원라인(VSM)이 위치한다. 쉴드 전원라인(VSM)은 액티브 영역(A/A)을 둘러싸도록 배치되어 베젤 영역(B/A)에서 쉴드층(BSM)에 각각 컨택하여 연결된다.
쉴드층(BSM)은 액티브 영역(A/A)의 복수의 화소(P)들과 중첩되어 배치되며, 특히 복수의 화소(P)들에 각각 구비된 구동 박막 트랜지스터과 중첩되어 배치된다. 본 실시예에서 쉴드층(BSM)은 액티브 영역(A/A) 전체와 중첩되도록 액티브 영역(A/A)보다 큰 플레이트(plate) 형태로 이루어진다. 따라서, 쉴드층(BSM)은 액티브 영역(A/A)과 베젤 영역(B/A) 모두에 배치된다.
전술한 본 발명의 제2 실시예들에 따른 유기발광표시장치는 메쉬 형태 외에 스트라이프 형태와 플레이트 형태로 이루어진 쉴드층의 실시예들을 개시하였다. 제2 실시예도 전술한 제1 실시예와 동일한 효과를 나타내므로 자세한 효과는 생략하기로 한다.
이하, 본 발명의 비교예 및 실시예들에 따라 유기발광표시장치의 특성에 대해 실험한 데이터를 살펴보기로 한다.
<비교예>
각 화소의 구동 박막 트랜지스터의 소스 전극이 쉴드층에 연결된 구조를 가진 유기발광표시장치를 제조하였다.
<실시예 1>
상기 도 5에서 쉴드층이 구동 박막 트랜지스터의 소스 전극과 반도체층에만 중첩되고 드레인 전극은 중첩되지 않는 구조를 가진 유기발광표시장치를 제조하였다.
<실시예 2>
상기 도 5에 도시된 구조를 가진 유기발광표시장치를 제조하였다.
<실시예 3>
상기 도 6에 도시된 구조를 가진 유기발광표시장치를 제조하였다.
<실시예 4>
상기 도 9에 도시된 구조를 가진 유기발광표시장치를 제조하였다.
전술한 비교예 및 실시예 1 내지 3에 따라 제조된 유기발광표시장치에서 각 구성요소들과 쉴드층에 걸리는 정전용량(커패시터)을 측정하여 하기 표 1에 나타내었다. (fF는 펨토 패럿이다.)
비교예 실시예 1 실시예 2 실시예 3 실시예 4
화소 내 쉴드층의 면적비 50% 60% 70% 80% 100%
데이터 라인 8.9fF 9.3fF 8.7fF 13.9fF 19.3fF
게이트 라인 9.6fF 9.7fF 8.3fF 9.4fF 10.3fF
상기 표 1을 참조하면, 비교예 대비하여 실시예 1에 따른 유기발광표시장치는 데이터 라인과 쉴드층 사이에 걸리는 정전용량이 0.4fF 증가하였고 게이트 라인과 쉴드층 사이에 걸리는 정전용량이 0.1fF 증가하였다. 비교예 대비하여 실시예 2에 따른 유기발광표시장치는 데이터 라인과 쉴드층 사이에 걸리는 정전용량이 0.2fF 감소하였고 게이트 라인과 쉴드층 사이에 걸리는 정전용량이 1.3fF 감소하였다. 비교예 대비하여 실시예 3에 따른 유기발광표시장치는 데이터 라인과 쉴드층 사이에 걸리는 정전용량이 5.0fF 증가하였고 게이트 라인과 쉴드층 사이에 걸리는 정전용량이 0.2fF 감소하였다. 비교예 대비하여 실시예 4에 따른 유기발광표시장치는 데이터 라인과 쉴드층 사이에 걸리는 정전용량이 10.4fF 증가하였고 게이트 라인과 쉴드층 사이에 걸리는 정전용량이 0.7fF 증가하였다.
이 결과를 통해, 본 발명의 실시예들에 따른 유기발광표시장치의 각 라인들에 걸리는 정전용량이 비교예 대비 다소 증가하나, 도 5에 도시된 메쉬 형태의 쉴드층을 가진 실시예 2에서는 각 라인들에 걸리는 정전용량이 감소하는 것을 확인할 수 있었다.
한편, 전술한 비교예, 실시예 2에 따른 유기발광표시장치의 구동 박막 트랜지스터의 소스 전압에 따른 전계 분포를 측정하였다. 도 10은 비교예의 구동 박막 트랜지스터의 전계 분포를 나타낸 도면이고, 도 11은 실시예 2의 구동 박막 트랜지스터의 전계 분포를 나타낸 도면이다. 참고로, 도 10 및 도 11에서 점선은 동일한 전압 포텐셜을 가진 전계를 표시하였다.
도 10을 참조하면, 비교예는 소스 전극과 쉴드층이 연결되어 있기 때문에 드레인 전극의 전계를 차단하고 있다. 그러나 소스 전압이 커질수록 소스 전극 방향으로 드레인 전극의 전계가 확장되고 반도체층에 서로 다른 전압 포텐셜이 작용하는 것으로 나타났다. 즉, 비교예의 쉴드층은 반도체층에 영향을 주는 전계를 차단하지 못하는 것으로 나타났다.
반면, 도 11을 참조하면, 실시예 2는 쉴드층이 박막 트랜지스터 전체를 커버하고 있기 때문에, 소스 전압이 커지더라도 반도체층 하부에 동일한 전압 포텐셜이 작용하는 것으로 나타났다. 이 결과를 통해, 본 발명의 실시예들은 구동 박막트랜지스터의 반도체층에 작용하는 전계가 반도체층 전체에 동일한 전압 포텐셜로 작용하고 이로써 구동 박막 트랜지스터의 전기적 특성이 변하는 것을 방지할 수 있음을 확인할 수 있다.
전술한 바와 같이, 본 발명의 실시예들에 따른 유기발광표시장치는 데이터 구동부로부터 쉴드층에 전원을 인가하여, 소스 전극과 게이트 전극 사이에 걸리는 전압에 차이가 발생하지 않도록 할 수 있다. 또한, 본 발명은 액티브 영역 외부에서 관통홀을 통해 쉴드 전원라인과 쉴드층을 연결함으로써, 액티브 영역 내의 화소의 크기를 줄일 수 있어 고해상도의 화소를 설계할 수 있다. 이와 더불어 각 화소마다 형성되던 관통홀의 개수를 현저하게 줄일 수 있어 공정 편차를 줄일 수 있다.
또한, 본 발명은 데이터 구동부에서 전원을 인가하기 때문에 NMOS 또는 PMOS의 박막 트랜지스터의 구조나 모델 또는 패널 특성에 대응하여 쉴드층에 인가되는 전압을 조절할 수 있어 박막 트랜지스터의 특성을 최적화할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경과 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 유기발광표시장치 110 : 기판
A/A : 액티브 영역 B/A : 베젤 영역
VSM : 쉴드 전원라인 BSM : 쉴드층
SML1 : 제1 쉴드라인 SML2 : 제2 쉴드라인

Claims (12)

  1. 복수의 화소를 포함하는 액티브 영역 및 상기 액티브 영역 이외의 베젤 영역을 포함하는 기판;
    상기 베젤 영역의 일측에 위치하는 데이터 구동부;
    상기 데이터 구동부로부터 상기 액티브 영역의 적어도 일측으로 연장된 쉴드 전원라인; 및
    상기 액티브 영역과 중첩되며, 상기 쉴드 전원라인과 연결된 쉴드층;을 포함하며,
    상기 쉴드층은 상기 복수의 화소에 각각 위치한 적어도 하나의 박막 트랜지스터와 중첩되는 표시장치.
  2. 제1 항에 있어서,
    상기 박막 트랜지스터는 구동 박막 트랜지스터인 표시장치.
  3. 제1 항에 있어서,
    상기 쉴드층은 일 방향으로 배치된 제1 쉴드라인 및 상기 제1 쉴드라인과 교차하는 제2 쉴드라인을 포함하는 표시장치.
  4. 제3 항에 있어서,
    상기 박막 트랜지스터는 상기 제1 쉴드라인과 상기 제2 쉴드라인의 교차부와 중첩되는 표시장치.
  5. 제3 항에 있어서,
    상기 박막 트랜지스터는 상기 제1 쉴드라인과 중첩되고, 상기 제2 쉴드라인과 이격된 표시장치.
  6. 제3 항에 있어서,
    상기 쉴드층은 메쉬 형태로 이루어진 표시장치.
  7. 제1 항에 있어서,
    상기 쉴드 전원라인과 상기 쉴드층은 상기 베젤 영역에 형성된 관통홀을 통해 연결된 표시장치.
  8. 제1 항에 있어서,
    상기 쉴드층은 일 방향으로 배치된 복수의 제1 쉴드라인들로만 이루어진 표시장치.
  9. 제8 항에 있어서,
    상기 쉴드층은 스트라이프 형태로 이루어진 표시장치.
  10. 제1 항에 있어서,
    상기 쉴드층은 플레이트 형태로 이루어진 표시장치.
  11. 제10 항에 있어서,
    상기 쉴드층은 상기 액티브 영역보다 큰 표시장치.
  12. 복수의 화소를 포함하는 액티브 영역 및 상기 액티브 영역 이외의 베젤 영역을 포함하는 기판;
    상기 기판의 액티브 영역 상에 위치하되 상기 복수의 화소에 각각 위치하는 적어도 하나의 박막 트랜지스터;
    상기 기판과 상기 적어도 하나의 박막 트랜지스터 사이에 위치하는 쉴드층;
    상기 기판의 베젤 영역 상에 위치하는 쉴드 전원라인;을 포함하며,
    상기 베젤 영역에서 상기 쉴드층과 상기 쉴드 전원라인이 연결된 표시장치.
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