KR20190000213A - 반도체소자의 접합 구조 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 229920006336 epoxy molding compound Polymers 0.000 claims abstract description 20
- 230000001012 protector Effects 0.000 claims abstract description 19
- 239000010410 layer Substances 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 23
- 239000007921 spray Substances 0.000 claims description 16
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 12
- 239000012212 insulator Substances 0.000 claims description 7
- 238000004544 sputter deposition Methods 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 229920001709 polysilazane Polymers 0.000 claims description 4
- 239000011247 coating layer Substances 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 5
- 238000010521 absorption reaction Methods 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- 230000032798 delamination Effects 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 208000032365 Electromagnetic interference Diseases 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- -1 isoindole quinolinide Chemical compound 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 패드가 노출된 절연막이 증착된 제1 접합대상체에 접합(Bonding)된 제2 접합대상체와, 상기 제1 접합대상체에 접합된 제2 접합대상체를 포함한 전면에 코팅되는 본딩 프로텍터(bonding protector)층, 및 상기 본딩 프로텍터 층을 포함한 전면에 평탄하게 증착되는 EMC(epoxy molding compound)층을 포함하는 반도체소자의 접합 구조를 제공한다.
Description
본 발명은 반도체소자에 관한 것으로서, 더욱 상세하게는, 제1 접합대상체의 패드에 접합된 제2 접합대상체의 접합 신뢰성을 향상시키는 반도체소자의 접합 구조에 관한 것이다.
전자기기의 소형화, IC의 고집적화 등과 같은 반도체 개발 추세에 따라, 패키지(package)부피는 작아지고, 입/출력을 위한 단자 수는 많아지고 있다.
이와 더불어 모든 전자재료의 보다 높은 신뢰성이 요구됨에 따라 모든 반도체 업체들은 이를 충족시키기 위한 제품개발을 진행하고 있다.
이러한 패키지의소형화, 집적화, 미세화에 따라 반도체칩과 기판(substrate)의 접합방법 및 구조에 대한 많은 기능적 향상이 필요해지고 있는 추세이다.
따라서 본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로서, 제1 접합대상체의 패드에 접합된 제2 접합대상체의 접합 신뢰성을 향상시켜 전자기기의 소형화를 향상시키고, IC의 고집적화를 향상시킬 수 있는 반도체소자의 접합 구조를 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명의 반도체소자의 접합 구조는 패드가 노출된 절연막이 증착된 제1 접합대상체에 접합(Bonding)된 제2 접합대상체와, 상기 제1 접합대상체에 접합된 제2 접합대상체를 포함한 전면에 코팅되는 본딩 프로텍터(bonding protector)층, 및 상기 본딩 프로텍터 층을 포함한 전면에 평탄하게 증착되는 EMC(epoxy molding compound)층을 포함한다.
또한, 상기 본딩 프로텍터층은 에어스프레이(air spray), 스핀스프레이(spin spray), 습식, 플라즈마화학기상증착(PECVD : plasma enhanced chemical vapor deposition), 및 스퍼터링(sputtering) 필름 형성 방법 중 적어도 하나의 방법으로 형성되는 산화물 또는 질화물과 같은 절연체로 이루어질 수 있다.
또한, 상기 본딩 프로텍터층은 폴리실라잔(polysilazane)을 이용하여 형성되는 무기물 절연체로 이루어질 수 있다.
본 발명의 다른 관점에서의 반도체소자의 접합 구조는 패드가 노출된 절연막이 증착된 제1 접합대상체에 접합(Bonding)된 제2 접합대상체와, 상기 제1 접합대상체에 접합된 제2 접합대상체를 포함한 전면에 코팅되는 본딩 프로텍터(bonding protector)층과, 상기 코팅층상에 증착되는 차폐층, 및 상기 차폐층을 포함한 전면에 평탄하게 증착되는 EMC층을 포함한다.
또한, 상기 차폐층은 스퍼터링 방법, 에어스프레이, 스핀스프레이, 습식, 및 PECVD 중 적어도 하나의 방법으로 증착으로 증착될 수 있다.
상기와 같은 본 발명에 따른 반도체소자의 접합 구조는 패드가 노출된 절연막이 증착된 제1 접합대상체와, 제1 접합대상체의 패드에 접합(Bonding)된 제2 접합대상체를 포함한 전면에 코팅되는 본딩 프로텍터층을 포함함으로써, 후속공정으로 전면에 증착되는 EMC층과 패드의 계면부위가 코팅된 본딩 프로텍터층에 의해 강한 접착력을 갖기 때문에, EMC층과 패드간 계면 접착성이 향상되고, 계면 박리성이 방지되며, 본딩 프로텍터층에 의해 수분흡습을 차단하기 때문에, 외부로부터 수분흡습 가능성이 방지되어 전자기기의 소형화를 향상시키고, IC의 고집적화를 향상시킬 수 있는 효과를 제공한다.
도 1은 제1 실시예에 따른 반도체소자의 접합 구조를 나타낸 개략도이다.
도 2는 도 1의 EMC층과 패드의 계면부위를 나타낸 개략도이다.
도 3는 제2 실시예에 따른 반도체소자의 접합 구조를 나타낸 개략도이다.
도 2는 도 1의 EMC층과 패드의 계면부위를 나타낸 개략도이다.
도 3는 제2 실시예에 따른 반도체소자의 접합 구조를 나타낸 개략도이다.
하기에서 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원서에 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명은 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 또한, 본 명세서에서 단어 "예시적인" 은 "예로서, 일례로서, 또는 예증으로서 역할을 한다."라는 것을 의미하기 위해 이용된다. "예시적"으로서 본 명세서에서 설명된 임의의 양태들은 다른 양태들에 비해 반드시 선호되거나 또는 유리하다는 것으로서 해석되어야 하는 것만은 아니다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 실시예를 나타내는 첨부 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
제 1실시예
도 1은 제1 실시예에 따른 반도체소자의 접합 구조를 나타낸 개략도이고, 도 2는 도 1의 절연막과 패드의 계면부위를 나타낸 개략도이다.
도 1 및 도 2에 도시된 바와 같이, 실시예에 따른 반도체소자의 접합 구조는 패드(11)가 노출된 절연막이 증착된 제1 접합대상체에 접합(Bonding)된 제2 접합대상체를 포함한다.
여기서, 제1 접합대상체인 기판에 제2 접합대상체인 반도체 칩이 접합될 수 있다. 또한, 제1 접합대상체인 반도체 칩에 제2 접합대상체인 와이어가 접합될 수도 있다.
이하에서는 설명의 편의상 제1 접합대상체인 반도체 칩(10)에 제2 접합대상체인 와이어(W)가 접합된 경우 즉 와이어본딩인 경우를 기술한다.
패드(11)는 알루미늄(Al) 등 금속으로 이루어질 수 있다.
절연막은 순차적으로 형성된 무기물 막(13), 및 PIQ(Polyimide Isoindore Quinaoriindion) 막(15)을 포함한다. 여기서, 절연막은, 무기물 막(13), 및 폴리이미드(polyimide) 막을 포함할 수도 있다.
즉, 와이어(W)가 접합될 반도체 칩(10)에 무기물 막(13)을 형성시켜 패드(11)가 공기 중에 노출됨에 따라 패드(11)의 상면에 산화층이 형성되거나 오염층이 형성되는 것을 방지하고, 무기물 막(13) 상에 절연층 및 보호막으로 도포 시 평탄화 경도가 우수한 PIQ(Polyimide Isoindore Quinaoriindion)막(15)을 형성한 다음, 실질적인 본딩공정을 실시하기 바로 전에 패드(11)의 무기물 막(13), 및 PIQ 막(15)을 제거시켜 패드(11)의 금속을 노출시키고, 무기물 막(13), 및 PIQ 막(15)이 제거된 패드(11)에 와이어(W)를 접합시키는 공정을 수행한다.
이때, 패드(11)에 와이어(W) 접합 공정 후, 후술될 후속공정으로 전면에 증착되는 EMC(epoxy molding compound)층(50)과 패드(11)의 계면부위에는, EMC층(50)과 패드(11)간 접착성이 저하된다. 또한, 계면 박리 가능성이 높다.
또한, 도 2에 도시된 바와 같이, 무기물 막(13), 및 PIQ 막(15)을 포함하는 절연막과 패드(11)의 계면부위(E)에는 절연막에 덮히지 않고 패드(11)가 노출되기 때문에 그리고 외부의 수분을 EMC층(50)이 흡수할 수 있기 때문에, 외부로부터 수분흡습 가능성이 있다.
이에 따라, 실시예에 따른 반도체소자의 접합 구조는 반도체 칩(10)에 접합된 와이어(W)를 포함한 전면에 코팅되는 본딩 프로텍터(bonding protector)층(30)을 포함한다.
본딩 프로텍터층(30)은 절연막으로서, 폴리실라잔(polysilazane)을 이용하여 형성되는 무기물 절연체로 이루어질 수 있고, 패시베이션(passivation)일 수 있다. 여기서, 패시베이션은 SiN 패시베이션일 수 있고, SiO 패시베이션일 수도 있다. 그리고 패시베이션은, 에어스프레이(air spray), 및 스핀스프레이(spin spray)와 같은 스프레이 코팅 방법으로 코팅될 수 있다. 또한, 습식 또는 플라즈마화학기상증착(PECVD : plasma enhanced chemical vapor deposition) 방법으로 코팅될 수 있다. 또한, 스퍼터링(sputtering) 방법으로 코팅될 수 있다. 즉, 본딩 프로텍터층(30)은 에어스프레이, 스핀스프레이, 습식, PECVD, 및 스퍼터링 필름 형성 방법 중 적어도 하나의 방법으로 형성되는 산화물 또는 질화물과 같은 절연체로 이루어질 수 있다.
EMC층(50)은 본딩 프로텍터층(30)을 포함한 전면에 평탄하게 증착된다.
이때, 본딩 프로텍터층(30)에 의해 강한 접착력을 갖게 되어 EMC층과 패드(11)간 접착성이 향상된다. 또한, 계면 박리성이 방지된다. 또한, 본딩 프로텍터층(30)에 의해 수분흡습을 차단하기 때문에, 외부로부터 수분흡습 가능성이 방지된다.
제 2실시예
도 3는 제2 실시예에 따른 반도체소자의 접합 구조를 나타낸 개략도이다.
다음은 도 3을 참조하여, 반도체소자의 접합 구조의 제 2실시예를 설명한다.
제 2실시예에 따른 반도체소자의 접합 구조를 설명함에 있어, 제 1실시예와 동일한 구성의 설명은 생략하기로 한다.
다만, 제 2실시예에 따른 반도체소자의 접합 구조는 반도체 칩(10)에 접합된 와이어(W)를 포함한 전면에 코팅되는 본딩 프로텍터층(30)에 증착되는 차폐층(40)을 더 포함하는 구성이 일부 상이할 수 있다.
이에 따라, EMC층은 차폐층(40)을 포함한 전면에 평탄하게 증착된다.
차폐층(40)은 전자파 장애(EMI: electro-magnetic interference)를 억제하기 위해 알루미늄 등 금속으로 이루어질 수 있다.
여기서, 차폐층(40)은 스퍼터링 방법, 에어스프레이, 스핀스프레이, 습식, 및 PECVD 중 적어도 하나의 방법으로 증착될 수 있다.
상기 제 2실시예에서의 반도체 칩(10)에 접합된 와이어(W)를 포함한 전면에 본딩 프로텍터층(30)이 코팅되고 차폐층(40)이 증착된 경우의 효과 및 잇점은 제 1실시예와 실질적으로 동일할 수 있다.
상술한 본 발명의 실시예에 따른 반도체소자의 접합 구조는 제1 접합대상체인 반도체 칩의 패드에 접합된 제2 접합대상체인 와이어를 포함한 전면에 코팅되는 본딩 프로텍터층을 포함함으로써, 후속공정으로 전면에 증착되는 EMC층과 패드의 계면부위가 코팅된 본딩 프로텍터층에 의해 강한 접착력을 갖기 때문에, EMC층과 패드간 계면 접착성이 향상되고, 계면 박리성이 방지되며, 본딩 프로텍터층에 의해 수분흡습을 차단하기 때문에, 외부로부터 수분흡습 가능성이 방지되어 전자기기의 소형화를 향상시키고, IC의 고집적화를 향상시킬 수 있다.
또한, 본 발명의 실시예에 따른 반도체소자의 접합 구조는 범프(Bump)의 소형 다량화에 따른 범프 접촉면적 증대를 위하여 인/아웃(In/Out) 단자가 아닌 영역에도 더미 범프(Dummy Bump)가 형성된 경우 EMC층과 더미 범프의 계면부위가 코팅된 본딩 프로텍터층에 의해 강한 접착력을 가짐으로써, EMC층과 더미 범프 간 떨어짐 현상을 방지할 수 있기 때문에, 범프의 신뢰성이 향상되어 경박단소화 경향의 시장의 요구에 부응하는 패키지(package)인 COG(Chip On Glass)의 신뢰성을 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술적 분야의 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 : 반도체 칩 11 : 패드
13 : 무기물 막 15 : PIQ 막
30 : 본딩 프로텍터층 40 : 차폐층
50 : EMC층
13 : 무기물 막 15 : PIQ 막
30 : 본딩 프로텍터층 40 : 차폐층
50 : EMC층
Claims (7)
- 패드가 노출된 절연막이 증착된 제1 접합대상체에 접합(Bonding)된 제2 접합대상체;
상기 제1 접합대상체에 접합된 제2 접합대상체를 포함한 전면에 코팅되는 본딩 프로텍터(bonding protector)층; 및
상기 본딩 프로텍터 층을 포함한 전면에 평탄하게 증착되는 EMC(epoxy molding compound)층;
을 포함하는 반도체소자의 접합 구조. - 청구항 1에 있어서, 상기 본딩 프로텍터층은,
에어스프레이(air spray), 스핀스프레이(spin spray), 습식, 플라즈마화학기상증착(PECVD : plasma enhanced chemical vapor deposition), 및 스퍼터링(sputtering) 필름 형성 방법 중 적어도 하나의 방법으로 형성되는 산화물 또는 질화물과 같은 절연체로 이루어지는 반도체소자의 접합 구조. - 청구항 1에 있어서, 상기 본딩 프로텍터층은,
폴리실라잔(polysilazane)을 이용하여 형성되는 무기물 절연체로 이루어지는 반도체소자의 접합 구조. - 패드가 노출된 절연막이 증착된 제1 접합대상체에 접합(Bonding)된 제2 접합대상체;
상기 제1 접합대상체에 접합된 제2 접합대상체를 포함한 전면에 코팅되는 본딩 프로텍터(bonding protector)층;
상기 코팅층상에 증착되는 차폐층; 및
상기 차폐층을 포함한 전면에 평탄하게 증착되는 EMC(epoxy molding compound)층;
을 포함하는 반도체소자의 접합 구조. - 청구항 4에 있어서, 상기 본딩 프로텍터층은,
에어스프레이(air spray), 스핀스프레이(spin spray), 습식, 플라즈마화학기상증착(PECVD : plasma enhanced chemical vapor deposition), 및 스퍼터링(sputtering) 필름 형성 방법 중 적어도 하나의 방법으로 형성되는 산화물 또는 질화물과 같은 절연체로 이루어지는 반도체소자의 접합 구조. - 청구항 4에 있어서, 상기 본딩 프로텍터층은,
폴리실라잔(polysilazane)을 이용하여 형성되는 무기물 절연체로 이루어지는 반도체소자의 접합 구조. - 청구항 4에 있어서, 상기 차폐층은,
스퍼터링 방법, 에어스프레이, 스핀스프레이, 습식, 및 PECVD 중 적어도 하나의 방법으로 증착되는 반도체소자의 접합 구조.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170079279A KR20190000213A (ko) | 2017-06-22 | 2017-06-22 | 반도체소자의 접합 구조 |
| PCT/KR2017/008958 WO2018235991A1 (ko) | 2017-06-22 | 2017-08-17 | 반도체소자의 접합 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170079279A KR20190000213A (ko) | 2017-06-22 | 2017-06-22 | 반도체소자의 접합 구조 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20190000213A true KR20190000213A (ko) | 2019-01-02 |
Family
ID=64736977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170079279A KR20190000213A (ko) | 2017-06-22 | 2017-06-22 | 반도체소자의 접합 구조 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR20190000213A (ko) |
| WO (1) | WO2018235991A1 (ko) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0244738A (ja) * | 1988-08-05 | 1990-02-14 | Semiconductor Energy Lab Co Ltd | 電子装置作製方法 |
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-
2017
- 2017-06-22 KR KR1020170079279A patent/KR20190000213A/ko not_active Application Discontinuation
- 2017-08-17 WO PCT/KR2017/008958 patent/WO2018235991A1/ko active Application Filing
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| Publication number | Publication date |
|---|---|
| WO2018235991A1 (ko) | 2018-12-27 |
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