KR20180133476A - 금속 휘스커를 억제하기 위한 ald에 의한 코팅 - Google Patents

금속 휘스커를 억제하기 위한 ald에 의한 코팅 Download PDF

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Abstract

ALD(atomic layer deposition)에 의해 기재의 표면 상에 스택을 증착시키는 단계를 포함하는 증착 방법이 제공된다. 또한, 이 증착 방법을 수행하기 위한 ALD 반응기 및 이 증착 방법을 사용하여 얻어진 생성물이 제공된다.

Description

금속 휘스커를 억제하기 위한 ALD에 의한 코팅
본 발명은 전반적으로 재료가 기재 표면 상에 증착되는 원자층 증착 기술에 관한 것이다.
이 섹션은, 여기에 기술된 임의의 기술이 종래 기술을 대표한다는 인정 없이, 유용한 배경 정보를 예시한다.
원자층 증착(Atomic Layer Deposition: ALD)은, 반응 공간 내의 적어도 하나의 기재에 대한 적어도 2개의 반응성 전구체 종의 순차적인 도입에 기초한 특수 화학 증착 방법이다. 플라즈마 강화 ALD(Plasma enhanced ALD: PEALD)는, 기재 표면에 대한 추가 반응성(additional reactivity)이 플라즈마 생성 종의 형태로 전달되는 ALD 방법이다. 또한, 관련된 공정은 일종의 역전된 ALD인 원자층 식각(Atomic Layer Etching; ALE)이며, 여기서는, 특정 화학 작용의 도움으로, 하나의, 가능하게는 특정의, 원자 또는 분자 층의 공형 제거(conformal removal)가 이루어진다. 또한, ALD의 하위 클래스는 분자층 증착(Molecular Layer Deposition: MLD)인데, 이는 한 번에 층당 하나보다 많은 원자를 증착시키는 것을 지칭하며, 이는 많은 경우에 유기 재료를 포함한다. 그러한 재료는 "Beilstein J. Nanotechnol. 2014, 5, 1104-1136"(Organic and inorganic-organic thin film structures by molecular layer deposition: A review, Pia Sundberg and Maarit Karppinen)에서 논의된다.
ALD 공정에서, 기재는 보통 세정되지 않는데, 이는, 이들이 다른 청정 공정으로부터 또는 깨끗한 기재 박스(clean substrate box)로부터 청정실의 ALD 툴(ALD tool)로 이송되기 때문이다. 공기(air) 또는 주위(ambient)로부터 흡수된 분자 층은 통상적으로, 통상적으로 사용되는 실리콘 웨이퍼 기재를 불활성 가스 흐름 중에서 최대 300 ℃까지의 온도로 가열함으로써 완화된다. 대조적으로, 통상적인 리플로우(reflow) 또는 수동 솔더링 단계는 융제(flux)의 일부 흔적을 남기며, 이는 ALD 증착에 유해하다. 또한, 예를 들어 PCB는 실리콘 웨이퍼가 허용하는 것과 같은 그러한 높은 온도를 허용하지 않으며, 다른 세정을 필요로 한다.
금속 휘스커 형성은, 특히 금속 및 금속 합금(예를 들어, Sn 및 Sn 합금, Cd 및 Cd 합금, 및 Zn 및 Zn 합금)을 사용할 때 마주치게 되는 문제점이다. 금속 휘스커는 표면에 금속 스파이크(metal spike) 또는 기타 들쭉날쭉함(irregularities)을 포함하는데, 이는, 회로 단락, 부식, 유도 부식(induced corrosion), 원치 않는 입자 축적의 증가(증가된 표면적의 결과로서)를 야기하고, RF 라인 및 부품(RF-lines and components)의 RF 성능을 변화시킨다. 한편, 부식은 통상적으로, 휘스커 발생 경향의 중요한 요인으로서 언급되어 왔다. 금속 휘스커 형성은, 예를 들어, 인쇄 회로 기판(PCB)의 솔더링 공정에서 전자 부품 또는 보드의 전기 도금(솔더 페이스트의 리플로우(reflow)라고도 알려져 있음)시에 시작될 수 있는데, 이는, 심지어 수년이 지난 후에도, PCB의 보관 또는 사용 조건에 관계없이, 문제를 발생시킬 수 있다.
금속 휘스커 형성 문제는 전자 회로의 경우에서도 치명적이지만, 예를 들어 전자 제품에 사용되는 예를 들어 부품 및 전자 제품 케이스(이것은 종종 전기 도금된 금속으로 만들어진다)와도 관련이 있다.
특히 주석 휘스커 형성은 종래에 그 합금에 Pb를 첨가함으로써 상당히 감소된 바 있다. 그러나, Pb의 독성으로 인해, 주석 휘스커 형성을 완화하거나 궁극적으로는 방지할 수 있고 또한 가능하게는 부식 방지를 향상시킬 수 있는 새로운 방법이 필요하다. 특히, PCB 및 전자 부품에서의 필라멘트 형태 주석 휘스커의 형성은 문제점들을 야기할 수 있으며, 따라서, 이것의 형성을 방지할 필요가 있다.
문헌에서, 주석 휘스커의 형성에 영향을 미치는 다양한 요인들이 제시된 바 있다. 그러한 요인들은 다음을 포함한다: 표면 장력; 온도; 습도; 전위; 정전하; 및 구조적 결함, 옥사이드 층, 결정립계, 이온성 오염, 국부적 응력 및 응력 구배로 인한 불완전한 금속 표면. 이들의 세부사항들 중 일부는 최근 공개된 "Journal of Applied Physics 119, 085301 (2016), Surface parameters determining a metal propensity for whiskers, Diana Shvydka and V. G. Karpov"에 논의되어 있다.
본 발명의 제1 측면에 따라, 금속 휘스커(whisker) 형성, 일렉트로마이그레이션(electromigration) 및 부식을 감소시키는 증착 방법이 제공되며, 이때, 이 증착 방법은,
기재를 제공하는 단계;
상기 기재를 세정에 의해 전처리하는 단계;
상기 기재를 예열 및/또는 배출(evacuating)에 의해 전처리하는 단계; 및
적어도 제1 층(100)을 원자층 증착(atomic layer deposition: ALD)에 의해 증착시키는 단계를 포함하는 스택 증착 단계;를 포함한다.
본 발명의 제2 측면에 따라, 금속 휘스커 형성, 일렉트로마이그레이션(electromigration) 및/또는 부식으로부터 기재를 보호하기 위한 제1 측면의 방법의 용도가 제공된다.
본 발명의 제3 측면에 따라, ALD 반응기 시스템(700)으로서, 상기 ALD 반응기 시스템이 제1 측면의 방법을 수행하는 것을 야기하도록 구성된 제어 수단(702)을 포함하는 ALD 반응기 시스템(700)이 제공된다.
일 측면에 따라, 제1 측면의 방법을 사용하여 증착된 기재를 포함하는 장치가 제공된다.
본 발명의 다양한 비구속적인 예시적 측면 및 구현예들이 앞에서 설명되었다. 상기 구현예들은 단지, 본 발명의 구현에 이용될 수 있는 선택된 측면들 또는 단계들을 설명하기 위해 사용된다. 일부 구현예는 본 발명의 특정 예시적 측면들만을 참조하여 제시될 수 있다. 대응하는 구현예들은 다른 예시적 측면들에도 적용될 수 있다는 것이 이해되어야 한다. 구현예들의 임의의 적절한 조합이 형성될 수 있다.
이하에서는, 본 발명을, 단지 예시적으로, 첨부 도면을 참조하여 설명한다.
도 1은 예시적 구현예에 따른 방법의 흐름도를 도시한다.
도 2는 본 방법을 사용하여 증착된 기재 상에 증착된 스택의 구현들의 개략도를 보여준다.
도 3은 예시적 구현예에 따른 ALD 반응기 시스템을 보여준다.
도 4a 및 도 4b는, 코팅되지 않은 대조군 샘플(도 4b)과 비교하여, 제1 측면의 방법을 사용하여 코팅된 SnAg 샘플(도 4a) 기재 상에서의 감소된 필라멘트 휘스커 형성을 보여주는 SEM 이미지이다. 도 4b의 코팅되지 않은 기재는 수십 ㎛의 길이를 갖는 필라멘트 휘스커를 보여준다. 도 4a의 눈금 막대는 10 ㎛이고, 도 4b의 눈금 막대는 20 ㎛이다.
일 구현예에 있어서, 상기 스택 증착 단계는 적어도 하나의 환원성 화학물질(reductive chemical)로 출발하는 제1 펄스(first pulse)를 포함한다.
일 구현예에 있어서, 상기 스택 증착 단계는 적어도 하나의 산화성 화학물질(oxidizing chemical)로 출발하는 제1 펄스를 포함한다.
일 구현예에 있어서, 상기 스택 증착 단계는 상기 환원성 화학물질 또는 화학물질들의 다수의 펄스들 및 이들 사이의 후속 불활성 가스 펄스로 이루어진 제1 펄스를 포함한다.
일 구현예에 있어서, 상기 금속은 Zn, Zn 합금, Sn, Sn 합금, Cd 또는 Cd 합금, 또는 Ag 또는 Ag 합금을 포함한다.
일 구현예에 있어서, 기재는 인쇄 회로 기판(PCB)를 포함하거나, 또는 PCB이다. 기재는 통상적으로 부품들을 갖는 조립된 PCB 또는 PCB 어셈블리로서 알려져 있을 수 있지만, 본 명세서에서는 PCB로 지칭된다. 그러나, 주목되어야 하는 바와 같이, 이 공정은 반제품(semi-finished product)(예를 들어, 솔더 페이스트가 있는 PCB 보드 또는 PCB, 또는 리플로우(reflow)된 솔더가 있는 PCB, 전자장치 어셈블리 또는 부분 어셈블리)에 적용 가능하다. 다른 구현예에서, 기재는 구성부품, 구성부품 하우징, 금속 패키지, 또는 금속 하우징이다. 또한, 수리 또는 재가공 역시 본 명세서에 기술된 ALD 코팅에 의해 수행될 수 있다. 일 구현예에 있어서, 앞에서 설명된 그리고 이후에 설명되는 증착 공정은 전자제품의 제조 단계를 형성한다.
또한, PCB 또는 전자장치 어셈블리(electronics assembly)의 전자장치(electronics)의 일부로서 사용될 수 있는 구성부품은, 금속화 코팅(metallization coating) 또는 금속 패키지(metal package)를 가질 수 있으며, 이것들은 금속 휘스커를 형성할 수 있다. 그러한 코팅 방법은, 통상적으로 알려진 "침지 주석(immersion tin)" 등을 포함한다. 본 방법은 그러한 기재에도 적용된다.
본 방법은, 일 구현예에서, PCB를 포함하는 전자 부품 및 전자 회로와 같은 기재를 보호하기 위해 사용된다. 본 방법 및 그 용도는 품질 및 환경에 대한 저항성이 특히 중요한 응용 분야(예를 들어, 우주항공, 의료, 산업, 자동차 및 군사 분야에서 사용되도록 의도된 전자장치(electronics))에서 특히 유용하다.
일 구현예에 있어서, 제1 층(100)은 적어도 하나의 ALD 층의 층을 포함한다. 제1 층은 선택적으로(optionally), 기재(10)에 접착하도록 적용된다. 일 구현예에서, 접착(adherence)이 가장 최적이다.
일 구현예에 있어서, 스택은 원자층 증착(ALD)에 의해 제2 층(200)을 증착하는 단계를 더 포함한다.
일 구현예에 있어서, 제2 층(200)은 수많은 하위층(sublayer)을 포함한다. 일 구현예에 있어서, 적어도 하나의 하위층은 탄성 층이다.
일 구현예에 있어서, 제2 층(200)은 적어도 하나의 탄성 층으로 이루어진다.
일 구현예에 있어서, 제2 층(200)은 적어도 하나의 유기 층 또는 실리콘 폴리머(silicone polymer) 함유 층으로 이루어진다.
일 예로서, 층(200)은 n×(I + II)이고, 여기서, n ≥ 1이고, I는 적어도 두 가지 화학물질(예를 들어, TMA + H2O)로 이루어지며, II는, 그 중 적어도 하나가 층 I의 화학물질과 다른 화학물질들의 임의의 다른 조합이다. 또한, 임의의 다른 조합(예를 들어, n*(I + II + III) 또는 n*(I + II) + m*(III + IV) 또는 x{n*(I + II) + m*(III + IV)}, 여기서, m≥1)이 사용될 수 있다. I, II, III 및 IV의 각각은 두 가지 화학물질로 이루어지되, 이때, 이들 중 적어도 하나는 서로 비교하여 상이하고, 선택적으로(optionally)는 I 및 II에서 사용되는 것들과 비교하여 상이하다.
일 구현예에 있어서, 스택은 원자층 증착(ALD)에 의해 제3 층(300)을 증착하는 단계를 더 포함한다.
일 구현예에 있어서, 제3 층(300)은 최상층이다.
일 구현예에 있어서, 세정에 의해 기재를 전처리하는 단계는 세척(washing)에 의한 세정(cleaning)을 포함한다.
일 구현예에 있어서, 세정에 의해 기재를 전처리하는 단계는 용매에 의한 세정을 포함한다.
일 구현예에 있어서, 세정에 의해 기재를 전처리하는 단계는 송풍(blowing)에 의한 세정 또는 가스 또는 가스들과 같은 비액체 유체에 의한 세정에 의한 세정을 포함한다.
일 구현예에 있어서, 예열에 의해 기재를 전처리하는 단계는 반응 온도보다 높은 온도를 갖는 가열된 가스의 펄스로 예열하는 단계를 포함한다.
일 구현예에 있어서, 하위층 I, II 및 III 중 임의의 하나는 독립적으로 전기 절연 재료를 포함한다.
일 구현예에서, 층 II는 유기층이다.
일 구현예에서, 층 II는 유기 또는 실리콘 폴리머 함유 층이다.
일 구현예에서, 층 III은 유기 또는 실리콘 폴리머 함유 층이다.
일 구현예에 있어서, 층 I, II, III 및 IV 중 적어도 하나는 주위(ambient)와 반응성인 반응성 화학물질을 포함한다.
일 구현예에서, 층 I, II 및 III 중 적어도 하나는 경질 층(hard layer)이다.
특정 구현예에서, 층 I, II 및 III 중 어느 하나; 층 IV 및 층 IV는 ALD 층, 전기 절연 층, 옥사이드, 카바이드, 금속 카바이드, 금속, 플루오라이드 및 나이트라이드(이들 층은 분자층 증착(MLD)으로 증착된 분자층을 포함)로부터 독립적으로 선택된다.
일 구현예에서, 층 II는 MLD로 증착된(그에 따라, 한 번에 다수의 원자들이 효과적으로 증착된) 층(예를 들어, 유기층(예를 들어, 알루콘(Alucone) 또는 티타니콘(Titanicone)), 또는 다양한 상이한 원자들(예를 들어, C, N, Si 및/또는 O)을 포함하는 층)이다. 추가의 구현예에서, 이 층은 폴리머 사슬 또는 가교 결합을 형성하여, 통상적으로 알려져 있는 기계적 강도 또는 화성(formation)을 가능하게 한다. 그러한 가교 폴리머 구조의 공지된 예는 지방족 폴리우레아, DEZ 및 TiCl4를 갖는 헥사-2,4-디인-1,6-디올, 및 실리콘 폴리머 -(SiR2-O))n-이다. 일 구현예에서 중합의 효과는, ALD 반응기에서, 진공 클러스터에서 또는 어셈블리 외부에서, UV-중합을 통한 조합된 효과를 포함한다.
일 구현예에서, 층 II는 유기 또는 실리콘 폴리머 사슬-함유 층이다. 층 Ⅱ는 바람직하게는, 크래킹에 저항성이며, 증착된 층들의 변형을 가능하게 한다. 일 구현예에서, 층 II는 가교 결합된 층이다. 또 다른 구현예에서, 층 II는 단일층이거나, 또는 다수의 분자층을 포함한다. 따라서, 층 II의 다수의 층들은, 전체 스택과 같은 탄성 거동을 갖는 더 두꺼운 적층체를 제공하도록 증착될 수 있다. 그러한 층은 균열(예를 들어, 힐록(Hillock), 또는 제1 층 또는 스택에서의 유사한 작은 화성(formation)에 의해 야기됨)에 대한 저항성을 제공하여, 내부식성을 유지하는데 특히 유리하다.
일 구현예에 있어서, 스택의 두께는 1 내지 2000 nm, 바람직하게는 50 내지 500 nm, 가장 바람직하게는 100 내지 200 nm이다.
일 구현예에 있어서, 본 방법은 포어-라인 배출 흐름(fore-line exhaust flow)을 변경, 정지 또는 제한하는 단계를 더 포함한다. 일 구현예에 있어서, 변경, 정지 또는 제한은 화학물질 펄스와 동기화된다.
일 구현예에 있어서, 본 방법은 추가의 코팅 방법에 의해 스택의 상단에 추가 코팅을 제공하는 단계를 더 포함한다.
일 구현예에서, 추가 코팅은 래커(lacquer)와 같은 폴리머 또는 실리콘 폴리머를 포함한다.
일 구현예에 있어서, 추가 코팅은, 예를 들어, 기재에 래커(lacquer) 등을 제공하는(또는, 예를 들어, 딥-코팅(dip-coating)하는) 단계를 포함한다.
일 구현예에서, 추가 코팅은, 통상적인 수단(예를 들어, 분무, 브러싱 또는 딥-코팅)에 의해 도포된 통상적인 유기 또는 실리콘 폴리머 코팅을 제공하는 것을 포함한다.
또 다른 구현예에서, 층 II에 부가하여 또는 층 II 대신에, 스택 내에 탄소 나노튜브, 탄소 나노튜브 그물, 또는 그래핀 네트워크를 포함하는 층이 제공된다. 일 구현예에 있어서, 그러한 층은, 일 구현예에서는 모든 면에서, 전기 절연 재료(예를 들어, Al2O3)의 층으로 덮힌다. 또 다른 구현예에서, 탄소 나노튜브 또는 탄소 나노튜브 그물은 전기적으로 절연되도록 구성된다.
일 구현예에 있어서, 본 방법은, 제2 층(200) 대신에 또는 이에 추가하여, 탄소 나노튜브, 탄소 나노튜브 그물, 또는 그래핀 네트워크를 포함하는 적어도 하나의 하위층을 포함하는 층을 추가적으로 증착하는 단계를 포함한다.
일 구현예에 있어서, 탄소 나노튜브, 탄소 나노튜브 그물, 또는 그래핀 네트워크를 포함하는 하위층은 전기 절연 재료로 코팅된다.
일 구현예에서, 층(300)은, 웨이퍼 또는 습기에 의한 가수분해와 같은 가수분해를 방지하는 최상층이다. 일 구현예에서, 층(300)은 배리어 층이다. 다른 구현예에서, 층(300)은 Nb2O5를 포함한다. 또 다른 구현예에서, 층(300)은 가수분해에 저항성인 추가 재료(예를 들어, TiO2 등, 또는 유기층, 예를 들어, 플루오로폴리머를 포함하는 MLD 층)를 포함한다. 일 구현예에 있어서, 최상층의 두께는 1 원자층 내지 20 ㎚, 또는 1 내지 20 ㎚의 범위이다.
일 구현예에서, 층(300)은, ALD 공정 이후에 도포된 코팅에 화학적으로 접착하도록 구성된 최상층이다.
일 구현예에 있어서, 스택은, 층 I, II 및/또는 III 대신에 또는 그에 추가하여, 경질 층(hard layer)을 포함한다. 일 구현예에 있어서, 경질 층은 금속 산화물 층을 포함한다. 추가의 구현예에서, 경질 층은, 단일 또는 반복되는 스택에서, Al2O3, TiO2, Ta2O5, ZrO2, SiO2 , Nb2O5, WO3, HfO2, 또는 이들의 조합으로부터 선택된다. 바람직하게는, 경질 층은, Al2O3/TiO2 반복 스택(repeating stack), 즉 적층체(laminate)와 같은 반복 스택이다.
일 구현예에 있어서, 증착된 층(100 또는 200)의 층 I, II, III 중 적어도 하나는 의도적으로 구조체 내에 과량의 비율로 남겨진 반응성 화학물질을 포함한다. 대안적으로, 산화물 재료는 산소 비율을 감소시키기 위해 환원될 수 있다. 반응성 화학물질은 적어도 부분적으로 자기 치유 층(self-healing layer)을 제공한다. 반응성 화학물질은, 일 구현예에서, 주위 중의 공기 또는 수분과 반응하는 화학물질로부터 선택된다. 일 구현예에서, 반응성 화학물질은 예를 들어 TMA, 또는 환원된 Mg 또는 Ti를 포함한다.
일 구현예에 있어서, 층들 중 적어도 하나는 주위(ambient)와 반응성인 적어도 하나의 반응성 화학물질을 포함한다.
일 구현예에서, 층 I, II 및 III 중 적어도 하나는 경질 층이다.
일 구현예에 있어서, 기재는 Sn을 포함한다. Sn 함유 기재 상에 증착시키는 것은, 주석 휘스커 형성이 적어도 부분적으로 방지될 수 있기 때문에, 특히 유리하다. 또한, 일 구현예에 있어서, 기재는 Ag를 포함하는데, 이것은 하이브리드 전자장치에서 전형적으로 사용되며, 또한 이것은 쉽게 발생하는 일렉트로마이그레이션을 방지하는 것과 함께 주석 휘스커 보호의 이익을 얻는다.
일 구현예에 있어서, 본 방법은 고종횡비(high aspect ratio: HAR)로서의 ALD 코팅, 예를 들어 상이한 재료의 층들 사이의 또는 PCB 상의 구성부품들 아래의 결함들 또는 공동(cavity)을 채우기 위한 기공 코팅(pore coating)을 수행하는 단계를 포함한다. 이는 폴리머 패키지의 경우에 또는 PCB의 상이한 재료들 사이의 계면(예를 들어, 금속과, PCB 구성에 사용되는 다른 재료 사이의 계면)을 증착하는 경우에 바람직하다. 일 구현예에 있어서, 고종횡비의 증착은 최대 증착 온도보다 낮은 온도에서 수행된다. 이는, 열팽창으로 인해 고온에서 폐쇄되는 기공을 코팅하는데 바람직하다.
일 구현예에 있어서, 포어-라인 흐름(fore-line flow)은 공지된 공정들로 변경되거나, 또는 정지 흐름 또는 제한된 흐름(피코플로우(PicoFlow)로 알려짐)이, 공동에서의 현저히 증가된 종횡비 코팅을 얻도록 하는, 그리고 코팅의 증가된 균일성을 얻도록 하는 코팅을 가능하게 하기 위해 사용된다.
일 구현예에서, 특정 폴리머(이것은 반응성 화학물질들 또는 그들의 금속 또는 리간드를 흡수할 수 있음)를 함유하는 기재 상에 증착시키는 경우, 저온 공정이, 전체 공정에 걸쳐 또는 공정 시작시에, 사용될 수 있으며, 예를 들어, 50 ℃ 이하의 온도가 고온(그에 따라, 더 빠른) 증착을 위한 확산 장벽을 증착하는데 사용된다.
일 구현예에 있어서, 증착된 스택의 전체 두께는, 기재에 기계적, 화학적 및 전기적 절연 특성을 제공하기에 충분한 두께이다. 일 구현예에 있어서, 스택의 높이는 1 내지 2000 nm, 바람직하게는 50 내지 500 nm, 가장 바람직하게는 100 내지 200 nm이다. 일 구현예에 있어서, 본 공정은 기재의 예열 및 세정을 포함하고, 후속적으로, ALD와 공형적으로(conformally) 적어도 하나의 원자 또는 분자 층의 증착을 포함한다.
일 구현예에 있어서, 증착의 공정 온도는 기재가 견딜 수 있는 최대 온도에 해당하도록 선택된다. 일 구현예에 있어서, 공정 온도는 상기 최대 온도가 아니라, 그러한 최대 온도보다 낮은 온도이다. 우주항공분야 적용을 위한 PCB의 경우, 공정 온도는 125 ℃일 수 있다. 또 다른 구현예에서, 공정 온도는 선택된 압력에서 물의 끓는점보다 높으며, 그에 따라, 표면에서의 흡수(absorption) 및 응축(condensation)을 방지할 수 있다.
일 구현예에서, 기재는 PCB이고, 본 방법은, 리플로우(reflow)라고도 알려진, 솔더 용융 온도보다 높은 온도에서의 솔더링 단계를 포함한다. 이것은 솔더에 기포가 없는 구조를 제공하는데 유리하며, 또는 진공 상태에서 PCB를 제조하는 경우에 유리하다.
일 구현예에 있어서, 공정 온도는 솔더링 온도보다 낮지만, ALD 공정의 도움으로, 솔더링 입자 또는 구(sphere)가 함께 부착되는 방식으로 솔더링 효과가 발생한다. 이는 기재에 대한 그리고 구성부품에 대한 접착(adherence)에 추가적으로 적용할 수 있다. 또한, ALD 공정이 솔더를 통한 최종 부착을 일으키기에 불충분할 수 있지만, 솔더링 단계가, ALD 공정 후에, ALD 툴의 내부 또는 외부에서, 수행된다.
일 구현예에 있어서, 기재는 증착되기 전에 부분적으로 마스킹되어, 증착된 스택에 개구부를 제공한다.
일 구현예에 있어서, 목적하는 두께의 스택이 기재 상에 직접 증착될 수 있다. 스택 층들은 동일한 ALD 반응기에서 또는 추가 ALD 반응기(들)에서 증착된다.
스택의 증착들은 제품의 제조 단계들을 형성할 수 있거나, 또는 생산 라인의 일부가 되도록 통합될 수 있다.
도 1은 본 발명의 일 구현예에 따른 방법의 흐름도를 보여준다. 단계 1에서, 증착용으로 의도된 기재가 제공된다. 기재는 앞에서 설명된 그리고 뒤에서 설명될 바와 같은 기재를 포함한다. 단계 2에서, 기재는 ALD 반응기에 기재를 삽입 또는 적재하기 전에 또는 기재가 ALD 반응기에 삽입된 후에 전처리(예를 들어, 세척, 세정 또는 예열)된다.
PEALD와 ALD 공정은 둘 다, PEALD 화학물질의 플라즈마를 사용하여 또는 ALD 공정에 적용 가능한 기체상태의 화학물질 또는 다수의 화학물질들을 사용하여, 코팅 전에 표면을 세정하는데 사용될 수 있다.
일 구현예에 있어서, 샘플의 전처리는, 샘플을 ALD 반응기에 삽입하기 전에, 이를 세정하기 위한 다양한 단계들(예를 들어, 용매로 세척하는 것 또는 송풍(blowing))을 포함한다. 일 구현예에 있어서, 세정에 사용되는 유체는 세정의 목적(예를 들어, 이온 오염 및/또는 먼지와 같은 느슨한 입자를 제거하는 것)에 따라 선택된다.
ALD 반응기에서의 세정과 더불어, 추가의 표면 세정 방법은 센(hard) 루이스 산 또는 센(hard) 루이스 염기에 의한 세정을 포함한다. 일 구현예에 있어서, 세정은, 예를 들어, NH3, HMDS, H2, O2, O3 및/또는 TMA를 사용하는 세정을 포함한다. 추가 구현예에서, 세정은 PEALD의 도움으로 행해지며, 이때, PEALD의 플라즈마는 더욱더 효과적인 세정을 가능하게 한다.
일 구현예에 있어서, 세정은 가열된 H2 또는 O2 또는 O3를 사용하는 것을 포함한다.
또한, 일 구현예에 있어서, 환원성 세정은 H2를 사용하여, 또는 기체 상태에서(특히, ALD 공정에서) 유사한 효과(2-메틸-1,4-비스(트리메틸실릴)-2,5-사이클로헥사디엔 또는 1,4-비스(트리메틸실릴)-1,4-디하이드로피라진에 대해 보고된 바와 같은 효과)를 갖는 화학물질을 사용하여 수행된다.
따라서, 일 구현예에 있어서, 세정은, 표면을 안정화시키고 이 안정화에 이어 환원성 가스 펄스를 제공하는 공정에 의해 달성되며, 이때, 상기 펄스는 예를 들어 H2, H2 함유 플라즈마, SO3, 또는 Al(CH3)3을 포함할 수 있다. 이는 본 명세서에서 시작 펄스라고 지칭되는데, 이 시작 펄스는 안정화 후에 반응 챔버 내로 방출되는 반응성 재료의 실질적인 첫 번째 펄스이다. 또한, 그 효과를 강화하기 위해, 환원성 화학물질 펄스들은 간격을 두고 서로 이어지도록(적어도 0.01 초의 지연 후에 한 번씩 이어지도록) 하는 것이 바람직하다. 더욱 바람직하게는, 환원성 화학물질 펄스들은 적어도 5 회, 이들 사이에 5 초의 지연이 포함되도록, 반복되며, 그 후에, ALD 조건에서 재료를 증가시키기 위해, 생성된 표면 상에서 화학 반응이 부가된다.
일 구현예에 있어서, 세정은 ALE 펄스들을 포함한다. 일 구현예에 있어서, 원자층 식각(Atomic Layer Etching: ALE)은 세정의 대안으로서 또는 세정에 추가하여 사용되며, 그에 따라, 표면으로부터 또는 바람직하게는 특정 분자 조성을 갖는 결정 경계(crystal boundary)로부터 불순물을 식각할 수 있다. ALE 공정에서, 표면에서는, 역전된 ALD로서 적어도 두 단계의 사이클들에서, 가능하게는 선택적으로(selectively) 그리고 가능하게는 선호되는 화학물질들 만이 제거된다.
샘플이 ALD 반응기에 삽입된 후, 일 구현예에 있어서, 추가의 전처리 단계(예를 들어, "인시투(in-situ)" 세정 단계)가 수행된다. 일 구현예에 있어서, 전처리는 저온(예를 들어, 125 ℃)에서의 저온 연소(예를 들어, O2, O3 또는 H2에 의한)에 의한 표면 세정을 포함하거나, 또는 반응기 공간의 온도보다 높은 온도의 가스를 사용한 표면 세정을 포함한다. 일 구현예에 있어서, 전처리는 불활성 가스 또는 화학물질 가스를 사용하는 다양한 압력 및 온도에서의 헹굼(rinse)을 포함한다. 일 구현예에 있어서, 표면은 가열된 가스 펄스에 노출(예를 들어, "연소", 산화 또는 환원)되거나, 또는 화학 반응이 상단부 표면 상에서 유도된다.
가열된 가스는 표면 재료에(즉, 표면 재료의 마이크로- 또는 나노미터 두께 범위의 최상층에) 열처리를 제공하기 위해 사용되는데, 그러한 표면 재료는, 그렇지 않으면, 상승된 온도에 대한 장시간 노출을 견딜 수 없을 것이다. 또한, 가열된 가스 펄스를 사용함으로써 열처리를 표면에만 제공할 수 있으며, 이는 열에 민감한 기재를 사용할 때 바람직하다. 부가적으로, 솔더의 외층은, 일 구현예에 있어서, 구성부품을 손상시키거나 분리시키지 않고 이러한 방식으로 재용융된다. 이로 인해, 강철 제조 단계와 유사한 방식으로 합금 결정에 영향을 줄 수 있는 어닐링 효과가 발생한다. 일 구현예에 있어서, 전체 기재의 온도 증가는 금속의 실제 용융 온도보다 낮다.
일 구현예에 있어서, 열 펄스는, 사용된 가스, 반응 챔버 온도, 사용된 가스 유량 및 다른 가스 유량에 따라, 0.01 내지 100 초와 같은 특정 시간 동안 열 펄스를 제공함으로써 수행된다. 또 다른 구현예에서, 열 펄스 가스의 온도는, 가스를 고온, 예를 들어 1,000 ℃까지 가열하도록 구성된 가열된 가스 유입에 의해 상승된다. 펄스 질량 흐름은, 일 구현예에 있어서, 그 시간에 반응기로 유입되는 다른 가스 흐름 또는 흐름들에 비해, 더 작거나(예를 들어, 0.1 내지 50 sccm), 동등하거나(예를 들어, 20 내지 500 sccm), 또는 상당히 더 클 것이다(예를 들어, 200 내지 20,000 sccm). 조합되어 또는 개별적으로, 그러한 상이한 온도의 가스 흐름들은, 일 구현예에 있어서, 코팅된 재료들을 균등하게 냉각시키는데 사용되며, 그에 따라, 개별적으로 또는 조합되어, 코팅된 재료들의 표면 야금학적 개질을 가능하게 한다. 이는 통상적으로 강철 가공 분야에서 알려져 있지만, 그것은 벌크의 경우이고, 그에 따라, 사용되는 금속에 의존적이다. 이는 유사한 어닐링 효과를 가져오는데, 이 어닐링 효과는 강철 제조 단계에서와 같은 방식으로 합금 결정에 영향을 미칠 수 있다.
또한, 일 구현예에 있어서, 반응기는 코팅된 기재들의 온도를 측정하도록 배열된 하나 이상의 광학 또는 접촉 센서(들)을 갖도록 구현된다.
또 다른 구현예에서, 전처리는 ALD 반응기에서 배출(evacuating)에 의해 수행된다. 다른 구현예에서, 배출 단계(evacuating step)는, 표면의 어닐링을 유발하기 위해, 질소와 같은 불활성 가스 분위기에서의 가열을 수반한다.
일 구현예에 있어서, 증착 단계에서, 앞에서 및 뒤에서 언급된 바와 같이, 스택은 ALD에 의해 기재 상에 증착된다.
또한, 용도에 따라, 일 구현예에서, 도포된 ALD 층은 추가의 코팅 방법에 의해 추가적으로 코팅되며, 예를 들어 래커에 의해, 예를 들어 향상된 기계적 내구성을 위해, 코팅될 수 있다. 또한, ALD 층은 딥-코팅 공정(이 공정은, 본 발명이 아니라면, 예를 들어 사용된 용매로 인해 PCB 구조에 해를 끼칠 수 있음)에 의한 추가 코팅을 가능하게 하며, 그에 따라, ALD 층은 그러한 새로운 공정의 적용을 가능하게 한다. 추가 코팅이 적용되지 않아도 되므로, 다른 코팅들 대비 ALD 단독의 이점은, ALD 층이 통상적으로 ~100 nm 두께를 공형적으로(conformally) 갖기 때문에, 코팅된 물체의 질량 또는 치수가 크게 증가하지 않는다는 것이다.
도 2는 본 방법을 사용하여 증착된 기재 상에 증착된 스택의 구현예들의 개략도이다. 기재(10)에는 적층된 층들(100, 200 및 300)이 증착된다. 층(100)은 기재에 대한 계면에 있으며, 여기서는, Al2O3와 같은 하나의 증착된 재료를 지칭하고 있다. 층(200)은 단일층 또는 하위층들(예를 들어, I, II, II, III 및 IV, 또는 이들의 조합)로 이루어지며, 이들 중 적어도 하나는 탄성이거나, 또는 탄소, 유기 재료 또는 실리콘 폴리머의 가교된 사슬들을 함유한다. 일 구현예에서, 층(200)은 적어도 하나의 하위층 I, II, III 및 IV의 임의의 수의 조합 또는 반복으로 이루어진다.
300은 가수분해와 같은 표면 화학 반응으로부터 보호하는 기능을 갖는 표면층이다. 대안적으로 또는 부가적으로, 그것은, ALD 공정 후에 첨가되는 유기물(래커와 같은)의 가능한 층과 화학적으로 접착하도록 적응된 화학물질을 함유할 수 있다.
도 2는 본 방법을 사용하여 증착된 기재 상에 증착된 스택의 구현예들의 개략도를 보여준다. 기재(10)에는 적층된 층들(100, 200 및 300)이 증착된다. 제1 층의 다양한 구현예들을 왼쪽에 나타냈다. 층(200-I)은 층(200)의 일 구현예이며, 단층의 층(I)만이 표면 상에 증착되는 구현예를 예시한다. 층(200-I-II)은 층(200)의 일 구현예로서, 여기서는, 층(200)이 층들(I 및 II)(이들은 하위층들(210 및 220)에 각각 대응하며, 앞에서 정의된 바와 같음)에 의해 형성되는 구현예를 도시한다. 층(200-I-II-III)은 층(200)의 일 구현예로서, 층(200)이 층들(I, II 및 III)(이들은 하위층들(210, 220, 및 230)에 각각 대응하며, 앞에서 정의된 바와 같음)에 의해 형성되는 구현예를 예시한다. 일 구현예에 있어서, 구조 200-I-II 및 200-I-II-III에서, 이러한 층상 구조는 적어도 2회 반복된다(도 2에서 미도시).
기재가 PCB이고, 본 방법이 PCB 또는 그것을 사용하는 장치의 제조 공정 중에 사용되는 경우, 층상 구조 스택이 상기 기재 상에 형성된다. 스택은 보호 기능을 제공하고, PCB에서 주석 휘스커 형성을 방지함으로써, 사용 중에 부식 및 손상에 대한 저항력과 품질을 향상시킬 수 있다.
층들(100 내지 300)은 ALD 반응기에서 통상적인 방식으로 증착된다. 층들(100, 200 및 300)은 기재의 상단에 ALD에 의해 증착된다.
세정을 제외한 최소 스택의 예는 다음과 같다:
x(TMA + H2O), 여기서, x는, 사용되는 온도에서, 요구되는 층 두께를 생성하는 데 필요한 사이클 수이다(예를 들어, 125 ℃에서 x = 1000). 이것은 층(I)을 나타낸다.
스택의 다른 예는 다음과 같다:
z{x(TMA+H2O) + y(TMA+에틸글리콜)}, 여기서, a, y 및 z의 비율은 요구되는 기계적 특성을 개질하기 위해 조정될 수 있으며, 여기서 x, y 및 z는 동일하거나 상이하고 및/또는 1보다 크다. 이것은 층들(I 및 II)을 나타낸다. 선택적으로(optionally), 층(II)은 단지 층(I) 이외의 임의 것이다.
스택의 또 다른 예는 다음과 같다:
z{x(TMA+H2O) + y(TMA+에틸글리콜)} + n(Nb(OEt)5 + H2O), 여기서, Nb 함유층은 가수분해되기 매우 어려운 층을 생성한다. 이것은 층들(II(a), II(b) 및 III)을 나타내며, 여기서, II(a)의 첫번째 출현은 사실상 층(I)이다.
명확히 하자면, 층(200)은 임의의 수의 하위층들(II)로 이루어질 수 있다(예들 들어, y(TMA+에틸글리콜) 또는 적층된 x(TMA+H2O) + y(TMA+에틸글리콜).
스택의 또 다른 예는, TMA + H2O로부터 생성된 Al2O3 층이 산화물(예를 들어, TiO2 내지 Al2O3 + TiO2의 변형의 조합)로 대체된 스택이다. TiCl4가 TiO2의 전구체로 고려되는 경우에는, 다음과 같은 구조가 생성될 수 있거나:
(TMA + H2O) -> (TMA + H2O) + (TiCl4 + H2O)
또는, 다음과 같은 방식의 임의의 조합의 구조가 생성될 수 있다:
z{x(TMA+H2O) + n(TiCl4+H2O) + y(TMA+에틸글리콜) + } + m(TMA+H2O)
여기서, m 및 n은 동일하거나 상이하고 및/또는 1보다 크다.
또 다른 예는 TMA + 에틸글리콜(통상적으로 AB로 알려져 있음)이며, 이는 TMA + 에틸글리콜 + H2O(ABC)로 대체될 수 있으며, 여기서 첨가된 물은 미반응 TMA와 반응하도록 의도된 것이다. 층(II)은 AB 또는 ABC를 함유할 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 본 발명의 제1 측면의 일 구현예에 따라, 적층된 Al2O3 및 알루콘으로 만들어진 ALD 코팅은, 대기 조건 저장(ambient storage)에서 6개월 후에도 필라멘트 형태의 주석 휘스커 성장을 방지할 수 있다. 샘플들은 구리 위에 ~2μm SnCu를 전기도금함으로써 제조되었으며, 이 샘플들은 가속된 속도에서 자발적으로 주석 휘스커를 생성하도록 의도되었다. ALD 코팅의 두께는 ~500 nm이었다: Al2O3 + 19*(Al2O3 + 알루콘) + Al2O3. ALD 코팅은 초기 금속 코팅의 4일 후에 이루어졌으며, 이때 왼쪽에 표시된 구조물이 이미 보였다. 이 구조는 100, 200 및 300의 스택을 의미하며, 여기서 100과 300은 동일한 재료이다.
또 다른 구현예에서, PCB상의 ALD(MLD 및 ALE 포함) 성장은 몇몇 위치에서 차단되는데, 이러한 차단은 의도된 합금 표면에만(예를 들어, 솔더 상에는 증착되되, 유전체 재료 상에는 증착되지 않도록) 증착하기 위한 특정 화학 및 공정을 사용함으로써 이루어질 수 있다. 이러한 표적화된 증착은 원하지 않은 장소(예를 들어, 유전체)에서의 성장을 차단함으로써 가능해질 수 있는데, 이러한 차단은, 통상적으로 ALD 성장 억제제로 알려져 있는 화학물질의 도움으로 이루어질 수 있으며, 이때, ALD 성장 억제제는 특정 실란의 자기 조립 단일층(self-assembly monolayer)과 같은 재료를 포함한다. 반응기 내부 또는 외부에서, 이러한 억제 코팅의 화학적 성질은, 예를 들어, 그것이 솔더를 코팅하지 않도록 맞춤될 수 있다. 그러한 특정 코팅은, 예를 들어, 가능하게는 전도성인 층의 박막에 의한 솔더 표면 코팅을 가능하게 하는데, 이는, 일부 경우에 있어서, 솔더의 표면 장력을 변화시키는데 바람직할 수 있다. 따라서, 명백하게도, 표면 장력이 전기적 표면 절연을 손상시키지 않고 변화될 수 있다면, 본 명세서에 제시된 패터닝은 마스크(mask) 또는 마킹(marking)과 함께 적용될 필요가 없다.
도 3은 ALD 반응기 시스템(700), 즉 예시적 구현예에 따른 반응기 및 그의 제어 시스템을 도시한다. 일 구현예에 있어서, ALD 반응기는 반응 챔버를 포함하며, 거기에서, 기재(예를 들어, PCB, 반제품 조립체 또는 구성부품 보드 조립체)는 적절한 방식으로 적재될 수 있으며, 예를 들어, 반응기는, 생산 라인이 ALD 반응기를 통해 이동할 수 있도록, 생산 라인에 통합될 수 있다. 전구체 공급원 또는 공급원들은, 일 구현예에서, 공급물 투입부(in-feed part)를 통해 반응기의 반응 챔버와 유체연통하도록 제공된다. 반응 챔버로부터의 반응 잔류물은 진공 펌프를 통해 배출 라인, 즉 포어-라인(fore-line) 내로 펌핑될 수 있다. ALD 반응기는, 본 명세서에 기술된 방법 단계들 사이의 세정을 모니터링하기 위한 수단에 유체 연결될 수 있다.
일 구현예에 있어서, 시스템은 충분한 탈기, 및/또는 건조, 및/또는 기재에 대한 반응성 화학물질의 투여를 표시하도록 구성된 측정 수단(708)을 포함한다. 일 구현예에서, 그러한 수단은 예를 들어 질량 분광계 및/또는 광학 수단을 포함하며, 이때, 이들은, 반응기 내부로부터, 포어-라인으로부터, 또는 펌프 이후에, 반응기로부터 유출되는 가스들의 화학적 성분(chemical content) 또는 특성(signature)) 또는 압력을 측정하도록 구성된다. 이 시스템은 통상적으로 잔류 가스 분석기(Residual Gas Analyzer, RGA)로 알려져 있다. 일 구현예에 있어서, RGA(708)는 제어 수단(702) 또는 HMI(706) 또는 별도의 사용자 인터페이스와 통신하도록 구성됨으로써, 반응기로부터 나온 가스들의(또는, 포어-라인(710) 가스들의) 화학적 또는 원소 성분 또는 특징(fingerprint) 및 이들의 농도를 나타낼 수 있다. 고품질 ALD 반응의 경우, 예를 들어, 모든 반응성 가스를, 예를 들어 1000 분의 1부 미만으로, 더욱 바람직하게는 1 PPM 미만의 양으로 감소되도록, 씻어내는(flushed out) 것이 중요하다. 일 구현예에서, RGA(708)는 반응 챔버로부터의 모든 유출 가스를 샘플링하는데 사용된다. 추가 구현예에서, RGA는, 우주항공 응용 분야에서 요구되는 기재(들)의 대기(ambient) 조건, 가열 조건 또는 화학적 노출 조건에서, 유출 가스의 양 및 품질을 정량화하는데 사용된다.
일 구현예에 있어서, 포어-라인(710)은 바람직하지 않은 입자 발생을 실질적으로 방지하거나 적어도 현저히 감소시키기 위한 가열 수단을 포함한다. 가열 수단은 일 구현예에 있어서 포어-라인(710)의 진공 감소 밸브의 상류에 배치된다.
일 구현예에 있어서, ALD 반응기 시스템(700)은, 적어도 500 ℃의 온도까지, 다른 가스 입구들과는 별도로 가열되도록 구성된 적어도 하나의 추가 가스 입구를 포함한다.
일 구현예에 있어서, 적어도 하나의 추가 가스 입구는 세라믹 재료, 금속, 또는 세라믹 재료로 코팅된 금속으로 제조된다.
일 구현예에 있어서, 적어도 하나의 추가 가스 입구는 반응기의 중간 공간(intermediate space)에서 가열되도록 구성된다.
일 구현예에 있어서, ALD 반응기 시스템(700)은 H2, O2 및/또는 O3를 펄싱(pulsing)할 수 있도록 구성된 가스 입구들을 포함한다.
일 구현예에 있어서, ALD 반응기 시스템(700)은 반응 챔버 온도보다 높은 열을 견디도록 구성된 가스 입구들을 포함한다.
일 구현예에 있어서, ALD 반응기 시스템(700)은 반응기 공간과 비교하여 적어도 100 ℃의 온도차를 갖는 가스 펄스를 가능하게 하도록 구성된 가스 입구들을 포함한다.
중간 공간(intermediate space)은 ALD 반응기의 내부 부분으로서, 주위 압력보다 낮은 압력으로 평가되고 및/또는 불활성 가스로 채워지고, 또한 반응성 화학물질과 접촉하지 않도록 추가적으로 배열되는 ALD 반응기의 내부 부분을 지칭한다.
증착 프로세스 및 반응기 시스템은, 일 구현예에 있어서, 제어 시스템에 의해 제어된다. 일 구현예에 있어서, ALD 반응기는 컴퓨터 제어 시스템(computer-controlled system)이다. 시스템의 메모리에 저장된 컴퓨터 프로그램은 명령어들을 포함하며, 이 명령어들이 시스템의 적어도 하나의 프로세서에 의해 실행되면, ALD 반응기는 지시된 대로 작동하게 된다. 명령어는 컴퓨터 판독 가능 프로그램 코드의 형태일 수 있다. 일 구현예에 따른 기본 시스템 구성에서, 공정 파라미터는 소프트웨어의 도움으로 프로그래밍되고, 명령어들은 인간 기계 인터페이스(HMI) 터미널(706)로 실행되며, 이더넷 버스(ethernet bus)(704)를 통해 제어 수단(702)에 다운로드된다. 일 구현예에 있어서, 제어 수단(702)은 범용 프로그래밍가능한 논리 제어(programmable logic control: PLC) 유닛을 포함한다. 제어 수단(702)은 메모리에 저장된 프로그램 코드를 포함하는 제어 소프트웨어를 실행하기 위한 적어도 하나의 마이크로프로세서, 동적 및 정적 메모리, I/O 모듈, A/D 및 D/A 컨버터 및 전원 릴레이를 포함한다. 제어 수단(702)은 ALD 반응기의 공급물 투입 라인 밸브의 공압 제어기에 전력을 보내며, 공급물 투입 라인 질량 흐름 제어기, 및 전구체 공급원 또는 공급원들과 양방향으로 통신하며, 뿐만 아니라, ALD 반응기의 작동에 대한 기타 제어를 수행한다. 제어 수단(702)은, 일 구현예에 있어서, ALD 반응기 또는 그 가스 라인으로부터의 프로브, 센서 또는 측정 수단의 판독치를 측정한 후, HMI 터미널(706)까지 중계한다. 점선(716)은 ALD 반응기 부품들과 제어 수단(702) 사이의 인터페이스 라인을 나타낸다. HMI 터미널(706) 및 제어 수단(702)은 하나의 모듈로서 결합될 수 있다.
본 발명자들이 확립한 바에 따르면, ALD에 의한 적어도 하나의 층의 증착과 전처리를 조합하는 앞에서 설명된 방법은 금속 휘스커의, 특히 필라멘트 유형의 금속 휘스커의, 형성을 실질적으로 방지하거나 적어도 현저히 감소시킨다.
특허 청구 범위의 범위 및 해석을 제한하지 않고, 본 명세서에 개시된 예시적 구현예들 중 하나 이상의 특정 기술적 효과가 다음에 열거된다: 일 기술적 효과는 주석 휘스커의 형성을 방지하는 것이다. 다른 기술적 효과는 물 또는 황과 같은 부식성 화학물질에 대한 저항성을 제공하는 것이다. 또 다른 기술적 효과는 수분에 의해 선택적으로(optionally) 야기되는 일렉트로마이그레이션(electromigration)의 방지이다. 또 다른 기술적 효과는 경질(hard) ALD 층과 같은 ALD 층의 기계적 강도를 증가시키는 것이다. 또 다른 기술적 효과는 주석 휘스커 형성이 가능한 전도성 재료의 보호이다. 또 다른 기술적 효과는 가스 부식으로부터의 보호이다. 또 다른 기술적 효과는 저비용 제조 공정을 제공하는 것이다. 또 다른 기술적인 효과는 적층된 스택이, 예를 들어 레이저에 의해, 연결 또는 접촉과 같은 재가공을 위해, 개방될 수 있다는 것이다.
본 명세서에 제공된 방법과 도구는, 주석 휘스커 완화와 동시에, 부식성 가스, 수분, 액체(사용된 코팅에 따라 다름, 예를 들어, 물)에 대한 부식 장벽의 형성을 가능하게 한다. 또한, 본 방법은 덴드라이트 형성(dendrite formation)의 형태로 알려진 일렉트로마이그레이션(electromigration)에 대한 보호를 가능하게 한다.
또한, 제공된 본 방법은, 대부분 금속 표면의 액체, 응축물 또는 습한 공기와 관련된 PCB 표면의 부식을 방지한다.
또한, 주석 휘스커 문제를 완화하기 위해 PCB에서 ALD를 사용하는 주된 이점은, 예를 들어 기계적으로 또는 레이저로 코팅을 제거함으로써, 수리 공정에서 ALD 층을 재가공할 수 있다는 것이다. 또한, ADL 아래의 솔더와 잠재적인 추가 구성부품(예를 들어, 솔더 페이스트) 사이의 ALD 층이 단단한 절연 재료를 효과적으로 떼어 낼 수 있기 때문에, ALD 코팅을 사용하여 솔더링된 부품 위에 구성부품을 부착하는 것이 가능하다.
본 발명의 또 다른 이점은, 예를 들어 구성부품 다리(leg)가 코팅되지 않은 경우에, 예를 들어 주위 환경을 통한, 주석 휘스커, 부식, 전기적 파괴(electrical breakthrough)로부터, 또는 일렉트로마이그레이션으로부터, 본 명세서에서 PCB로 지칭되는, 가능하게는 구성부품을 갖는, 타겟 구성부품 또는 보드를 보호하는 것이 가능하게 된다는 것이다.
또한, BGA(Ball Grid Array) 구성부품 언더코팅이 ALD로 가능하게 되는데, 이는, 매우 높은 종횡비 때문에, 다른 보호 방법에 의해서는 불가능한 것이었다.
앞에 기술된 설명은, 본 발명의 특정 구현예 및 실시예의 비제한적인 예로서, 본 발명을 수행하기 위해 본 발명자들이 현재 고려한 최선의 모드에 대한 자세하고 유익한 설명을 제공하였다. 그러나, 당해 기술분야의 통상의 기술자에게 명백한 바와 같이, 본 발명은 앞에서 제시된 구현예들의 세부 사항에 제한되지 않으며, 본 발명의 특징으로부터 벗어나지 않으면서 균등한 수단을 사용하는 다른 구현예들에서 실행될 수 있다.
또한, 본 발명의 앞에서 기술된 구현예의 특징들 중 일부는 다른 특징들의 상응하는 사용 없이 이점을 얻기 위해 사용될 수 있다. 이와 같이, 앞에서 기술된 설명은 단지 본 발명의 원리를 설명하기 위한 것으로 간주되어야 하고, 본 발명의 원리를 제한하는 것으로 간주되어서는 안된다. 따라서, 본 발명의 범위는 첨부된 특허 청구 범위에 의해서만 제한된다.

Claims (33)

  1. 금속 휘스커(whisker) 형성, 일렉트로마이그레이션(electromigration) 및 부식을 감소시키는 증착 방법으로서,
    기재를 제공하는 단계;
    상기 기재를 세정에 의해 전처리하는 단계;
    상기 기재를 예열 및/또는 배출(evacuating)에 의해 전처리하는 단계; 및
    적어도 제1 층(100)을 원자층 증착(atomic layer deposition: ALD)에 의해 증착시키는 단계를 포함하는 스택 증착 단계;를 포함하는 증착 방법.
  2. 제 1 항에 있어서, 상기 스택 증착 단계는 적어도 하나의 환원성 화학물질(reductive chemical)로 출발하는 제1 펄스(first pulse)를 포함하는, 증착 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 스택 증착 단계는 상기 환원성 화학물질 또는 화학물질들의 다수의 펄스들 및 이들 사이의 후속 불활성 가스 펄스로 이루어진 제1 펄스를 포함하는, 증착 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 금속은 Zn, Sn, Cd 또는 Ag를 포함하는, 증착 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 필라멘트 유형 금속 휘스커 형성이 감소되거나 또는 방지되는, 증착 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 기재는 인쇄 회로 기판(Printed Circuit Board: PCB); 구성부품(component); 구성부품 하우징; 또는 금속 하우징;을 포함하는, 증착 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 스택 증착 단계는, 원자층 증착(ALD)에 의해, 상이한 하위층(sublayer)들로 이루어진 제2 층(200)을 증착시키는 단계를 더 포함하는, 증착 방법.
  8. 제 7 항에 있어서, 상기 제2 층(200)은 적어도 하나의 탄성 하위층으로 이루어진, 증착 방법.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 제2 층(200)은 적어도 하나의 유기 하위층 또는 실리콘 폴리머 함유 하위층으로 이루어진, 증착 방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 제2 층(200)은 전기 절연 재료의 적어도 하나의 하위층을 포함하는, 증착 방법.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서, 적어도 하나의 하위층은 경질 층(hard layer)인, 증착 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 스택 증착 단계는 원자층 증착(ALD)에 의해 제3 층(300)을 증착시키는 단계를 더 포함하는, 증착 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서, 예열에 의해 상기 기재를 전처리하는 단계는, 반응 온도 이상의 온도를 갖는 가열된 가스의 펄스로 예열하는 단계를 포함하는, 증착 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서, 적어도 하나의 층은 주위(ambient)와 반응성인 적어도 하나의 반응성 화학물질을 포함하는, 증착 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 제2 층(200) 대신에 또는 상기 제2 층(200)에 부가하여, 탄소 나노튜브, 탄소 나노튜브 그물(carbon nanotube net), 또는 그래핀 네트워크를 포함하는 적어도 하나의 하위층을 함유하는 층을 증착하는 단계를 더 포함하는, 증착 방법.
  16. 제 15 항에 있어서, 탄소 나노튜브, 탄소 나노튜브 그물, 또는 그래핀 네트워크를 포함하는 상기 하위층은 전기 절연 재료로 코팅되는, 증착 방법.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 스택의 두께는 1 내지 2000 nm, 바람직하게는 50 내지 500 nm, 가장 바람직하게는 100 내지 200 nm인, 증착 방법.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서, 상기 포어-라인 배출 흐름(fore-line exhaust flow)을 변경, 정지 또는 제한하는 단계를 더 포함하는 증착 방법.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서, 추가적인 코팅 방법에 의해 상기 스택의 상단 위에 추가 코팅을 제공하는 단계를 더 포함하는 증착 방법.
  20. 제 19 항에 있어서, 상기 추가 코팅은 래커(lacquer)와 같은 폴리머 또는 실리콘 폴리머를 포함하는, 증착 방법.
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 세정은 ALE 펄스를 포함하는, 증착 방법.
  22. 제 1 항 내지 제 21 항 중 어느 한 항에 있어서, 상기 세정은 가열된 H2 또는 O2 또는 O3를 사용하는 것을 포함하는, 증착 방법.
  23. 금속 휘스커 형성, 일렉트로마이그레이션(electromigration) 및/또는 부식으로부터 기재를 보호하기 위한 제 1 항 내지 제 22 항 중 어느 한 항의 방법의 용도.
  24. 제 1 항 내지 제 22 항 중 어느 한 항의 방법을 사용하여 증착된 기재를 포함하는 장치.
  25. ALD 반응기 시스템(700)으로서, 상기 ALD 반응기 시스템이 제 1 항 내지 제 22 항 중 어느 한 항의 방법을 수행하는 것을 야기하도록 구성된 제어 수단(702)을 포함하는 ALD 반응기 시스템(700).
  26. 제 25 항에 있어서, 적어도 500 ℃의 온도까지 다른 가스 입구들과 별도로 가열되도록 구성된 적어도 하나의 가스 입구를 더 포함하는 ALD 반응기 시스템(700).
  27. 제 26 항에 있어서, H2, O2 또는 O3의 펄스화(pulsing)를 가능하게 하도록 구성된 가스 입구를 포함하는 ALD 반응기 시스템(700).
  28. 제 26 항 또는 제 27 항에 있어서, 반응 챔버 온도보다 높은 열을 견디도록 구성된 가스 입구를 포함하는 ALD 반응기 시스템(700).
  29. 제 26 항 내지 제 28 항 중 어느 한 항에 있어서, 반응기 공간과 비교하여 적어도 100 ℃의 온도차를 갖는 가스 펄스를 가능하게 하도록 구성된 가스 입구를 포함하는 ALD 반응기 시스템.
  30. 제 29 항에 있어서, 상기 적어도 하나의 추가 가스 입구는 세라믹 재료 또는 금속, 또는 세라믹 재료로 코팅된 금속으로 제조된, ALD 반응기 시스템(700).
  31. 제 25 항 내지 제 30 항 중 어느 한 항에 있어서, 상기 적어도 하나의 추가 가스 입구는 상기 반응기의 중간 공간(intermediate space)에서 가열되도록 구성된, ALD 반응기 시스템(700).
  32. 제 25 항 내지 제 31 항 중 어느 한 항에 있어서, 잔류 가스 분석기(Residual Gas Analyzer: RGA)(708)를 더 포함하는 ALD 반응기.
  33. 제 25 항 내지 제 32 항 중 어느 한 항에 있어서, 가열된 가스의 흐름을 변화시키기 위한 수단을 구비하는 가열된 가스 배출 포어-라인(heated gas exhaust fore-line)을 더 포함하는 ALD 반응기.
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