KR20180129837A - 영상 신호 송신 장치, 영상 신호 수신 장치, 및 영상 신호 전송 시스템 - Google Patents

영상 신호 송신 장치, 영상 신호 수신 장치, 및 영상 신호 전송 시스템 Download PDF

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Abstract

다양한 시스템 사양에 대한 대응이 가능한 영상 신호 송신 장치 등에 관한 것이다. 당해 장치는, 패커 유닛, 인코더 유닛, 시리얼라이저를 구비한다. 패커 유닛은, 1 또는 그 이상의 픽셀분의 영상 신호로부터, 픽셀수 및 그 영상 신호를 구성하는 색 신호의 계조 비트수에 따른 사이즈의 패킷 구성으로 복수의 블록 신호를 생성한다. 이 때, 픽셀수 및 계조 비트수에 따른 폭의 펄스를 포함하는 제어 신호도 생성된다. 인코더 유닛은, 블록 신호에 대해, 펄스의 유무로 구별되는 제어 신호의 제 1 기간과 제 2 기간에서 인코드 효율이 서로 상이한 인코드 처리를 실시한다.

Description

영상 신호 송신 장치, 영상 신호 수신 장치, 및 영상 신호 전송 시스템
본 발명은, 영상 신호 송신 장치, 영상 신호 수신 장치, 및 이것들을 구비하는 영상 신호 전송 시스템에 관한 것이다.
LCD (Liquid Crystal Display) 나 PDP (Plasma Display Panel) 등의 디스플레이를 갖는 영상 표시 장치에 영상을 표시시킬 때, 영상 신호 송신 장치로부터 영상 신호 수신 장치에 영상 신호 등 (RGB 의 색 신호 및 제어용의 싱크 신호를 포함하는 영상 신호 이외에, 데이터 이네이블 신호를 포함한다) 이 전송되고, 이 영상 신호 수신 장치로부터 영상 표시 장치에 영상 신호 등이 부여된다. 예를 들어 텔레비전 수상기는, 이와 같은 영상 신호 송신 장치 및 영상 신호 수신 장치를 포함하는 영상 신호 전송 시스템을 구비한다.
영상 신호 전송 시스템에 있어서, 단위 시간당의 신호 전송량 (데이터 전송 레이트) 을 높임으로써, 영상 신호 송신 장치와 영상 신호 수신 장치 사이의 배선을 줄일 수 있다. 이와 같은 것을 가능하게 하는 발명이 특허문헌 1 에 개시되어 있다.
일본 공개특허공보 2009-135801호
발명자들은, 상기 서술한 종래 기술에 대해 검토한 결과, 이하와 같은 과제를 발견하였다. 즉, 영상 표시 장치의 디스플레이는, 보다 아름다운 영상을 표시하기 위해 고정세화, 고리프레시 레이트화 및 다계조화 등이 요구되고 있다. 이 때문에, 상품화되어 있는 디스플레이의 사양은 다양하고, 또, 개발이 진행되고 있는 디스플레이의 사양도 다양하다.
예를 들어, FHD (Full High Definition), 4K2K, 8K4K 등의 다수의 화소를 갖는 디스플레이가 규격화되어 있고, 화질의 다양화가 진행되고 있다. 4K2K 의 화소수는 FHD 의 화소수의 4 배이다. 8K4K 의 화소수는 4K2K 의 화소수의 4 배이다.
또, 시네마 등의 영상을 표시하는 데에 바람직한 디스플레이로서, 통상과 비교하여 가로로 긴 5K 또는 10K 의 것도 규격화되어 있다. 이와 같이, 종횡의 화소수비 등에 관한 표시 방식의 다양화도 진행되고 있다.
또한, 텔레비전 수상기의 물리적인 형태의 다양화도 진행되고 있다. 예를 들어, 소형부터 대형의 것까지 디스플레이의 사이즈는 다양하다. 또, 디스플레이와 수상기가 일체로 되어 있는 일체형 이외에, 디스플레이와 수상기가 서로 분리된 별체형도 있다. 이와 같이 용도에 따라 다양한 형태의 텔레비전 수상기가 개발되어 상품화되어 있다.
이와 같은 다양한 면에서의 텔레비전 수상기의 다양화의 경향으로부터, 텔레비전 수상기의 제조자는 다양한 사양의 것을 개발할 필요성이 높아지고 있다. 또, 이것에 수반하여, 텔레비전 수상기에 있어서 사용되는 영상 신호 전송 시스템의 요구 사양도 다양화되고 있다. 예를 들어, 화질의 다양화나 표시 방식의 다양화는, 영상 신호 전송 시스템에 있어서의 데이터 전송 레이트의 다양화로 이어진다. 표시 방식의 다양화나 형태의 다양화는, 영상 신호 전송 시스템에 있어서의 영상 신호 등의 물리적인 전송 거리의 다양화로 이어진다.
영상 신호 전송 시스템을 설계할 때, 비용, 소비 전력 및 배선수 등의 호적화를 고려한 후 요구 사양을 만족하는 구성이 되도록 기판 등을 제작하는 것이 중요하다. 그러나, 각각의 요구 사양에 따른 전용의 기판을 제작하면, 오히려 토탈의 설계 및 제조 비용이 증가하는 경우가 있고, 또, 소비 전력이 증가하는 경우도 있다. 그러한 비용 증가의 경향은, 특히, 어느 신규 사양의 것이 보급되기 시작하는 초기의 여명기에 강하게 나타난다. 또, 비용 증가는, 제조자가 신규 사양의 텔레비전 수상기의 개발이나 상품화를 실시할 의욕을 저감시키는 경우도 있다.
상기 특허문헌 1 에 개시된 발명은, 영상 신호 송신 장치와 영상 신호 수신 장치 사이의 배선의 수의 증가를 억제한 후, 영상 신호의 계조수의 증대에 대응할 수 있기 때문에, 이 점에서는 비용 증가를 억제할 수 있다. 그러나, 특허문헌 1 에 개시된 발명은, 화소수나 종횡비 등에 관한 다양한 요구 사양에 대응하고자 하면 배선수가 증가하는 경우가 있다.
본 발명은, 상기 서술한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 영상 신호 전송 시스템에 요구되는 다양한 사양에 대한 대응이 가능한 영상 신호 송신 장치, 영상 신호 수신 장치, 및 이것들을 구비한 영상 신호 전송 시스템을 제공하는 것을 목적으로 하고 있다.
본 실시형태에 관련된 영상 신호 송신 장치는, 적어도, 패커 유닛과, 인코더 유닛과, 시리얼라이저를 구비한다. 패커 유닛은, 1 또는 그 이상의 픽셀 신호로 구성되는 영상 신호와, 데이터 이네이블 신호를 받아들인다. 또한, 영상 신호를 구성하는 픽셀 신호 각각은, 1 개의 픽셀에 대응함과 함께, 색 신호 및 싱크 신호를 포함한다. 또한, 패커 유닛은, 받아들여진 영상 신호가 그 영상 신호당의 픽셀의 수 및 색 신호의 계조 비트의 수에 따른 사이즈의 패킷 구성이 되도록, 데이터 이네이블 신호에 따라 영상 신호에 대해 패킷 처리를 실시함으로써, 복수의 블록 신호를 생성한다. 인코더 유닛은, 복수의 블록 신호에 대해 인코드 처리를 실시함으로써, 복수의 인코드 블록 신호를 생성한다. 시리얼라이저는, 복수의 인코드 블록 신호에 대해 패럴렐-시리얼 변환을 실시함으로써, 시리얼 신호를 생성한다.
또한, 일례로서, 상기 패커 유닛은, 받아들여진 영상 신호당의 픽셀의 수 및 색 신호의 계조 비트의 수에 따른 펄스 폭을 갖는 펄스를 포함하는 제어 신호를 생성하는 것이 바람직하다. 또, 상기 인코더 유닛은, 펄스가 존재하는 제어 신호의 제 1 기간과, 펄스의 유무에 따라 제 1 기간과 구별되는 제어 신호의 제 2 기간에서, 인코드 효율이 서로 상이한 인코드 처리를 실시하는 것이 바람직하다.
본 실시형태에 관련된 영상 신호 송신 장치, 영상 신호 수신 장치 및 영상 신호 전송 시스템에 의하면, 당해 영상 신호 전송 시스템에 요구되는 다양한 사양에 대한 대응이 가능해진다.
도 1 은, 본 실시형태에 관련된 영상 신호 전송 시스템 (1) 의 구성예를 나타내는 도면이다.
도 2 는, 본 실시형태에 관련된 영상 신호 송신 장치 (10) 의 구성예를 나타내는 도면이다.
도 3 은, 영상 신호 송신 장치 (10) 에 있어서의 각 신호의 타이밍 차트이다.
도 4 는, 본 실시형태에 관련된 영상 신호 수신 장치 (20) 의 구성예를 나타내는 도면이다.
도 5 는, 영상 신호 수신 장치 (20) 에 있어서의 각 신호의 타이밍 차트이다.
도 6 은, 언패커 유닛 (21) 에 픽셀수 설정값 N 및 블록수 설정값 M 을 부여하는 제 2 양태의 경우의, 픽셀수 설정값 N 및 블록수 설정값 M 과 제어 신호의 펄스 폭의 관계를 정리한 표이다.
도 7 은, 언패커 유닛 (21) 에 픽셀수 설정값 N 및 블록수 설정값 M 을 부여하는 제 3 양태의 경우의, 픽셀수 설정값 N 및 블록수 설정값 M 과 제어 신호의 펄스 폭의 관계를 정리한 표이다.
도 8 은, 본 실시형태에 관련된 영상 신호 수신 장치 (20) 의 다른 구성예를 나타내는 도면이다.
도 9 는, 품질 검출부 (24) 의 구성예를 나타내는 도면이다.
도 10 은, 인코드 검출부 (25) 의 구성예를 나타내는 도면이다.
도 11 은, 영상 신호 송신 장치 (10) 에 있어서의 패커 유닛 (11) 의 구성을 나타내는 도면이다.
도 12 는, 영상 신호 송신 장치 (10) 의 패커 유닛 (11) 에 있어서의 각 신호의 타이밍 차트이다.
도 13 은, 영상 신호 수신 장치 (20) 에 있어서의 언패커 유닛 (21) 의 구성을 나타내는 도면이다.
도 14 는, 영상 신호 송신 장치 (10) 에 있어서의 패커 유닛 (11) 의 구성예를 나타내는 도면이다.
도 15 는, 영상 신호 송신 장치 (10) 의 패커 유닛 (11) 에 있어서의 각 신호의 타이밍 차트이다.
도 16 은, 영상 신호 수신 장치 (20) 에 있어서의 언패커 유닛 (21) 의 구성예를 나타내는 도면이다.
[본원 발명의 실시형태의 설명]
먼저 본원 발명의 실시형태의 내용을 각각 개별적으로 열거하여 설명한다.
(1) 본 실시형태에 관련된 영상 신호 송신 장치는, 적어도, 패커 유닛과, 인코더 유닛과, 시리얼라이저를 구비한다. 패커 유닛은, 1 또는 그 이상의 픽셀 신호로 구성되는 영상 신호와, 데이터 이네이블 신호를 받아들인다. 또한, 영상 신호를 구성하는 픽셀 신호 각각은, 1 개의 픽셀에 대응함과 함께, 색 신호 및 싱크 신호를 포함한다. 또, 패커 유닛은, 받아들여진 영상 신호가 그 영상 신호당의 픽셀의 수 및 색 신호의 계조 비트의 수에 따른 사이즈의 패킷 구성이 되도록, 데이터 이네이블 신호에 따라 영상 신호에 대해 패킷 처리를 실시함으로써, 복수의 블록 신호를 생성한다. 구체적으로, 영상 신호의 패킷화 (복수의 블록 신호의 생성) 에서는, 받아들여진 영상 신호가 그 영상 신호당의 픽셀의 수에 따른 사이즈의 패킷 구성이 되도록, 데이터 이네이블 신호에 따라 영상 신호가 패킷화됨으로써, 복수의 중간 패킷이 생성된다. 또한, 복수의 중간 패킷 각각이 색 신호의 계조 비트의 수에 따른 사이즈의 패킷 구성이 되도록, 데이터 이네이블 신호에 따라 복수의 중간 패킷 각각이 패킷화됨으로써, 복수의 블록 신호가 생성된다. 인코더 유닛은, 복수의 블록 신호에 대해 인코드 처리를 실시함으로써, 복수의 인코드 블록 신호를 생성한다. 시리얼라이저는, 복수의 인코드 블록 신호에 대해 패럴렐-시리얼 변환을 실시함으로써, 시리얼 신호를 생성한다.
(2) 본 실시형태의 일 양태로서, 상기 패커 유닛은, 받아들여진 영상 신호당의 픽셀의 수 및 색 신호의 계조 비트의 수에 따른 펄스 폭을 갖는 펄스를 포함하는 제어 신호를 생성하는 것이 바람직하다. 또, 상기 인코더 유닛은, 펄스가 존재하는 제어 신호의 제 1 기간과, 펄스의 유무에 따라 제 1 기간과 구별되는 제어 신호의 제 2 기간에서, 인코드 효율이 서로 상이한 인코드 처리를 실시하는 것이 바람직하다.
(3) 본 실시형태의 일 양태로서, 상기 패커 유닛은, 색 신호의 계조 비트의 수에 따른 펄스 폭을 갖는 펄스를 포함하는 제어 신호를 생성해도 된다. 이 경우, 복수의 블록 신호 중, 제어 신호에 있어서 펄스가 존재하는 제 1 기간에 생성되는 블록 신호 각각에는, 픽셀의 수에 관한 정보가 포함된다. 또, 상기 인코더 유닛은, 제어 신호의 제 1 기간과, 펄스의 유무에 따라 제 1 기간과 구별되는 제어 신호의 제 2 기간에서, 인코드 효율이 서로 상이한 인코드 처리를 실시해도 된다.
(4) 본 실시형태의 일 양태로서, 상기 인코더 유닛은, 스크램블러와, 인코더를 포함해도 된다. 스크램블러는, 패커 유닛에 의해 생성된 복수의 블록 신호에 대해, 제 2 기간에서만 스크램블 처리를 실시한다. 또, 인코더는, 스크램블 처리 후의 복수의 블록 신호에 대해, 제 1 기간과 제 2 기간에서 인코드 효율이 서로 상이한 인코드 처리를 실시한다.
(5) 본 실시형태의 일 양태로서, 상기 인코더 유닛은, 인코드 처리로서, 미리 설정된 복수의 인코드 효율 중에서 어느 것을 선택해도 된다. 또, 본 실시형태의 일 양태로서, 상기 시리얼라이저는, 조정 가능한 파형 등화 기능 또는 조정 가능한 출력 신호 진폭 조정 기능을 갖는 것이 바람직하다.
(6) 본 실시형태에 관련된 영상 신호 수신 장치는, 적어도, 디시리얼라이저와, 디코더 유닛과, 언패커 유닛을 구비한다. 디시리얼라이저는, 상기 서술한 다양한 양태 중 적어도 어느 양태에 관련된 영상 신호 송신 장치로부터 출력된 시리얼 신호를 받아들이고, 그 시리얼 신호에 대해 시리얼-패럴렐 변환을 실시함으로써, 복수의 인코드 블록 신호를 재생한다. 디코더 유닛은, 복수의 인코드 블록 신호에 대해 디코드 처리를 실시함으로써, 복수의 블록 신호를 재생한다. 언패커 유닛은, 복수의 블록 신호에 대해 언패킷 처리를 실시함으로써, 각각이 1 개의 픽셀에 대응함과 함께 색 신호 및 싱크 신호를 포함하는 1 또는 그 이상의 픽셀 신호로 구성되는 영상 신호와, 데이터 이네이블 신호를 재생한다.
(7) 본 실시형태의 일 양태로서, 상기 디코더 유닛은, 복수의 인코드 블록 신호로부터, 인코드 효율이 서로 상이한 인코드 처리가 실시된 제 1 기간의 인코드 블록 신호와 제 2 기간의 인코드 블록 신호를 식별한다. 또한, 상기 디코더 유닛은, 제 1 기간에 따른 펄스 폭을 갖는 펄스를 포함하는 제어 신호를 재생함과 함께, 복수의 인코드 블록 신호에 대해 제 1 기간과 제 2 기간에서 디코드 효율이 서로 상이한 디코드 처리를 실시한다. 이 경우, 본 실시형태의 일 양태로서, 상기 언패커 유닛은, 받아들여진 영상 신호당의 픽셀의 수 및 색 신호의 계조 비트의 수 각각의 설정값을 이용하여 언패킷 처리를 실시해도 된다. 또, 본 실시형태의 일 양태로서, 상기 언패커 유닛은, 제어 신호에 있어서의 펄스의 펄스 폭으로부터 구해진 픽셀의 수 및 색 신호의 계조 비트의 수를 이용하여 언패킷 처리를 실시해도 된다. 본 실시형태의 일 양태로서, 상기 언패커 유닛은, 제어 신호에 있어서의 펄스의 펄스 폭으로부터 구해진 색 신호의 계조 비트의 수와, 복수의 블록 신호 중 제 1 기간의 블록 신호로부터 구해진 픽셀의 수를 이용하여 언패킷 처리를 실시해도 된다.
(8) 본 실시형태의 일 양태로서, 상기 디코더 유닛은, 디코더와, 디스크램블러를 포함해도 된다. 디코더는, 복수의 인코드 블록 신호에 대해, 제 1 기간과 제 2 기간에서 디코드 효율이 서로 상이한 디코드 처리를 실시한다. 디스크램블러는, 디코드 처리 후의 복수의 인코드 블록 신호에 대해, 제 2 기간에서만 디스크램블 처리를 실시한다.
(9) 본 실시형태의 일 양태로서, 상기 디코더 유닛은, 디코드 처리로서, 미리 설정된 복수의 디코드 효율 중 어느 것을 선택해도 된다. 본 실시형태의 일 양태로서, 상기 디시리얼라이저는, 조정 가능한 파형 등화 기능을 갖는 것이 바람직하다.
(10) 본 실시형태에 관련된 영상 신호 전송 시스템은, 상기 서술한 다양한 양태 중 적어도 어느 양태에 관련된 영상 신호 송신 장치와, 상기 서술한 다양한 양태 중 적어도 어느 양태에 관련된 영상 신호 수신 장치를 구비하는 것이 바람직하다.
이상, 이 [본원 발명의 실시형태의 설명] 란에 열거된 각 양태는, 나머지 모든 양태의 각각에 대해, 또는 이들 나머지 양태의 모든 조합에 대해 적용 가능하다.
[본원 발명의 실시형태의 상세]
이하, 본 실시형태에 관련된 영상 신호 송신 장치, 영상 신호 수신 장치, 및 영상 신호 전송 시스템의 구체적인 구조를, 첨부 도면을 참조하면서 상세하게 설명한다. 또한, 본 발명은 이들 예시에 한정되는 것이 아니고, 청구범위에 의해 나타내며, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다. 또, 도면의 설명에 있어서 동일한 요소에는 동일 부호를 부여하고 중복되는 설명을 생략한다.
도 1 은, 영상 신호 전송 시스템 (1) 의 구성예를 나타내는 도면이다. 영상 신호 전송 시스템 (1) 은, 영상 신호 송신 장치 (Transmitter) (10) 및 영상 신호 수신 장치 (Receiver) (20) 를 구비한다.
영상 신호 송신 장치 (10) 는, 영상 신호 (색 신호 (RGB) 및 싱크 신호 (SYNC)), 데이터 이네이블 신호 (DE) 그리고 패킷 클록 (Packet Clock) 을 받아, 시리얼 신호 (시리얼 데이터) 를 출력한다. 구체적으로는, 데이터 이네이블 신호에 따라 영상 신호에 대해 패킷 처리를 실시하고, 또한, 패킷 처리된 영상 신호에 대해 인코드 처리를 실시한 후, 인코드 처리가 실시된 영상 신호에 대해 패럴렐-시리얼 변환이 실시된다.
영상 신호 수신 장치 (20) 는, 영상 신호 송신 장치 (10) 로부터 출력된 시리얼 신호를 받아, 이 시리얼 신호에 대해 시리얼-패럴렐 변환을 실시한 후에, 디코드 처리 및 언패킷 처리를 실시하여, 영상 신호 (색 신호 (RGB) 및 싱크 신호 (SYNC)) 및 데이터 이네이블 신호 (DE) 를 재생한다. 이들 재생된 신호는, 복수의 픽셀 (31) 을 갖는 디스플레이 (Display) (30) 등의 영상 표시 장치에 공급된다.
색 신호 (RGB) 및 싱크 신호 (SYNC) 는 영상 신호를 구성한다. 색 신호는, 각 픽셀에 대해 R (Red) G (Green) B (Blue) 의 각 색의 계조 (색 심도) 를 나타내는 신호이다. 싱크 신호는, 영상 표시 장치에 있어서 영상을 표시할 때의 제어용의 신호이다. 일반적으로, 데이터 이네이블 신호 (DE) 가 하이 레벨일 때, 영상 신호는 색 신호만을 포함하고, 싱크 신호는 부정 (不定) 이어도 된다. 데이터 이네이블 신호 (DE) 가 로우 레벨일 때, 영상 신호는 싱크 신호만을 포함하고, 색 신호는 부정이어도 된다. 색 신호와 비교하면 싱크 신호의 정보량은 적기 때문에, 데이터 이네이블 신호 (DE) 가 로우 레벨일 때, 영상 신호 송신 장치 (10) 로부터 영상 신호 수신 장치 (20) 로 싱크 신호에 추가하여 부가 정보도 보낼 수 있다.
도 2 는, 영상 신호 송신 장치 (10) 의 구성예를 나타내는 도면이다. 도 3 은, 영상 신호 송신 장치 (10) 에 있어서의 각 신호의 타이밍 차트이다. 영상 신호 송신 장치 (10) 는, 패커 유닛 (Packer Unit) (11) 과, 인코더 유닛 (Encoder Unit) (12) 과, 시리얼라이저 (Serializer) (13) 를 구비한다. 또, 패커 유닛 (11) 은, 픽셀 패커 (Pixel Packer) (11A) 및 컬러 패커 (Color Packer) (11B) 를 포함한다. 인코더 유닛 (12) 은, 스크램블러 (Scrambler) (12A) 및 인코더 (Encoder) (12B) 를 포함한다.
픽셀 패커 (11A) 는, 패킷 클록 (Packet Clock) 에 동기하여 신호 (비디오 데이터 및 DE) 를 입력하고, 픽셀 클록 (Pixel Clock) 에 동기하여 신호 (패킷의 RGB, Sync 및 패킷의 DEint) 를 출력한다. 컬러 패커 (11B) 는, 픽셀 클록에 동기하여 픽셀 패커 (11A) 로부터의 신호를 입력하고, 블록 클록 (Block Clock) 에 동기하여 신호 (패킷의 블록들 및 제어 (D/K)) 를 출력한다. 인코더 유닛 (12) 은, 블록 클록에 동기하여 컬러 패커 (11B) 로부터의 신호를 입출력한다. 시리얼라이저 (13) 는, 블록 클록에 동기하여 인코더 유닛 (12) 으로부터의 신호 (패킷의 인코딩된 블록들) 를 입력하고, 비트 클록 (Bit Clock) 에 동기하여 신호 (패킷의 시리얼 데이터) 를 출력한다.
패킷 클록 (도 3 (d)), 픽셀 클록 (도 3 (h)), 블록 클록 (도 3 (k)) 및 비트 클록 (도 3 (n)) 은, 영상 신호의 다중화 처리의 진전에 따라 순서대로 주파수가 높아져 간다. 이하에서 설명하는 바와 같이, 픽셀수 설정값을 N 으로 하고, 블록수 설정값을 M 으로 하고, 블록 신호의 비트수를 B 로 한다. 이 때, 픽셀 클록의 주파수는, 패킷 클록의 주파수의 N 배이다. 블록 클록의 주파수는, 픽셀 클록의 주파수의 M 배이다. 비트 클록의 주파수는, 블록 클록의 주파수의 B 배이다.
패커 유닛 (11) 은, 픽셀수 N 의 영상 신호 (비디오 데이터) 를 구성하는 색 신호 (RGB1 ∼ RGBN) 및 싱크 신호 (Sync1 ∼ SyncN), 데이터 이네이블 신호 (DE), 픽셀수 설정값 N 그리고 블록수 설정값 M 을 받아들인다 (도 3 (a) ∼ (c)). 또한, 색 신호와 싱크 신호의 세트 (RGB1, Sync1), (RGB2, Sync2), …, (RGBN, SyncN) 각각이, 1 개의 픽셀에 대응하는 픽셀 신호에 포함되고, 도 2 의 예에서는, N 개의 픽셀 신호에 의해 픽셀 패커 (11A) 에 받아들여지는 영상 신호가 구성되어 있다. 픽셀수 설정값 N [픽셀/패킷] 은, 1 패킷 (픽셀 패커 (11A) 에 받아들여지는 영상 신호) 에 포함되는 픽셀의 수 (픽셀 신호의 수) 이며, 1 또는 2 이상이다. 블록수 설정값 M [블록/픽셀] 은, 1 픽셀 (각 픽셀 신호) 의 RGB 의 계조를 나타내는 데에 필요한 블록의 수이다. 예를 들어, 1 블록의 비트수는 8 이며, 각 색의 계조가 10 비트로 나타낸다고 하면, 1 픽셀의 RGB 의 계조를 나타내는 데에 30 비트가 필요하므로, 이 경우에는 블록수 설정값 M 은 4 가 된다. 1 패킷에 포함되는 블록의 수는 NM 이다.
패커 유닛 (11) 은, 영상 신호가 픽셀수 설정값 N 및 블록수 설정값 M (색 신호의 계조 비트의 수에 따른 값) 에 따른 사이즈의 패킷 구성이 되도록, 데이터 이네이블 신호에 따라 영상 신호에 대해 패킷 처리를 실시함으로써, 복수의 블록 신호 (패킷의 블록들) 를 생성한다 (도 3 (i)). 또, 패커 유닛 (11) 은, 픽셀수 설정값 N 및 블록수 설정값 M 에 따른 펄스 폭 (또는 블록수 설정값 M 에 따른 펄스 폭) 을 갖는 펄스를 포함하는 제어 신호 (제어 (D/K)) 를 생성한다 (도 3 (j)).
구체적으로, 픽셀 패커 (11A) 는, 영상 신호 (도 3 (a), 도 3 (b)) 가 픽셀수 설정값 N 에 따른 사이즈의 패킷 구성이 되도록, 데이터 이네이블 신호 (도 3 (c)) 에 따라 영상 신호에 대해 패킷 처리를 실시한다 (도 3 (e), 도 3 (f)). 또한, 컬러 패커 (11B) 는, 데이터 (패킷의 RGB, Sync, 도 3 (e)) 가 블록수 설정값 M 에 따른 사이즈의 패킷 구성이 되도록, 데이터 이네이블 신호 (패킷의 DEint, 도 3 (g)) 에 따라 데이터 (도 3 (e)) 에 대한 패킷 처리를 실시한다.
인코더 유닛 (12) 은, 패커 유닛 (11) 에 의해 생성된 복수의 블록 신호 (패킷의 블록들) 에 대해 인코드 처리를 실시함으로써, 복수의 인코드 블록 신호 (패킷의 인코딩된 블록들) 를 생성한다 (도 3 (m)). 인코더 유닛 (12) 은, 펄스가 존재하는 제어 신호 (제어 (D/K)) 의 제 1 기간 (도 3 (j) 에서의 K 기간) 과 펄스가 존재하지 않는 제어 신호의 제 2 기간 (도 3 (j) 에서의 D 기간) 에서 서로 상이한 인코드 처리를 실시한다.
구체적으로, 스크램블러 (12A) 는, 패커 유닛 (11) 에 의해 생성된 블록 신호 (패킷의 블록들) 에 대해, 제 1 기간 (K 기간) 에서는 스크램블 처리를 실시하지 않는 한편, 제 2 기간 (D 기간) 에서는 스크램블 처리를 실시함으로써, 스크램블 블록 신호 (패킷의 스크램블링된 블록들) 를 출력한다 (도 3 (l)). 스크램블러 (12A) 는, 난수 발생기를 가지고 있어, 이 난수 발생기에서 발생시킨 난수를 사용하여 스크램블 처리를 실시한다.
인코더 (12B) 는, 영상 신호의 정보량에 관한 데이터 (디스플레이 (30) 의 종횡비 또는 픽셀 (화소) 수 설정값) 를 입력하고, 스크램블러 (12A) 로부터 출력된 스크램블 블록 신호 (패킷의 스크램블링된 블록들) 에 대해, 제 1 기간 (K 기간) 과 제 2 기간 (D 기간) 에서 인코드 효율이 서로 상이한 인코드 처리를 실시함으로써, 복수의 인코드 블록 신호 (패킷의 인코딩된 블록들) 를 생성한다 (도 3 (m)). 예를 들어, 인코더 (12B) 는, 8B10B 의 인코드 처리를 하는 경우에, 제 1 기간 (K 기간) 에서는 K 기간용의 맵핑에 따라 인코드 처리를 실시하고, 제 2 기간 (D 기간) 에서는 D 기간용의 맵핑에 따라 인코드 처리를 실시한다.
시리얼라이저 (13) 는, 입력되는 전송 거리 설정값에 기초하여 파형 등화 기능을 제한하거나 출력 신호 진폭을 조정하거나 한다. 또, 시리얼라이저 (13) 는, 전송 거리 설정값에 기초하여, 인코더 유닛 (12) 에 의해 생성된 복수의 인코드 블록 신호 (패킷의 인코딩된 블록들) 에 대해 패럴렐-시리얼 변환을 실시함으로써, 시리얼 신호 (패킷의 시리얼 데이터) 를 생성한다 (도 3 (o))).
도 4 는, 영상 신호 수신 장치 (20) 의 구성예를 나타내는 도면이다. 도 5 는, 영상 신호 수신 장치 (20) 에 있어서의 각 신호의 타이밍 차트이다. 영상 신호 수신 장치 (20) 는, 언패커 유닛 (Unpacker Unit) (21) 과, 디코더 유닛 (Decoder Unit) (22) 과, 디시리얼라이저 (De-Serializer) (23) 를 구비한다. 또, 언패커 유닛 (21) 은, 픽셀 언패커 (Pixel Unpacker) (21A) 및 컬러 언패커 (Color Unpacker) (21B) 를 포함한다. 디코더 유닛 (22) 은, 디스크램블러 (De-Scrambler) (22A) 및 디코더 (Decoder) (22B) 를 포함한다.
디시리얼라이저 (23) 는, 비트 클록 (Bit Clock) 에 동기하여 신호 (패킷의 시리얼 데이터) 를 입력하고, 블록 클록 (Block Clock) 에 동기하여 신호 (패킷의 인코딩된 블록들) 를 출력한다. 디코더 유닛 (22) 은, 블록 클록에 동기하여 신호를 입출력한다. 컬러 언패커 (21B) 는, 블록 클록에 동기하여 디코더 유닛 (22) 으로부터의 신호 (패킷의 블록들 및 제어 (D/K)) 를 입력하고, 픽셀 클록 (Pixel Clock) 에 동기하여 신호 (패킷의 RGB, Sync 및 패킷의 DEint) 를 출력한다. 픽셀 언패커 (21A) 는, 픽셀 클록에 동기하여 컬러 언패커 (21B) 로부터의 신호를 입력하고, 패킷 클록 (Packet Clock) 에 동기하여 신호 (비디오 데이터 및 DE) 를 출력한다.
비트 클록 (도 5 (b)), 블록 클록 (도 5 (e)), 픽셀 클록 (도 5 (h)) 및 패킷 클록 (도 5 (l)) 각각의 주파수는, 전술한 바와 같다.
디시리얼라이저 (23) 는, 입력되는 전송 거리 설정값에 기초하여 파형 등화 기능을 제한하거나 출력 신호 진폭을 조정하거나 한다. 또, 디시리얼라이저 (23) 는, 영상 신호 송신 장치 (10) 로부터 출력된 시리얼 신호 (시리얼 데이터) 를 받아, 이 시리얼 신호에 대해 시리얼-패럴렐 변환을 실시함으로써, 복수의 인코드 블록 신호 (패킷의 인코딩된 블록들) 를 재생한다 (도 5 (a), (c)). 디시리얼라이저 (23) 는, 예를 들어, CDR (Clock Data Recovery) 기능을 가지고 있어, 시리얼 신호에 기초하여 비트 클록 (Bit Clock) 및 시리얼 데이터를 복원하는 것이 바람직하다.
디코더 유닛 (22) 은, 디시리얼라이저 (23) 에 의해 재생된 복수의 인코드 블록 신호 (패킷의 인코딩된 블록들) 에 대해 디코드 처리를 실시함으로써, 복수의 블록 신호 (패킷의 블록들) 를 재생한다 (도 5 (f)). 디코더 유닛 (22) 은, 인코드 블록 신호로부터, 인코드 효율이 서로 상이한 인코드 처리가 실시된 제 1 기간의 인코드 블록 신호와 제 2 기간의 인코드 블록 신호를 식별한다. 또한, 디코더 유닛 (22) 은, 제 1 기간에 따른 펄스 폭을 갖는 펄스를 포함하는 제어 신호 (제어 (D/K)) 를 재생한다 (도 5 (g)). 디코더 유닛 (22) 은, 제 1 기간 (K 기간) 과 제 2 기간 (D 기간) 에서 디코드 효율이 서로 상이한 디코드 처리를 실시한다.
구체적으로, 디코더 (22B) 는, 영상 신호의 정보량에 관한 데이터 (디스플레이 (30) 의 종횡비 또는 픽셀 (화소) 수 설정값) 을 입력하고, 디시리얼라이저 (23) 에 의해 재생된 인코드 블록 신호 (패킷의 인코딩된 블록들) 에 대해, 제 1 기간 (K 기간) 과 제 2 기간 (D 기간) 에서 디코드 효율이 서로 상이한 디코드 처리를 실시함으로써, 복수의 스크램블 블록 신호 (패킷의 스크램블링된 블록들) 를 출력한다 (도 5 (d)). 예를 들어, 디코더 (22B) 는, 8B10B 의 디코드 처리를 하는 경우에, 제 1 기간 (K 기간) 에서는 K 기간용의 맵핑에 따라 디코드 처리를 실시하고, 제 2 기간 (D 기간) 에서는 D 기간용의 맵핑에 따라 디코드 처리를 실시한다.
디스크램블러 (22A) 는, 디코더 (22B) 로부터 출력된 스크램블 블록 신호 (패킷의 스크램블링된 블록들) 에 대해, 제 1 기간 (K 기간) 에서는 디스크램블 처리를 실시하지 않는 한편, 제 2 기간 (D 기간) 에서는 디스크램블 처리를 실시함으로써, 블록 신호 (패킷의 블록들) 를 재생한다 (도 5 (f)). 디스크램블러 (22A) 는, 스크램블러 (12A) 가 갖는 난수 발생기와 동일한 난수 발생기를 가지고 있어, 이 난수 발생기에서 발생시킨 난수를 사용하여 디스크램블 처리를 실시한다.
언패커 유닛 (21) 은, 디코더 유닛 (22) 에 의해 재생된 복수의 블록 신호 (패킷의 블록들) 에 대해, 픽셀수 설정값 N 및 블록수 설정값 M (색 신호의 계조 비트수에 따른 값) 에 기초하여 언패킷 처리를 실시함으로써, 픽셀수 N 의 영상 신호 (비디오 데이터) 를 구성하는 색 신호 (RGB1 ∼ RGBN) 및 싱크 신호 (Sync1 ∼ SyncN) 를 재생함과 함께, 데이터 이네이블 신호 (DE) 를 재생한다 (도 5 (m) ∼ (o)).
구체적으로, 컬러 언패커 (21B) 는, 디코더 유닛 (22) 에 의해 재생된 복수의 블록 신호 (패킷의 블록들) 에 대해, 블록수 설정값 M 에 기초하여 언패킷 처리를 실시함으로써, 데이터 (패킷의 RGB, Sync) 및 데이터 이네이블 신호 (패킷의 DEint) 를 생성한다 (도 5 (i), 도 5 (j), 도 5 (k)). 또한, 픽셀 언패커 (21A) 는, 컬러 언패커 (21B) 로부터의 신호 (도 5 (i), 도 5 (j)) 에 대해, 픽셀수 설정값 N 에 기초하여 언패킷 처리를 실시함으로써, 색 신호 (도 5 (m)) 및 싱크 신호 (도 5 (n)) 로 구성되는 영상 신호 (비디오 데이터) 와, 데이터 이네이블 신호 (도 5 (o)) 를 재생한다.
인코더 유닛 (12) 은, 영상 신호의 정보량 (종횡비 또는 화소수의 설정값) 이나 물리적 제약에 따른 인코드 효율의 인코드 처리를 실시하는 것이 바람직하다. 이 인코더 유닛 (12) 에 대응하여, 디코더 유닛 (22) 은, 영상 신호의 정보량(종횡비 또는 화소수의 설정값) 이나 물리적 제약에 따른 디코드 효율의 디코드 처리를 실시하는 것이 바람직하다. 예를 들어, 인코더 유닛 (12) 은, 미리 설정된 복수의 인코드 효율 중에서 어느 것을 선택하는 것이 바람직하다. 디코더 유닛 (22) 은, 미리 설정된 복수의 디코드 효율 중에서 어느 것을 선택하는 것이 바람직하다.
물리적 제약이란, 예를 들어, 각 클록을 생성하는 PLL (Phase Lock Loop) 의 최대 주파수, 발진 주파수 범위, 전송로의 케이블 품질, 전송로의 문제 등이다. 여기서, 픽셀 클록 100 ㎒ 로 24 bit/pixel 의 영상 신호를 전송하는 경우를 생각한다. 또, 인코드 방식으로서 8B10B 및 24B26B 의 2 종류가 준비되어 있는 것으로 한다. 8B10B 인코드 방식에서는, 인코드 후의 비트 레이트가 3 Gbps 가 되고, 이 3 Gbps 를 제어하는 클록 생성을 PLL 로 실현하는 것이 필요하다 (극단적인 예에서는 100 ㎒ 의 클록 내지 1.5 ㎓ 의 클록을 생성하는 PLL 이 필요해진다). 24B26B 인코드 방식에서는, 인코드 후의 비트 레이트가 2.6 Gbps 가 되고, 이 2.6 Gbps 를 제어하는 클록 생성을 PLL 로 실현하는 것이 필요하다 (극단적인 예에서는 100 ㎒ 의 클록 내지 1.3 ㎓ 의 클록을 생성하는 PLL 이 필요해진다).
PLL 의 주된 구성 요소인 전압 제어 발진기, 위상 비교기 및 저역 필터는, 일반적으로 동작 주파수가 낮을수록, 동작 안정성을 확보하는 것이 용이해진다. 또, 이들 부품은, 소비 전력 및 불요 복사를 저감시킬 수 있다. 8B10B 인코드 방식에서는 PLL 의 최대 주파수로서 1.5 ㎓ 를 달성하는 것이 곤란한 경우에도, 24B26B 인코드 방식에서는 1.3 ㎓ 로 전송이 가능해진다. PLL 의 발진 주파수 범위에 대해서는, 하한 주파수로서 600 ㎒ 가 필요하다고 가정하면, 8B10B 인코드 방식에서는 600 ㎒ ∼ 1.5 ㎓ 의 동작 범위가 요구되는 데에 반해, 24B26B 인코드 방식에서는 600 ㎒ ∼ 1.3 ㎓ 로 동작 범위가 좁아진다.
케이블 품질에 대해서는, 전송 가능한 비트 레이트와 케이블 비용은 대략 비례 관계에 있으므로, 비트 레이트에 따른 케이블 품질을 선택하여 케이블 비용을 저감시키는 것이 바람직하다. 비트 레이트를 억제하여 케이블 비용을 저감시키면, 전송로의 변형이 커지는 경향이 있다. 8B10B 인코드 방식에서는, 신호 용장도는 25 ％ 있지만, 런랭스가 5 이하이므로, 데이터·에러 판정을 순시에 할 수 있는 메리트가 있다. 또, 런랭스가 작기 때문에, 심볼간 간섭 지터를 저감시키는 특성을 갖는다.
시리얼라이저 (13) 는, 조정 가능한 파형 등화 기능 또는 조정 가능한 출력 신호 진폭 조정 기능을 갖는 것이 바람직하다. 또, 디시리얼라이저 (23) 는, 조정 가능한 파형 등화 기능을 갖는 것이 바람직하다. 시리얼라이저 (13) 및 디시리얼라이저 (23) 는, 전송 거리의 설정값을 받아, 이 설정값에 따라 파형 등화 기능을 제한하거나 출력 신호 진폭을 조정하거나 하는 것이 바람직하다. 전송 거리가 짧은 경우나, 전송로에 있어서의 파형 열화가 작은 경우에는, 파형 등화 기능을 제한하거나 출력 신호 진폭을 조정하거나 함으로써, 소비 전력이나 불요 복사를 저감시키는 것이 바람직하다.
영상 신호 수신 장치 (20) 의 언패커 유닛 (21) 에 픽셀수 설정값 N 및 블록수 설정값 M 을 부여하는 양태로는, 이하와 같은 양태가 있다.
(1) 제 1 양태에서는, 픽셀수 설정값 N 및 블록수 설정값 M 이, 외부로부터 언패커 유닛 (21) 에 부여된다.
(2) 제 2 양태에서는, 디코더 유닛 (22) 에 의해 재생된 제어 신호 (제어 (D/K)) 의 펄스 폭 (K 기간의 시간 폭) 에 기초하여 구해진 픽셀수 설정값 N 및 블록수 설정값 M 이, 언패커 유닛 (21) 에 부여된다.
(3) 제 3 양태에서는, 디코더 유닛 (22) 에 의해 재생된 제어 신호 (제어 (D/K)) 의 펄스 폭 (K 기간의 시간 폭) 에 기초하여 구해지는 블록수 설정값 M, 및 제어 신호의 제 1 기간 (K 기간) 의 블록 신호에 기초하여 구해지는 픽셀수 설정값 N 이, 언패커 유닛 (21) 에 부여된다.
도 6 은, 제 2 양태의 경우의 픽셀수 설정값 N 및 블록수 설정값 M 과 제어 신호의 펄스 폭의 관계를 정리한 표이다. 픽셀수 설정값 N [픽셀/패킷] 은 영상 신호 (패킷 신호) 당의 픽셀수의 설정값이고, 블록수 설정값 M [블록/픽셀] 은 픽셀 신호 내의 색 신호의 계조 비트수의 설정값이다. 제 2 양태에서는, 제어 신호의 펄스 폭은, 픽셀수 설정값 N 과 블록수 설정값 M 의 곱에 따른 블록수분이 된다. 따라서, 제어 신호의 펄스 폭으로부터 픽셀수 설정값 N 및 블록수 설정값 M 을 구하기 위해서는, 예를 들어, 블록수 설정값 M 이 최대로 5 라고 하면, 픽셀수 설정값 N 은 2 의 지수 (1, 2, 4, 8, …) 로 한다.
도 7 은, 제 3 양태의 경우의 픽셀수 설정값 N 및 블록수 설정값 M 과 제어 신호의 펄스 폭의 관계를 정리한 표이다. 제 3 양태에서는, 픽셀수 설정값 N 및 블록수 설정값 M 은 서로 독립적으로 구할 수 있으므로, 제 2 양태의 경우와 같은 제한은 없다.
도 8 은, 영상 신호 수신 장치 (20) 의 다른 구성예를 나타내는 도면이다. 이 도 8 에 나타낸 영상 신호 수신 장치 (20) 는, 도 4 에 나타낸 구성에 더하여, 품질 검출부 (Quality Detector) (24), 인코드 검출부 (Encode Detector) (25) 및 사이즈 검출부 (Packet/Pixel Size Detector) (26) 를 추가로 구비한다. 도 8 에 나타낸 영상 신호 수신 장치 (20) 는, 수신한 시리얼 신호의 품질을 품질 검출부 (24) 에 의해 검출하고, 영상 신호의 정보량 (디스플레이 (30) 의 종횡비 또는 픽셀 (화소) 수 설정값) 을 인코드 검출부 (25) 에 의해 검출하고, 또, 전술한 제 2 양태 또는 제 3 양태에 대응하여 픽셀수 설정값 N 및 블록수 설정값 M 을 사이즈 검출부 (26) 에 의해 검출한다.
품질 검출부 (24) 는, 수신한 시리얼 신호의 품질을 판정하고, 그 품질 판정 결과에 더하여 픽셀수 설정값 N 및 블록수 설정값 M 에 기초하여 전송로의 품질을 검출하고, 그 검출 결과 (전송 거리 설정값) 를 디시리얼라이저 (23) 에 부여한다. 디시리얼라이저 (23) 는, 품질 검출부 (24) 에 의한 검출 결과를 받아, 파형 등화 기능을 제한하거나 출력 신호 진폭을 조정하거나 한다.
도 9 는, 품질 검출부 (24) 의 구성예를 나타내는 도면이다. 이 도면에는 디시리얼라이저 (23) 도 나타나 있다. 품질 검출부 (24) 는, 모니터부 (Monitor) (241), 비교부 (Compare) (242) 및 품질 판정부 (Quality Judge) (243) 를 포함한다. 모니터부 (241) 는, 디시리얼라이저 (23) 와 동일한 구성을 가지고 있어, 디시리얼라이저 (23) 에 부여되는 클록을 위상 시프트한 클록 (시프트 클록) 을 입력하여, 시리얼 신호 (패킷의 시리얼 데이터) 를 샘플링하는 클록의 위상을 변화시키면서 데이터를 취득한다. 비교부 (242) 는, 디시리얼라이저 (23) 로부터 출력되는 인코드 블록 신호 (패킷의 인코딩된 블록들) 와, 모니터부 (241) 의 출력 신호를 비교한다.
품질 판정부 (243) 는, 비교부 (242) 에 의한 비교의 결과에 기초하여, 양 신호의 값이 동일한 구간이 크면 전송 품질이 좋다고 판단하고, 그 구간이 작으면 전송 품질이 나쁘다고 판단할 수 있다. 픽셀수 설정값 N 및 블록수 설정값 M 이 큰 것은, 단위 시간당의 전송 데이터량이 많은 것을 나타낸다. 단위 시간당의 전송 데이터량이 많은 경우에는, 전송 품질의 요구 레벨이 올라간다. 따라서, 품질 판정부 (243) 는, 상대적으로 단위 시간당의 전송 데이터량이 적으면 전송 품질이 좋다고 판단하고, 상대적으로 단위 시간당의 전송 데이터량이 많으면 전송 품질이 나쁘다고 판단할 수 있다.
인코드 검출부 (25) 는, 디시리얼라이저 (23) 로부터 출력되는 인코드 블록 신호 (패킷의 인코딩된 블록들) 에 기초하여 영상 신호의 정보량 (종횡비 또는 화소수 설정값) 을 검출하고, 그 검출 결과를 디코더 유닛 (22) 에 부여한다.
도 10 은, 인코드 검출부 (25) 의 구성예를 나타내는 도면이다. 이 도면에는 디코더 유닛 (22) 도 나타나 있다. 인코드 검출부 (25) 는, Enc1 디텍터 (Enc1 detector) (251), Enc2 디텍터 (Enc2 detector) (252) 및 인코더 판정부 (Encoder Judge) (253) 를 포함한다. Enc1 디텍터 (251) 및 Enc2 디텍터 (252) 는, 인코드 블록 신호에 있어서의 인코드 처리의 종별을 검출한다. 인코더 판정부 (253) 는, Enc1 디텍터 (251) 및 Enc2 디텍터 (252) 에 의한 검출 결과 (제어 1 (D/K), 제어 2 (D/K)) 에 기초하여, 서로 상이한 인코드 처리가 실시된 제 1 기간과 제 2 기간을 구별하여, 영상 신호의 정보량 (종횡비 또는 화소수의 설정값) 을 판독할 수 있다.
사이즈 검출부 (26) 는, 디코더 유닛 (22) 에 의해 재생된 제어 신호 (제어 (D/K)) 를 입력하고, 전술한 제 2 양태의 방법으로, 이 제어 신호의 펄스 폭 (K 기간의 시간폭) 에 기초하여 픽셀수 설정값 N 및 블록수 설정값 M 을 검출한다. 또는, 사이즈 검출부 (26) 는, 디코더 유닛 (22) 에 의해 재생된 블록 신호 (패킷의 블록들) 및 제어 신호 (제어 (D/K)) 를 입력하고, 상기 서술한 제 3 양태에 관련된 방법으로, 제어 신호의 펄스 폭 (K 기간의 시간폭) 에 기초하여 블록수 설정값 M 을 검출하고, 또, 제어 신호의 제 1 기간 (K 기간) 의 블록 신호에 기초하여 픽셀수 설정값 N 을 검출한다. 그리고, 사이즈 검출부 (26) 는, 이들 검출한 픽셀수 설정값 N 및 블록수 설정값 M 을 언패커 유닛 (21) 및 품질 검출부 (24) 에 부여한다.
다음으로, 도 11 ∼ 도 13 을 사용하여, 상기 서술한 제 2 양태에 관련된 방법으로 픽셀수 설정값 N 및 블록수 설정값 M 을 영상 신호 송신 장치 (10) 로부터 영상 신호 수신 장치 (20) 에 전송하기 위한 구성의 적합예에 대하여 설명한다.
도 11 은, 영상 신호 송신 장치 (10) 에 있어서의 패커 유닛 (11) 의 구성예를 나타내는 도면이다. 도 12 는, 영상 신호 송신 장치 (10) 의 패커 유닛 (11) 에 있어서의 각 신호의 타이밍 차트이다. 패커 유닛 (11) 은, MUX (111) (MUX1), 인코더 (112 ∼ 115) (ENC0, ENC1 (BS), ENC2 (BP), ENC3 (BE)), 패턴 선택부 (Pattern Selector) (116), 선택부 (117), 선택부 (118) 및 MUX (119) (MUX2) 를 포함한다. 이들 중, MUX (111) 는 픽셀 패커 (11A) 를 구성하고 있다. 인코더 (112 ∼ 115), 패턴 선택부 (116), 선택부 (117), 선택부 (118) 및 MUX (119) 는, 컬러 패커 (11B) 를 구성하고 있다.
MUX (111) 는, 픽셀수 N 의 영상 신호를 구성하는 색 신호 (RGB1 ∼ RGBN) 및 싱크 신호 (Sync1 ∼ SyncN), 데이터 이네이블 신호 (DE) 그리고 픽셀수 설정값 N 을 입력한다. 그리고, MUX (111) 는, 픽셀수 N 의 색 신호 (RGB1 ∼ RGBN) 를 다중화 (N 중화) 하여, 그 다중화 후의 색 신호 (패킷의 RGB) 를 인코더 (112) 로 출력한다. MUX (111) 는, 픽셀수 N 의 싱크 신호 (Sync1 ∼ SyncN) 를 다중화 (N 중화) 하여, 그 다중화 후의 싱크 신호 (패킷의 Sync) 를 인코더 (113 ∼ 115) 로 출력한다. 또, MUX (111) 는, 데이터 이네이블 신호 (패킷의 DEint) 를 패턴 선택부 (116) 로 출력한다 (도 12 (a)).
인코더 (112) 는, MUX (111) 로부터 출력된 다중화 후의 색 신호 (패킷의 RGB) 를 인코드 처리하고, 그 처리 후의 신호를 선택부 (117) 로 출력한다. 인코더 (113 ∼ 115) 는, MUX (111) 로부터 출력된 다중화 후의 싱크 신호 (패킷의 Sync) 에 대해 인코드 처리를 실시하고, 그 처리 후의 신호를 선택부 (117) 로 출력한다.
패턴 선택부 (116) 는, MUX (111) 로부터 출력된 데이터 이네이블 신호 (패킷의 DEint) 를 입력함과 함께, 픽셀수 설정값 N 을 입력한다. 그리고, 패턴 선택부 (116) 는, 데이터 이네이블 신호의 상승 천이의 타이밍 및 하강 천이의 타이밍 각각을 검출하여, 패턴 선택 신호 (패턴 선택) 를 생성한다 (도 12 (c)). 패턴 선택부 (116) 는, 이 패턴 선택 신호를 선택부 (117) 및 선택부 (118) 에 부여한다.
패턴 선택 신호는, 데이터 이네이블 신호가 하이 레벨인 기간에서는 액티브 (Active) 를 나타낸다. 패턴 선택 신호는, 데이터 이네이블 신호의 하강 천이 타이밍 후의 블록수 설정값 M 에 따른 기간에서는 블랭크 스타트 (BS) 를 나타낸다. 패턴 선택 신호는, 데이터 이네이블 신호의 상승 천이 타이밍 전의 블록수 설정값 M 에 따른 기간에서는 블랭크 엔드 (BE) 를 나타낸다. 또, 패턴 선택 신호는, 블랭크 스타트 (BS) 후부터 블랭크 엔드 (BE) 전까지의 기간에서는 블랭크 (BP) 를 나타낸다.
선택부 (117) 는, 인코더 (112 ∼ 115) 각각으로부터 출력된 신호를 입력함과 함께, 패턴 선택부 (116) 로부터 출력된 패턴 신호를 입력한다. 그리고, 패턴 신호가 액티브 (Active) 를 나타내고 있을 때에는, 선택부 (117) 는, 인코더 (112) 로부터 출력된 신호를 선택하여 MUX (119) 로 출력한다. 패턴 신호가 블랭크 스타트 (BS) 를 나타내고 있을 때에는, 선택부 (117) 는, 인코더 (113) 로부터 출력된 신호를 선택하여 MUX (119) 로 출력한다. 패턴 신호가 블랭크 (BP) 를 나타내고 있을 때에는, 선택부 (117) 는, 인코더 (114) 로부터 출력된 신호를 선택하여 MUX (119) 로 출력한다. 또, 패턴 신호가 블랭크 엔드 (BE) 를 나타내고 있을 때에는, 선택부 (117) 는, 인코더 (115) 로부터 출력된 신호를 선택하여 MUX (119) 로 출력한다.
선택부 (118) 는, 2 개의 D 신호 (예를 들어 로우 레벨의 신호) 및 2 개의 K 신호 (예를 들어 하이 레벨의 신호) 를 입력함과 함께, 패턴 선택부 (116) 로부터 출력된 패턴 신호를 입력한다. 그리고, 패턴 신호가 액티브 (Active) 를 나타내고 있을 때에는, 선택부 (118) 는, 로우 레벨의 D 신호를 선택하여 MUX (119) 로 출력한다. 패턴 신호가 블랭크 스타트 (BS) 를 나타내고 있을 때에는, 선택부 (118) 는, 하이 레벨의 K 신호를 선택하여 MUX (119) 로 출력한다. 패턴 신호가 블랭크 (BP) 를 나타내고 있을 때에는, 선택부 (118) 는, 로우 레벨의 D 신호를 선택하여 MUX (119) 로 출력한다. 또, 패턴 신호가 블랭크 엔드 (BE) 를 나타내고 있을 때에는, 선택부 (118) 는, 하이 레벨의 K 신호를 선택하여 MUX (119) 로 출력한다. 선택부 (118) 로부터 출력되는 신호는 제어 신호 (제어 (D/K)) 이다 (도 12 (e)).
MUX (119) 는, 픽셀 클록 (Pixel Clock, 도 12 (b)) 에 동기하여, 선택부 (117) 로부터 출력된 신호를 입력함과 함께, 블록수 설정값 M 을 입력한다. 그리고, MUX (119) 는, 선택부 (117) 로부터 출력된 신호를 다중화 (M 중화) 하여, 그 다중화 후의 신호를 블록 신호 (패킷의 블록들) 로서 출력한다 (도 12 (d)). 또, MUX (119) 는, 제어 신호 (제어 (D/K)) 도 출력한다 (도 12 (e)).
MUX (119) 로부터 출력되는 제어 신호는, 픽셀수 설정값 N 과 블록수 설정값 M 의 곱에 따른 펄스 폭의 펄스를 포함하는 신호이다.
도 13 은, 영상 신호 수신 장치 (20) 에 있어서의 언패커 유닛 (21) 의 구성예를 나타내는 도면이다. 이 도면에는 사이즈 검출부 (26) 도 나타나 있다. 언패커 유닛 (21) 은, DEMUX (211) (DEMUX2), 패턴 디코더 (Pattern Decoder) (212), 픽셀 디코더 (Pixel Decoder) (213), 싱크 디코더 (Sync Decoder) (214), DE 디코더 (DE Decoder) (215) 및 DEMUX (216) (DEMUX1) 를 포함한다. 이들 중, DEMUX (216) 는 픽셀 언패커 (21A) 를 구성하고 있다. DEMUX (211), 패턴 디코더 (212), 픽셀 디코더 (213) 및 싱크 디코더 (214) 는, 컬러 언패커 (21B) 를 구성하고 있다.
사이즈 검출부 (26) 는, 디코더 유닛 (22) 에 의해 재생된 제어 신호 (제어 (D/K)) 를 입력하고, 전술한 제 2 양태의 방법으로, 이 제어 신호의 펄스 폭 (K 기간의 시간 폭) 에 기초하여 픽셀수 설정값 N 및 블록수 설정값 M 을 검출한다. 그리고, 사이즈 검출부 (26) 는, 이들 검출된 픽셀수 설정값 N 및 블록수 설정값 M 을 언패커 유닛 (21) 및 품질 검출부 (24) 에 부여한다.
DEMUX (211) 는, 디코더 유닛 (22) 에 의해 재생된 블록 신호 (패킷의 블록들) 및 제어 신호 (제어 (D/K)) 를 입력함과 함께, 블록수 설정값 M 을 입력한다. 그리고, DEMUX (211) 는, 블록 신호를 M 분할하여, 패턴 디코더 (212), 픽셀 디코더 (213) 및 싱크 디코더 (214) 로 출력한다. 또, DEMUX (211) 는, 제어 신호를 패턴 디코더 (212) 로 출력한다.
패턴 디코더 (212) 는, DEMUX (211) 로부터 출력된 M 분할 블록 신호 및 제어 신호 (제어 (D/K)) 를 입력함과 함께, 블록수 설정값 M 을 입력한다. 그리고, 패턴 디코더 (212) 는, 이들 입력 신호에 기초하여 패턴 검출 신호 (패턴 검출) 를 출력한다. 패턴 검출 신호는, 패턴 선택 신호와 마찬가지로, 액티브 (Active), 블랭크 스타트 (BS), 블랭크 (BP) 및 블랭크 엔드 (BE) 중 어느 것을 나타낸다. 패턴 디코더 (212) 는, 이 패턴 검출 신호를 픽셀 디코더 (213), 싱크 디코더 (214) 및 DE 디코더 (215) 로 출력한다.
픽셀 디코더 (213) 는, DEMUX (211) 로부터 출력된 M 분할 블록 신호를 입력함과 함께, 패턴 디코더 (212) 로부터 출력된 패턴 검출 신호를 입력한다. 그리고, 패턴 검출 신호가 액티브 (Active) 를 나타내고 있을 때, 픽셀 디코더 (213) 는, M 분할 블록 신호를 디코드하여, 패킷화된 색 신호 (패킷의 RGB) 를 재생한다.
싱크 디코더 (214) 는, DEMUX (211) 로부터 출력된 M 분할 블록 신호를 입력함과 함께, 패턴 디코더 (212) 로부터 출력된 패턴 검출 신호를 입력한다. 그리고, 패턴 검출 신호가 블랭크 스타트 (BS), 블랭크 (BP) 및 블랭크 엔드 (BE) 중 어느 것을 나타내고 있을 때, 픽셀 디코더 (213) 는, M 분할 블록 신호를 디코드하여, 패킷화된 싱크 신호 (패킷의 Sync) 를 재생한다.
DE 디코더 (215) 는, 패턴 디코더 (212) 로부터 출력된 패턴 검출 신호를 입력한다. 그리고, DE 디코더 (215) 는, 패턴 검출 신호에 기초하여, 데이터 이네이블 신호 (패킷의 DEint) 를 재생한다.
DEMUX (216) 는, 픽셀 디코더 (213) 에 의해 재생된 패킷화된 색 신호 (패킷의 RGB), 싱크 디코더 (214) 에 의해 재생된 패킷화된 싱크 신호 (패킷의 Sync), 및 DE 디코더 (215) 에 의해 재생된 데이터 이네이블 신호 (패킷의 DEint) 를 입력함과 함께, 픽셀수 설정값 N 을 입력한다. 그리고, DEMUX (216) 는, 입력된 색 신호 (패킷의 RGB) 를 N 분할하여 픽셀수 N 의 색 신호 (RGB1 ∼ RGBN) 를 재생함과 함께, 싱크 신호 (패킷의 Sync) 를 N 분할하여 픽셀수 N 의 싱크 신호 (Sync1 ∼ SyncN) 를 재생한다. 또, DEMUX (216) 는, 데이터 이네이블 신호 (DE) 를 출력한다.
다음으로, 도 14 ∼ 도 16 을 사용하여, 전술한 제 3 양태의 방법으로 픽셀수 설정값 N 및 블록수 설정값 M 을 영상 신호 송신 장치 (10) 로부터 영상 신호 수신 장치 (20) 로 전송하기 위한 구성의 적합예에 대하여 설명한다.
도 14 는, 영상 신호 송신 장치 (10) 에 있어서의 패커 유닛 (11) 의 구성예를 나타내는 도면이다. 도 15 는, 영상 신호 송신 장치 (10) 의 패커 유닛 (11) 에 있어서의 각 신호의 타이밍 차트이다. 도 16 은, 영상 신호 수신 장치 (20) 에 있어서의 언패커 유닛 (21) 의 구성예를 나타내는 도면이다. 이하에서는, 제 2 양태와의 차이점에 대하여 주로 설명한다.
제 3 양태에서는, 도 14 에 나타낸 바와 같이, 패커 유닛 (11) 의 인코더 (113) 및 인코더 (115) 에도 픽셀수 설정값 N 이 부여되는 점에서, 도 11 에 나타난 제 2 양태와 상이하다. 인코더 (113, 115) 는, MUX (111) (MUX1) 로부터 출력된 다중화 후의 싱크 신호 (패킷의 Sync) 를 인코드 처리할 때, 그 처리 후의 신호에 픽셀수 설정값 N 의 정보를 포함시킨다. 이 픽셀수 설정값 N 의 정보를 포함하는 신호는, 제어 신호 (제어 (D/K)) 에 있어서 펄스가 존재하는 제 1 기간 (K 기간) 에 MUX (119) (MUX2) 로부터 블록 신호 (패킷의 블록들) 로서 출력된다.
제 3 양태에서는, 도 14 에 나타낸 바와 같이, 패커 유닛 (11) 의 패턴 선택부 (116) 로부터 출력되는 패턴 선택 신호 (패턴 선택) 는, 블랭크 스타트 (BS) 및 블랭크 엔드 (BE) 각각이 나타내는 기간 (BSN, BEN) 의 길이가 픽셀수 설정값 N 에 의하지 않는 일정값이 된다 (도 15 (c)). 이로써, MUX (119) 로부터 출력되는 제어 신호 (제어 (D/K)) 는, 블록수 설정값 M 에 따른 펄스 폭의 펄스를 포함하는 신호가 된다 (도 15 (e)). 또한, 도 15 (a), 도 15 (b) 및 도 15 (d) 에 나타낸 신호의 타임 차트는, 도 12 (a), 도 12 (b) 및 도 12 (d) 에 나타낸 신호의 타임 차트와 각각 일치하고 있다.
또, 제 3 양태는, 도 16 에 나타낸 바와 같이, 사이즈 검출부 (26) 가, 디코더 유닛 (22) 에 의해 재생된 블록 신호 (패킷의 블록들) 및 제어 신호 (제어 (D/K)) 를 입력하는 점에서, 도 13 에 나타낸 제 2 양태와 상이하다. 또, 상기 서술한 제 3 양태의 방법으로, 제어 신호의 펄스 폭 (K 기간의 시간폭) 에 기초하여 블록수 설정값 M 을 검출하고, 또, 제어 신호의 제 1 기간 (K 기간) 의 블록 신호에 기초하여 픽셀수 설정값 N 을 검출한다. 그리고, 사이즈 검출부 (26) 는, 이들 검출된 픽셀수 설정값 N 및 블록수 설정값 M 을 언패커 유닛 (21) 및 품질 검출부 (24) 에 부여한다.
이상에서 설명한 실시형태에서는, 화소수 또는 계조수가 많은 경우라도, 픽셀수 설정값 N 및 블록수 설정값 M 에 따른 사이즈를 갖는 패킷 구성으로 영상 신호를 패킷 처리하여, 그 패킷화된 신호를 영상 신호 송신 장치 (10) 로부터 영상 신호 수신 장치 (20) 로 전송하므로, 영상 신호 송신 장치 (10) 와 영상 신호 수신 장치 (20) 사이의 배선의 수의 증가를 억제할 수 있다.
또, 종횡비 또는 화소수에 따라 인코드 효율 및 디코드 효율을 선택함으로써, 영상 신호 송신 장치 (10) 와 영상 신호 수신 장치 (20) 사이의 배선의 수의 증가를 억제할 수 있고, 또, 데이터 전송 레이트의 최적화를 도모할 수 있다. 또, 전송 거리나 전송로 품질에 따라, 파형 등화 기능 또는 출력 신호 진폭 조정 기능을 제한 또는 조정함으로써, 소비 전력이나 불요 복사를 저감시킬 수 있다.
본 실시형태에서는, 다양한 요구 사양에 대한 대응이 가능하고, 다양한 요구 사양에 대해서도 공통의 기판 등을 사용하는 것이 용이해져, 영상 신호 전송 시스템 (1) 을 저렴하게 구성할 수 있다.
1 : 영상 신호 전송 시스템
10 : 영상 신호 송신 장치
11 : 패커 유닛
11A : 픽셀 패커
11B : 컬러 패커
12 : 인코더 유닛
12A : 스크램블러
12B : 인코더
13 : 시리얼라이저
20 : 영상 신호 수신 장치
21 : 언패커 유닛
21A : 픽셀 언패커
21B : 컬러 언패커
22 : 디코더 유닛
22A : 디스크램블러
22B : 디코더
23 : 디시리얼라이저
24 : 품질 검출부
25 : 인코드 검출부
26 : 사이즈 검출부
111 : MUX
112 ∼ 115 : 인코더
116 : 패턴 선택부
117 : 선택부
118 : 선택부
119 : MUX
211 : DEMUX
212 : 패턴 디코더
213 : 픽셀 디코더
214 : 싱크 디코더
215 : DE 디코더
216 : DEMUX
241 : 모니터부
242 : 비교부
243 : 품질 판정부
251 : Enc1 디텍터
252 : Enc2 디텍터
253 : 인코더 판정부

Claims (13)

  1. 각각이 1 개의 픽셀에 대응함과 함께 색 신호 및 싱크 신호를 포함하는 1 또는 그 이상의 픽셀 신호로 구성되는 영상 신호와, 데이터 이네이블 신호를 받아들이고, 상기 영상 신호가 상기 영상 신호당의 픽셀의 수 및 상기 색 신호의 계조 비트의 수에 따른 사이즈의 패킷 구성이 되도록, 상기 데이터 이네이블 신호에 따라 상기 영상 신호에 대해 패킷 처리를 실시함으로써, 복수의 블록 신호를 생성하는 패커 유닛과,
    상기 복수의 블록 신호에 대해 인코드 처리를 실시함으로써, 복수의 인코드 블록 신호를 생성하는 인코더 유닛과,
    상기 복수의 인코드 블록 신호에 대해 패럴렐-시리얼 변환을 실시함으로써, 시리얼 신호를 생성하는 시리얼라이저를 구비하고,
    상기 패커 유닛은, 상기 픽셀의 수 및 상기 색 신호의 계조 비트의 수에 따른 펄스 폭을 갖는 펄스를 포함하는 제어 신호를 생성하고,
    상기 인코더 유닛은, 상기 펄스가 존재하는 상기 제어 신호의 제 1 기간과, 상기 펄스의 유무로 상기 제 1 기간과 구별되는 상기 제어 신호의 제 2 기간에서, 인코드 효율이 서로 상이한 인코드 처리를 실시하는, 영상 신호 송신 장치.
  2. 각각이 1 개의 픽셀에 대응함과 함께 색 신호 및 싱크 신호를 포함하는 1 또는 그 이상의 픽셀 신호로 구성되는 영상 신호와, 데이터 이네이블 신호를 받아들이고, 상기 영상 신호가 상기 영상 신호당의 픽셀의 수 및 상기 색 신호의 계조 비트의 수에 따른 사이즈의 패킷 구성이 되도록, 상기 데이터 이네이블 신호에 따라 상기 영상 신호에 대해 패킷 처리를 실시함으로써, 복수의 블록 신호를 생성하는 패커 유닛과,
    상기 복수의 블록 신호에 대해 인코드 처리를 실시함으로써, 복수의 인코드 블록 신호를 생성하는 인코더 유닛과,
    상기 복수의 인코드 블록 신호에 대해 패럴렐-시리얼 변환을 실시함으로써, 시리얼 신호를 생성하는 시리얼라이저를 구비하고,
    상기 패커 유닛은, 상기 색 신호의 계조 비트의 수에 따른 펄스 폭을 갖는 펄스를 포함하는 제어 신호를 생성함과 함께, 상기 복수의 블록 신호 중, 상기 펄스가 존재하는 상기 제어 신호의 제 1 기간에 생성되는 블록 신호 각각은, 상기 픽셀의 수에 관한 정보를 포함하고,
    상기 인코더 유닛은, 상기 제어 신호의 상기 제 1 기간과, 상기 펄스의 유무에 따라 상기 제 1 기간과 구별되는 상기 제어 신호의 제 2 기간에서, 인코드 효율이 서로 상이한 인코드 처리를 실시하는, 영상 신호 송신 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 인코더 유닛은,
    상기 복수의 블록 신호에 대해, 상기 제 2 기간에서만 스크램블 처리를 실시하는 스크램블러와,
    상기 스크램블 처리 후의 상기 복수의 블록 신호에 대해, 상기 제 1 기간과 상기 제 2 기간에서 인코드 효율이 서로 상이한 인코드 처리를 실시하는 인코더를 포함하는, 영상 신호 송신 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 인코더 유닛은, 상기 인코드 처리로서, 미리 설정된 복수의 인코드 효율 중에서 어느 것을 선택하는, 영상 신호 송신 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 시리얼라이저는, 파형 등화 기능 또는 출력 신호 진폭 조정 기능을 갖는, 영상 신호 송신 장치.
  6. 제 1 항 또는 제 2 항에 기재된 영상 신호 송신 장치로부터 출력된 시리얼 신호를 받아들이고, 상기 시리얼 신호에 대해 시리얼-패럴렐 변환을 실시함으로써, 복수의 인코드 블록 신호를 재생하는 디시리얼라이저와,
    상기 복수의 인코드 블록 신호에 대해 디코드 처리를 실시함으로써, 복수의 블록 신호를 재생하는 디코더 유닛과,
    상기 복수의 블록 신호에 대해 언패킷 처리를 실시함으로써, 각각이 1 개의 픽셀에 대응함과 함께 색 신호 및 싱크 신호를 포함하는 1 또는 그 이상의 픽셀 신호로 구성되는 영상 신호와, 데이터 이네이블 신호를 재생하는 언패커 유닛을 구비하고,
    상기 디코더 유닛은, 상기 복수의 인코드 블록 신호로부터, 인코드 효율이 서로 상이한 인코드 처리가 실시된 제 1 기간의 인코드 블록 신호와 제 2 기간의 인코드 블록 신호를 식별하고, 상기 제 1 기간에 따른 펄스 폭을 갖는 펄스를 포함하는 제어 신호를 재생함과 함께, 상기 복수의 인코드 블록 신호에 대해 상기 제 1 기간과 상기 제 2 기간에서 디코드 효율이 서로 상이한 디코드 처리를 실시하고,
    상기 언패커 유닛은, 상기 영상 신호당의 픽셀의 수 및 상기 색 신호의 계조 비트의 수 각각의 설정값을 이용하여 언패킷 처리를 실시하는, 영상 신호 수신 장치.
  7. 제 1 항에 기재된 영상 신호 송신 장치로부터 출력된 시리얼 신호를 받아들이고, 상기 시리얼 신호에 대해 시리얼-패럴렐 변환을 실시함으로써, 복수의 인코드 블록 신호를 재생하는 디시리얼라이저와,
    상기 복수의 인코드 블록 신호에 대해 디코드 처리를 실시함으로써, 복수의 블록 신호를 재생하는 디코더 유닛과,
    상기 복수의 블록 신호에 대해 언패킷 처리를 실시함으로써, 각각이 1 개의 픽셀에 대응함과 함께 색 신호 및 싱크 신호를 포함하는 1 또는 그 이상의 픽셀 신호로 구성되는 영상 신호와, 데이터 이네이블 신호를 재생하는 언패커 유닛을 구비하고,
    상기 디코더 유닛은, 상기 복수의 인코드 블록 신호로부터, 인코드 효율이 서로 상이한 인코드 처리가 실시된 제 1 기간의 인코드 블록 신호와 제 2 기간의 인코드 블록 신호를 식별하고, 상기 제 1 기간에 따른 펄스 폭을 갖는 펄스를 포함하는 제어 신호를 재생함과 함께, 상기 복수의 인코드 블록 신호에 대해 상기 제 1 기간과 상기 제 2 기간에서 디코드 효율이 서로 상이한 디코드 처리를 실시하고,
    상기 언패커 유닛은, 상기 제어 신호에 있어서의 상기 펄스의 펄스 폭으로부터 구해진 상기 영상 신호당의 픽셀의 수 및 상기 색 신호의 계조 비트의 수를 이용하여 언패킷 처리를 실시하는, 영상 신호 수신 장치.
  8. 제 2 항에 기재된 영상 신호 송신 장치로부터 출력된 시리얼 신호를 받아들이고, 상기 시리얼 신호에 대해 시리얼-패럴렐 변환을 실시함으로써, 복수의 인코드 블록 신호를 재생하는 디시리얼라이저와,
    상기 복수의 인코드 블록 신호에 대해 디코드 처리를 실시함으로써, 복수의 블록 신호를 재생하는 디코더 유닛과,
    상기 복수의 블록 신호에 대해 언패킷 처리를 실시함으로써, 각각이 1 개의 픽셀에 대응함과 함께 색 신호 및 싱크 신호를 포함하는 1 또는 그 이상의 픽셀 신호로 구성되는 영상 신호와, 데이터 이네이블 신호를 재생하는 언패커 유닛을 구비하고,
    상기 디코더 유닛은, 상기 복수의 인코드 블록 신호로부터, 인코드 효율이 서로 상이한 인코드 처리가 실시된 제 1 기간의 인코드 블록 신호와 제 2 기간의 인코드 블록 신호를 식별하고, 상기 제 1 기간에 따른 펄스 폭을 갖는 펄스를 포함하는 제어 신호를 재생함과 함께, 상기 복수의 인코드 블록 신호에 대해 상기 제 1 기간과 상기 제 2 기간에서 디코드 효율이 서로 상이한 디코드 처리를 실시하고,
    상기 언패커 유닛은, 상기 제어 신호에 있어서의 상기 펄스의 펄스 폭으로부터 구해진 상기 색 신호의 계조 비트의 수와, 상기 복수의 블록 신호 중 상기 제 1 기간의 블록 신호로부터 구해진 상기 영상 신호당의 픽셀의 수를 이용하여 언패킷 처리를 실시하는, 영상 신호 수신 장치.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 디코더 유닛은,
    상기 복수의 인코드 블록 신호에 대해, 상기 제 1 기간과 상기 제 2 기간에서 디코드 효율이 서로 상이한 디코드 처리를 실시하는 디코더와,
    상기 디코드 처리 후의 상기 복수의 인코드 블록 신호에 대해, 상기 제 2 기간에서만 디스크램블 처리를 실시하는 디스크램블러를 포함하는, 영상 신호 수신 장치.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 디코더 유닛은, 상기 디코드 처리로서, 미리 설정된 복수의 디코드 효율 중 어느 것을 선택하는, 영상 신호 수신 장치.
  11. 제 6 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 디시리얼라이저는, 파형 등화 기능을 갖는, 영상 신호 수신 장치.
  12. 제 1 항에 기재된 영상 신호 송신 장치와,
    제 6 항 또는 제 7 항에 기재된 영상 신호 수신 장치를 구비하는, 영상 신호 전송 시스템.
  13. 제 2 항에 기재된 영상 신호 송신 장치와,
    제 6 항 또는 제 8 항에 기재된 영상 신호 수신 장치를 구비하는, 영상 신호 전송 시스템.
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