KR20180120870A - 반도체 소자 - Google Patents

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KR20180120870A
KR20180120870A KR1020170054567A KR20170054567A KR20180120870A KR 20180120870 A KR20180120870 A KR 20180120870A KR 1020170054567 A KR1020170054567 A KR 1020170054567A KR 20170054567 A KR20170054567 A KR 20170054567A KR 20180120870 A KR20180120870 A KR 20180120870A
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gate
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region
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KR1020170054567A
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김상영
이형종
배덕한
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삼성전자주식회사
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Abstract

반도체 소자는, 기판 상에 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 활성 패턴 및 제2 활성 패턴, 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 가로지르는 제1 게이트 구조체, 상기 제1 게이트 구조체의 일 측에 제공되고, 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 전기적으로 연결하는 노드 콘택, 및 상기 노드 콘택을 사이에 두고 상기 제1 게이트 구조체로부터 이격되는 제2 게이트 구조체를 포함한다. 상기 노드 콘택은 상기 제1 활성 패턴에 인접하는 제1 단부, 및 상기 제2 활성 패턴에 인접하는 제2 단부를 포함한다. 상기 제2 단부는 상기 제1 단부로부터 옆으로 쉬프트(laterally shift)되어, 상기 제1 게이트 구조체보다 상기 제2 게이트 구조체에 더 인접한다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 대한 것으로, 보다 상세하게는, 에스램(SRAM) 셀을 포함하는 반도체 소자에 대한 것이다.
작은 크기, 다기능화, 및/또는 낮은 제조 단가 등의 이유로 반도체 소자들은 전자 산업에서 널리 사용되고 있다. 반도체 소자들의 적어도 일부는 논리 데이터를 저장하는 기억 셀들을 포함할 수 있다.
기억 셀들은 비휘발성 기억 셀 및 휘발성 기억 셀을 포함할 수 있다. 상기 비휘발성 기억 셀은 전원 공급이 중단될지라도 저장된 데이터를 그대로 유지하는 특성을 갖는다. 예컨대, 플래쉬 기억 셀(flash memory cell), 상변화 기억 셀(phase change memory cell) 및 자기 기억 셀(magnetic memory cell)은 상기 비휘발성 기억 셀들에 해당할 수 있다. 상기 휘발성 기억 셀은 전원 공급이 중단되는 경우에 저장된 데이터를 잃어 버리는 휘발성 특성을 갖는다. 예컨대, 에스램 셀(SRAM cell; static random access memory cell) 및 디램 셀(DRAM cell; dynamic random access memory cell)은 상기 휘발성 기억 셀들에 해당할 수 있다. 에스램 셀은 디램 셀에 비하여 낮은 전력 소모 및 빠른 동작 속도를 가질 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전기적 특성이 개선된 반도체 소자를 제공하는데 있다
본 발명에 따른 반도체 소자는, 기판 상에 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 가로지르는 제1 게이트 구조체; 상기 제1 게이트 구조체의 일 측에 제공되고, 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 전기적으로 연결하는 노드 콘택; 및 상기 노드 콘택을 사이에 두고 상기 제1 게이트 구조체로부터 이격되는 제2 게이트 구조체를 포함할 수 있다. 상기 노드 콘택은 상기 제1 활성 패턴에 인접하는 제1 단부, 및 상기 제2 활성 패턴에 인접하는 제2 단부를 포함할 수 있다. 상기 제2 단부는 상기 제1 단부로부터 옆으로 쉬프트(laterally shift)되어, 상기 제1 게이트 구조체보다 상기 제2 게이트 구조체에 더 인접할 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 가로지르는 제1 게이트 구조체; 및 상기 제1 게이트 구조체의 일 측에 제공되고, 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 전기적으로 연결하는 노드 콘택을 포함할 수 있다. 상기 노드 콘택은 상기 제1 활성 패턴에 인접하는 제1 단부, 및 상기 제2 활성 패턴에 인접하는 제2 단부를 포함할 수 있다. 상기 노드 콘택의 상기 제1 단부는 상기 제1 게이트 구조체로부터 제1 거리로 이격될 수 있다. 상기 노드 콘택의 상기 제2 단부는 상기 제1 게이트 구조체로부터 상기 제1 거리보다 큰 제2 거리로 이격될 수 있다.
본 발명에 따른 반도체 소자는, 기판 상의 제1 게이트 구조체; 상기 제1 게이트 구조체의 일 측에 제공되고, 상기 기판에 전기적으로 연결되는 노드 콘택; 상기 노드 콘택을 사이에 두고 상기 제1 게이트 구조체로부터 제1 방향으로 이격되는 제2 게이트 구조체; 및 상기 노드 콘택을 사이에 두고 상기 제1 게이트 구조체로부터 상기 제1 방향으로 이격되는 제3 게이트 구조체를 포함할 수 있다. 상기 제2 게이트 구조체 및 상기 제3 게이트 구조체는 상기 제1 방향에 교차하는 제2 방향으로 서로 정렬될 수 있다. 상기 노드 콘택은 상기 제1 게이트 구조체와 상기 제3 게이트 구조체 사이의 제1 단부, 및 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이의 제2 단부를 포함할 수 있다. 상기 제2 단부는 상기 제1 단부로부터 상기 제1 방향으로 쉬프트되어 상기 제1 게이트 구조체보다 상기 제2 게이트 구조체에 더 인접할 수 있다.
본 발명의 개념에 따르면, 고집적화에 최적화되고 전기적 특성이 개선된 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 단위 메모리 셀의 등가 회로도이다.
도 2는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 3은 도 2의 A부분에 대응하는 확대도이다.
도 4a 내지 도 4d는 각각 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다.
도 5a 내지 도 9a는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 5b 내지 도 9b는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 2의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 5c 내지 도 9c는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 2의 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
도 5d 내지 도 9d는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 2의 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
도 10는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 11은 도 10의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 13은 도 12의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 14는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 15는 도 14의 B부분에 대응하는 확대도이다.
도 16은 도 14의 Ⅴ-Ⅴ'에 따른 단면도이다.
도 17은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 단위 메모리 셀의 등가 회로도이다.
도 1을 참조하면, 반도체 소자는 에스램 셀을 포함할 수 있다. 상기 에스램 셀은 제1 풀-업 트랜지스터(TU1, first pull-up transistor), 제1 풀-다운 트랜지스터(TD1, first pull-down transistor), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1, first access transistor) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다. 상기 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들일 수 있고, 상기 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2)과 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
상기 제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인 및 상기 제1 풀-다운 트랜지스터(TD1)의 제1 소스/드레인은 제1 노드(N1, first node)에 연결될 수 있다. 상기 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인은 전원 라인(Vcc)에 연결되고, 상기 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인은 접지 라인(Vss)에 연결될 수 있다. 상기 제1 풀-업 트랜지스터(TU1)의 게이트 및 상기 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 상기 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터(first inverter)를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 상기 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
상기 제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인 및 상기 제2 풀-다운 트랜지스터(TD2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있다. 상기 제2 풀-업 트랜지스터(TU2)의 제2 소스/드레인은 상기 전원 라인(Vcc)에 연결되고, 상기 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인은 상기 접지 라인(Vss)에 연결될 수 있다. 상기 제2 풀-업 트랜지스터(TU2)의 게이트 및 상기 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 상기 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 상기 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 상기 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 상기 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 상기 제2 노드(N2)에 전기적으로 연결되고, 상기 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 상기 제1 노드(N1)에 전기적으로 연결될 수 있다. 상기 제1 액세스 트랜지스터(TA1)의 제1 소스/드레인은 상기 제1 노드(N1)에 연결되고, 상기 제1 액세스 트랜지스터(TA1)의 제2 소스/드레인은 제1 비트 라인(BL1, first bit line)에 연결될 수 있다. 상기 제2 액세스 트랜지스터(TA2)의 제1 소스/드레인은 상기 제2 노드(N2)에 연결되고, 상기 제2 액세스 트랜지스터(TA2)의 제2 소스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL, word line)에 전기적으로 접속될 수 있다. 이로써, 상기 에스램 셀이 구현될 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 3은 도 2의 A부분에 대응하는 확대도이다. 도 4a 내지 도 4d는 각각 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다.
도 2, 도 4a 내지 도 4d를 참조하면, 기판(100) 상에 소자분리막(ST)이 제공되어 활성 패턴들(ACT)을 정의할 수 있다. 상기 기판(100)은 반도체 기판 일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 또는 III-V족 화합물 반도체 기판일 수 있다. 상기 소자분리막(ST)은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 활성 패턴들(ACT)은 제1 방향(D1)으로 연장될 수 있고, 상기 제1 방향에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 상기 활성 패턴들(ACT)의 각각은 상기 기판(100)으로부터 돌출될 수 있고, 상기 활성 패턴들(ACT)은 상기 소자분리막(ST)에 의해 서로 분리될 수 있다. 상기 활성 패턴들(ACT)의 각각은 상기 소자분리막(ST)에 의해 노출되는 상부(이하, 활성 핀(AF))를 가질 수 있다.
상기 기판(100)은 PMOSFET 영역(PR), 및 상기 PMOSFET 영역(PR)을 사이에 두고 서로 이격되는 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 포함할 수 있다. 상기 제1 및 제2 NMOSFET 영역들(NR1, NR2)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 활성 패턴들(ACT)은 상기 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 각각 제공되는 제1 활성 패턴들(ACT1), 및 상기 PMOSFET 영역(PR) 상에 제공되는 제2 활성 패턴들(ACT2)을 포함할 수 있다. 상기 제1 활성 패턴들(ACT1)은 상기 제2 활성 패턴들(ACT2)과 다른 도전형을 가질 수 있다. 하나의 제1 활성 패턴(ACT1)이 상기 제1 및 제2 NMOSFET 영역들(NR1, NR2)의 각각 상에 배치될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 도시된 바와 달리, 복수의 상기 제1 활성 패턴들(ACT1)이 상기 제1 및 제2 NMOSFET 영역들(NR1, NR2)의 각각 상에 제공될 수도 있다. 한 쌍의 상기 제2 활성 패턴들(ACT2)이 상기 PMOSFET 영역(PR) 상에 배치될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
상기 기판(100) 상에 상기 활성 패턴들(ACT)을 가로지르는 게이트 구조체들(GS)이 제공될 수 있다. 상기 게이트 구조체들(GS)의 각각은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 활성 패턴들(ACT)의 각각의 상기 활성 핀(AF)의 상면 및 측면들을 덮을 수 있다. 상기 게이트 구조체들(GS)은 수평적으로 서로 이격되는 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2), 제3 게이트 구조체(GS3), 및 제4 게이트 구조체(GS4)를 포함할 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 제1 방향(D1)을 따라 상기 제2 게이트 구조체(GS2)로부터 이격될 수 있다. 상기 제3 게이트 구조체(GS3)는 상기 제2 방향(D2)을 따라 상기 제2 게이트 구조체(GS2)와 정렬될 수 있고, 상기 제1 게이트 구조체(GS1)는 상기 제3 게이트 구조체(GS3)로부터 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제4 게이트 구조체(GS4)는 상기 제2 방향(D2)을 따라 상기 제1 게이트 구조체(GS1)와 정렬될 수 있고, 상기 제1 방향(D1)을 따라 상기 제2 게이트 구조체(GS2)로부터 이격될 수 있다. 상기 제1 게이트 구조체(GS1)와 상기 제2 게이트 구조체(GS2) 사이의 피치(pitch)는 상기 제1 게이트 구조체(GS1)와 상기 제3 게이트 구조체(GS3) 사이의 피치(pitch), 및 상기 제2 게이트 구조체(GS2)와 상기 제4 게이트 구조체(GS4) 사이의 피치와 동일할 수 있다.
상기 제1 게이트 구조체(GS1)는 상기 제1 NMOSFET 영역(NR1) 및 상기 PMOSFET 영역(PR)을 가로지를 수 있고, 상기 제2 게이트 구조체(GS2)는 상기 제2 NMOSFET 영역(NR2) 및 상기 PMOSFET 영역(PR)을 가로지를 수 있다. 상기 제3 및 제4 게이트 구조체들(GS3, GS4)은 상기 제1 NMOSFET 영역(NR1) 및 상기 제2 NMOSFET 영역(NR2) 상에 각각 제공될 수 있다. 상기 제1 게이트 구조체(GS1) 및 상기 제3 게이트 구조체(GS3)의 각각은 상기 제1 NMOSFET 영역(NR1) 상의 상기 제1 활성 패턴(ACT1)을 가로지를 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 PMOSFET 영역(PR) 상으로 연장되어 상기 제2 활성 패턴들(ACT2) 중, 상기 제1 NMOSFET 영역(NR1)에 인접하는, 하나를 가로지를 수 있다. 상기 제1 게이트 구조체(GS1)는 상기 제2 활성 패턴들(ACT2) 중, 상기 제1 NMOSFET 영역(NR1)으로부터 멀리 배치되는, 다른 하나와 부분적으로 중첩할 수 있다. 상기 제2 게이트 구조체(GS2) 및 상기 제4 게이트 구조체(GS4)의 각각은 상기 제2 NMOSFET 영역(NR2) 상의 상기 제1 활성 패턴(ACT1)을 가로지를 수 있다. 상기 제2 게이트 구조체(GS2)는 상기 PMOSFET 영역(PR) 상으로 연장되어 상기 제2 활성 패턴들(ACT2) 중, 상기 제2 NMOSFET 영역(NR2)에 인접하는, 하나를 가로지를 수 있다. 상기 제2 게이트 구조체(GS2)는 상기 제2 활성 패턴들(ACT2) 중, 상기 제2 NMOSFET 영역(NR2)으로부터 멀리 배치되는, 다른 하나와 부분적으로 중첩할 수 있다.
상기 게이트 구조체들(GS)의 각각은 상기 제2 방향(D2)으로 연장되는 게이트 전극(GE), 상기 게이트 전극(GE)의 하면을 따라 연장되는 게이트 유전 패턴(GI), 상기 게이트 전극(GE)의 상면을 따라 연장되는 캐핑 패턴(CAP), 및 상기 게이트 전극(GE)의 측벽들 상의 게이트 스페이서들(GSP)을 포함할 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있다. 상기 게이트 전극(GE)은 도전 물질을 포함할 수 있다. 일 예로, 상기 게이트 전극(GE)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 유전 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(CAP) 및 상기 게이트 스페이서들(GSP)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 구조체들(GS)의 각각의 양 측의 상기 활성 패턴들(ACT) 상에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성 패턴들(ACT)을 시드로 하여 성장된 에피택시얼층들을 포함할 수 있다. 상기 소스/드레인 영역들(SD)은 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 상기 소스/드레인 영역들(SD)의 각각은 불순물을 더 포함할 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 소스/드레인 영역들(SD)은 P형 불순물을 포함할 수 있고, 상기 제1 및 제2 NMOSFET 영역들(NR1, NR2)에서, 상기 소스/드레인 영역들(SD)은 N형 불순물을 포함할 수 있다. 상기 활성 패턴들(ACT)의 각각은 상기 게이트 구조체들(GS)의 각각의 아래에 제공되고 상기 소스/드레인 영역들(SD) 사이에 개재하는 상기 활성 핀(AF)을 포함할 수 있다. 상기 활성 핀(AF)은 채널 영역으로 이용될 수 있다.
상기 제1 게이트 구조체(GS1) 및 이를 가로지르는 상기 제1 활성 패턴(ACT1)은 제1 풀-다운 트랜지스터를 구성할 수 있다. 상기 제1 게이트 구조체(GS1) 및 이를 가로지르는 상기 제2 활성 패턴(ACT2)은 제1 풀-업 트랜지스터를 구성할 수 있다. 상기 제3 게이트 구조체(GS3) 및 이를 가로지르는 상기 제1 활성 패턴(ACT1)은 제1 액서스 트랜지스터를 구성할 수 있다. 상기 제2 게이트 구조체(GS2) 및 이를 가로지르는 상기 제1 활성 패턴(ACT1)은 제2 풀-다운 트랜지스터를 구성할 수 있다. 상기 제2 게이트 구조체(GS2) 및 이를 가로지르는 상기 제2 활성 패턴(ACT2)은 제2 풀-업 트랜지스터를 구성할 수 있다. 상기 제4 게이트 구조체(GS4) 및 이를 가로지르는 상기 제1 활성 패턴(ACT1)은 제2 액서스 트랜지스터를 구성할 수 있다. 상기 6개의 트랜지스터들은 도 1을 참조하여 설명한, 상기 에스램 셀을 구성할 수 있다.
제1 층간 절연막(170)이 상기 기판(100) 상에 제공되어 상기 게이트 구조체들(GS) 및 상기 소스/드레인 영역들(SD)을 덮을 수 있다. 상기 게이트 구조체들(GS)의 상면들은 상기 제1 층간 절연막(170)의 상면과 공면을 이룰 수 있다. 상기 제1 층간 절연막(170) 상에 제2 층간 절연막(180)이 제공될 수 있다. 상기 제1 및 제2 층간 절연막들(170, 180)의 각각은 일 예로, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
소스/드레인 콘택들(150) 및 노드 콘택들(155)이 상기 기판(100) 상에 제공될 수 있다. 상기 소스/드레인 콘택들(150) 및 상기 노드 콘택들(155)의 각각은 상기 제1 및 제2 층간 절연막들(170, 180)을 관통하도록 제공될 수 있다. 상기 소스/드레인 콘택들(150)의 각각은 상기 소스/드레인 영역들(SD) 중 대응하는 하나에 연결될 수 있다. 상기 노드 콘택들(155)은 상기 제1 NMOSFET 영역(NR1) 및 상기 PMOSFET 영역(PR)을 가로지르는 제1 노드 콘택(155a), 및 상기 제2 NMOSFET 영역(NR2) 및 상기 PMOSFET 영역(PR)을 가로지르는 제2 노드 콘택(155b)을 포함할 수 있다. 상기 제1 노드 콘택(155a)은, 상기 소스/드레인 영역들(SD) 중, 상기 제1 NMOSFET 영역(NR1) 상의 대응하는 소스/드레인 영역(SD)을 상기 PMOSFET 영역(PR) 상의 대응하는 소스/드레인 영역(SD)에 전기적으로 연결할 수 있다. 상기 제1 노드 콘택(155a)은 상기 제1 NMOSFET 영역(NR1)과 상기 PMOSFET 영역(PR) 사이의 상기 소자분리막(ST) 상으로 연장될 수 있다. 상기 제2 노드 콘택(155b)은, 상기 소스/드레인 영역들(SD) 중, 상기 제2 NMOSFET 영역(NR2) 상의 대응하는 소스/드레인 영역(SD)을 상기 PMOSFET 영역(PR) 상의 대응하는 소스/드레인 영역(SD)에 전기적으로 연결할 수 있다. 상기 제2 노드 콘택(155b)은 상기 제2 NMOSFET 영역(NR2)과 상기 PMOSFET 영역(PR) 사이의 상기 소자분리막(ST) 상으로 연장될 수 있다.
도 2 및 도 3을 참조하면, 상기 제1 노드 콘택(155a)은 상기 제1 게이트 구조체(GS1)와 상기 제3 게이트 구조체(GS3) 사이, 및 상기 제1 게이트 구조체(GS1)와 상기 제2 게이트 구조체(GS2) 사이에 제공될 수 있다. 상기 제1 노드 콘택(155a)은 상기 제1 NMOSFET 영역(NR1) 상의 상기 제1 활성 패턴(ACT1)과 중첩할 수 있고, 상기 PMOSFET 영역(PR) 상으로 연장되어 상기 제2 활성 패턴들(ACT2) 중, 상기 제1 NMOSFET 영역(NR1)에 인접하는, 하나와 중첩할 수 있다. 상기 제1 노드 콘택(155a)은 서로 대향하는 제1 단부(EP1) 및 제2 단부(EP2)을 포함할 수 있다. 상기 제1 단부(EP1)는 상기 제1 NMOSFET 영역(NR1) 상에 제공되는 상기 제1 노드 콘택(155a)의 일부일 수 있고, 상기 제2 단부(EP2)는 상기 PMOSFET 영역(PR) 상에 제공되는 상기 제1 노드 콘택(155a)의 다른 일부일 수 있다. 상기 제1 단부(EP1)는 상기 제1 NMOSFET 영역(NR1) 상의 상기 제1 활성 패턴(ACT1)에 인접할 수 있고, 상기 제2 단부(EP2)는, 상기 제1 NMOSFET 영역(NR1)에 인접하는, 상기 제2 활성 패턴(ACT2)에 인접할 수 있다.
상기 제1 단부(EP1)는 상기 제1 게이트 구조체(GS1) 및 상기 제3 게이트 구조체(GS3)의 각각으로부터 제1 거리(d1)로 이격될 수 있다. 상기 제2 단부(EP2)는 상기 제1 단부(EP1)로부터 옆으로 쉬프트(laterally shift)되어 상기 제1 게이트 구조체(GS1)보다 상기 제2 게이트 구조체(GS2)에 더 인접할 수 있다. 상기 제2 단부(EP2)는 상기 제1 게이트 구조체(GS1)로부터 제2 거리(d2)로 이격되되, 상기 제2 거리(d2)는 상기 제1 거리(d1)보다 클 수 있다. 상기 제2 단부(EP2)는 상기 제2 게이트 구조체(GS2)로부터 제3 거리(d3)로 이격되되, 상기 제3 거리(d3)는 상기 제1 거리(d1) 및 상기 제2 거리(d2)보다 작을 수 있다. 상기 제1 내지 제3 거리들은(d1, d2, d3)은 각각 상기 제1 방향(D1)에 따른 거리일 수 있다. 상기 제1 노드 콘택(155a)은, 평면적 관점에서, 상기 제2 방향(D2)으로 연장되는 굽은 라인 형상(bent line shape)을 가질 수 있다. 일 예로, 상기 제1 노드 콘택(155a)은, 평면적 관점에서, 상기 제2 단부(EP2)가 상기 제2 게이트 구조체(GS2)에 인접하도록 상기 제1 노드 콘택(155a)의 적어도 일부가 휘어진 라인 형상(CS)을 가질 수 있다.
도 2, 도 4a 내지 도 4b를 다시 참조하면, 상기 제2 노드 콘택(155b)은 상기 제2 게이트 구조체(GS2)와 상기 제4 게이트 구조체(GS4) 사이, 및 상기 제2 게이트 구조체(GS2)와 상기 제1 게이트 구조체(GS1) 사이에 제공될 수 있다. 상기 제2 노드 콘택(155b)은 상기 제2 NMOSFET 영역(NR2) 상의 상기 제1 활성 패턴(ACT1)과 중첩할 수 있고, 상기 PMOSFET 영역(PR) 상으로 연장되어 상기 제2 활성 패턴들(ACT2) 중, 상기 제2 NMOSFET 영역(NR2)에 인접하는, 하나와 중첩할 수 있다. 상기 제2 노드 콘택(155b)은 상기 제1 노드 콘택(155a)과 대칭되는 형상을 가질 수 있다. 상기 제2 노드 콘택(155b)은 상기 제2 NMOSFET 영역(NR2) 상에 제공되는 제1 단부, 및 상기 PMOSFET 영역(PR) 상에 제공되는 제2 단부를 포함할 수 있다. 상기 제2 노드 콘택(155b)의 상기 제1 단부는 상기 제2 NMOSFET 영역(NR2) 상의 상기 제1 활성 패턴(ACT1)에 인접할 수 있고, 상기 제2 노드 콘택(155b)의 상기 제2 단부는, 상기 제2 NMOSFET 영역(NR2)에 인접하는, 상기 제2 활성 패턴(ACT2)에 인접할 수 있다. 상기 제2 노드 콘택(155b)의 상기 제1 단부는 상기 제2 게이트 구조체(GS2) 및 상기 제4 게이트 구조체(GS4)의 각각으로부터 상기 제1 거리(d1)로 이격될 수 있다. 상기 제2 노드 콘택(155b)의 상기 제2 단부는 그것의 상기 제1 단부로부터 옆으로 쉬프트(shift)되어 상기 제2 게이트 구조체(GS2)보다 상기 제1 게이트 구조체(GS1)에 더 인접할 수 있다. 상기 제2 노드 콘택(155b)의 상기 제2 단부는 상기 제2 게이트 구조체(GS2)로부터 상기 제2 거리(d2)로 이격되고, 상기 제1 게이트 구조체(GS1)로부터 상기 제3 거리(d3)로 이격될 수 있다.
게이트 콘택들(160)이 상기 게이트 구조체들(GS) 상에 각각 제공될 수 있다. 상기 게이트 콘택들(160)의 각각은 상기 제2 층간 절연막(180)을 관통하여 상기 게이트 구조체들(GS)의 각각의 상기 게이트 전극(GE)에 연결될 수 있다. 상기 제2 게이트 구조체(GS2) 상의 상기 게이트 콘택(160)은 평면적 관점에서 상기 제1 노드 콘택(155a)과 중첩할 수 있다. 상기 제2 게이트 구조체(GS2) 상의 상기 게이트 콘택(160)은 상기 제2 게이트 구조체(GS2)의 상기 게이트 전극(GE), 및 상기 제1 노드 콘택(155a)에 연결될 수 있다. 이에 따라, 상기 제2 게이트 구조체(GS2)의 상기 게이트 전극(GE)은 상기 게이트 콘택(160) 및 상기 제1 노드 콘택(155a)을 통해 상기 기판(100)에 전기적으로 연결될 수 있다. 즉, 상기 제2 게이트 구조체(GS2)의 상기 게이트 전극(GE)은, 상기 제1 노드 콘택(155a)에 의해 서로 연결되는 상기 제1 활성 패턴(ACT1) 및 상기 제2 활성 패턴(ACT2)에 전기적으로 연결될 수 있다. 상기 제1 게이트 구조체(GS1) 상의 상기 게이트 콘택(160)은 평면적 관점에서상기 제2 노드 콘택(155b)과 중첩할 수 있다. 상기 제1 게이트 구조체(GS1) 상의 상기 게이트 콘택(160)은 상기 제1 게이트 구조체(GS1)의 상기 게이트 전극(GE), 및 상기 제2 노드 콘택(155b)에 연결될 수 있다. 이에 따라, 상기 제1 게이트 구조체(GS1)의 상기 게이트 전극(GE)은 상기 게이트 콘택(160) 및 상기 제2 노드 콘택(155b)을 통해 상기 기판(100)에 전기적으로 연결될 수 있다. 즉, 상기 제1 게이트 구조체(GS1)의 상기 게이트 전극(GE)은, 상기 제2 노드 콘택(155b)에 의해 서로 연결되는 상기 제1 활성 패턴(ACT1) 및 상기 제2 활성 패턴(ACT2)에 전기적으로 연결될 수 있다. 이에 따라, 도 1을 참조하여 설명한, 상기 에스램 셀의 래치 구조(latch structure)가 구현될 수 있다.
상기 소스/드레인 콘택들(150), 상기 노드 콘택들(155), 및 상기 게이트 콘택들(160)의 상면들은 상기 제2 층간 절연막(180)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 소스/드레인 콘택들(150), 상기 노드 콘택들(155), 및 상기 게이트 콘택들(160)은 서로 동일한 물질을 포함할 수 있다. 상기 소스/드레인 콘택들(150), 상기 노드 콘택들(155), 및 상기 게이트 콘택들(160)은 일 예로, 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 도시되지 않았지만, 상기 제2 층간 절연막(180) 상에 상기 소스/드레인 콘택들(150) 및 상기 게이트 콘택들(160)에 전기적으로 연결되는 배선들이 제공될 수 있다. 상기 배선들은 상기 소스/드레인 콘택들(150) 및 상기 게이트 콘택들(160)을 통하여 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극들(GE)에 전압을 인가할 수 있다.
반도체 소자의 집적도가 증가함에 따라, 에스램 셀을 구성하는 노드 콘택과 이에 인접하는 게이트 전극 사이의 전기적 단락(shot)이 문제될 수 있다.
본 발명의 개념에 따르면, 상기 제1 노드 콘택(155a, 또는 상기 제2 노드 콘택(155b))은 상기 제1 단부(EP1), 및 상기 제1 단부(EP1)로부터 옆으로 쉬프트되는 상기 제2 단부(EP2)를 포함할 수 있다. 이에 따라, 상기 제1 노드 콘택(155a)은 인접하는 게이트 구조체들보다 특정 게이트 구조체에 더 가깝게 위치할 수 있다. 상기 제1 노드 콘택(155a)은 상기 게이트 콘택(160)에 의해 상기 특정 게이트 구조체에 전기적으로 연결될 수 있고, 상기 인접하는 게이트 구조체들로부터 요구되는 거리로 이격될 수 있다. 그 결과, 상기 제1 노드 콘택(155a)과 상기 인접하는 게이트 구조체들 사이의 전기적 단락이 최소화될 수 있다.
도 5a 내지 도 9a는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 5b 내지 도 9b는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 2의 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 도 5c 내지 도 9c는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 2의 Ⅲ-Ⅲ'에 대응하는 단면도들이다. 도 5d 내지 도 9d는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 2의 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
도 2, 도 5a 내지 도 5d를 참조하면, 기판(100)을 패터닝하여 활성 패턴들(ACT)을 정의하는 트렌치들(T)이 형성될 수 있다. 상기 활성 패턴들(ACT)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 트렌치들(T)을 형성하는 것은, 상기 기판(100) 상에 마스크 패턴들(미도시)을 형성하는 것, 상기 마스크 패턴들을 식각 마스크로 하여 상기 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 상기 트렌치들(T)을 채우는 소자분리막(ST)이 형성될 수 있다. 상기 소자분리막(ST)을 형성하는 것은, 상기 기판(100) 상에 상기 트렌치들(T)을 채우는 절연막을 형성하는 것, 및 상기 마스크 패턴이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다. 상기 소자분리막(ST)의 상부가 리세스되어 상기 활성 패턴들(ACT)의 각각의 상부가 노출될 수 있다. 상기 활성 패턴들(ACT)의 각각의 상기 노출된 상부는 활성 핀(AF)으로 정의될 수 있다. 상기 소자분리막(ST)의 상기 상부가 리세스되는 동안, 상기 마스크 패턴들이 제거될 수 있고 상기 활성 패턴들(ACT)의 각각의 상면이 노출될 수 있다.
상기 기판(100)은 PMOSFET 영역(PR), 및 상기 PMOSFET 영역(PR)을 사이에 두고 서로 이격되는 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 포함할 수 있다. 상기 소자분리막(ST)은 상기 기판(100)의 상면에 수직한 방향으로 실질적으로 동일한 깊이(depth)를 가지는 것으로 도시되었으나, 이와 달리, 상기 PMOSFET 영역(PR)과 상기 제1 NMOSFET 영역(NR1) 사이, 및 상기 PMOSFET 영역(PR)과 상기 제2 NMOSFET 영역(NR2) 사이에 제공되는 상기 소자분리막(ST)의 일부는 상기 소자분리막(ST)의 다른 일부보다 깊게 형성될 수 있다.
상기 활성 패턴들(ACT)은 상기 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 각각 제공되는 제1 활성 패턴들(ACT1), 및 상기 PMOSFET 영역(PR) 상에 제공되는 제2 활성 패턴들(ACT2)을 포함할 수 있다. 상기 제1 활성 패턴들(ACT1)은 상기 제2 활성 패턴들(ACT2)과 다른 도전형을 가질 수 있다.
도 2, 도 6a 내지 도 6d를 참조하면, 상기 기판(100) 상에 상기 활성 패턴들(ACT)을 가로지르는 희생 게이트 구조체들(SGS)이 형성될 수 있다. 상기 희생 게이트 구조체들(SGS)의 각각은 상기 제2 방향(D2)으로 연장될 수 있다. 평면적 관점에서, 상기 희생 게이트 구조체들(SGS)의 배열은, 도 2, 도 4a 내지 도 4d를 참조하여 설명한, 상기 게이트 구조체들(GS)의 배열과 동일할 수 있다. 상기 희생 게이트 구조체들(SGS)의 각각은 상기 기판(100) 상에 차례로 적층되는 식각 정지 패턴(102), 희생 게이트 패턴(110), 및 희생 마스크 패턴(112)을 포함할 수 있다. 상기 희생 게이트 구조체들(SGS)의 각각은 상기 희생 게이트 패턴(110)의 측벽들 상의 게이트 스페이서들(GSP)을 더 포함할 수 있다.
상기 희생 게이트 구조체들(SGS)을 형성하는 것은, 상기 기판(100) 상에 식각 정지막 및 희생 게이트막을 차례로 형성하는 것, 상기 희생 게이트막 상에 상기 희생 마스크 패턴(112)을 형성하는 것, 및 상기 희생 마스크 패턴(112)을 식각 마스크로 상기 희생 게이트막 및 상기 식각 정지막을 패터닝하는 것을 포함할 수 있다. 상기 식각 정지막은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 희생 게이트막은 상기 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 희생 게이트막은 일 예로, 폴리 실리콘을 포함할 수 있다. 상기 희생 마스크 패턴(112)은 상기 희생 게이트막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 희생 마스크 패턴(112)은 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 희생 게이트막 및 상기 식각 정지막이 패터닝되어 상기 희생 게이트 패턴(110) 및 상기 식각 정지 패턴(102)이 각각 형성될 수 있다. 상기 희생 게이트 패턴(110) 및 상기 식각 정지 패턴(102)이 형성된 후, 상기 희생 게이트 패턴(110)의 측벽들 상에 상기 게이트 스페이서들(GSP)이 형성될 수 있다. 상기 게이트 스페이서들(GSP)을 형성하는 것은, 상기 기판(100) 상에 상기 희생 마스크 패턴(112), 상기 희생 게이트 패턴(110), 및 상기 식각 정지 패턴(102)을 덮는 게이트 스페이서막을 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 게이트 스페이서막의 상기 이방성 식각 공정에 의해, 상기 희생 게이트 구조체들(SGS)의 각각의 양 측의 상기 활성 패턴들(ACT), 및 상기 희생 게이트 구조체들(SGS)의 각각의 양 측의 상기 소자분리막(ST)의 상면이 노출될 수 있다. 상기 게이트 스페이서막의 상기 이방성 식각 공정에 의해, 상기 희생 게이트 구조체들(SGS)의 각각의 상기 희생 마스크 패턴(112)의 상면이 노출될 수 있다.
소스/드레인 영역들(SD)이 상기 희생 게이트 구조체들(SGS)의 각각의 양 측의 상기 활성 패턴들(ACT) 상에 형성될 수 있다. 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 기판(100) 상에 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성 패턴들(ACT)을 시드로 하여 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 상기 에피택시얼 공정과 동시에 또는 상기 에피택시얼 공정 후, 상기 소스/드레인 영역들(SD)에 불순물이 도핑될 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 소스/드레인 영역들(SD)은 P형 불순물을 포함할 수 있고, 상기 제1 및 제2 NMOSFET 영역들(NR1, NR2)에서, 상기 소스/드레인 영역들(SD)은 N형 불순물을 포함할 수 있다. 상기 활성 패턴들(ACT)의 각각은 상기 희생 게이트 구조체들(SGS)의 각각의 아래에 제공되고 상기 소스/드레인 영역들(SD) 사이에 개재하는 상기 활성 핀(AF)을 포함할 수 있다. 상기 활성 핀(AF)은 채널 영역으로 이용될 수 있다.
이 후, 상기 기판(100) 상에 제1 층간 절연막(170)이 형성될 수 있다. 상기 제1 층간 절연막(170)은 상기 희생 게이트 구조체들(SGS) 및 상기 소스/드레인 영역들(SD)을 덮을 수 있다. 상기 제1 층간 절연막(170)은 일 예로, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
도 2, 도 7a 내지 도 7d를 참조하면, 상기 제1 층간 절연막(170)의 상부가 식각되어 상기 희생 게이트 구조체들(SGS)의 각각의 상기 희생 게이트 패턴(110)의 상면이 노출될 수 있다. 상기 제1 층간 절연막(170)의 상기 식각 공정 동안, 상기 희생 게이트 구조체들(SGS)의 각각의 상기 희생 마스크 패턴(112), 및 상기 게이트 스페이서들(GSP)의 상부들이 제거될 수 있다. 이 후, 상기 희생 게이트 구조체들(SGS)의 각각의 상기 희생 게이트 패턴(110)이 제거될 수 있다. 이에 따라, 상기 게이트 스페이서들(GSP) 내에 갭 영역(190)이 형성될 수 있다. 상기 갭 영역(190)은 상기 활성 패턴들(ACT)의 각각의 상기 활성 핀(AF)을 노출할 수 있다. 상기 갭 영역(190)을 형성하는 것은, 상기 게이트 스페이서들(GSP), 상기 제1 층간 절연막(170), 및 상기 식각 정지 패턴(102)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생 게이트 패턴(110)을 제거하는 것, 및 상기 식각 정지 패턴(102)을 제거하여 상기 활성 핀(AF)을 노출하는 것을 포함할 수 있다.
상기 갭 영역(190)을 채우는 게이트 유전 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다. 구체적으로, 상기 제1 층간 절연막(170) 상에 상기 갭 영역(190)의 일부를 채우는 게이트 유전막이 형성될 수 있다. 상기 게이트 유전막은 상기 활성 핀(AF)을 덮도록 형성될 수 있다. 상기 게이트 유전막은 적어도 하나의 고유전막을 포함할 수 있다. 일 예로, 상기 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 상기 게이트 유전막은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다. 상기 게이트 유전막 상에 게이트 막이 형성되어, 상기 갭 영역(190)의 잔부를 채울 수 있다. 상기 게이트 막은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 상기 게이트 유전막 및 상기 게이트 막을 평탄화하여 상기 갭 영역(190) 내에 상기 게이트 유전 패턴(GI) 및 상기 게이트 전극(GE)이 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 제1 층간 절연막(170)의 상면 및 상기 게이트 스페이서들(GSP)의 상면들이 노출될 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 전극(GE)의 하면을 따라 연장될 수 있고, 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GSP) 사이에 개재될 수 있다.
상기 게이트 유전 패턴(GI) 및 상기 게이트 전극(GE)의 각각의 상부가 리세스될 수 있고, 이에 따라, 상기 갭 영역(190) 내에 리세스 영역이 형성될 수 있다. 상기 리세스 영역은 상기 게이트 스페이서들(GSP)의 내면들을 노출할 수 있다. 캐핑 패턴(CAP)이 상기 리세스 영역을 채우도록 형성될 수 있다. 상기 캐핑 패턴(CAP)은 상기 게이트 유전 패턴(GI) 및 상기 게이트 전극(GE)의 각각의 상기 리세스된 상면, 및 상기 게이트 스페이서들(GSP)의 상기 노출된 내면들을 덮을 수 있다.
상기 게이트 유전 패턴(GI), 상기 게이트 전극(GE), 상기 캐핑 패턴(CAP), 및 상기 게이트 스페이서들(GSP)은 게이트 구조체(GS)로 정의될 수 있다. 복수의 상기 게이트 구조체들(GS)이 상기 기판(100) 상에 수평적으로 서로 이격되어 제공될 수 있다. 상기 복수의 게이트 구조체들(GS)은, 도 2, 도 4a 내지 도 4d를 참조하여 설명한, 상기 제1 게이트 구조체(GS1), 상기 제2 게이트 구조체(GS2), 상기 제3 게이트 구조체(GS3), 및 상기 제4 게이트 구조체(GS4)를 포함할 수 있다.
도 2, 도 8a 내지 도 8d를 참조하면, 상기 제1 층간 절연막(170) 상에 제2 층간 절연막(180)이 형성될 수 있다. 상기 제2 층간 절연막(180)은 일 예로, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
소스/드레인 콘택 홀들(150H) 및 노드 콘택 홀들(155H)의 각각이 상기 제1 및 제2 층간 절연막들(170, 180)을 관통하도록 형성될 수 있다. 상기 소스/드레인 콘택 홀들(150H) 및 상기 노드 콘택 홀들(155H)은 상기 게이트 구조체들(GS) 각각의 양 측의 상기 소스/드레인 영역들(SD)을 노출할 수 있다. 상기 소스/드레인 콘택 홀들(150H)의 각각은 상기 소스/드레인 영역들(SD) 중 대응하는 하나를 노출할 수 있다. 상기 노드 콘택 홀들(155H) 중 하나는 상기 제1 NMOSFET 영역(NR1) 상의 대응하는 소스/드레인 영역(SD)과 상기 PMOSFET 영역(PR) 상의 대응하는 소스/드레인 영역(SD)을 노출하도록 상기 소자분리막(ST)의 상면을 따라 연장될 수 있다. 상기 노드 콘택 홀들(155H) 중 다른 하나는 상기 제2 NMOSFET 영역(NR2) 상의 대응하는 소스/드레인 영역(SD)과 상기 PMOSFET 영역(PR) 상의 대응하는 소스/드레인 영역(SD)을 노출하도록 상기 소자분리막(ST)의 상면을 따라 연장될 수 있다.
상기 소스/드레인 콘택 홀들(150H) 및 상기 노드 콘택 홀들(155H)은 제1 포토 마스크를 이용하는 제1 노광 공정을 이용하여 형성될 수 있다. 상기 소스/드레인 콘택 홀들(150H) 및 상기 노드 콘택 홀들(155H)을 형성하는 것은, 상기 제2 층간 절연막(180) 상에 포토 레지스트막을 형성하는 것, 상기 포토 레지스트막 상에 상기 제1 노광 공정을 수행하여 상기 소스/드레인 콘택 홀들(150H) 및 상기 노드 콘택 홀들(155H)이 형성될 영역을 정의하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 포토 레지스트 패턴을 식각 마스크로 상기 제1 및 제2 층간 절연막들(170, 180)을 식각하는 것, 및 상기 포토 레지스트 패턴을 제거하는 것을 포함할 수 있다. 상기 제1 포토 마스크는 상기 소스/드레인 콘택 홀들(150H) 및 상기 노드 콘택 홀들(155H)의 각각의 평면적 형상을 정의할 수 있다.
도 2, 도 9a 내지 도 9d를 참조하면, 마스크막(미도시)이 상기 제2 층간 절연막(180) 상에 형성되어 상기 소스/드레인 콘택 홀들(150H) 및 상기 노드 콘택 홀들(155H)을 채울 수 있다. 상기 마스크막(미도시)은 일 예로, 에스오에이치(SOH)막 일 수 있다.
게이트 콘택 홀들(160H)이 상기 게이트 구조체들(GS) 상에 각각 형성될 수 있다. 상기 게이트 콘택 홀들(160H)의 각각은 상기 마스크막 및 상기 제2 층간 절연막(180)을 관통하여 상기 게이트 구조체들(GS)의 각각의 상기 게이트 전극(GE)을 노출할 수 있다. 평면적 관점에서, 상기 게이트 콘택 홀들(160H) 중, 상기 제2 게이트 구조체(GS2) 상의 상기 게이트 콘택 홀(160H)은 상기 노드 콘택 홀들(155H) 중 하나와 중첩될 수 있다. 상기 제2 게이트 구조체(GS2) 상의 상기 게이트 콘택 홀(160H)은 상기 노드 콘택 홀들(155H) 중 상기 하나와 연결되어 서로 통할 수 있다. 평면적 관점에서, 상기 게이트 콘택 홀들(160H) 중, 상기 제1 게이트 구조체(GS1) 상의 상기 게이트 콘택 홀(160H)은 상기 노드 콘택 홀들(155H) 중 다른 하나와 중첩될 수 있다. 상기 제1 게이트 구조체(GS1) 상의 상기 게이트 콘택 홀(160H)은 상기 노드 콘택 홀들(155H) 중 상기 다른 하나와 연결되어 서로 통할 수 있다.
상기 게이트 콘택 홀들(160H)은 제2 포토 마스크를 이용하는 제2 노광 공정을 이용하여 형성될 수 있다. 상기 게이트 콘택 홀들(160H)을 형성하는 것은, 상기 마스크막 상에 포토 레지스트막을 형성하는 것, 상기 포토 레지스트막 상에 상기 제2 노광 공정을 수행하여 상기 게이트 콘택 홀들(160H)이 형성될 영역을 정의하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 포토 레지스트 패턴을 식각 마스크로 상기 마스크막 및 상기 제2 층간 절연막(180)을 식각하는 것, 및 상기 포토 레지스트 패턴을 제거하는 것을 포함할 수 있다. 상기 제2 포토 마스크는 상기 게이트 콘택 홀들(160H)의 각각의 평면적 형상을 정의할 수 있다.
이 후, 상기 마스크막은 제거될 수 있다. 상기 마스크막을 제거하는 것은 일 예로, 에싱 및/또는 스트립 공정을 수행하는 것을 포함할 수 있다.
도 2, 도 4a 내지 도 4b를 다시 참조하면, 도전막이 상기 제2 층간 절연막(180) 상에 형성되어 상기 소스/드레인 콘택 홀들(150H), 상기 노드 콘택 홀들(155H), 및 상기 게이트 콘택 홀들(160H)을 채울 수 있다. 상기 도전막은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 도전막은 상기 제2 층간 절연막(180)이 노출될 때까지 평탄화될 수 있고, 이에 따라, 상기 소스/드레인 콘택 홀들(150H), 상기 노드 콘택 홀들(155H), 및 상기 게이트 콘택 홀들(160H) 내에 소스/드레인 콘택들(150), 노드 콘택들(155), 및 게이트 콘택들(160)이 각각 형성될 수 있다.
상기 노드 콘택들(155)은 제1 노드 콘택(155a) 및 제2 노드 콘택(155b)을 포함할 수 있다. 상기 제1 노드 콘택(155a)은 상기 제1 NMOSFET 영역(NR1) 상의 상기 대응하는 소스/드레인 영역(SD)과 상기 PMOSFET 영역(PR) 상의 상기 대응하는 소스/드레인 영역(SD)에 연결되고, 상기 제1 NMOSFET 영역(NR1)과 상기 PMOSFET 영역(PR) 사이의 상기 소자분리막(ST) 상으로 연장될 수 있다. 상기 제2 노드 콘택(155b)은 상기 제2 NMOSFET 영역(NR2) 상의 상기 대응하는 소스/드레인 영역(SD)과 상기 PMOSFET 영역(PR) 상의 상기 대응하는 소스/드레인 영역(SD)에 연결되고, 상기 제2 NMOSFET 영역(NR2)과 상기 PMOSFET 영역(PR) 사이의 상기 소자분리막(ST) 상으로 연장될 수 있다. 상기 노드 콘택들(155)의 각각은, 도 3을 참조하여 설명한 바와 같이, 서로 대향하는 제1 단부(EP1) 및 제2 단부(EP2)을 포함할 수 있다. 상기 제2 단부(EP2)는 상기 제1 단부(EP1)로부터 상기 기판(100)의 상면에 평행한 방향(일 예로, 상기 제1 방향(D1))으로 쉬프트(shift)될 수 있다. 상기 노드 콘택들(155)의 각각은, 평면적 관점에서, 상기 제2 방향(D2)으로 연장되는 굽은 라인 형상(bent line shape)을 가질 수 있다.
도시되지 않았지만, 상기 제2 층간 절연막(180) 상에 상기 소스/드레인 콘택들(150) 및 상기 게이트 콘택들(160)에 전기적으로 연결되는 배선들이 형성될 수 있다.
도 10는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 11은 도 10의 Ⅱ-Ⅱ'에 따른 단면도이다. 도 10의 Ⅰ-Ⅰ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들은 각각 도 4a, 도 4c, 및 도 4d와 실질적으로 동일하다. 도 2, 도 3, 도 4a 내지 도 4d를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공된다. 설명의 간소화를 위해, 도 2, 도 3, 도 4a 내지 도 4d를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 차이점을 주로 설명한다.
도 10, 도 11, 및 도 4c를 참조하면, 상기 제1 노드 콘택(155a)은 서로 대향하는 상기 제1 단부(EP1) 및 상기 제2 단부(EP2)을 포함할 수 있다. 상기 제1 단부(EP1)는 상기 제1 NMOSFET 영역(NR1) 상에 제공되는 상기 제1 노드 콘택(155a)의 일부일 수 있고, 상기 제2 단부(EP2)는 상기 PMOSFET 영역(PR) 상에 제공되는 상기 제1 노드 콘택(155a)의 다른 일부일 수 있다. 상기 제1 단부(EP1)는 상기 제1 게이트 구조체(GS1) 및 상기 제3 게이트 구조체(GS3)의 각각으로부터 상기 제1 거리(d1)로 이격될 수 있다. 상기 제2 단부(EP2)는 상기 제1 단부(EP1)로부터 옆으로 쉬프트(laterally shift)되어 상기 제1 게이트 구조체(GS1)보다 상기 제2 게이트 구조체(GS2)에 더 인접할 수 있다. 상기 제2 단부(EP2)는 상기 제1 게이트 구조체(GS1)로부터 상기 제2 거리(d2)로 이격될 수 있다. 본 실시예들에 따르면, 상기 제2 단부(EP2)는 상기 제2 게이트 구조체(GS2)와 접할 수 있다. 상기 제2 단부(EP2)는 상기 제2 게이트 구조체(GS2)의 상기 게이트 전극(GE)의 일 측에 제공되는 상기 게이트 스페이서(GSP)와 접할 수 있다. 상기 제2 단부(EP2)는 상기 게이트 스페이서(GSP)를 사이에 두고 상기 제2 게이트 구조체(GS2)의 상기 게이트 전극(GE)으로부터 이격될 수 있다.
상기 제2 노드 콘택(155b)은 상기 제1 노드 콘택(155a)과 대칭되는 형상을 가질 수 있다. 상기 제2 노드 콘택(155b)은 상기 제2 NMOSFET 영역(NR2) 상에 제공되는 제1 단부, 및 상기 PMOSFET 영역(PR) 상에 제공되는 제2 단부를 포함할 수 있다. 상기 제2 노드 콘택(155b)의 상기 제1 단부는 상기 제2 게이트 구조체(GS2) 및 상기 제4 게이트 구조체(GS4)의 각각으로부터 상기 제1 거리(d1)로 이격될 수 있다. 상기 제2 노드 콘택(155b)의 상기 제2 단부는 그것의 상기 제1 단부로부터 옆으로 쉬프트(shift)되어 상기 제2 게이트 구조체(GS2)보다 상기 제1 게이트 구조체(GS1)에 더 인접할 수 있다. 상기 제2 노드 콘택(155b)의 상기 제2 단부는 상기 제2 게이트 구조체(GS2)로부터 상기 제2 거리(d2)로 이격될 수 있다. 본 실시예들에 따르면, 상기 제2 노드 콘택(155b)의 상기 제2 단부는 상기 제1 게이트 구조체(GS1)와 접할 수 있다. 상기 제2 노드 콘택(155b)의 상기 제2 단부는 상기 제1 게이트 구조체(GS1)의 상기 게이트 전극(GE)의 일 측에 제공되는 상기 게이트 스페이서(GSP)와 접할 수 있다. 상기 제2 노드 콘택(155b)의 상기 제2 단부는 상기 게이트 스페이서(GSP)를 사이에 두고 상기 제1 게이트 구조체(GS1)의 상기 게이트 전극(GE)으로부터 이격될 수 있다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 13은 도 12의 Ⅱ-Ⅱ'에 따른 단면도이다. 도 12의 Ⅰ-Ⅰ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들은 각각 도 4a, 도 4c, 및 도 4d와 실질적으로 동일하다. 도 2, 도 3, 도 4a 내지 도 4d를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공된다. 설명의 간소화를 위해, 도 2, 도 3, 도 4a 내지 도 4d를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 차이점을 주로 설명한다.
도 12, 도 13, 및 도 4c를 참조하면, 상기 제1 노드 콘택(155a)은 서로 대향하는 상기 제1 단부(EP1) 및 상기 제2 단부(EP2)을 포함할 수 있다. 상기 제1 단부(EP1)는 상기 제1 NMOSFET 영역(NR1) 상에 제공되는 상기 제1 노드 콘택(155a)의 일부일 수 있고, 상기 제2 단부(EP2)는 상기 PMOSFET 영역(PR) 상에 제공되는 상기 제1 노드 콘택(155a)의 다른 일부일 수 있다. 상기 제1 단부(EP1)는 상기 제1 게이트 구조체(GS1) 및 상기 제3 게이트 구조체(GS3)의 각각으로부터 상기 제1 거리(d1)로 이격될 수 있다. 상기 제2 단부(EP2)는 상기 제1 단부(EP1)로부터 옆으로 쉬프트(laterally shift)되어 상기 제1 게이트 구조체(GS1)보다 상기 제2 게이트 구조체(GS2)에 더 인접할 수 있다. 상기 제2 단부(EP2)는 상기 제1 게이트 구조체(GS1)로부터 상기 제2 거리(d2)로 이격될 수 있다. 본 실시예들에 따르면, 평면적 관점에서, 상기 제2 단부(EP2)는 상기 제2 게이트 구조체(GS2)와 부분적으로 중첩할 수 있다. 상기 제2 단부(EP2)는 상기 제2 게이트 구조체(GS2)의 상기 게이트 전극(GE)과 접할 수 있다. 상기 제2 단부(EP2)는 상기 제2 게이트 구조체(GS2)의 상기 게이트 전극(GE)의 일 측에 제공되는 상기 게이트 스페이서(GSP)를 관통하여 상기 게이트 전극(GE)과 접할 수 있다.
상기 제2 노드 콘택(155b)은 상기 제1 노드 콘택(155a)과 대칭되는 형상을 가질 수 있다. 상기 제2 노드 콘택(155b)은 상기 제2 NMOSFET 영역(NR2) 상에 제공되는 제1 단부, 및 상기 PMOSFET 영역(PR) 상에 제공되는 제2 단부를 포함할 수 있다. 상기 제2 노드 콘택(155b)의 상기 제1 단부는 상기 제2 게이트 구조체(GS2) 및 상기 제4 게이트 구조체(GS4)의 각각으로부터 상기 제1 거리(d1)로 이격될 수 있다. 상기 제2 노드 콘택(155b)의 상기 제2 단부는 그것의 상기 제1 단부로부터 옆으로 쉬프트(shift)되어 상기 제2 게이트 구조체(GS2)보다 상기 제1 게이트 구조체(GS1)에 더 인접할 수 있다. 상기 제2 노드 콘택(155b)의 상기 제2 단부는 상기 제2 게이트 구조체(GS2)로부터 상기 제2 거리(d2)로 이격될 수 있다. 본 실시예들에 따르면, 평면적 관점에서, 상기 제2 노드 콘택(155b)의 상기 제2 단부는 상기 제1 게이트 구조체(GS1)와 부분적으로 중첩할 수 있다. 상기 제2 노드 콘택(155b)의 상기 제2 단부는 상기 제1 게이트 구조체(GS1)의 상기 게이트 전극(GE)과 접할 수 있다. 상기 제2 노드 콘택(155b)의 상기 제2 단부는 상기 제1 게이트 구조체(GS1)의 상기 게이트 전극(GE)의 일 측에 제공되는 상기 게이트 스페이서(GSP)를 관통하여 상기 게이트 전극(GE)과 접할 수 있다.
도 10 내지 도 13을 참조하여 설명한 실시예들에 따르면, 상기 제2 거리(d2)가 최대화될 수 있다. 즉, 상기 노드 콘택들(155)의 각각과 인접하는 게이트 구조체 사이의 전기적 단락이 최소화될 수 있다.
도 14는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 15는 도 14의 B부분에 대응하는 확대도이다. 도 16은 도 14의 Ⅴ-Ⅴ'에 따른 단면도이다. 도 14의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들은 각각 도 4a 내지 도 4d와 실질적으로 동일하다. 도 2, 도 3, 도 4a 내지 도 4d를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공된다. 설명의 간소화를 위해, 도 2, 도 3, 도 4a 내지 도 4d를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 차이점을 주로 설명한다.
도 14, 도 15, 도 16, 도 4b, 및 도 4c를 참조하면, 상기 제1 노드 콘택(155a)은 서로 대향하는 상기 제1 단부(EP1) 및 상기 제2 단부(EP2)을 포함할 수 있다. 상기 제1 단부(EP1)는 상기 제1 NMOSFET 영역(NR1) 상에 제공되는 상기 제1 노드 콘택(155a)의 일부일 수 있고, 상기 제2 단부(EP2)는 상기 PMOSFET 영역(PR) 상에 제공되는 상기 제1 노드 콘택(155a)의 다른 일부일 수 있다. 본 실시예들에 따르면, 상기 제1 방향(D1)을 따라 측정할 때, 상기 제1 단부(EP1)의 폭은 상기 제2 단부(EP2)로부터 멀어지는 방향을 따라 좁아질 수 있다. 상기 제1 단부(EP1)의 적어도 일부는 상기 제1 게이트 구조체(GS1) 및 상기 제3 게이트 구조체(GS3)의 각각으로부터 상기 제1 거리(d1)로 이격될 수 있고, 상기 제1 단부(EP1)의 다른 일부는 상기 제1 게이트 구조체(GS1) 및 상기 제3 게이트 구조체(GS3)의 각각으로부터 제4 거리(d4)로 이격될 수 있다. 상기 제4 거리(d2)는 상기 제1 방향(D1)에 따른 거리일 수 있고, 상기 제1 거리(d1)보다 클 수 있다. 상기 제2 단부(EP2)는 상기 제1 단부(EP1)로부터 옆으로 쉬프트(laterally shift)되어 상기 제1 게이트 구조체(GS1)보다 상기 제2 게이트 구조체(GS2)에 더 인접할 수 있다. 상기 제2 단부(EP2)는 상기 제1 게이트 구조체(GS1)로부터 상기 제2 거리(d2)로 이격될 수 있다. 상기 제4 거리(d2)는 상기 제2 거리(d2)보다 작거나 같을 수 있다. 상기 제2 단부(EP2)는 상기 제2 게이트 구조체(GS2)로부터 상기 제3 거리(d3)로 이격되되, 상기 제3 거리(d3)는 상기 제1 거리(d1), 상기 제2 거리(d2), 및 상기 제4 거리(d4)보다 작을 수 있다. 상기 제1 노드 콘택(155a)은, 평면적 관점에서, 상기 제2 방향(D2)으로 연장되는 굽은 라인 형상(bent line shape)을 가질 수 있다. 일 예로, 상기 제1 노드 콘택(155a)은, 평면적 관점에서, 상기 제2 단부(EP2)가 상기 제2 게이트 구조체(GS2)에 인접하도록 상기 제1 노드 콘택(155a)의 적어도 일부가 휘어진 라인 형상(CS)을 가지되, 상기 제1 단부(EP1)의 폭은 상기 제2 단부(EP2)로부터 멀어지는 방향을 따라 좁아질 수 있다.
상기 제2 노드 콘택(155b)은 상기 제1 노드 콘택(155a)과 대칭되는 형상을 가질 수 있다. 상기 제2 노드 콘택(155b)은 상기 제2 NMOSFET 영역(NR2) 상에 제공되는 제1 단부, 및 상기 PMOSFET 영역(PR) 상에 제공되는 제2 단부를 포함할 수 있다. 본 실시예들에 따르면, 상기 제1 방향(D1)을 따라 측정할 때, 상기 제2 노드 콘택(155b)의 상기 제1 단부의 폭은 그것의 상기 제2 단부로부터 멀어지는 방향을 따라 좁아질 수 있다. 상기 제2 노드 콘택(155b)의 상기 제1 단부의 적어도 일부는 상기 제2 게이트 구조체(GS2) 및 상기 제4 게이트 구조체(GS4)의 각각으로부터 상기 제1 거리(d1)로 이격될 수 있고, 상기 제2 노드 콘택(155b)의 상기 제1 단부의 다른 일부는 상기 제2 게이트 구조체(GS2) 및 상기 제4 게이트 구조체(GS4)의 각각으로부터 상기 제4 거리(d4)로 이격될 수 있다. 상기 제2 노드 콘택(155b)의 상기 제2 단부는 그것의 상기 제1 단부로부터 옆으로 쉬프트(laterally shift)되어 상기 제2 게이트 구조체(GS2)보다 상기 제1 게이트 구조체(GS1)에 더 인접할 수 있다. 상기 제2 노드 콘택(155b)의 상기 제2 단부는 상기 제2 게이트 구조체(GS2)로부터 상기 제2 거리(d2)로 이격되고, 상기 제1 게이트 구조체(GS1)로부터 상기 제3 거리(d3)로 이격될 수 있다. 상기 제2 노드 콘택(155b)은, 평면적 관점에서, 상기 제2 방향(D2)으로 연장되는 굽은 라인 형상(bent line shape)을 가질 수 있다.
도 17은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 17의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들은 각각 도 4a 내지 도 4d와 실질적으로 동일하다. 도 2, 도 3, 도 4a 내지 도 4d를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공된다. 설명의 간소화를 위해, 도 2, 도 3, 도 4a 내지 도 4d를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 반도체 소자와 차이점을 주로 설명한다.
도 17을 참조하면, 상기 활성 패턴들(ACT)은 상기 제2 NMOSFET 영역(NR2) 상에 제공되는 추가적인 제1 활성 패턴(ACT1_a)을 포함할 수 있다. 상기 추가적인 제1 활성 패턴(ACT1_a)은 상기 제2 NMOSFET 영역(NR2) 상의 상기 제1 활성 패턴(ACT1)을 사이에 두고 상기 PMOSFET 영역(PR)으로부터 이격되도록 제공될 수 있다. 상기 제2 게이트 구조체(GS2)는 상기 제2 방향(D2)으로 연장되어 상기 추가적인 제1 활성 패턴(ACT1_a)을 가로지를 수 있다. 상기 게이트 구조체들(GS)은 상기 제1 내지 제4 게이트 구조체들(GS, GS2, GS3, GS4)로부터 수평적으로 이격되는 제5 게이트 구조체(GS5)를 포함할 수 있다. 상기 제5 게이트 구조체(GS5)는 상기 제2 NMOSFET 영역(NR2) 상에 제공되어 상기 추가적인 제1 활성 패턴(ACT1_a)을 가로지를 수 있다. 상기 제5 게이트 구조체(GS5)는 상기 제2 방향(D2)을 따라 상기 제1 및 제4 게이트 구조체들(GS1, GS4)과 정렬될 수 있고, 상기 제1 방향(D1)을 따라 상기 제2 게이트 구조체(GS2)로부터 이격될 수 있다.
상기 소스/드레인 영역들(SD)은 상기 제2 및 제5 게이트 구조체들(GS2, GS5)의 각각의 양 측의 상기 추가적인 제1 활성 패턴(ACT1_a) 상에 제공되는 추가적인 소스/드레인 영역들(SD)을 포함할 수 있다. 상기 추가적인 제1 활성 패턴(ACT1_a)은 상기 제2 및 제5 게이트 구조체들(GS2, GS5)의 각각의 아래에 제공되고 상기 추가적인 소스/드레인 영역들(SD) 사이에 개재하는 상기 활성 핀(F)을 포함할 수 있다. 상기 추가적인 제1 활성 패턴(ACT1_a) 및 이를 가로지르는 상기 제2 및 제5 게이트 구조체들(GS2, GS5)은 한 쌍의 엔모스(NMOS) 트랜지스터들을 구성할 수 있다. 도 2, 도 4a 내지 도 4d를 참조하여 설명한, 상기 제1 및 제2 풀-다운 트랜지스터들, 상기 제1 및 제2 풀-업 트랜지스터들, 및 상기 제1 및 제2 액서스 트랜지스터들은 상기 한 쌍의 NMOS 트랜지스터들과 함께 별개의 판독 포트(an isolated read port)를 갖는 이중-포트 에스램 셀(dual-port SRAM cell)을 구성할 수 있다.
상기 소스/드레인 콘택들(150)은 상기 추가적인 소스/드레인 영역들(SD) 상에 각각 연결되는 추가적인 소스/드레인 콘택들(150)을 포함할 수 있다. 도시되지 않았지만, 상기 게이트 콘택들(160)은 상기 제5 게이트 구조체(GS5)에 연결되는 추가적인 게이트 콘택(160)을 포함할 수 있다.
본 발명의 개념에 따르면, 에스램 셀을 구성하는 노드 콘택은, 상기 노드 콘택과 전기적으로 연결되는, 특정 게이트 구조체에 인접하게 배치되되, 인접하는 다른 게이트 구조체들로부터 요구되는 거리로 이격될 수 있다. 그 결과, 상기 노드 콘택과 상기 인접하는 게이트 구조체들 사이의 전기적 단락이 최소화될 수 있다. 따라서, 고집적화에 최적화되고 전기적 특성이 개선된 반도체 소자가 제공될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 ACT: 활성 패턴들
ST: 소자분리막 GS: 게이트 구조체들
SD: 소스/드레인 영역들 150: 소스/드레인 콘택들
160: 게이트 콘택들 155: 노드 콘택들
PR: PMOSFET 영역 NR1, NR2: NMOSFET 영역

Claims (10)

  1. 기판 상에 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 활성 패턴 및 상기 제2 활성 패턴을 가로지르는 제1 게이트 구조체;
    상기 제1 게이트 구조체의 일 측에 제공되고, 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 전기적으로 연결하는 노드 콘택; 및
    상기 노드 콘택을 사이에 두고 상기 제1 게이트 구조체로부터 이격되는 제2 게이트 구조체를 포함하되,
    상기 노드 콘택은 상기 제1 활성 패턴에 인접하는 제1 단부, 및 상기 제2 활성 패턴에 인접하는 제2 단부를 포함하고,
    상기 제2 단부는 상기 제1 단부로부터 옆으로 쉬프트(laterally shift)되어, 상기 제1 게이트 구조체보다 상기 제2 게이트 구조체에 더 인접하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 노드 콘택의 상기 제1 단부는 상기 제1 게이트 구조체로부터 제1 거리로 이격되고,
    상기 노드 콘택의 상기 제2 단부는 상기 제1 게이트 구조체로부터 상기 제1 거리보다 큰 제2 거리로 이격되는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 노드 콘택의 상기 제2 단부와 상기 제2 게이트 구조체 사이의 제3 거리는 상기 제1 거리 및 상기 제2 거리보다 작은 반도체 소자.
  4. 청구항 2에 있어서,
    상기 노드 콘택을 사이에 두고 상기 제1 게이트 구조체로부터 이격되고, 상기 제1 활성 패턴을 가로지르는 제3 게이트 구조체를 더 포함하되,
    상기 노드 콘택의 상기 제1 단부는 상기 제3 게이트 구조체로부터 상기 제1 거리로 이격되는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 노드 콘택은 평면적 관점에서 상기 제2 방향으로 연장되는 굽은 라인 형상(bent line shape)을 갖는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 제2 게이트 구조체 상의 게이트 콘택을 더 포함하되,
    상기 게이트 콘택은 상기 노드 콘택과 연결되는 반도체 소자.
  7. 청구항 6에 있어서,
    상기 제2 게이트 구조체는 상기 게이트 콘택 및 상기 상기 노드 콘택을 통해 상기 제1 및 제2 활성 패턴들에 전기적으로 연결되는 반도체 소자.
  8. 청구항 6에 있어서,
    상기 게이트 콘택은 상기 노드 콘택과 동일한 물질을 포함하는 반도체 소자.
  9. 청구항 6에 있어서,
    상기 게이트 콘택의 상면은 상기 기판으로부터 상기 노드 콘택의 상면과 동일한 높이에 위치하는 반도체 소자.
  10. 청구항 1에 있어서,
    상기 제1 활성 패턴 및 상기 제2 활성 패턴은 서로 다른 도전형을 갖는 반도체 소자.
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