KR20180114560A - 어드레스 처리 회로 및 이를 포함하는 반도체 장치 - Google Patents

어드레스 처리 회로 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

본 기술은 노멀 동작 및 데이터 에러 정정 동작과 관련된 복수의 내부 명령 신호를 근거로 노멀 동작 관련 어드레스 신호와 데이터 에러 정정 동작 관련 어드레스 신호를 구분하여 입/출력하기 위한 복수의 래치 제어신호를 생성하도록 구성된 어드레스 래치 제어 회로; 및 상기 노멀 동작 및 상기 데이터 에러 정정 동작을 위해 통합된 어드레스 신호를 상기 복수의 래치 제어신호 중에서 어느 하나에 따라 동일한 회로 블록에 래치하고, 래치된 어드레스 신호를 상기 복수의 래치 제어신호 중에서 나머지에 따라 상기 노멀 동작과 상기 데이터 에러 정정 동작을 위해 구분하여 출력하도록 구성된 어드레스 래치 회로를 포함할 수 있다.

Description

어드레스 처리 회로 및 이를 포함하는 반도체 장치{ADDRESS PROCESSING CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 어드레스 처리 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 소형화 및 고속화가 진행될 수록 데이터를 라이트하고 리드하는 과정에서 에러 발생이 증가한다.
이러한 데이터 에러를 감지하고 정정하기 위해 에러 정정 회로 즉, ECC(Error Check Correction) 회로가 사용된다.
에러 정정 회로는 라이트되는 복수의 데이터에 대한 패리티 신호를 생성하고, 패리티 신호에 따라 리드되는 복수의 데이터에 대한 에러를 정정하여 출력할 수 있다.
따라서 노멀 데이터 라이트 동작을 위한 어드레스와 에러 정정 동작을 위한 어드레스는 별도의 처리과정을 필요로 하며, 그와 관련된 회로 구성의 증가를 초래할 수 있다.
본 발명의 실시예는 어드레스 처리를 위한 회로 면적 및 소비 전류를 감소시킬 수 있는 어드레스 처리 회로 및 이를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예는 노멀 동작 및 데이터 에러 정정 동작을 위해 통합된 어드레스 신호를 동일한 회로 블록에 래치하고, 래치된 어드레스 신호를 상기 노멀 동작과 상기 데이터 에러 정정 동작을 위해 구분하여 출력하도록 구성될 수 있다.
본 발명의 실시예는 노멀 동작 및 데이터 에러 정정 동작과 관련된 복수의 내부 명령 신호를 근거로 노멀 동작 관련 어드레스 신호와 데이터 에러 정정 동작 관련 어드레스 신호를 구분하여 입/출력하기 위한 복수의 래치 제어신호를 생성하도록 구성된 어드레스 래치 제어 회로; 및 상기 노멀 동작 및 상기 데이터 에러 정정 동작을 위해 통합된 어드레스 신호를 상기 복수의 래치 제어신호 중에서 어느 하나에 따라 동일한 회로 블록에 래치하고, 래치된 어드레스 신호를 상기 복수의 래치 제어신호 중에서 나머지에 따라 상기 노멀 동작과 상기 데이터 에러 정정 동작을 위해 구분하여 출력하도록 구성된 어드레스 래치 회로를 포함할 수 있다.
본 발명의 실시예는 노멀 동작 및 데이터 에러 정정 동작을 위해 통합된 어드레스 신호를 동일한 회로 블록에 래치하고, 래치된 어드레스 신호를 상기 노멀 동작과 상기 데이터 에러 정정 동작을 위해 구분하여 출력하도록 구성된 어드레스 처리 회로; 명령 신호에 응답하여 상기 어드레스 처리 회로의 출력에 대응되는 데이터의 입/출력을 제어하도록 구성된 메모리 코어 회로; 상기 어드레스 처리 회로의 출력에 따라 상기 메모리 코어 회로와 연계하여 리드 데이터 및 라이트 데이터에 대한 에러 정정 동작을 수행하도록 구성된 데이터 에러 정정회로를 포함할 수 있다.
본 기술은 반도체 장치의 어드레스 처리를 위한 회로 면적 및 소비 전류를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 데이터 에러 정정 기능을 갖는 반도체 장치(10)의 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 어드레스 처리 회로(100)의 구성을 나타낸 도면,
도 3은 도 2의 어드레스 래치 제어회로(101)의 구성을 나타낸 도면,
도 4는 도 2의 어드레스 선택 회로(102)의 구성을 나타낸 도면,
도 5는 도 2의 어드레스 래치 회로(103)의 구성을 나타낸 도면,
도 6은 도 5의 파이프 래치(400)의 구성을 나타내 도면이고,
도 7은 도 2의 어드레스 출력회로(104)의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 데이터 에러 정정 기능을 갖는 반도체 장치(10)는 메모리 코어 회로(11), 커맨드/어드레스 입력 회로(12), 데이터 입/출력 회로(13), 데이터 에러 정정회로(14) 및 커맨드/어드레스 처리 회로(15)를 포함할 수 있다.
메모리 코어 회로(11)는 메모리 셀 어레이, 센스 앰프 어레이, 로우 디코더 및 컬럼 디코더 등을 포함할 수 있다.
메모리 코어 회로(11)는 각종 명령 예를 들어, 리드 커맨드, 라이트 커맨드 및 마스크드 라이트 신호 등에 응답하여 어드레스에 대응되는 데이터를 출력하거나, 외부에서 입력되는 데이터를 어드레스에 따라 메모리 셀 어레이에 저장할 수 있다.
커맨드/어드레스 입력 회로(12)는 클럭 신호(CLK), 외부 커맨드(CMD), 외부 어드레스(ADD) 및 데이터 마스크 신호(DM)를 버퍼링하여 출력할 수 있다.
데이터 입/출력 회로(13)는 데이터(DQ)를 버퍼링하여 데이터 에러 정정 회로(14)로 제공하거나, 데이터 에러 정정 회로(14)의 출력을 버퍼링한 데이터(DQ)를 외부로 출력할 수 있다.
외부 커맨드(CMD), 외부 어드레스(ADD) 및 데이터 마스크 신호(DM)는 반도체 장치(10) 외부의 시스템에서 제공받을 수 있다.
데이터(DQ)는 리드 동작 시 반도체 장치(10)에서 외부의 시스템으로 제공될 수 있고, 라이트 동작 시 외부의 시스템에서 반도체 장치(10)로 제공될 수 있다.
이때 외부의 시스템은 반도체 장치(10)를 직접 또는 간접적으로 제어하기 위한 시스템으로서, 예를 들어, CPU(Central Processing Unit) 또는 GPU(Graphic Processing Unit) 등을 포함할 수 있다.
커맨드/어드레스 처리 회로(15)는 커맨드/어드레스 입력 회로(12)에서 출력된 신호에 대하여 현재 동작 상태에 맞는 제어 동작을 수행하여 메모리 코어 회로(11) 및 데이터 에러 정정 회로(14)에 제공할 수 있다.
이때 커맨드/어드레스 처리 회로(15)의 제어 동작은 커맨드/어드레스 입력 회로(12)에서 출력된 신호에 대한 래치, 다중화 또는/및 타이밍 조정 등을 의미할 수 있다.
커맨드/어드레스 처리 회로(15)는 현재 동작 예를 들어, 노멀 라이트(Normal Write) 동작을 위한 내부 어드레스와, 마스크드 라이트(Masked Write) 동작을 위한 내부 어드레스를 래치하기 위한 래치 회로를 공유하도록 구성될 수 있으며, 이에 대한 상세한 설명은 후술하기로 한다.
이때 마스크드 라이트 동작은 에러 정정을 위한 라이트 동작일 수 있다.
데이터 에러 정정 회로(14)는 커맨드/어드레스 처리 회로(15)의 출력에 따라 메모리 코어 회로(11)와 연계하여 리드 데이터 및 라이트 데이터에 대한 에러 정정 동작을 수행할 수 있다.
본 발명의 실시예에 따른 어드레스 처리 회로(100)는 예를 들어, 도 1의 커맨드/어드레스 처리 회로(15)에 포함될 수 있다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 어드레스 처리 회로(100)는 어드레스 래치 제어 회로(101), 어드레스 선택 회로(102), 어드레스 래치 회로(103) 및 어드레스 출력 회로(104)를 포함할 수 있다.
어드레스 래치 제어 회로(101)는 노멀 동작 및 에러 정정 동작과 관련된 복수의 내부 명령 신호들을 근거로 노멀 동작 관련 어드레스 신호와 에러 정정 동작 관련 어드레스 신호를 구분하여 입/출력하기 위한 복수의 래치 제어신호를 생성할 수 있다.
이때 노멀 동작과 관련된 제 1 내부 명령 신호들로서, 라이트 신호들(EWT, WTT, WTTF)을 포함할 수 있다.
EWT는 외부 라이트 신호 즉, 외부의 시스템에서 제공되는 라이트 명령에 따라 바로 생성되는 신호일 수 있다.
WTT는 외부 라이트 신호(EWT)를 지연시켜 생성된 신호로서, 외부 라이트 신호(EWT)가 입력된 클럭 신호(CLK)를 기준으로 WL + BL/2 +X8 딜레이 + ECC 딜레이 만큼 지연된 신호일 수 있다.
WTTF는 외부 라이트 신호(EWT)를 지연시켜 생성된 신호로서, 외부 라이트 신호(EWT)가 입력된 클럭 신호(CLK)를 기준으로 WL + BL/2만큼 지연된 신호일 수 있다.
그리고 에러 정정 동작과 관련된 제 2 내부 명령 신호들로서, 마스크드 라이트 신호(MWT) 및 마스크드 리드 신호(RDT_MWT)를 포함할 수 있다.
이때 MWT는 에러 정정과 관련된 라이트 동작을 위한 신호이다.
RDT_MWT는 에러 정정과 관련된 라이트 동작을 수행함에 있어 필요한 리드 동작과 관련된 신호일 수 있으며, 외부 라이트 신호(EWT)가 입력된 클럭 신호(CLK)를 기준으로 WL + X8 딜레이만큼 지연된 신호일 수 있다.
이때 WL은 라이트 레인턴시(Write Latency)이고, BL은 버스트 랭스(Burst Length)이며, X8 딜레이는 한번의 명령에 따라 입/출력되는 단위 데이터의 수를 정의하는 X8에 따라 8비트의 병렬 데이터 출력에 소요되는 시간이고, ECC 딜레이는 에러 정정 동작에 소요되는 시간일 수 있다.
복수의 래치 제어신호로서, 래치 입력 제어신호(PIN<0:5>) 및 제 1 내지 제 3 래치 출력 제어신호(POUT_A<0:5>, POUT_B<0:5>, POUT_MWT<0:5>)를 포함할 수 있다.
PIN<0:5>는 어드레스 신호를 래치하기 위한 신호이고, POUT_A<0:5>, POUT_B<0:5> 및 POUT_MWT<0:5>는 래치된 어드레스 신호를 출력하기 위한 신호일 수 있다.
POUT_MWT<0:5>는 래치된 어드레스 신호 중에서 에러 정정 동작과 관련하여 래치된 어드레스 신호를 출력하기 위한 신호일 수 있다.
어드레스 선택 회로(102)는 1차 예비 어드레스 신호(ICAF_A/B)를 복수의 선택 제어 신호(EWT1_A/B, EWT2_A/B)에 따라 다중화하여 2차 예비 어드레스 신호(ICA<1:3>)로서 출력할 수 있다.
어드레스 래치 회로(103)는 노멀 동작 및 에러 정정 동작을 위해 통합된 2차 예비 어드레스 신호(ICA<1:3>)를 동일한 파이프 래치에 래치하고, 래치된 어드레스 신호를 제 1 내지 제 3 래치 출력 제어신호(POUT_A<0:5>, POUT_B<0:5>, POUT_MWT<0:5>)에 따라 노멀 동작과 에러 정정 동작을 위해 구분하여 3차 예비 어드레스 신호(ALATB1, ALATB_MWT, ALATB2, BLATB, BLATB_MWT)로서 출력할 수 있다.
어드레스 출력 회로(104)는 3차 예비 어드레스 신호(ALATB1, ALATB_MWT, ALATB2, BLATB, BLATB_MWT)를 복수의 타이밍 제어 신호(CTRL<A:D>)에 따라 정해진 타이밍에 내부 어드레스 신호(BYAC, BYAC_NWT, CBANK<0:7>, CBANK_MWT<0:7>)로서 출력할 수 있다.
이때 복수의 타이밍 제어 신호(CTRL<A:D>) 각각은 복수의 신호 비트를 포함할 수 있다.
내부 어드레스 신호(BYAC, BYAC_NWT, CBANK<0:7>, CBANK_MWT<0:7>) 중에서 BYAC 및 BYAC_NWT는 메모리 셀 액티브 동작과 관련된 어드레스 신호 예를 들어, 컬럼 어드레스 신호일 수 있으며, 그 중에서 BYAC는 노멀 동작에 관련된 어드레스 신호이고 BYAC_NWT는 에러 정정 동작 관련 어드레스 신호일 수 있다.
CBANK<0:7> 및 CBANK_MWT<0:7>은 메모리 뱅크를 선택하기 위한 어드레스 신호일 수 있으며, 그 중에서 CBANK<0:7>는 노멀 동작에 관련된 어드레스 신호이고 CBANK_MWT<0:7>는 에러 정정 동작에 관련된 어드레스 신호일 수 있다.
도 3에 도시된 바와 같이, 어드레스 래치 제어 회로(101)는 조합 회로(110), 래치 입력 제어 신호 생성회로(120) 및 제 1 내지 제 3 래치 출력 제어 신호 생성회로(130 - 150)를 포함할 수 있다.
조합 회로(110)는 노아 게이트(111) 및 인버터(112)를 포함할 수 있다.
조합 회로(110)는 외부 라이트 신호(EWT)와 마스크드 라이트 신호(MWT) 중에서 어느 하나라도 활성화되면 활성화되는 신호 EMWT를 생성할 수 있다.
래치 입력 제어 신호 생성회로(120)는 EMWT가 활성화되면 래치 입력 제어신호(PIN<0:5>)를 생성할 수 있다.
제 1 래치 출력 제어 신호 생성회로(130)는 WTT가 활성화되면 제 1 래치 출력 제어신호(POUT_A<0:5>)를 생성할 수 있다.
제 2 래치 출력 제어 신호 생성회로(140)는 WTTF가 활성화되면 제 2 래치 출력 제어신호(POUT_B<0:5>)를 생성할 수 있다.
제 3 래치 출력 제어 신호 생성회로(150)는 RDT_MWT가 활성화되면 제 3 래치 출력 제어신호(POUT_MWT<0:5>)를 생성할 수 있다.
이때 PIN<0:5>, POUT_A<0:5>, POUT_B<0:5> 및 POUT_MWT<0:5>는 각각의 신호 비트들이 정해진 시차를 두고 순차적으로 활성화되는 신호일 수 있다.
예를 들어, PIN<0>, PIN<1>, PIN<2>, PIN<3>, PIN<4>, PIN<5>가 정해진 시차를 두고 순차적으로 활성화될 수 있으며, POUT_A<0:5>, POUT_B<0:5> 및 POUT_MWT<0:5> 또한 PIN<0:5>와 동일한 방식으로 활성화될 수 있다.
래치 입력 제어 신호 생성회로(120) 및 제 1 내지 제 3 래치 출력 제어 신호 생성회로(130 - 150)는 각각 내부의 카운터 또는 쉬프트 레지스터 등을 이용하여 PIN<0:5>, POUT_A<0:5>, POUT_B<0:5> 및 POUT_MWT<0:5>를 생성할 수 있다.
또한 도시하지는 않았으나, 래치 입력 제어 신호 생성회로(120) 및 제 1 내지 제 3 래치 출력 제어 신호 생성회로(130 - 150)는 각각 내부의 인버터 어레이를 이용하여 PIN<0:5>, POUT_A<0:5>, POUT_B<0:5> 및 POUT_MWT<0:5>와 반대 위상의 신호들 예를 들어, PINB<0:5>, POUTB_A<0:5>, POUTB_B<0:5> 및 POUTB_MWT<0:5>를 생성하는 것도 가능하다.
도 4에 도시된 바와 같이, 어드레스 선택회로(102)는 제 1 내지 제 3 다중화기 어레이(210 - 230)를 포함할 수 있다.
제 1 다중화기 어레이(210)는 1차 예비 어드레스 신호(ICAF_A/B)를 복수의 선택 제어 신호(EWT1_A/B, EWT2_A/B) 중에서 EWT1_A/B에 따라 다중화하여 2차 예비 어드레스 신호(ICA<1:3>) 중에서 ICA<1>로서 출력할 수 있다.
제 2 다중화기 어레이(220)는 1차 예비 어드레스 신호(ICAF_A/B)를 복수의 선택 제어 신호(EWT1_A/B, EWT2_A/B) 중에서 EWT1_A/B에 따라 다중화하여 2차 예비 어드레스 신호(ICA<1:3>) 중에서 ICA<2>로서 출력할 수 있다.
제 3 다중화기 어레이(230)는 1차 예비 어드레스 신호(ICAF_A/B)를 복수의 선택 제어 신호(EWT1_A/B, EWT2_A/B) 중에서 EWT2_A/B에 따라 다중화하여 2차 예비 어드레스 신호(ICA<1:3>) 중에서 ICA<3>으로서 출력할 수 있다.
도 5에 도시된 바와 같이, 어드레스 래치회로(103)는 제 1 내지 제 3 파이프 래치 어레이(310 - 330)를 포함할 수 있다.
제 1 파이프 래치 어레이(310)는 복수의 파이프 래치(400)를 포함할 수 있다.
제 1 파이프 래치 어레이(310)는 ICA<1>을 래치 입력 제어신호(PIN<0:5>) 중에서 PIN<0:2>에 따라 래치하고, 래치된 신호를 제 2 래치 출력 제어신호(POUT_B<0:5>) 중에서 POUT_B<0:2> 또는 제 3 래치 출력 제어신호(POUT_MWT<0:5>) 중에서 POUT_MWT<0:2>에 따라 3차 예비 어드레스 신호(ALATB1, ALATB_MWT, ALATB2, BLATB, BLATB_MWT) 중에서 BLATB 또는 BLATB_MWT로서 출력할 수 있다.
제 1 파이프 래치 어레이(310)의 복수의 파이프 래치(400)는 ICA<1>을 래치 입력 제어신호(PIN<0:5>) 중에서 PIN<0:2>의 각 신호 비트에 따라 래치할 수 있다.
제 1 파이프 래치 어레이(310)의 복수의 파이프 래치(400)는 래치된 신호들을 제 2 래치 출력 제어신호(POUT_B<0:5>) 중에서 POUT_B<0:2>의 각 신호 비트에 따라 BLATB로서 출력할 수 있다.
제 1 파이프 래치 어레이(310)의 복수의 파이프 래치(400)는 래치된 신호들을 제 3 래치 출력 제어신호(POUT_MWT<0:5>) 중에서 POUT_MWT<0:2>의 각 신호 비트에 따라 BLATB_MWT로서 출력할 수 있다.
이때 BLATB를 위한 출력 노드(미 도시, 제 1 출력 노드)와 BLATB_MWT를 위한 출력 노드(미 도시, 제 2 출력 노드)는 서로 전기적으로 분리될 수 있다.
제 1 파이프 래치 어레이(310)의 복수의 파이프 래치(400)는 제 1 출력 노드 및 제 2 출력 노드 각각과 공통 연결될 수 있다.
제 2 파이프 래치 어레이(320)는 복수의 파이프 래치(401)를 포함할 수 있다.
제 2 파이프 래치 어레이(320)는 ICA<2>를 래치 입력 제어신호(PIN<0:5>)에 따라 래치하고, 래치된 신호를 제 2 래치 출력 제어신호(POUT_B<0:5>)에 따라 3차 예비 어드레스 신호(ALATB1, ALATB_MWT, ALATB2, BLATB, BLATB_MWT) 중에서 ALATB2로서 출력할 수 있다.
제 2 파이프 래치 어레이(320)의 복수의 파이프 래치(401)는 ICA<2>를 래치 입력 제어신호(PIN<0:5>)의 각 신호 비트에 따라 래치할 수 있다.
제 2 파이프 래치 어레이(320)의 복수의 파이프 래치(401)는 래치된 신호들을 제 2 래치 출력 제어신호(POUT_B<0:5>)의 각 신호 비트에 따라 ALATB2로서 출력할 수 있다.
이때 제 2 파이프 래치 어레이(320)의 복수의 파이프 래치(401)는 ALATB2를 위한 출력 노드(미 도시, 제 3 출력 노드)와 공통 연결될 수 있다.
제 3 파이프 래치 어레이(330)는 복수의 파이프 래치(400)를 포함할 수 있다.
제 3 파이프 래치 어레이(330)는 ICA<3>을 래치 입력 제어신호(PIN<0:5>)에 따라 래치하고, 래치된 신호를 제 1 래치 출력 제어신호(POUT_A<0:5>) 또는 제 3 래치 출력 제어신호(POUT_MWT<0:5>)에 따라 3차 예비 어드레스 신호(ALATB1, ALATB_MWT, ALATB2, BLATB, BLATB_MWT) 중에서 ALATB1 또는 ALATB_MWT로서 출력할 수 있다.
제 3 파이프 래치 어레이(330)의 복수의 파이프 래치(400)는 ICA<3>을 래치 입력 제어신호(PIN<0:5>)의 각 신호 비트에 따라 래치할 수 있다.
제 3 파이프 래치 어레이(330)의 복수의 파이프 래치(400)는 래치된 신호들을 제 1 래치 출력 제어신호(POUT_A<0:5>)의 각 신호 비트에 따라 ALATB1로서 출력할 수 있다.
제 3 파이프 래치 어레이(330)의 복수의 파이프 래치(400)는 래치된 신호들을 제 3 래치 출력 제어신호(POUT_MWT<0:5>)의 각 신호 비트에 따라 ALATB_MWT로서 출력할 수 있다.
이때 ALATB1을 위한 출력 노드(미 도시, 제 4 출력 노드)와 ALATB_MWT를 위한 출력 노드(미 도시, 제 5 출력 노드)는 서로 전기적으로 분리될 수 있다.
제 3 파이프 래치 어레이(330)의 복수의 파이프 래치(400)는 제 4 출력 노드 및 제 5 출력 노드 각각과 공통 연결될 수 있다.
도 6에 도시된 바와 같이, 복수의 파이프 래치(400)는 서로 동일하게 구성될 수 있다.
예를 들어, 제 3 파이프 래치 어레이(330)의 복수의 파이프 래치(400) 중에서 래치 입력 제어신호(PIN<0>) 및 제 1 래치 출력 제어신호(POUT_A<0>)를 입력 받는 파이프 래치(400)는 엣지 트리거(Edge Trigger) 방식으로 구성될 수 있다.
복수의 파이프 래치(400)는 각각 ICA<3>를 래치하기 위한 단위 래치 및 단위 래치에 래치된 신호를 상기 노멀 동작과 관련된 래치 출력 제어 신호 POUT_A<0> 및 데이터 에러 정정 동작과 관련된 래치 출력 제어 신호 POUT_MWT에 따라 구분하여 출력하기 위한 출력 선택 회로를 포함할 수 있다.
파이프 래치(400)는 제 1 내지 제 8 인버터(401 - 408)를 포함할 수 있다.
제 1 내지 제 6 인터버(401 - 406)가 단위 래치로 동작할 수 있고, 제 7 및 제 8 인버터(407, 408)가 출력 선택 회로로 동작할 수 있다.
제 1 내지 제 3 인버터(401 - 403)는 PIN<0>가 로직 하이로 토글함에 따라 ICA<3>을 래치하고, PIN<0>가 다시 로직 하이로 토글함에 따라 제 4 내지 제 6 인버터(404 - 406)가 제 2 인버터(402)의 출력을 래치한다.
그리고 POUT_A<0>이 로직 하이로 토글하는 경우, 제 5 인버터(405)의 출력이 제 7 인버터(407)를 통해 ALATB1으로서 출력될 수 있다.
한편, POUT_MWT<0>이 로직 하이로 토글하는 경우, 제 5 인버터(405)의 출력이 제 8 인버터(408)를 통해 ALATB_MWT로서 출력될 수 있다.
상술한 파이프 래치(400) 구조로 인하여 어드레스 래치회로(103)는 서로 다른 용도의 어드레스 신호 즉, 노멀 라이트 동작을 위한 어드레스 신호와 에러 정정 동작을 위한 어드레스 신호를 공유된 회로 구성 즉, 하나의 파이프 래치(400)를 통해 처리할 수 있다.
도 7에 도시된 바와 같이, 어드레스 출력회로(104)는 제 1 내지 제 4 드라이버(410, 420, 431, 441) 및 제 1 내지 제 2 디코더(432, 442)를 포함할 수 있다.
기 언급한 바와 같이, 복수의 타이밍 제어 신호(CTRL<A:D>) 각각은 복수의 신호 비트를 포함할 수 있다.
제 1 드라이버(410)는 3차 예비 어드레스 신호(ALATB1)를 타이밍 제어신호(CTRL<A>)에 따라 정해진 타이밍에 내부 어드레스 신호(BYAC)로서 출력할 수 있다.
제 2 드라이버(420)는 3차 예비 어드레스 신호(ALATB_MWT)를 타이밍 제어신호(CTRL<B>)에 따라 정해진 타이밍에 내부 어드레스 신호(BYAC_MWT)로서 출력할 수 있다.
제 3 드라이버(431)는 3차 예비 어드레스 신호(BLATB)를 타이밍 제어신호(CTRL<C>)에 따라 정해진 타이밍에 래치하여 복수의 신호를 출력할 수 있다.
제 1 디코더(432)는 제 3 드라이버(431)의 복수의 출력을 디코딩하여 내부 어드레스 신호(CBANK<0:7>)로서 출력할 수 있다.
제 4 드라이버(441)는 3차 예비 어드레스 신호(BLATB_MWT)를 타이밍 제어신호(CTRL<D>)에 따라 정해진 타이밍에 래치하여 복수의 신호를 출력할 수 있다.
제 2 디코더(442)는 제 4 드라이버(441)의 복수의 출력을 디코딩하여 내부 어드레스 신호(CBANK_MWT<0:7>)로서 출력할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 노멀 동작 및 데이터 에러 정정 동작을 위해 통합된 어드레스 신호를 동일한 회로 블록에 래치하고, 래치된 어드레스 신호를 상기 노멀 동작과 상기 데이터 에러 정정 동작을 위해 구분하여 출력하도록 구성된 어드레스 래치 회로.
  2. 제 1 항에 있어서,
    상기 회로 블록은
    상기 통합된 어드레스를 래치 입력 제어 신호에 따라 래치하고, 래치된 신호를 상기 노멀 동작과 관련된 래치 출력 제어 신호 및 상기 데이터 에러 정정 동작과 관련된 래치 출력 제어 신호에 따라 구분하여 출력하도록 구성된 파이프 래치를 포함하는 어드레스 래치 회로.
  3. 제 2 항에 있어서,
    상기 파이프 래치는
    상기 통합된 어드레스를 래치하기 위한 단위 래치, 및
    상기 단위 래치에 래치된 신호를 상기 노멀 동작과 관련된 래치 출력 제어 신호 및 상기 데이터 에러 정정 동작과 관련된 래치 출력 제어 신호에 따라 구분하여 출력하기 위한 출력 선택 회로를 포함하는 어드레스 래치 회로.
  4. 노멀 동작 및 데이터 에러 정정 동작과 관련된 복수의 내부 명령 신호를 근거로 노멀 동작 관련 어드레스 신호와 데이터 에러 정정 동작 관련 어드레스 신호를 구분하여 입/출력하기 위한 복수의 래치 제어신호를 생성하도록 구성된 어드레스 래치 제어 회로; 및
    상기 노멀 동작 및 상기 데이터 에러 정정 동작을 위해 통합된 어드레스 신호를 상기 복수의 래치 제어신호 중에서 어느 하나에 따라 동일한 회로 블록에 래치하고, 래치된 어드레스 신호를 상기 복수의 래치 제어신호 중에서 나머지에 따라 상기 노멀 동작과 상기 데이터 에러 정정 동작을 위해 구분하여 출력하도록 구성된 어드레스 래치 회로를 포함하는 어드레스 처리 회로.
  5. 제 4 항에 있어서,
    예비 어드레스 신호를 복수의 선택 제어 신호에 따라 다중화하여 상기 통합된 어드레스 신호로서 출력하도록 구성된 어드레스 선택 회로를 더 포함하는 어드레스 처리 회로.
  6. 제 4 항에 있어서,
    상기 복수의 내부 명령 신호는 라이트 신호, 마스크드(Masked) 라이트 신호를 포함하는 어드레스 처리 회로.
  7. 제 4 항에 있어서,
    상기 어드레스 래치 제어회로는
    라이트 신호와 마스크드 라이트 신호를 조합하도록 구성된 조합 회로,
    상기 조합 회로의 출력에 따라 상기 복수의 래치 제어신호 중에서 래치 입력 제어신호를 생성하도록 구성된 래치 입력 제어 신호 생성회로, 및
    상기 라이트 신호에 따라 상기 복수의 래치 제어신호 중에서 상기 래치 입력 제어신호를 제외한 나머지 신호들을 생성하도록 구성된 복수의 래치 출력 제어 신호 생성회로를 포함하는 어드레스 처리 회로.
  8. 제 7 항에 있어서,
    상기 복수의 래치 출력 제어 신호 생성회로 중에서 어느 하나는
    데이터 에러 정정과 관련된 라이트 동작을 수행함에 있어 필요한 리드 동작과 관련된 신호에 따라 상기 복수의 래치 제어신호 중에서 어느 하나를 생성하도록 구성되는 어드레스 처리 회로.
  9. 제 4 항에 있어서,
    상기 어드레스 래치 회로는
    상기 통합된 어드레스 신호를 상기 복수의 래치 제어신호 중에서 래치 입력 제어신호에 따라 래치하고, 래치된 신호를 상기 복수의 래치 제어신호 중에서 노멀 동작과 관련된 래치 출력 제어 신호 및 데이터 에러 정정 동작과 관련된 래치 출력 제어 신호에 따라 구분하여 출력하도록 구성된 파이프 래치를 포함하는 어드레스 처리 회로.
  10. 제 9 항에 있어서,
    상기 파이프 래치는
    상기 통합된 어드레스 신호를 래치하기 위한 단위 래치, 및
    상기 단위 래치에 래치된 신호를 상기 노멀 동작과 관련된 래치 출력 제어 신호 및 상기 데이터 에러 정정 동작과 관련된 래치 출력 제어 신호에 따라 구분하여 출력하기 위한 출력 선택 회로를 포함하는 어드레스 처리 회로.
  11. 노멀 동작 및 데이터 에러 정정 동작을 위해 통합된 어드레스 신호를 동일한 회로 블록에 래치하고, 래치된 어드레스 신호를 상기 노멀 동작과 상기 데이터 에러 정정 동작을 위해 구분하여 출력하도록 구성된 어드레스 처리 회로;
    명령 신호에 응답하여 상기 어드레스 처리 회로의 출력에 대응되는 데이터의 입/출력을 제어하도록 구성된 메모리 코어 회로;
    상기 어드레스 처리 회로의 출력에 따라 상기 메모리 코어 회로와 연계하여 리드 데이터 및 라이트 데이터에 대한 에러 정정 동작을 수행하도록 구성된 데이터 에러 정정회로를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 어드레스 처리 회로는
    상기 노멀 동작 및 상기 데이터 에러 정정 동작과 관련된 복수의 내부 명령 신호를 근거로 노멀 동작 관련 어드레스 신호와 데이터 에러 정정 동작 관련 어드레스 신호를 구분하여 입/출력하기 위한 복수의 래치 제어신호를 생성하도록 구성된 어드레스 래치 제어 회로, 및
    상기 노멀 동작 및 상기 데이터 에러 정정 동작을 위해 통합된 어드레스 신호를 상기 복수의 래치 제어신호 중에서 어느 하나에 따라 상기 동일한 회로 블록에 래치하고, 래치된 어드레스 신호를 상기 복수의 래치 제어신호 중에서 나머지에 따라 상기 노멀 동작과 상기 데이터 에러 정정 동작을 위해 구분하여 출력하도록 구성된 어드레스 래치 회로를 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    예비 어드레스 신호를 복수의 선택 제어 신호에 따라 다중화하여 상기 통합된 어드레스 신호로서 출력하도록 구성된 어드레스 선택 회로를 더 포함하는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 복수의 내부 명령 신호는 라이트 신호, 마스크드(Masked) 라이트 신호를 포함하는 반도체 장치.
  15. 제 12 항에 있어서,
    상기 어드레스 래치 제어회로는
    라이트 신호와 마스크드 라이트 신호를 조합하도록 구성된 조합 회로,
    상기 조합 회로의 출력에 따라 상기 복수의 래치 제어신호 중에서 래치 입력 제어신호를 생성하도록 구성된 래치 입력 제어 신호 생성회로, 및
    상기 라이트 신호에 따라 상기 복수의 래치 제어신호 중에서 상기 래치 입력 제어신호를 제외한 나머지 신호들을 생성하도록 구성된 복수의 래치 출력 제어 신호 생성회로를 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 복수의 래치 출력 제어 신호 생성회로 중에서 어느 하나는
    데이터 에러 정정과 관련된 라이트 동작을 수행함에 있어 필요한 리드 동작과 관련된 신호에 따라 상기 복수의 래치 제어신호 중에서 어느 하나를 생성하도록 구성되는 반도체 장치.
  17. 제 12 항에 있어서,
    상기 어드레스 래치 회로는
    상기 통합된 어드레스 신호를 상기 복수의 래치 제어신호 중에서 래치 입력 제어신호에 따라 래치하고, 래치된 신호를 상기 복수의 래치 제어신호 중에서 노멀 동작과 관련된 래치 출력 제어 신호 및 데이터 에러 정정 동작과 관련된 래치 출력 제어 신호에 따라 구분하여 출력하도록 구성된 파이프 래치를 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 파이프 래치는
    상기 통합된 어드레스 신호를 래치하기 위한 단위 래치, 및
    상기 단위 래치에 래치된 신호를 상기 노멀 동작과 관련된 래치 출력 제어 신호 및 상기 데이터 에러 정정 동작과 관련된 래치 출력 제어 신호에 따라 구분하여 출력하기 위한 출력 선택 회로를 포함하는 반도체 장치.
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