KR20180102561A - 스큐잉된 코―스파이럴 인덕터 구조물 - Google Patents

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KR20180102561A
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대익 다니엘 김
데이비드 프란시스 버디
청지에 쭈오
창한 호비 윤
종해 김
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퀄컴 인코포레이티드
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Abstract

스큐잉된 코-스파이럴 인덕터 구조물은 기판에 의해 지지되는 제1 스파이럴 패턴으로 배열된 제1 트레이스(410)를 포함한다. 스큐잉된 코-스파이럴 인덕터 구조물은 또한 제2 스파이럴 패턴으로 배열된 제2 트레이스(420)를 또한 포함하고, 제2 트레이스는 비아(404)에 의해 제1 트레이스에 커플링된다. 제1 트레이스는 제1 트레이스의 폭 및 제2 트레이스의 폭에 의해 규정된 직교 중첩 영역들(412, 416, 422, 424)에서 제2 트레이스와 중첩한다. 제1 트레이스 및 제2 트레이스의 평행 에지들은 일치하거나 20%까지 중첩하도록 배열된다.

Description

스큐잉된 코―스파이럴 인덕터 구조물
[0001] 본 개시내용의 양상들은 반도체 디바이스들에 관한 것이며, 더 상세하게는 높은 품질(Q)-팩터 라디오 주파수(RF) 애플리케이션을 위한 스큐잉된 코-스파이럴 인덕터 구조물(skewed, co-spiral inductor structure)에 관한 것이다.
[0002] 집적 회로(IC: integrated circuit)들의 반도체 제조를 위한 공정 흐름은 전처리 라인(FEOL: front-end-of-line), 중간 라인(MOL: middle-of-line) 및 후처리 라인(BEOL: back-end-of-line) 공정들을 포함할 수 있다. 전처리 라인 공정은 웨이퍼 준비, 절연, 웰(well) 형성, 게이트 패터닝, 스페이서, 확장부 및 소스/드레인 주입, 실리사이드 형성 및 듀얼 스트레스 라이너 형성을 포함할 수 있다. 중간 라인 공정은 게이트 접촉부 형성을 포함할 수 있다. 중간 라인 층들은 반도체 디바이스 트랜지스터들이나 다른 유사한 능동 디바이스들의 인근 이내의 중간 라인 접촉부들, 비아들 또는 다른 층들을 포함할 수 있지만, 이에 한정되는 것은 아니다. 후처리 라인 공정은 전처리 라인 공정 및 중간 라인 공정 동안 생성된 반도체 디바이스들을 상호연결하기 위한 일련의 웨이퍼 처리 단계들을 포함할 수 있다.
[0003] 현대 반도체 칩 제품들의 성공적인 제조는 사용되는 물질들과 공정들 간의 상호작용(interplay)을 수반한다. 특히, 후처리 라인 공정에서 반도체 제조를 위한 도전성 물질 도금의 형성은 공정 흐름 중 점점 더 어려워지는 부분이다. 이는 작은 피처 크기를 유지하는 측면에 특히 그러하다. 작은 피처 크기를 유지하는 것과 동일한 난제가 또한 POG(passive on glass) 기술에 적용되고, 여기서 고성능 컴포넌트들, 이를테면, 인덕터들 및 커패시터들은 매우 낮은 손실을 또한 가질 수 있는 고절연성 기판 상에 구축된다.
[0004] POG(passive on glass) 디바이스들은 다른 기술들, 이를테면, 모바일 라디오 주파수(RF) 칩 설계들(예컨대, 모바일 RF 트랜시버들)의 제조에 일반적으로 사용되는 다중층 세라믹 칩들 또는 표면 장착 기술에 비해 다양한 이점들을 갖는 고성능 인덕터 및 커패시터 컴포넌트들을 수반한다. 모바일 RF 트랜시버들의 설계 복잡성은 비용 및 전력 소비 고려사항들로 인해 딥 서브-마이크론(deep sub-micron) 공정 노드로의 이동(migration)에 의해 복잡해진다. 모바일 RF 트랜시버 설계는 통신 강화들을 지원하기 위해 추가된 회로 기능들에 의해 더욱 복잡해진다. 모바일 RF 트랜시버들의 추가 설계 난제들은 불일치, 잡음 및 다른 성능 고려사항들을 포함하는 아날로그/RF 성능 고려사항들을 포함한다. 이러한 모바일 RF 트랜시버의 설계는, 고전력 시스템 온 칩 디바이스들, 이를테면, 애플리케이션 프로세서들 및 그래픽 프로세서들에서, 예컨대, 공진을 억제하고 그리고/또는 필터링, 우회 및 커플링을 수행하기 위해 수동 디바이스들의 사용을 포함한다.
[0005] 스큐잉된 코-스파이럴 인덕터 구조물은 기판에 의해 지지되는 제1 스파이럴 패턴으로 배열된 제1 트레이스를 포함할 수 있다. 스큐잉된 코-스파이럴 인덕터 구조물은 또한 제2 스파이럴 패턴으로 배열된 제2 트레이스를 포함할 수 있고, 제2 트레이스는 제1 트레이스에 커플링된다. 제1 트레이스는 직교 중첩 영역에서 제2 트레이스와 중첩할 수 있다. 또한, 각각의 직교 중첩 영역은 제1 트레이스의 폭과 제2 트레이스의 폭에 의해 규정된 크기를 가질 수 있다. 또한, 제1 트레이스와 제2 트레이스의 평행 에지들은 일치하도록 배치될 수 있다.
[0006] 스큐잉된 코-스파이럴 인덕터 구조물은 기판에 의해 지지되는 제1 스파이럴 패턴으로 배열된 제1 트레이스를 포함할 수 있다. 스큐잉된 코-스파이럴 인덕터 구조물은 또한 제2 스파이럴 패턴으로 배열된 제2 트레이스를 포함할 수 있고, 제2 트레이스는 제1 트레이스에 커플링된다. 제1 트레이스는 직교 중첩 영역에서 제2 트레이스와 중첩할 수 있다. 또한, 각각의 직교 중첩 영역은 제1 트레이스의 폭과 제2 트레이스의 폭에 의해 규정된 크기를 가질 수 있다. 또한, 제1 트레이스와 제2 트레이스의 평행 에지들은 20%까지 중첩하도록 배열될 수 있다.
[0007] 스큐잉된 코-스파이럴 인덕터 구조물을 제조하는 방법은 제1 스파이럴 패턴으로 기판의 표면 상에 직접 제1 트레이스를 제조하는 단계를 포함할 수 있다. 방법은 또한 기판의 표면 상에 분리 물질을 증착시키고, 제1 트레이스의 일부분(들)을 분리층으로서 둘러싸는 단계를 포함할 수 있다. 방법은 비아를 통해 제1 트레이스에 커플링되는 제2 트레이스를 제2 스파이럴 패턴으로 분리층 상에 제조하는 단계를 더 포함할 수 있다.
[0008] 스큐잉된 코-스파이럴 인덕터 구조물은 지지하기 위한 수단을 포함할 수 있다. 스큐잉된 코-스파이럴 인덕터 구조물은 또한 지지 수단 상에 제1 스파이럴 패턴으로 배열된 제1 트레이스를 포함할 수 있다. 스큐잉된 코-스파이럴 인덕터 구조물은 제2 스파이럴 패턴으로 배열된 제2 트레이스를 더 포함할 수 있고, 제2 트레이스는 제1 트레이스에 커플링된다. 제1 트레이스는 직교 중첩 영역에서 제2 트레이스와 중첩할 수 있다. 또한, 각각의 직교 중첩 영역은 제1 트레이스의 폭과 제2 트레이스의 폭에 의해 규정된 크기를 가질 수 있다. 또한, 제1 트레이스와 제2 트레이스의 평행 에지들은 일치하도록 배치될 수 있다. 스큐잉된 코-스파이럴 인덕터 구조물은 또한 제2 트레이스를 제1 트레이스에 전기적으로 커플링하기 위한 수단을 포함할 수 있다.
[0009] 이는 다음의 상세한 설명이 더 잘 이해될 수 있도록 본 개시내용의 특징들 및 기술적 이점들을 상당히 광범위하게 요약하였다. 아래에서는 본 개시내용의 추가 특징들 및 이점들이 설명될 것이다. 본 개시내용은 본 개시내용의 동일한 목적들을 수행하기 위해 다른 구조물들을 변형 또는 설계하기 위한 기초로 용이하게 활용될 수 있다고 당업자들에 의해 인식되어야 한다. 이러한 대등한 구성들이 첨부된 청구항들에 제시된 본 개시내용의 교시들을 벗어나지 않는다고 당업자들에 의해 또한 인식되어야 한다. 그 구조물 및 동작 방법 둘 다에 관해, 본 개시내용의 특징들로 여겨지는 신규한 특징들은 추가 목적들 및 이점들과 함께, 첨부 도면들과 관련하여 고려될 때 다음의 설명으로부터 더 잘 이해될 것이다. 그러나 도면들 각각은 예시 및 설명의 목적으로만 제공되며, 본 개시내용의 한정들의 정의로서 의도되는 것은 아니라고 명백히 이해되어야 한다.
[0010] 본 개시내용의 보다 완벽한 이해를 위해, 이제 첨부 도면들과 함께 제시되는 다음의 설명에 대해 참조가 이루어진다.
[0011] 도 1은 본 개시내용의 양상의 반도체 웨이퍼의 사시도를 예시한다.
[0012] 도 2는 종래의 인덕터 구조물의 오버헤드 뷰를 예시한다.
[0013] 도 3a 및 3b는 종래의 인덕터 구조물의 뷰들을 예시한다.
[0014] 도 4a 내지 4c는 본 개시내용의 양상들에 따른 스큐잉된 코-스파이럴 인덕터 구조물의 뷰들을 예시한다.
[0015] 도 5a 및 5b는 본 개시내용의 양상들에 따른, 도 4a 내지 4c의 스큐잉된 코-스파이럴 인덕터 구조물 대 도 2, 3a 및 3b에 도시된 종래의 인덕터 구조물의 성능을 비교하는 그래프들을 도시한다.
[0016] 도 6은 본 개시내용의 양상들에 따른 부분적으로 중첩하는 평행 에지들을 갖는 스큐잉된 코-스파이럴 인덕터 구조물의 오버헤드 뷰를 예시한다.
[0017] 도 7a 및 7b는 본 개시내용의 양상들에 따라 가변 트레이스 폭들을 갖는 스큐잉된 코-스파이럴 인덕터 구조물의 오버헤드 뷰들을 예시한다.
[0018] 도 8은 본 개시내용의 양상에 따른 스큐잉된 코-스파이럴 인덕터 구조물을 제조하는 방법을 예시하는 공정 흐름도이다.
[0019] 도 9는 본 개시내용의 구성이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템을 보여주는 블록도이다.
[0020] 도 10은 일 구성에 따른 반도체 컴포넌트의 회로, 레이아웃 및 로직 설계에 사용되는 설계 워크스테이션을 예시하는 블록도이다.
[0021] 첨부 도면들과 관련하여 아래에 제시되는 상세한 설명은 다양한 구성들의 설명으로 의도되며 본 명세서에서 설명되는 개념들이 실시될 수 있는 유일한 구성들만을 나타내는 것으로 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나 이러한 개념들은 이러한 특정 세부사항들 없이 실시될 수 있음이 당업자들에게 명백할 것이다. 어떤 경우들에는, 이러한 개념들을 불명료하게 하는 것을 피하기 위해, 잘 알려진 구조물들 및 컴포넌트들은 블록도 형태로 도시된다. 본 명세서에 설명되는 바와 같이, "및/또는"이라는 용어의 사용은 "포괄적 또는"을 나타내는 것으로 의도되고, "또는"이라는 용어의 사용은 "배타적 또는"을 나타내는 것으로 의도된다.
[0022] 모바일 무선 주파수(RF) 칩 설계들(예컨대, 모바일 RF 트랜시버들)은 비용 및 전력 소비 고려사항들 때문에 딥 서브미크론 공정 노드로 이동했다. 모바일 RF 트랜시버들의 설계 복잡성은 캐리어 어그리게이션과 같은 통신 강화들을 지원하기 위해 추가된 회로 기능들에 의해 더욱 복잡해진다. 모바일 RF 트랜시버들의 추가 설계 난제들은 불일치, 잡음 및 다른 성능 고려사항들을 포함하는 아날로그/RF 성능 고려사항들을 포함한다. 이러한 모바일 RF 트랜시버의 설계는, 예컨대, 공진을 억제하고 그리고/또는 필터링, 우회 및 커플링을 수행하기 위해 수동 디바이스들의 사용을 포함한다.
[0023] POG(passive on glass) 디바이스들은 다른 기술들, 이를테면, 표면 장착 기술 또는 다중층 세라믹 칩들에 비해 다양한 장점들을 가진 고성능 인덕터 및 커패시터 컴포넌트들을 수반한다. 이러한 장점들은 크기 면에서 더 콤팩트하고 더 작은 제조 변동들을 갖는다는 것을 포함한다. POG(passive on glass) 디바이스들은 또한, 엄격한 낮은 삽입 손실 및 낮은 전력 소비 규격들을 충족시키는 더 높은 Q(또는 품질 팩터) 값을 수반한다. 인덕터들과 같은 디바이스들은 POG(passive on glass) 기술들을 사용하여 3차원(3D) 구조물들로 구현될 수 있다. 3D 인덕터들 또는 다른 3D 디바이스들은 또한 자신들의 3D 구현으로 인해 다수의 설계 제약을 경험할 수 있다.
[0024] 인덕터는 인덕턴스 값에 따라 와이어 코일 내의 자기장에 에너지를 일시적으로 저장하는 데 사용되는 전기 디바이스의 예이다. 이러한 인덕턴스 값은 인덕터를 통과하는 전류의 변화율에 대한 전압의 비율의 척도를 제공한다. 인덕터를 통해 흐르는 전류가 변할 때, 에너지는 코일 내의 자기장에 일시적으로 저장된다. 그들의 자기장 저장 능력 외에도, 인덕터들은 종종 라디오 장비와 같은 교류(AC) 전자 장비에 사용된다. 예컨대, 모바일 RF 트랜시버들의 설계는, 고주파수(예컨대 700MHz(megahertz) 내지 5GHz(gigahertz) RF 범위)에서 자기 손실을 감소시키면서, 인덕턴스 밀도가 향상된 인덕터들의 사용을 포함한다.
[0025] 본 개시내용의 다양한 양상들은 스큐잉된 코-스파이럴 인덕터 구조물의 제조를 위한 기술들을 제공한다. 스큐잉된 코-스파이럴 인덕터 구조물의 반도체 제조를 위한 공정 흐름은 전처리 라인(FEOL) 공정들, 중간 라인(MOL) 공정들 및 후처리 라인(BEOL) 공정들을 포함할 수 있다. "층"이라는 용어는 필름을 포함하며, 달리 언급되지 않는 한 수직 또는 수평 두께를 나타내는 것으로 해석되어야 하는 것은 아니라고 이해될 것이다. 본 명세서에서 설명되는 바와 같이, "기판"이라는 용어는 다이싱된 웨이퍼의 기판을 지칭할 수 있거나 다이싱되지 않은 웨이퍼의 기판을 지칭할 수 있다. 유사하게, 칩과 다이라는 용어들은 이들을 상호교환하여 사용하는 것이 신뢰성에 큰 부담을 주지 않는 한 상호 교환 가능하게 사용될 수 있다.
[0026] 본 명세서에 설명된 바와 같이, 후처리 라인 상호연결 층은 집적 회로의 전처리 라인 능동 디바이스들을 전기적으로 커플링하기 위한 도전성 상호연결 층들(예컨대, 금속 1(M1), 금속 2(M2), 금속 3(M3) 등)을 지칭할 수 있다. 후처리 라인 상호연결 층들은, 예컨대, M1을 집적 회로의 산화물 확산(OD) 층에 연결하기 위해 중간 라인 상호연결 층들에 전기적으로 커플링할 수 있다. 후처리 라인 제1 비아(V2)는 M2 내지 M3 또는 후처리 라인 상호연결 층들 중 다른 것들을 연결할 수 있다.
[0027] 본 개시내용의 양상들은 고품질(Q)-팩터 라디오 주파수(RF) 애플리케이션들을 위한 스큐잉된 코-스파이럴 인덕터 구조물을 설명한다. 하나의 배열에서, 스큐잉된 코-스파이럴 인덕터 구조물은 기판에 의해 지지되는 제1 스파이럴 패턴으로 배열된 제1 트레이스를 포함한다. 또한, 인덕터 구조물은 제2 스파이럴 패턴으로 배열된 제2 트레이스를 포함하고, 제2 트레이스는 제1 트레이스에 커플링된다. 이러한 배열에서, 제1 트레이스는 직교 중첩 영역들에서 제2 트레이스와 중첩한다. 각각의 직교 중첩 영역은 제1 트레이스의 폭과 제2 트레이스의 폭에 의해 규정된 크기를 갖는다. 이러한 배열에서, 제1 트레이스와 제2 트레이스의 평행 에지들은 일치한다. 대안적인 배열에서, 제1 트레이스와 제2 트레이스의 평행 에지들은, 예컨대, 20%까지 중첩한다.
[0028] 인덕터 트레이스들이 바로 중첩하는 코-스파이럴 인덕터를 지정하는 종래의 인덕터들과 대조적으로, 향상된 인덕터 설계는 코-스파이럴 인덕터 구조물의 제1 트레이스와 제2 트레이스 간의 중첩이 감소된 스큐잉된 코-스파이럴 인덕터 구조물이다. 인덕터 구조물은 기판(예컨대, 손실이 거의 제로인 유리) 바로 위에 배열될 수 있다. 제1 및 제2 인덕터 트레이스들은 인덕터 구조물의 중심에 있는 기판 관통 비아와 함께 커플링될 수 있다. 향상된 코-스파이럴 인덕터 구조물은 트레이스들 간의 용량성 커플링(capacitive coupling)을 상당히(예컨대, 50 %) 감소시키기 위해 제2 트레이스에 비해 스큐잉된 제1 트레이스를 포함한다. 향상된 코-스파이럴 인덕터 구조물은 또한 고대역(HB) 주파수(예컨대, 2.3 내지 2.9GHz RF 범위)에서 상당한 자체-공진 주파수 향상(예컨대, 60 %)뿐만 아니라 향상된 품질(Q)-팩터를 나타낸다.
[0029] 도 1은 본 개시내용의 한 양상의 반도체 웨이퍼의 사시도를 예시한다. 웨이퍼(100)는 반도체 웨이퍼일 수 있거나, 웨이퍼(100)의 표면 상에 하나 또는 그 초과의 반도체 물질 층들을 갖는 기판 물질일 수 있다. 웨이퍼(100)가 반도체 물질일 때, 이는 초크랄스키(Czochralski) 공정을 사용하여 시드 결정(seed crystal)으로부터 성장될 수 있으며, 여기서 시드 결정은 반도체 물질의 용융조(molten bath)에 침지되고 천천히 회전되어 용융조로부터 제거된다. 이어서, 용융된 물질은 결정의 배향으로 시드 결정 상에서 결정화된다.
[0030] 웨이퍼(100)는 복합 물질, 이를테면 갈륨 비소(GaAs) 또는 갈륨 질화물(GaN), 3원 물질, 이를테면 인듐 갈륨 비소(InGaAs), 4원 물질들, 유리 또는 기판 물질이 될 수 있는 임의의 물질일 수 있다. 물질들 중 다수는 사실상 결정질일 수 있지만, 다결정질 또는 비정질 물질들이 또한 웨이퍼(100)에 사용될 수 있다. 예컨대, 기판에 대한 다양한 옵션들은 유리 기판, 반도체 기판, 코어 라미네이트 기판(core laminate substrate), 코어리스(coreless) 기판, PCB(printed circuit board) 기판, 또는 다른 유사한 기판들을 포함한다.
[0031] 웨이퍼(100) 또는 웨이퍼(100)에 결합된 층들에는 웨이퍼(100)를 보다 도전성으로 만드는 물질들이 공급될 수 있다. 한정은 아니고 예컨대, 실리콘 웨이퍼는 전기 전하가 웨이퍼(100)에 흐를 수 있게 하기 위해 웨이퍼(100)에 첨가되는 인 또는 붕소를 가질 수 있다. 이러한 첨가제들은 도펀트들로 지칭되며, 웨이퍼(100) 또는 웨이퍼(100)의 부분들 내에 여분의 전하 캐리어들(전자들 또는 정공들)을 제공한다. 여분의 전하 캐리어들이 제공되는 영역들, 어떤 타입의 전하 캐리어들이 제공되는지, 그리고 웨이퍼(100) 내의 추가 전하 캐리어들의 양(밀도)을 선택함으로써, 서로 다른 타입들의 전자 디바이스들이 웨이퍼(100) 내에 또는 웨이퍼(100) 상에 형성될 수 있다.
[0032] 웨이퍼(100)는 웨이퍼(100)의 결정 배향을 나타내는 배향(102)을 갖는다. 배향(102)은 도 1에 도시된 바와 같이 웨이퍼(100)의 평평한 에지일 수 있거나, 웨이퍼(100)의 결정 배향을 예시하기 위한 노치 또는 다른 표시일 수 있다. 방향(102)은 웨이퍼(100) 내의 결정 격자의 평면들에 대한 밀러 지수(Miller index)들을 나타낼 수 있다.
[0033] 일단 웨이퍼(100)가 원하는 대로 처리되었다면, 웨이퍼(100)는 다이싱 라인들(104)을 따라 분할된다. 다이싱 라인들(104)은 웨이퍼(100)가 쪼개지거나 조각들로 분리될 곳을 표시한다. 다이싱 라인들(104)은 웨이퍼(100) 상에 제조된 다양한 집적 회로들의 윤곽을 규정할 수 있다.
[0034] 일단 다이싱 라인들(104)이 규정되면, 웨이퍼(100)는 다이(106)를 형성하도록 조각들로 쏘잉되거나 아니면 분리될 수 있다. 다이(106) 각각은 많은 디바이스들을 갖는 집적 회로일 수 있거나 단일 전자 디바이스일 수 있다. 칩 또는 반도체 칩으로도 또한 지칭될 수 있는 다이(106)의 물리적 크기는 적어도 부분적으로는, 웨이퍼(100)를 특정 크기들로 분리하는 능력뿐만 아니라, 다이(106)가 포함하도록 설계된 개개의 디바이스들의 수에도 좌우된다.
[0035] 일단 웨이퍼(100)가 하나 또는 그 초과의 다이(106)로 분리되었다면, 다이(106)는 다이(106) 상에 제조된 디바이스들 및/또는 집적 회로들에 대한 액세스를 가능하게 하도록 패키징으로 장착될 수 있다. 패키징은 단일 인라인 패키징, 듀얼 인라인 패키징, 마더보드 패키징, 플립 칩 패키징, 인듐 도트/범프 패키징, 또는 다이(106)에 대한 액세스를 제공하는 다른 타입들의 디바이스들을 포함할 수 있다. 다이(106)는 또한 다이(106)를 개별 패키지로 장착하지 않고 배선 접착, 프로브들 또는 다른 접속들을 통해 직접 액세스될 수 있다.
[0036] 도 1에 도시된 언급된 웨이퍼 및 다이 프로세싱은 평면 기반 공정 제조 기술을 사용하여 수행될 수 있다. 다이(106)가 무어의 법칙(Moore's Law)에 따라 계속해서 스케일링되지만, 다른 아날로그 및 디지털 디바이스들과 달리, 인덕터들은 일반적으로 스케일링 가능하지 않다. 종래의 인덕터 구조물의 스케일링은, 예컨대, 도 2에 도시된 바와 같이, 평면 기반 공정 제조 기술을 사용하여 트레이스들이 바로 중첩하게 배열된 솔레노이드 타입 인덕터를 사용하는 것을 포함한다.
[0037] 도 2는 종래의 인덕터 구조물(200)를 예시한다. 대표적으로, 종래의 인덕터 구조물(200)은 제1 트레이스(210) 및 제2 트레이스(220)로 구성된다. 제1 트레이스(210) 및 제2 트레이스(220)는 비아(204)를 사용하여 종래의 인덕터 구조물(200)의 중심에 커플링되어 바로 중첩하는 스파이럴 패턴들로 배열된다. 종래의 인덕터 구조물(200)은 기판(미도시)에 의해 지지될 수 있다. 종래의 인덕터 구조물(200)은 다중-턴 구성에 따라 배열된다.
[0038] 도 3a는 종래의 인덕터 구조물(300)의 투시도를 도시하고, 도 3b는 종래의 인덕터 구조물(300)의 오버헤드, 2D 뷰(350)를 도시한다. 대표적으로, 종래의 인덕터 구조물(300)은 제1 트레이스(310) 및 제2 트레이스(220)로 구성된다. 제1 트레이스(210) 및 제2 트레이스(220)는 비아(304)를 사용하여 종래의 인덕터 구조물(300)의 중심에 커플링되어 바로 중첩하는 스파이럴 패턴들로 배열된다. 종래의 인덕터 구조물(200)은 기판(미도시)에 의해 지지될 수 있다. 종래의 인덕터 구조물(300)은, 비록 도 2의 종래의 인덕터 구조물(200)과 유사하지만, 감소된 턴 구성에 따라 배열된다.
[0039] 위에서 언급된 바와 같이, 미래의 모바일 RF 트랜시버들의 설계는, 예컨대, 1.7GHz(gigahertz) RF 범위를 초과하는 고대역(HB)에서 향상된 자체-공진 및 품질(Q)-팩터를 위해 감소된 기생 커패시턴스를 갖는 RF 고밀도 인덕터들의 사용을 수반한다. 불행하게도, 다른 아날로그 디바이스들과 달리, 인덕터들은 일반적으로 스케일링 가능하지 않다. 예컨대, 종래의 인덕터 구조물(300)은 평면 기반 공정 제조 기술을 사용하여 트레이스들이 바로 중첩하게 배열된 솔레노이드 타입의 인덕터와 유사하다. 결과적으로, 총 영역을 감소시키기 위해 제1 트레이스(310) 및 제2 트레이스(320)를 바로 중첩하고 반도체 디바이스들에서의 스케일링을 가능하게 함으로써, 종래의 인덕터 구조물(300)의 면적이 감소된다.
[0040] 또한, 바로 중첩하는 트레이스들은 제1 트레이스(310)와 제2 트레이스(320) 간의 상당한 용량성 커플링 및/또는 용량성 로딩을 발생시킨다. 이러한 기생 커패시턴스는, 종래의 인덕터 구조물(300)이 커패시터로서 동작하도록 전환하는 자체-공진 주파수를 감소시킨다. 기생 커패시턴스는 또한, 바로 중첩하는 트레이스들로 인해, 고주파수들에서 종래의 인덕터 구조물(300)의 Q-팩터를 감소시킨다. 종래의 인덕터 구조물(300)의 자체-공진 및 인덕턴스 밀도는, 예컨대, 도 4a 내지 4c 및 6에 도시된 바와 같이, 제1 트레이스(310)와 제2 트레이스(320) 간의 중첩을 감소시킴으로써 향상될 수 있다.
[0041] 도 4a 내지 4c는 본 개시내용의 양상들에 따른 스큐잉된 코-스파이럴 인덕터 구조물의 뷰들을 예시한다. 인덕터 트레이스들이 바로 중첩하는 코-스파이럴 인덕터를 지정하는 도 2, 3a 및 3b에 도시된 종래의 인덕터 구조물들과 대조적으로, 도 4a는 본 개시내용의 양상들에 따른 스큐잉된 코-스파이럴 인덕터 구조물(400)의 오버헤드 뷰를 예시한다. 향상된 인덕터 설계는 스큐잉된 코-스파이럴 인덕터 구조물(400)의 제1 트레이스(410)와 제2 트레이스(420) 간의 중첩을 감소시킨다. 스큐잉된 코-스파이럴 인덕터 구조물(400)은 기판(402)(예컨대, 손실이 거의 제로인 유리) 바로 위에 배열되고, 제1 트레이스(410) 및 제2 트레이스(420)는 스큐잉된 코-스파이럴 인덕터 구조물(400)의 중심에서 기판 관통 비아(404)와 함께 커플링된다.
[0042] 본 발명의 이러한 양상에서, 스큐잉된 코-스파이럴 인덕터 구조물(400)은 트레이스들 간의 용량성 커플링을 상당히(예컨대, 50 %) 감소시키기 위해 제2 트레이스(420)에 비해 스큐잉된 제1 트레이스(410)를 포함한다. 스큐잉된 코-스파이럴 인덕터 구조물(400)은 또한, 제1 트레이스(410) 및 제2 트레이스(420)를 스큐잉함으로써 달성되는 감소된 기생 커플링을 인해, 고대역(HB) 주파수(예컨대, 2.3 내지 2.9GHz RF 범위)에서 상당한 자체-공진 주파수 향상(예컨대, 60 %)뿐만 아니라 향상된 품질(Q)-팩터를 나타낸다.
[0043] 대표적으로, 스큐잉된 코-스파이럴 인덕터 구조물(400)은 유리 기판, 이를테면, 고체 유리 기판, 반도체 기판, 코어 라미네이트 기판, 코어리스 기판 또는 PCB(printed circuit board) 기판으로 구성될 수 있는 기판(402)을 포함한다. 스큐잉된 코-스파이럴 인덕터 구조물(400)은 또한, 기판(402)에 의해 지지되고 스큐잉된 코-스파이럴 인덕터 구조물(400)의 중심부에서 비아(404)를 통해 함께 전기적으로 커플링된 제1 트레이스(410)(트레이스 1) 및 제2 트레이스(420)(트레이스 2)를 포함한다. 이러한 구성에서, 제1 트레이스(410)는 제1 스파이럴 패턴으로 배열되고, 제2 트레이스(420)는 제2 스파이럴 패턴으로 배열된다.
[0044] 본 발명의 이러한 양상에서, 제1 트레이스(410)는 직교 중첩 영역들(예컨대, 412, 414, 416, 422 및 424)에서 제2 트레이스(420)와 중첩한다. 직교 중첩 영역들(예컨대, 412, 414, 416, 422 및 424) 각각은 제1 트레이스(410)의 폭 및 제2 트레이스(420)의 폭에 의해 규정된 크기를 가질 수 있다. 이러한 배열에서, 직교 중첩 영역들(예컨대, 412, 414, 416, 422 및 424)의 전체 영역은 제1 트레이스 길이 및/또는 제2 트레이스 길이의 10 퍼센트 미만이다. 또한, 제1 트레이스(410) 및 제2 트레이스(420)의 평행 에지들은 제1 트레이스(410) 및 제2 트레이스(420)의 평행 에지들 간의 임의의 중첩을 제거하도록 일치하고, 이는 트레이스들 간의 용량성 커플링을 감소시킨다.
[0045] 도 4b 및 4c는 본 개시내용의 양상들에 따른 1.5 턴 구성의 스큐잉된 코-스파이럴 인덕터 구조물(400)의 3D 뷰(450) 및 2D 뷰(470)를 도시한다. 이러한 배열에서, 제1 트레이스(410)는 기판(402)의 표면 바로 위에 제조되고 제1 레벨(L1)에서 비아(404)에 전기적으로 커플링된다. 제1 트레이스(410)는 분리층(430)을 제공하기 위해 분리 물질, 이를테면, 폴리이미드 또는 다른 유사한 분리 또는 유전체 물질에 의해 둘러싸일 수 있다. 또한, 제2 트레이스(420)는 간격(S)에 따라 기판(402) 위의 제2 레벨(L2)에서 분리층(430) 상에서 제조된다. 이러한 배열에서, 제2 트레이스(420)는 스큐잉된 코-스파이럴 인덕터 구조물(400)의 중심부에서 비아(404)를 통해 제1 트레이스(410)에 전기적으로 커플링된다.
[0046] 도 4b 및 4c에 도시된 바와 같이, 제1 트레이스(410)는 제1 스파이럴 인덕터를 제공하기 위한 제1 스파이럴 패턴으로 배열되고, 제2 트레이스(420)는 제1 스파이럴 인덕터와 반대 방향으로 오프셋되어 배열되는 제2 스파이럴 인덕터를 제공하기 위한 제2 스파이럴 패턴으로 배열된다. 이러한 배열에서, 제1 트레이스(410)의 두께(T)는 10 내지 20 마이크로미터의 범위 내에 있고, 제1 트레이스(410)의 폭은 20 내지 100 마이크로미터의 범위 내에 있다. 제2 트레이스(420)는 유사한 구성에 따라 구성될 수 있다. 또한, 제2 트레이스(420)와 제1 트레이스(410) 간의 간격(S)은 3 내지 10 마이크로미터 범위 내에 있을 수 있다. 대안적으로, 제1 트레이스(410) 및 제2 트레이스(420)는 원하는 자체-공진 주파수, 용량성 커플링 레벨, 인덕터 밀도 또는 다른 유사한 성능 메트릭에 따라 가변하는 폭들(W), 간격들(S), 및 두께들(T)에 따라 배열될 수 있다. 이러한 배열에서, 제1 트레이스(410)의 턴들의 총수는 적어도 1.5 개의 턴들이다.
[0047] 도 5a 및 5b는 본 개시내용의 양상들에 따른, 도 4a 내지도 4c의 스큐잉된 코-스파이럴 인덕터 구조물과 도 2a, 3a 및 3b에 도시된 종래의 인덕터 구조물의 성능을 비교하는 그래프들을 도시한다. 도 5a는 다양한 주파수들에서 스큐잉된 코-스파이럴 인덕터 구조물(400)의 인덕턴스에 관련하여 다양한 주파수들(예컨대, 0.5GHz 내지 3GHz)에서 종래의 인덕터 구조물(300)의 인덕턴스의 그래프(500)를 도시한다. 도 5a에 도시된 바와 같이, 종래의 인덕터 구조물(300)의 인덕턴스 및 스큐잉된 코-스파이럴 인덕터 구조물(400)의 인덕턴스는 0.5GHz 내지 1GHz 범위 내에서 유사하다. 그러나, 1GHz 범위를 넘어, 종래의 인덕터 구조물(300)의 인덕턴스가 급등(spike)하여, 1.7GHz의 자체-공진 주파수(510)를 발생시킨다. 이와 대조적으로, 스큐잉된 코-스파이럴 인덕터 구조물(400)의 인덕턴스는 1GHz 범위를 넘어서 점진적으로 증가하여, 2.7GHz의 자체-공진 주파수(520)를 발생시킨다.
[0048] 도 5b는 다양한 주파수들에서 스큐잉된 코-스파이럴 인덕터 구조물(400)의 Q-팩터(540)에 관련하여 다양한 주파수들(예컨대, 0.5GHz 내지 3GHz)에서 종래의 인덕터 구조물(300)의 Q-팩터(530)의 그래프(550)를 도시한다. 도 5b에 도시된 바와 같이, 종래의 인덕터 구조물(300)의 Q-팩터(530) 및 스큐잉된 코-스파이럴 인덕터 구조물(400)의 Q-팩터(540)는 0.5GHz 내지 1GHz 범위 내에서 유사하다. 그러나, 1GHz 범위를 넘어, 종래의 인덕터 구조물(300)의 Q-팩터(530)가 급락(plummet)하여, 1.7GHz의 자체-공진 주파수(510)를 발생시킨다. 이와 대조적으로, 스큐잉된 코-스파이럴 인덕터 구조물(400)의 Q-팩터(540)는 1GHz 범위를 넘어서 점진적으로 감소하여, 2.7GHz의 자체-공진 주파수(520)를 발생시킨다. 도 5a 및 5b에 도시된 바와 같이, 종래의 인덕터 구조물(300)은 1.7GHz에서 커패시터가 되는 반면에, 스큐잉된 코-스파이럴 인덕터 구조물(400)은 2.9GHz에서 공진한다. 따라서, 스큐잉된 코-스파이럴 인덕터 구조물(400)은 유도성 기능을 전체 셀룰러 주파수로 확장시키고, 2.7GHz의 고대역에서 향상된 Q-팩터를 제공한다. 이러한 배열에서, 스큐잉된 코-스파이럴 인덕터 구조물(400)은 RF 대역보다 더 큰 주파수에서 자체-공진하도록 구성된다. 예컨대, 주파수는 2.4GHz RF 대역보다 더 크다.
[0049] 도 6은 본 개시내용의 양상들에 따른 부분적으로 중첩하는 평행 에지들을 갖는 스큐잉된 코-스파이럴 인덕터 구조물(600)의 오버헤드 뷰를 예시한다. 향상된 인덕터 설계는 스큐잉된 코-스파이럴 인덕터 구조물(600)의 제1 트레이스(610)와 제2 트레이스(620)의 평행 에지들 간의 부분적인 중첩을 포함한다. 스큐잉된 코-스파이럴 인덕터 구조물(600)은 기판(602)(예컨대, 손실이 거의 제로인 유리) 바로 위에 배열된다. 이러한 배열에서, 제1 트레이스(610) 및 제2 트레이스(620)는 스큐잉된 코-스파이럴 인덕터 구조물(600)의 중심에서 기판 관통 비아(604)와 함께 커플링된다. 제1 트레이스(610) 및/또는 제2 트레이스(620)는 구리, 알루미늄, 니켈, 은, 은 페이스트 또는 구리 페이스트 또는 다른 유사한 고저항성 물질로 구성된 그룹으로부터 선택된 물질로 구성될 수 있다.
[0050] 대표적으로, 스큐잉된 코-스파이럴 인덕터 구조물(600)은, 유리 기판, 이를테면, 고체 유리 기판, 반도체 기판, 코어 라미네이트 기판, 코어리스 기판 또는 PCB(printed circuit board) 기판으로 구성될 수 있는 기판(602)을 포함한다. 스큐잉된 코-스파이럴 인덕터 구조물(600)은 또한 기판(602)에 의해 지지되고 스큐잉된 코-스파이럴 인덕터 구조물(600)의 중심부에서 비아(604)를 통해 함께 전기적으로 커플링된 제1 트레이스(610)(트레이스 1) 및 제2 트레이스(620)(트레이스 2)를 포함한다. 이러한 구성에서, 제1 트레이스(610)는 제1 스파이럴 패턴으로 배열되고, 제2 트레이스(620)는 제2 스파이럴 패턴으로 배열된다.
[0051] 본 개시내용의 이러한 양상에서, 도 4a 내지 4c에 도시된 구성과 유사하게, 제1 트레이스(610)는 직교 중첩 영역들(예컨대, 612, 614, 616, 622 및 624)에서 제2 트레이스(620)와 중첩된다. 또한, 각각의 직교 중첩 영역들(예컨대, 612, 614, 616, 622 및 624)은 제1 트레이스(610)의 폭 및 제2 트레이스(620)의 폭에 의해 규정된 크기를 가질 수 있다. 그러나, 이러한 배열에서, 제1 트레이스(610) 및 제2 트레이스(620)의 폭은, 제1 트레이스(610) 및 제2 트레이스(620)의 평행 에지들이 부분적으로 중첩되도록 확장된다. 제1 트레이스(610) 및 제2 트레이스(620)의 확장된 폭은 제1 트레이스(610) 및 제2 트레이스(620)의 평행 에지들에서 부가적인 중첩 영역 들(예컨대, 630 및 640)을 제공한다. 트레이스들 간의 일부 용량성 커플링이 부분적인 중첩으로부터 발생할 수 있지만, 제1 트레이스(610) 및 제2 트레이스(620)의 폭들, 두께 및 물질들은 임의의 기생 커플링을 보상하도록 조정될 수 있다. 즉, 중첩되는 트레이스들은 성능을 유지하면서 스큐잉된 코-스파이럴 인덕터 구조물의 크기를 감소시킨다.
[0052] 도 7a 및 7b는 본 개시내용의 양상들에 따라 가변 트레이스 폭들을 갖는 스큐잉된 코-스파이럴 인덕터 구조물의 오버헤드 뷰들을 예시한다. 도 7a는 본 개시내용의 양상들에 따라 감소된 풋프린트를 갖는 스큐잉된 코-스파이럴 인덕터 구조물(700)을 예시한다. 향상된 인덕터 설계는 스큐잉된 코-스파이럴 인덕터 구조물(700)의 제1 트레이스(710) 및 제2 트레이스(720)를 따라 가변하는 폭들을 포함한다. 스큐잉된 코-스파이럴 인덕터 구조물(700)은 기판(702)(예컨대, 손실이 거의 제로인 유리) 바로 위에 배열된다. 제1 트레이스(710) 및 제2 트레이스(720)는 스큐잉된 코-스파이럴 인덕터 구조물(700)의 중심에서 기판 관통 비아(704)와 함께 커플링된다. 이러한 배열에서, 제1 트레이스(710) 및 제2 트레이스(720)의 평행 에지들이 제1 트레이스(710) 및 제2 트레이스(720)의 평행 에지들 간의 임의의 중첩을 추가로 제거하기 위해 일치하지 않도록 트레이스 폭들이 변동되고, 이는, 가능하게는 더 큰 풋프린트를 점유하면서, 트레이스들 간의 용량성 커플링을 추가로 감소시킨다.
[0053] 도 7b는 본 개시내용의 양상들에 따라 감소된 풋프린트를 또한 갖는 스큐잉된 코-스파이럴 인덕터 구조물(750)을 예시한다. 향상된 인덕터 설계는 또한 스큐잉된 코-스파이럴 인덕터 구조물(750)의 제1 트레이스(710) 및 제2 트레이스(720)를 따라 가변하는 폭들을 포함한다. 스큐잉된 코-스파이럴 인덕터 구조물(700)은 또한 기판(702) 바로 위에 배열된다. 이러한 배열에서, 제1 트레이스(710) 및 제2 트레이스(720)는 또한 스큐잉된 코-스파이럴 인덕터 구조물(750)의 중심에서 기판 관통 비아(704)와 함께 커플링된다. 이러한 배열에서, 트레이스 폭들이 변동되지만, 제1 트레이스(710) 및 제2 트레이스(720)의 평행 에지들은 제1 트레이스(710) 및 제2 트레이스(720)의 평행 에지들 간의 임의의 중첩을 제거하도록 일치하고, 이는 트레이스들 간의 용량성 커플링을 감소시킨다.
[0054] 제1 트레이스(710) 및/또는 제2 트레이스(720)는 구리, 알루미늄, 니켈, 은, 은 페이스트, 또는 구리 페이스트 또는 다른 유사한 고저항성 물질로 구성된 그룹으로부터 선택된 물질로 구성될 수 있다. 도 7a 및 7b에 도시된 배열들에서, 제1 트레이스(710) 및 제2 트레이스(720)를 따라 가변하는 트레이스 폭들은 트레이스 커플링뿐만 아니라 인덕터 구조물들의 영역을 제어하도록 선택될 수 있다. 또한, 트레이스 폭들은 제1 트레이스(710) 및 제2 트레이스(720)의 평행 에지들 간의 임의의 중첩을 제거하도록 변동되고, 이는 트레이스들 간의 용량성 커플링을 추가로 감소시킨다.
[0055] 도 8은 본 개시내용의 양상들에 따른 스큐잉된 코-스파이럴 인덕터 구조물을 제조하는 방법(800)을 예시하는 흐름도이다. 블록(802)에서, 제1 트레이스는 제1 스파이럴 패턴으로 기판의 표면 바로 위에 제조된다. 예컨대, 도 4b에 도시된 바와 같이, 제1 트레이스(410)는 기판(402)의 표면 상에 제조된다. 블록(804)에서, 분리 물질은 기판의 표면 상에 증착되고, 분리층을 제공하기 위해 제1 트레이스의 적어도 일부를 둘러싼다. 예컨대, 도 4b에 도시된 바와 같이, 분리층(430)은 기판(402)의 표면 상에 배치되고 제1 트레이스(410)를 둘러싼다. 블록(806)에서, 제2 트레이스는 제2 스파이럴 패턴으로 분리층 상에 제조되고 비아를 통해 제1 트레이스에 전기적으로 커플링된다. 예컨대, 도 4b에 도시된 바와 같이, 제2 트레이스(420)는 제2 스파이럴 패턴으로 분리층(430) 상에 제조되고, 비아(404)를 통해 제1 트레이스(410)에 커플링된다.
[0056] 일 구성에서, 스큐잉된 코-스파이럴 인덕터 구조물이 설명된다. 스큐잉된 코-스파이럴 인덕터 구조물은 지지하기 위한 수단을 포함한다. 코-스파이럴 인덕터 구조물은 또한 제2 트레이스를 제1 트레이스에 전기적으로 커플링하기 위한 수단을 포함한다. 본 개시내용의 일 양상에서, 지지 수단은 지지 수단에 의해 언급된 기능들을 수행하도록 구성된, 도 4a 내지 4c 및 6의 기판(402/602)이다. 본 개시내용의 이러한 양상에서, 전기 커플링 수단은 전기 커플링 수단에 의해 언급된 기능들을 수행하도록 구성된, 도 4a 내지 4c 및 6의 비아(404/604)이다. 또 다른 양상에서, 전술된 수단은 전술된 수단에 의해 언급된 기능들을 수행하도록 구성된 디바이스 또는 임의의 층일 수 있다.
[0057] 위에서 언급된 바와 같이, 미래의 모바일 RF 트랜시버들의 설계는, 예컨대, 1.7GHz(gigahertz) RF 범위를 초과하는 고대역(HB)에서 향상된 자체-공진 및 품질(Q)-팩터를 위해 감소된 기생 커패시턴스를 갖는 RF 고밀도 인덕터들의 사용을 수반한다. 불행하게도, 다른 아날로그 디바이스들과 달리, 인덕터들은 일반적으로 스케일링 가능하지 않다. 예컨대, 종래의 인덕터 구조물(300)은 평면 기반 공정 제조 기술을 사용하여 트레이스들이 바로 중첩하게 배열된 솔레노이드 타입의 인덕터와 유사하다. 결과적으로, 총 영역을 감소시키기 위해 제1 트레이스(310) 및 제2 트레이스(320)를 바로 중첩하고 반도체 디바이스들에서의 스케일링을 가능하게 함으로써, 종래의 인덕터 구조물(300)의 면적이 감소된다.
[0058] 또한, 종래의 스파이럴 인덕터들 내의 바로 중첩하는 트레이스들은 인덕터 트레이스들 간의 상당한 용량성 커플링 및/또는 용량성 로딩을 발생시킨다. 이러한 기생 커패시턴스는 종래의 인덕터 구조물이 커패시터로서 동작하도록 전환되는 자체-공진 주파수를 감소시킨다. 기생 커패시턴스는 또한, 바로 중첩하는 트레이스들로 인해, 고주파수들에서 종래의 인덕터 구조물의 Q-팩터를 감소시킨다. 종래의 인덕터 구조물의 자체-공진 및 인덕턴스 밀도는 인덕터 트레이스들 간의 중첩을 감소시키도록 개선될 수 있다.
[0059] 본 개시내용의 양상들은 높은 품질(Q)-팩터 라디오 주파수(RF) 애플리케이션들을 위한 스큐잉된 코-스파이럴 인덕터 구조물을 설명한다. 하나의 배열에서, 스큐잉된 코-스파이럴 인덕터 구조물은 기판에 의해 지지되는 제1 스파이럴 패턴으로 배열된 제1 트레이스를 포함한다. 또한, 인덕터 구조물은 제2 스파이럴 패턴으로 배열된 제2 트레이스를 포함하고, 제2 트레이스가 제1 트레이스에 커플링된다. 이러한 배열에서, 제1 트레이스는 직교 중첩 영역에서 제2 트레이스와 중첩한다. 각각의 직교 중첩 영역은 제1 트레이스의 폭과 제2 트레이스의 폭에 의해 규정된 크기를 갖는다. 이러한 배열에서, 제1 트레이스와 제2 트레이스의 평행 에지들은 일치한다. 대안적인 배열에서, 제1 트레이스 및 제2 트레이스의 평행 에지들은 20%까지 중첩된다.
[0060] 인덕터 트레이스들이 바로 중첩하는 코-스파이럴 인덕터를 지정하는 종래의 인덕터들과 대조적으로, 향상된 인덕터 설계는 코-스파이럴 인덕터 구조물의 제1 트레이스와 제2 트레이스 간의 중첩이 감소된 스큐잉된 코-스파이럴 인덕터 구조물이다. 인덕터 구조물은 기판(예컨대, 손실이 거의 제로인 유리) 바로 위에 배열되고, 제1 및 제2 인덕터 트레이스들은 인덕터 구조물의 중심에서 기판 관통 비아와 함께 커플링된다. 향상된 코-스파이럴 인덕터 구조물은 트레이스들 간의 용량성 커플링(capacitive coupling)을 상당히(예컨대, 50 %) 감소시키기 위해 제2 트레이스에 비해 스큐잉된 제1 트레이스를 포함한다. 향상된 코-스파이럴 인덕터 구조물은 또한 고대역(HB) 주파수(예컨대, 2.3 내지 2.9GHz RF 범위)에서 상당한 자체-공진 주파수 향상(예컨대, 60 %)뿐만 아니라 향상된 품질(Q)-팩터를 나타낸다.
[0061] 도 9는 본 개시내용의 양상이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템(900)을 도시하는 블록도이다. 예시의 목적으로, 도 9는 3 개의 원격 유닛들(920, 930 및 950) 및 2 개의 기지국들(940)을 도시한다. 무선 통신 시스템들은 더욱 많은 원격 유닛들과 기지국들을 가질 수 있다고 인식될 것이다. 원격 유닛들(920, 930 및 950) 각각은 개시된 인덕터들을 포함하는 RF(radio frequency) 전처리 모듈을 갖는 IC 디바이스들(925A, 925C 및 925B)을 포함한다. 기지국들, 스위칭 디바이스들 및 RF 전처리 모듈을 포함하는 네트워크 장비와 같은 다른 디바이스들이 또한 개시된 인덕터들을 포함할 수 있다고 인식될 것이다. 도 9는 기지국들(940)로부터 원격 유닛들(920, 930 및 950)로의 순방향 링크 신호들(980), 및 원격 유닛들(920, 930 및 950)로부터 기지국들(940)로의 역방향 링크 신호들(990)을 도시한다.
[0062] 도 9에서, 원격 유닛(920)은 모바일 텔레폰으로서 도시되고, 원격 유닛(930)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(950)은 무선 로컬 루프 시스템 내의 고정 위치 원격 유닛으로서 도시된다. 예컨대, 원격 유닛들(920, 930 및 950)은 모바일 전화, 핸드헬드 개인용 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 이를테면 개인용 디지털 보조기기(PDA: personal digital assistant), GPS 가능 디바이스, 내비게이션 디바이스, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 고정 위치 데이터 유닛, 이를테면 검침(meter reading) 장비, 또는 데이터나 컴퓨터 명령들을 저장 또는 리트리브하는, RF 전처리 모듈을 포함하는 통신 디바이스, 또는 이들의 임의의 결합들일 수 있다. 도 9가 본 개시내용의 양상들에 따른 원격 유닛들을 예시하지만, 본 개시내용은 이러한 전형적인 예시된 유닛들로 한정되는 것은 아니다. 본 개시내용의 양상들은 개시된 디바이스들을 포함하는 많은 디바이스들에 적절히 이용될 수 있다.
[0063] 도 10은 위에 개시된 인덕터들과 같은 반도체 컴포넌트의 회로, 레이아웃 및 로직 설계에 사용되는 설계 워크스테이션을 예시하는 블록도이다. 설계 워크스테이션(1000)은 운영 시스템 소프트웨어, 지원 파일들, 및 Cadence 또는 OrCAD와 같은 설계 소프트웨어를 포함하는 하드 디스크(1002)를 포함한다. 설계 워크스테이션(1000)은 또한 회로(1006) 또는 반도체 컴포넌트(1008), 이를테면 인덕터의 설계를 가능하게 하기 위한 디스플레이(1004)를 포함한다. 회로(1006) 또는 반도체 컴포넌트(1008)의 설계를 유형적으로 저장하기 위해 저장 매체(1010)가 제공된다. 회로(1006) 또는 반도체 컴포넌트(1008)의 설계는 GDSII 또는 GERBER와 같은 파일 포맷으로 저장 매체(1010) 상에 저장될 수 있다. 저장 매체(1010)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리, 또는 다른 적절한 디바이스일 수 있다. 더욱이, 설계 워크스테이션(1000)은 저장 매체(1010)로부터의 입력을 받아들이거나 저장 매체(1010)로의 출력을 기록하기 위한 드라이브 장치(1012)를 포함한다.
[0064] 저장 매체(1010) 상에 기록되는 데이터는 로직 회로 구성들, 포토리소그래피 마스크들에 대한 패턴 데이터, 또는 전자 빔 리소그래피와 같은 일련의 기록 도구들에 대한 마스크 패턴 데이터를 특정할 수 있다. 데이터는 로직 시뮬레이션들과 연관된 네트(net) 회로들 또는 타이밍도들과 같은 로직 검증 데이터를 더 포함할 수 있다. 저장 매체(1010) 상에 데이터를 제공하는 것은 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 회로(1006) 또는 반도체 컴포넌트(1008)의 설계를 가능하게 한다.
[0065] 펌웨어 및/또는 소프트웨어 구현의 경우, 방법들은 본 명세서에서 설명한 기능들을 수행하는 모듈들(예컨대, 프로시저들, 함수들 등)로 구현될 수 있다. 명령들을 유형적으로 구현하는 기계 판독 가능 매체가 본 명세서에서 설명한 방법들을 구현하는 데 사용될 수 있다. 예컨대, 소프트웨어 코드들은 메모리에 저장되어 프로세서 유닛에 의해 실행될 수 있다. 메모리는 프로세서 유닛 내에 또는 프로세서 유닛 외부에 구현될 수 있다. 본 명세서에서 사용된 바와 같이, "메모리"라는 용어는 장기, 단기, 휘발성, 비휘발성 또는 다른 메모리의 타입들을 지칭하며, 메모리의 특정 타입 또는 메모리들의 개수, 또는 메모리가 저장되는 매체의 타입으로 한정되는 것은 아니다.
[0066] 펌웨어 및/또는 소프트웨어로 구현된다면, 이 기능들은 컴퓨터 판독 가능 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장될 수 있다. 예들은 데이터 구조로 인코딩된 컴퓨터 판독 가능 매체 및 컴퓨터 프로그램으로 인코딩된 컴퓨터 판독 가능 매체를 포함한다. 컴퓨터 판독 가능 매체는 물리적 컴퓨터 저장 매체를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 이용 가능한 매체일 수 있다. 한정이 아닌 예시로, 이러한 컴퓨터 판독 가능 매체는 RAM, ROM, EEPROM, CD-ROM이나 다른 광 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장 디바이스들, 또는 명령들이나 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는 데 사용될 수 있으며 컴퓨터에 의해 액세스 가능한 다른 매체를 포함할 수 있고, 본 명세서에서 사용된 것과 같은 디스크(disk 및 disc)는 콤팩트 디스크(CD: compact disc), 레이저 디스크(laser disc), 광 디스크(optical disc), 디지털 다기능 디스크(DVD: digital versatile disc) 및 블루레이 디스크(Blu-ray disc)를 포함하며, 여기서 디스크(disk)들은 보통 데이터를 자기적으로 재생하는 한편, 디스크(disc)들은 데이터를 레이저들에 의해 광학적으로 재생한다. 상기의 것들의 결합들이 또한 컴퓨터 판독 가능 매체의 범위 내에 포함되어야 한다.
[0067] 컴퓨터 판독가능 매체 상에서의 저장 외에도, 통신 장치에 포함된 송신 매체 상의 신호들로서 명령들 및/또는 데이터가 제공될 수 있다. 예컨대, 통신 장치는 명령들 및 데이터를 표시하는 신호들을 갖는 트랜시버를 포함할 수 있다. 명령들 및 데이터는 하나 또는 그 초과의 프로세서들로 하여금 청구항들에 개요가 서술된 기능들을 구현하게 하도록 구성된다.
[0068] 본 개시내용 및 그 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같이 본 개시내용의 기술을 벗어나지 않으면서 본 명세서에 다양한 변경들, 치환들 및 개조들이 이루어질 수 있다고 이해되어야 한다. 예컨대, 기판 또는 전자 디바이스에 관해 "위(above)" 및 "아래(below)"와 같은 상대적 용어들이 사용된다. 물론, 기판 또는 전자 디바이스가 뒤집힌다면, 위가 아래가 되고, 그 역도 성립한다. 추가로, 옆으로 배향된다면, 위와 아래는 기판 또는 전자 디바이스의 측면들을 지칭할 수 있다. 더욱이, 본 출원의 범위는 본 명세서에서 설명된 프로세스, 기계, 제조, 및 물질의 조성, 수단, 방법들 및 단계들의 특정 구성들로 한정되는 것으로 의도되는 것은 아니다. 당업자가 본 개시내용으로부터 쉽게 인식하듯이, 본 명세서에서 설명된 대응하는 구성들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하는 또는 나중에 개발될 프로세스들, 기계들, 제조, 물질의 조성들, 수단, 방법들 또는 단계들이 본 개시내용에 따라 이용될 수 있다. 이에 따라, 첨부된 청구항들은 그 범위 내에 이러한 프로세스들, 기계들, 제조, 물질의 조성들, 수단, 방법들 또는 단계들을 포함하는 것으로 의도된다.
[0069] 당업자들은 추가로, 본 명세서의 개시내용과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 결합들로 구현될 수 있다고 인식할 것이다. 하드웨어와 소프트웨어의 이러한 상호 호환성을 명확히 설명하기 위해, 각종 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들은 일반적으로 이들의 기능과 관련하여 위에서 설명되었다. 이러한 기능이 하드웨어로 구현되는지 또는 소프트웨어로 구현되는지는 전체 시스템에 부과된 설계 제약들 및 특정 애플리케이션에 좌우된다. 당업자들은 설명된 기능을 특정 애플리케이션마다 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들이 본 개시내용의 범위를 벗어나게 하는 것으로 해석되지는 않아야 한다.
[0070] 본 명세서에서 본 개시내용과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들 및 회로들은 범용 프로세서, 디지털 신호 프로세서(DSP: digital signal processor), 주문형 집적 회로(ASIC: application specific integrated circuit), 필드 프로그래밍 가능 게이트 어레이(FPGA: field programmable gate array) 또는 다른 프로그래밍 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에서 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합으로 구현되거나 이들에 의해 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로 프로세서는 임의의 종래 프로세서, 제어기, 마이크로컨트롤러 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 결합, 예컨대 DSP와 마이크로프로세서의 결합, 다수의 마이크로프로세서들, DSP 코어와 결합된 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로서 구현될 수 있다.
[0071] 본 개시내용과 관련하여 설명한 방법 또는 알고리즘의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 구현될 수 있다. 소프트웨어 모듈은 RAM, 플래시 메모리, ROM, EPROM, EEPROM, 레지스터들, 하드디스크, 착탈식 디스크, CD-ROM, 또는 당해 기술분야에 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 읽고 저장 매체에 정보를 기록할 수 있도록 프로세서에 연결된다. 대안으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC는 사용자 단말에 상주할 수 있다. 대안으로, 프로세서 및 저장 매체는 사용자 단말에 개별 컴포넌트들로서 상주할 수 있다.
[0072] 하나 또는 그 초과의 예시적인 설계들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현된다면, 이 기능들은 컴퓨터 판독 가능 매체 상에 하나 또는 그 초과의 명령 또는 코드로서 저장되거나 이를 통해 송신될 수 있다. 컴퓨터 판독 가능 매체는 한 장소에서 다른 장소로 컴퓨터 프로그램의 전달을 가능하게 하는 임의의 매체를 포함하는 통신 매체와 컴퓨터 저장 매체를 모두 포함한다. 저장 매체는 범용 또는 특수 목적용 컴퓨터에 의해 액세스 가능한 임의의 이용 가능한 매체일 수 있다. 한정이 아닌 예시로, 이러한 컴퓨터 판독 가능 매체는 RAM, ROM, EEPROM, CD-ROM이나 다른 광 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장 디바이스들, 또는 명령들이나 데이터 구조들의 형태로, 지정된 프로그램 코드 수단을 전달 또는 저장하는 데 사용될 수 있으며 범용 또는 특수 목적용 컴퓨터나 범용 또는 특수 목적용 프로세서에 의해 액세스 가능한 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터 판독 가능 매체로 적절히 지칭된다. 예컨대, 소프트웨어가 동축 케이블, 광섬유 케이블, 꼬임 쌍선, 디지털 가입자 회선(DSL: digital subscriber line), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들을 이용하여 웹사이트, 서버 또는 다른 원격 소스로부터 전송된다면, 동축 케이블, 광섬유 케이블, 꼬임 쌍선, DSL, 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 본 명세서에서 사용된 것과 같은 디스크(disk 및 disc)는 콤팩트 디스크(CD: compact disc), 레이저 디스크(laser disc), 광 디스크(optical disc), 디지털 다기능 디스크(DVD: digital versatile disc) 및 블루레이 디스크(Blu-ray disc)를 포함하며, 여기서 디스크(disk)들은 보통 데이터를 자기적으로 재생하는 한편, 디스크(disc)들은 데이터를 레이저들에 의해 광학적으로 재생한다. 상기의 것들의 결합들이 또한 컴퓨터 판독 가능 매체의 범위 내에 포함되어야 한다.
[0073] 상기의 설명은 임의의 당업자가 본 명세서에서 설명한 다양한 양상들을 실시할 수 있게 하도록 제공된다. 이러한 양상들에 대한 다양한 변형들이 당업자들에게 쉽게 명백할 것이며, 본 명세서에 정의된 일반 원리들은 다른 양상들에 적용될 수 있다. 따라서 청구항들은 본 명세서에 도시된 양상들로 한정되는 것으로 의도되는 것이 아니라 청구항들의 문언과 일치하는 전체 범위에 따르는 것이며, 여기서 엘리먼트에 대한 단수 언급은 구체적으로 그렇게 언급하지 않는 한 "하나 및 단 하나"를 지칭하는 것으로 의도되는 것이 아니라, 그보다는 "하나 또는 그 초과"를 지칭하는 것이다. 구체적으로 달리 언급되지 않는 한, "일부"라는 용어는 하나 또는 그 초과의 것을 지칭한다. 항목들의 리스트 "~ 중 적어도 하나"를 지칭하는 문구는 단일 멤버들을 포함하여 이러한 항목들의 임의의 결합을 지칭한다. 일례로, "a, b 또는 c 중 적어도 하나"는 a; b; c; a와 b; a와 c; b와 c; 그리고 a와 b와 c를 커버하는 것으로 의도된다. 당업자들에게 알려진 또는 나중에 알려지게 될 본 개시내용 전반에 걸쳐 설명된 다양한 양상들의 엘리먼트들에 대한 모든 구조적 그리고 기능적 등가물들은 인용에 의해 본 명세서에 명백히 포함되며, 청구항들에 의해 포괄되는 것으로 의도된다. 더욱이, 본 명세서에 개시된 내용은, 청구항들에 이러한 개시내용이 명시적으로 기재되어 있는지 여부에 관계없이, 공중이 사용하도록 의도되는 것은 아니다. 청구항 엘리먼트가 명백히 "~을 위한 수단"이라는 문구를 사용하여 언급되거나, 방법 청구항의 경우에는 엘리먼트가 "~을 위한 단계"라는 문구를 사용하여 언급되지 않는 한, 어떠한 청구항 엘리먼트도 35 U.S.C.§112 6항의 조항들 하에서 해석되어야 하는 것은 아니다.

Claims (30)

  1. 스큐잉된 코-스파이럴 인덕터 구조물(skewed, co-spiral inductor structure)로서,
    기판에 의해 지지되는, 제1 스파이럴 패턴으로 배열된 제1 트레이스; 및
    제2 스파이럴 패턴으로 배열된 제2 트레이스를 포함하고,
    상기 제2 트레이스는 상기 제1 트레이스에 커플링되고, 상기 제1 트레이스는 복수의 직교 중첩 영역들에서 상기 제2 트레이스와 중첩하고, 각각의 직교 중첩 영역은 상기 제1 트레이스의 폭 및 상기 제2 트레이스의 폭에 의해 규정된 크기를 갖고, 각각의 직교 중첩 영역은 상기 제1 트레이스 및 상기 제2 트레이스의 인접한 부분들에 직교하고, 상기 제1 트레이스 및 상기 제2 트레이스의 평행 에지들은 일치하는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  2. 제1 항에 있어서,
    상기 복수의 직교 중첩 영역들의 총합은 제1 트레이스 영역 및/또는 제2 트레이스 영역의 10 퍼센트 미만인,
    스큐잉된 코-스파이럴 인덕터 구조물.
  3. 제1 항에 있어서,
    상기 제1 트레이스는 제1 스파이럴 인덕터를 포함하고, 상기 제2 트레이스는 상기 제1 스파이럴 인덕터로부터 반대 방향으로 오프셋되어 배열되는 제2 스파이럴 인덕터를 포함하는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  4. 제1 항에 있어서,
    상기 코-스파이럴 인덕터 구조물의 중심부에서 상기 제1 트레이스를 상기 제2 트레이스에 커플링하는 비아(via)를 더 포함하는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  5. 제1 항에 있어서,
    상기 제2 트레이스는, 상기 복수의 중첩 영역들을 감소시키기 위해 상기 제1 스파이럴 패턴으로부터 오프셋되어 반대 방향으로 상기 제2 스파이럴 패턴에 따라 상기 코-스파이럴 인덕터 구조물의 중심부로부터 확장되는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  6. 제1 항에 있어서,
    상기 코-스파이럴 인덕터 구조물은 RF 대역보다 더 큰 주파수에서 자체-공진(self-resonate)하는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  7. 제6 항에 있어서,
    상기 주파수는 2.4GHz보다 더 큰,
    스큐잉된 코-스파이럴 인덕터 구조물.
  8. 제1 항에 있어서,
    상기 기판은 유리 기판 또는 코어리스(coreless) 기판을 포함하는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  9. 제1 항에 있어서,
    상기 제1 트레이스의 두께는 10 내지 20 마이크로미터의 범위 내에 있는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  10. 제1 항에 있어서,
    상기 스큐잉된 코-스파이럴 인덕터 구조물은 RF(radio frequency) 전처리 모듈(front end module)에 통합되고, 상기 RF 전처리 모듈은 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 모바일 폰 및 휴대용 컴퓨터 중 적어도 하나에 통합되는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  11. 스큐잉된 코-스파이럴 인덕터 구조물로서,
    기판에 의해 지지되는, 제1 스파이럴 패턴으로 배열된 제1 트레이스; 및
    제2 스파이럴 패턴으로 배열된 제2 트레이스를 포함하고,
    상기 제2 트레이스는 상기 제1 트레이스에 커플링되고, 상기 제1 트레이스는 복수의 직교 중첩 영역들에서 상기 제2 트레이스와 중첩하고, 상기 복수의 직교 중첩 영역들 각각은 상기 제1 트레이스의 폭 및 상기 제2 트레이스의 폭에 의해 규정된 크기를 갖고, 각각의 직교 중첩 영역은 상기 제1 트레이스 및 상기 제2 트레이스의 인접한 부분들에 직교하고, 상기 제1 트레이스 및 상기 제2 트레이스의 평행 에지들은 20%까지 중첩하는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  12. 제11 항에 있어서,
    상기 제1 트레이스의 두께는 10 내지 20 마이크로미터의 범위 내에 있는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  13. 제11 항에 있어서,
    상기 제1 트레이스의 폭은 20 내지 100 마이크로미터의 범위 내에 있는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  14. 제11 항에 있어서,
    상기 제2 트레이스와 상기 제1 트레이스 간의 간격은 3 내지 10 마이크로미터 범위 내에 있는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  15. 제11 항에 있어서,
    상기 제1 트레이스는 제1 스파이럴 인덕터를 포함하고, 상기 제2 트레이스는 상기 제1 스파이럴 인덕터로부터 오프셋되어 반대 방향으로 배열된 제2 스파이럴 인덕터를 포함하는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  16. 제11 항에 있어서,
    상기 제1 트레이스의 턴들(turns)의 총수는 적어도 1.5 개의 턴들인,
    스큐잉된 코-스파이럴 인덕터 구조물.
  17. 제11 항에 있어서,
    상기 제1 트레이스는 구리, 알루미늄, 니켈, 은, 은 페이스트(silver paste) 또는 구리 페이스트로 구성된 그룹으로부터 선택된 물질로 구성되는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  18. 제11 항에 있어서,
    상기 기판은 유리 기판, 반도체 기판, 코어 라미네이트 기판, 코어리스 기판 또는 PCB(printed circuit board) 기판을 포함하는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  19. 제11 항에 있어서,
    RF(radio frequency) 전처리 모듈에 통합되는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  20. 제19 항에 있어서,
    상기 RF 전처리 모듈은 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 모바일 폰 및 휴대용 컴퓨터 중 적어도 하나에 통합되는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  21. 스큐잉된 코-스파이럴 인덕터 구조물을 제조하는 방법으로서,
    제1 스파이럴 패턴으로 기판의 표면 바로 위에 제1 트레이스를 제조하는 단계;
    분리층으로서 상기 제1 트레이스의 적어도 일부를 둘러싸는 분리 물질을 상기 기판의 표면 상에 증착하는 단계; 및
    비아를 통해 상기 제1 트레이스에 커플링되는 제2 트레이스를 제2 스파이럴 패턴으로 상기 분리층 상에 제조하는 단계를 포함하고,
    상기 제1 트레이스는 복수의 직교 중첩 영역들에서 상기 제2 트레이스와 중첩하고, 각각의 직교 중첩 영역은 상기 제1 트레이스 및 상기 제2 트레이스의 인접한 부분들에 직교하는,
    스큐잉된 코-스파이럴 인덕터 구조물을 제조하는 방법.
  22. 제21 항에 있어서,
    상기 제1 트레이스를 제조하는 단계는 제1 스파이럴 인덕터로서 상기 제1 스파이럴 패턴에 따라 상기 기판의 표면 상의 도전성 물질을 에칭함으로써 상기 제1 트레이스를 패터닝하는 단계를 포함하는,
    스큐잉된 코-스파이럴 인덕터 구조물을 제조하는 방법.
  23. 제21 항에 있어서,
    상기 분리 물질을 증착하는 단계는:
    상기 제1 트레이스를 노출시키기 위해 상기 분리층에서 비아 개구(via opening)를 에칭하는 단계; 및
    상기 비어 개구에 도전성 물질을 증착하는 단계를 더 포함하는,
    스큐잉된 코-스파이럴 인덕터 구조물을 제조하는 방법.
  24. 제22 항에 있어서,
    상기 제2 트레이스를 제조하는 단계는:
    상기 제2 스파이럴 패턴에 따라 상기 분리층을 패터닝하는 단계; 및
    상기 비어 개구를 통해 상기 제1 스파이럴 인덕터에 커플링된 제2 스파이럴 인덕터로서 상기 제2 스파이럴 패턴을 따라 패터닝된 분리층에 상기 도전성 물질을 증착하는 단계를 더 포함하는,
    스큐잉된 코-스파이럴 인덕터 구조물을 제조하는 방법.
  25. 제21 항에 있어서,
    상기 스큐잉된 코-스파이럴 인덕터 구조물을 RF(radio frequency) 전처리 모듈에 통합하는 단계; 및
    상기 RF 전처리 모듈을 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 모바일 폰 및 휴대용 컴퓨터 중 적어도 하나에 통합하는 단계를 더 포함하는,
    스큐잉된 코-스파이럴 인덕터 구조물을 제조하는 방법.
  26. 스큐잉된 코-스파이럴 인덕터 구조물로서,
    지지하기 위한 수단;
    상기 지지하기 위한 수단 상에 제1 스파이럴 패턴으로 배열된 제1 트레이스;
    제2 스파이럴 패턴으로 배열된 제2 트레이스 ― 상기 제1 트레이스는 복수의 직교 중첩 영역들에서 상기 제2 트레이스와 중첩하고, 각각의 직교 중첩 영역은 상기 제1 트레이스의 폭 및 상기 제2 트레이스의 폭에 의해 규정되는 크기를 갖고, 각각의 직교 중첩 영역은 상기 제1 트레이스 및 상기 제2 트레이스의 인접한 부분들에 직교하고, 상기 제1 트레이스 및 상기 제2 트레이스의 평행 에지들은 일치함 ― ; 및
    상기 제2 트레이스를 상기 제1 트레이스에 전기적으로 커플링하기 위한 수단을 포함하는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  27. 제26 항에 있어서,
    상기 제1 트레이스의 두께는 10 내지 20 마이크로미터의 범위 내에 있는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  28. 제26 항에 있어서,
    상기 제1 트레이스의 폭은 20 내지 100 마이크로미터의 범위 내에 있는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  29. 제26 항에 있어서,
    상기 제2 트레이스와 상기 제1 트레이스 간의 간격은 3 내지 10 마이크로미터 범위 내에 있는,
    스큐잉된 코-스파이럴 인덕터 구조물.
  30. 제26 항에 있어서,
    상기 스큐잉된 코-스파이럴 인덕터 구조물은 RF(radio frequency) 전처리 모듈에 통합되고, 상기 RF 전처리 모듈은 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 모바일 폰 및 휴대용 컴퓨터 중 적어도 하나에 통합되는,
    스큐잉된 코-스파이럴 인덕터 구조물.
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