KR20180093687A - 뉴로모픽 시스템, 및 기억 장치 - Google Patents

뉴로모픽 시스템, 및 기억 장치 Download PDF

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KR20180093687A KR1020170020130A KR20170020130A KR20180093687A KR 20180093687 A KR20180093687 A KR 20180093687A KR 1020170020130 A KR1020170020130 A KR 1020170020130A KR 20170020130 A KR20170020130 A KR 20170020130A KR 20180093687 A KR20180093687 A KR 20180093687A
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Abstract

뉴로모픽 시스템, 및 기억 장치가 개시된다. 본 발명의 실시예에 따른 뉴로모픽 시스템은 입력 신호들을 제공하는 입력 뉴런들; 출력 신호들을 제공받는 출력 뉴런들; 및 입력 뉴런들과 출력 뉴런들 간의 연결 교차점들에 마련되는 복수 개의 시냅스 유닛;을 포함한다. 복수 개의 시냅스 유닛은 각각 하나의 입력 뉴런과 하나의 출력 뉴런 사이에 복수 개의 시냅스 소자가 병렬로 연결된 구조를 갖는다. 본 발명의 실시예에 의하면, 멀티레벨 동작 및 정보 보존 능력을 동시에 만족시킬 수 있으며, 시냅스 유닛의 가중치를 점진적이고 대칭적으로 변화시킬 수 있다. 또한, 복수의 시냅스 소자를 3차원 구조로 적층하여 구현 가능한 레벨 개수를 증가시키는 동시에 집적도를 높일 수 있다.

Description

뉴로모픽 시스템, 및 기억 장치{neuromorphic system, and memory device}
본 발명은 뉴로모픽 시스템, 및 기억 장치에 관한 것이다.
인공지능을 하드웨어적으로 구현하기 위하여, 뉴런(neuron)과 시냅스(synapse)를 모방하는 뉴로모픽(neuromorphic) 시스템이 연구되고 있다. 도 1은 종래의 뉴로모픽 시스템의 구성도이다. 도시와 같이, 종래의 뉴로모픽 시스템(10)은 입력 뉴런들과 출력 뉴런들 간의 2차원 크로스바(cross-bar) 형태의 어레이의 각 교차점(12)에 단일 시냅스 소자로 이루어지는 시냅스 유닛(14)이 연결된 구조로 제공된다. 하지만, 단일 시냅스 소자로 이루어진 시냅스 유닛(14)으로는 고성능의 인공지능을 구현하기 위한 요구조건들을 충분히 만족시키지 못하고 있다.
도 2는 종래의 뉴로모픽 시스템을 구성하는 시냅스 유닛의 상태 마진을 보여주는 개념도이다. 도 2의 도시와 같이, 멀티 레벨 동작(multi-level operation)의 경우, 단일 비트 동작(single bit operation)의 경우보다 많은 상태들이 단일 시냅스 소자의 메모리 윈도우(memory window) 내에 존재해야 한다. 멀티 레벨 동작에서는 시냅스 유닛에 저장할 수 있는 레벨의 개수가 증가할수록 상태 마진(state margin)이 좁아지기 때문에, 각 상태를 구분하기 어려우며, 기억력(retention) 및 지속성(endurance) 등의 신뢰성 요구조건을 만족시키기 어려워진다.
예를 들어, 차세대 메모리를 기반으로 하는 멤리스터(memristor)로 단일 시냅스 소자를 구현하는 경우, 32(25) 레벨 이상의 멀티레벨 동작 및 10년 이상의 정보 보존 능력(retention)을 동시에 만족시키기가 매우 힘들며, 안정성 측면에서 좋은 특성을 확보하기가 어려워진다. 또한, 종래의 뉴로모픽 시스템에서 대부분의 멤리스터 소자는 SET(가중치를 높이는 동작) 또는 RESET(가중치를 낮추는 동작)의 동작이 비대칭적이며 급격하게 발생하므로, 시냅스 유닛의 가중치를 정밀하게 제어하기 어렵다.
본 발명은 멀티레벨 동작 및 정보 보존 능력을 동시에 만족시킬 수 있는 뉴로모픽 시스템, 및 기억 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 시냅스 유닛의 가중치를 점진적이고 대칭적으로 변화시킬 수 있는 뉴로모픽 시스템, 및 기억 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 시냅스 유닛으로 구현 가능한 레벨 수를 증가시키면서도 높은 집적도를 갖는 뉴로모픽 시스템, 및 기억 장치를 제공하는 것을 목적으로 한다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 뉴로모픽 시스템은 입력 신호들을 제공하는 입력 뉴런들; 출력 신호들을 제공받는 출력 뉴런들; 및 상기 입력 뉴런들과 상기 출력 뉴런들 간의 연결 교차점들에 마련되는 복수 개의 시냅스 유닛;을 포함하되, 상기 복수 개의 시냅스 유닛은 각각 하나의 입력 뉴런과 하나의 출력 뉴런 사이에 복수 개의 시냅스 소자가 병렬로 연결된 구조를 갖는다.
상기 뉴로모픽 시스템은 상기 입력 뉴런과 상기 시냅스 유닛 사이에 연결되고, 상기 복수 개의 시냅스 소자 중 상기 입력 뉴런의 입력 신호를 전달할 하나 이상의 시냅스 소자를 선택하는 선택부;를 더 포함할 수 있다.
상기 선택부는, 상기 복수 개의 시냅스 소자에 각각 직렬 연결되는 패스 트랜지스터;를 포함할 수 있다.
상기 선택부는, 상기 패스 트랜지스터의 동작을 제어하여 상기 시냅스 유닛의 가중치를 조절하는 컨트롤러;를 더 포함할 수 있다.
상기 패스 트랜지스터의 채널폭은 상기 패스 트랜지스터와 연결되는 시냅스 소자의 컨덕턴스에 대응할 수 있다.
상기 복수의 시냅스 소자들은 적층된 구조로 제공될 수 있다.
상기 시냅스 유닛은, 수직 방향으로 마련되고, 상기 출력 뉴런과 전기신호적으로 연결되는 기둥 전극; 상기 기둥 전극과 대향하며, 수직 방향을 따라 이격되어 적층 형성되며, 상기 입력 뉴런과 전기신호적으로 연결되는 전극들; 및 상기 기둥 전극과 상기 전극들 사이에 마련되고, 상기 입력 뉴런의 입력 신호와 상기 출력 뉴런의 출력 신호에 따라 저항이 변화하는 물질로 이루어지는 저항변화층;을 포함할 수 있다.
상기 복수 개의 시냅스 유닛은 복수의 행과 열을 이루어 격자 구조로 배열되고, 상이한 행에 배열되는 시냅스 유닛들은 서로 다른 입력 뉴런과 전기신호적으로 연결되고, 상기 기둥 전극은 동일한 열에 배열되는 인접한 두 행의 시냅스 유닛들에 공유될 수 있다.
상기 복수 개의 시냅스 소자는 상이한 컨덕턴스를 갖도록 제공될 수 있다.
상기 복수 개의 시냅스 소자는 컨덕턴스가 2배씩 증가하도록 제공될 수 있다.
상기 시냅스 소자는 저항변화물질, 위상변화물질 또는 메모리 셀을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 기억 장치에 있어서, 워드 라인들; 비트 라인들; 및 상기 워드 라인들과 상기 비트 라인들 간의 연결 교차점들에 마련되는 복수 개의 메모리 셀;을 포함하되, 상기 복수 개의 메모리 셀은 각각 하나의 워드 라인과 하나의 비트 라인 사이에 복수 개의 메모리 소자가 병렬로 연결된 구조를 가지며, 상기 복수 개의 메모리 셀은 복수의 행과 열을 이루는 격자 구조로 제공되고, 동일한 행에 배열되는 메모리 셀들은 동일한 워드 라인에 전기신호적으로 연결되며, 상기 기억 장치는, 상기 워드 라인과, 상기 동일한 행에 배열되는 메모리 셀들의 사이에 연결되는 선택부;를 더 포함하고, 상기 선택부는, 상기 복수 개의 메모리 소자 중 상기 워드 라인의 전압을 전달할 하나 이상의 메모리 소자를 선택하는 기억 장치가 제공된다.
상기 선택부는, 상기 복수 개의 메모리 소자에 각각 직렬 연결되는 패스 트랜지스터; 및 상기 패스 트랜지스터의 동작을 제어하는 컨트롤러;를 포함할 수 있다.
상기 복수의 메모리 소자는 적층된 구조로 제공될 수 있다.
상기 메모리 셀은, 수직 방향으로 마련되고, 상기 비트 라인에 연결되는 기둥 전극; 상기 기둥 전극과 대향하며, 수직 방향을 따라 이격되어 형성되며, 상기 워드 라인에 연결되는 전극들; 및 상기 기둥 전극과 상기 전극들 사이에 배치되고, 상기 워드 라인의 전압과 상기 비트 라인의 전압에 따라 데이터를 기억하는 기억층;을 포함할 수 있다.
상이한 행에 배열되는 메모리 셀들은 서로 다른 워드 라인과 전기신호적으로 연결되고, 상기 기둥 전극은 동일한 열에 배열되는 인접한 두 행의 메모리 셀들에 공유될 수 있다.
본 발명의 실시예에 의하면, 멀티레벨 동작 및 정보 보존 능력을 동시에 만족시킬 수 있는 뉴로모픽 시스템, 및 기억 장치가 제공된다.
또한, 본 발명의 실시예에 의하면, 시냅스 유닛의 가중치를 점진적이고 대칭적으로 변화시킬 수 있는 뉴로모픽 시스템, 및 기억 장치가 제공된다.
또한, 본 발명의 실시예에 의하면, 또한, 본 발명은 시냅스 유닛으로 구현 가능한 레벨 수를 증가시키면서도 높은 집적도를 갖는 뉴로모픽 시스템, 및 기억 장치가 제공된다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 종래의 뉴로모픽 시스템의 구성도이다.
도 2는 종래의 뉴로모픽 시스템을 구성하는 시냅스 유닛의 상태 마진을 보여주는 개념도이다.
도 3은 본 발명의 일 실시예에 따른 뉴로모픽 시스템의 구성도이다.
도 4 내지 도 7은 본 발명의 실시예에 따라 학습이 이루어지는 과정을 보여주는 도면이다.
도 8은 본 발명의 실시예에 따른 뉴로모픽 시스템의 읽기 및 확인 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 뉴로모픽 시스템을 구성하는 시냅스 유닛의 컨덕턴스 변화를 보여주는 그래프이다.
도 10은 본 발명의 실시예에 따른 뉴로모픽 시스템의 평면도이다.
도 11은 도 10의 'A'부를 확대하여 보여주는 사시도이다.
도 12는 도 10의 'B'부를 확대하여 보여주는 사시도이다.
도 13은 도 10의 'C-C'선에 따른 단면도이다.
도 14는 본 발명의 실시예에 따른 뉴로모픽 시스템을 구성하는 시냅스 소자들의 컨덕턴스가 상이하게 설계된 것을 보여주는 도면이다.
도 15는 본 발명의 다른 실시예에 따른 뉴로모픽 시스템의 구성도이다.
도 16은 본 발명의 실시예에 따른 기억 장치의 구성도이다.
도 17은 본 발명의 실시예에 따른 기억 장치의 쓰기 동작을 설명하기 위한 도면이다.
도 18은 본 발명의 실시예에 따른 기억 장치의 삭제 동작을 설명하기 위한 도면이다.
도 19 및 도 20은 본 발명의 실시예에 따른 기억 장치의 읽기 동작을 설명하기 위한 도면이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다. 본 발명의 이해를 돕기 위하여, 도면에서 일부 구성은 다소 과장되거나 축소되어 도시될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다", "가지다" 또는 "구비하다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서 전체에서 사용되는 '~부'는 적어도 하나의 기능이나 동작을 처리하는 단위로서, 예를 들어 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미할 수 있다. 그렇지만 '~부'가 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다.
일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함할 수 있다. 구성요소와 '~부'에서 제공하는 기능은 복수의 구성요소 및 '~부'들에 의해 분리되어 수행될 수도 있고, 다른 추가적인 구성요소와 통합될 수도 있다.
본 발명의 뉴로모픽 시스템은 병렬 연결된 복수의 시냅스 소자가 하나의 시냅스 유닛으로 활용되는 것을 특징으로 한다. 본 발명의 실시예에 따른 뉴로모픽 시스템은 입력 뉴런(input neuron)들과 출력 뉴런(output neuron)들이 크로스바(cross-bar) 형태로 교차하고, 입력 뉴런들과 출력 뉴런들 간의 각 연결 교차점에 시냅스 유닛이 마련되며, 상기 시냅스 유닛은 하나의 입력 뉴런과 하나의 출력 뉴런 사이에 복수 개의 시냅스 소자가 병렬로 연결된 구조로 제공될 수 있다.
본 발명의 실시예에 의하면, 각 시냅스 유닛을 병렬 연결된 복수의 시냅스 소자로 구성함으로써, 멀티레벨 동작(multi-level operation) 구현시 상태 마진이 좁아지는 문제를 해결할 수 있으며, 안정성 측면에서 좋은 특성을 확보할 수 있다. 따라서 멀티레벨(multi-level) 동작 및 정보 보존 능력(retention, endurance)을 동시에 만족시킬 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템은 복수 개의 시냅스 소자에 각각 입력 신호의 전달을 제어하기 위한 패스 트랜지스터가 직렬 연결되며, 컨트롤러에 의해 패스 트랜지스터들의 동작을 제어하여 시냅스 유닛의 가중치(컨덕턴스)를 조절하도록 제공될 수 있다. 또한, 복수의 시냅스 소자의 컨덕턴스 조합에 따라 시냅스 유닛의 컨덕턴스(conductance)를 선형적으로 제어할 수 있으며, 점진적이고 대칭적인 가중치 변화 특성을 얻을 수 있다. 또한, 병렬 연결된 시냅스 소자의 컨덕턴스를 의도적으로 다르게 설계하여, 시냅스 유닛으로 구현 가능한 레벨 개수를 증가시킬 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템은 복수의 시냅스 소자가 3차원 적층된 구조를 가짐으로써, 전체 시냅스 어레이의 면적을 최소화하여 높은 집적도를 확보하면서, 상기의 효과들을 얻을 수 있다. 본 실시예에 따른 뉴로모픽 시스템은 인공지능 구현을 위한 하드웨어 기반의 컴퓨팅시스템 분야에 적용될 수 있으며, 시스템 반도체 분야의 핵심 기술로 사용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 뉴로모픽 시스템의 구성도이다. 도 3을 참조하면, 본 발명의 일 실시예에 따른 뉴로모픽 시스템(100)은 입력 뉴런들(120), 출력 뉴런들(140), 복수 개의 시냅스 유닛(160), 및 선택부(180)를 포함하여 구성된다.
입력 뉴런들(120)은 시냅스 유닛(160)들에 입력 신호들을 제공한다. 출력 뉴런들(140)은 시냅스 유닛(160)들에 출력 신호들을 제공한다. 일 예로, 입력 신호들과 출력 신호들은 시냅스 유닛들의 학습을 위하여 제공되는 신호들일 수 있다. 입력 뉴런(120)과 출력 뉴런(140)은 뉴로모픽 시스템을 구성하는 기본적인 요소들로서, 본 발명이 속하는 기술분야에서 잘 알려져 있으므로, 본 발명의 요지가 흐려지지 않도록 그에 관한 상세한 설명은 생략하기로 한다.
시냅스 유닛(160)은 입력 뉴런들(120)과, 출력 뉴런들(140) 간의 연결 교차점들에 각각 마련되고, 입력 뉴런들(120) 중의 어느 하나와 출력 뉴런들(140) 중의 어느 하나를 연결시킨다. 복수 개의 시냅스 유닛(160)은 복수의 행과 열을 이루어 격자 구조로 배열될 수 있다.
같은 행에 배열된 시냅스 유닛(160)들의 일단은 하나의 입력 뉴런(120)과 전기신호적으로 연결되어 해당 입력 뉴런(120)으로부터 입력 신호를 제공받는다. 상이한 행에 배열된 시냅스 유닛(160)들의 일단은 서로 다른 입력 뉴런(120)과 연결된다. 같은 행에 배열된 시냅스 유닛(160)들의 타단은 서로 다른 출력 뉴런(140)에 전기신호적으로 연결된다.
같은 열에 배열된 시냅스 유닛(160)들의 일단은 서로 다른 입력 뉴런(120)과 전기신호적으로 연결된다. 같은 열에 배열된 시냅스 유닛(160)들의 타단은 하나의 출력 뉴런(140)과 전기신호적으로 연결된다. 상이한 열에 배열된 시냅스 유닛(160)들의 타단은 서로 다른 출력 뉴런(140)에 전기신호적으로 연결된다.
본 발명의 실시예에서, 각 시냅스 유닛(160)은 단일 시냅스 소자가 아니라, 복수 개의 시냅스 소자(162,164,166,168)가 입력 뉴런(120)과 출력 뉴런(140)의 사이에서 병렬로 연결된 구조를 갖는다.
일 실시예에서, 시냅스 소자(162,164,166,168)는 저항변화물질(저항변화 메모리), 위상변화물질, 또는 그 밖의 메모리 셀 등으로 구현될 수 있다. 시냅스 소자는 예컨대, SRAM(Static Random Access Memory) 소자, FG(Floating-Gate) 메모리 소자, 또는 RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory)과 같은 차세대 메모리를 기반으로 하는 멤리스터(memristor) 등의 소자들이 사용될 수 있다.
선택부(180)는 입력 뉴런(120)과 시냅스 유닛(160) 사이에 연결되며, 복수 개의 시냅스 유닛(160) 각각에 대하여 복수 개의 시냅스 소자(162,164,166,168) 중 입력 신호를 전달할 하나 이상의 시냅스 소자를 선택하여, 시냅스 유닛(160)의 컨덕턴스(가중치)를 조절한다. 시냅스 유닛(160)의 전체 컨덕턴스(가중치) 값은 하기의 식 1과 같이, 복수 연결된 시냅스 소자들의 컨덕턴스(Gxy ,k)의 합으로 결정될 수 있다.
[식 1]
Figure pat00001
식 1에서, Gxy(x는 입력 뉴런의 순번, y는 출력 뉴런의 순번)는 x번째 입력 뉴런과 y번째 출력 뉴런의 연결 교차점에 마련된 시냅스 유닛(160)의 전체 컨덕턴스이고, n은 시냅스 유닛을 구성하는 병렬 연결된 시냅스 소자의 개수이고, Gxy,k(k=1,2,...,n)는 x번째 입력 뉴런과 y번째 출력 뉴런의 연결 교차점에 마련된 시냅스 유닛의 병렬 연결된 n개의 시냅스 소자들 중 k번째 시냅스 소자의 컨덕턴스이다.
도 3의 실시예는 x=4, y=4, n=4 인 경우를 나타낸 것이나, 이는 단지 본 발명의 이해를 돕기 위한 예시적인 것으로, 본 발명의 뉴로모픽 시스템은 도시된 예에 의해 제한되지 않으며, 입력 뉴런과 출력 뉴런의 개수, 각 시냅스 유닛을 구성하는 시냅스 소자의 개수는 다양하게 변경될 수 있다.
선택부(180)는 복수 개의 시냅스 소자(160)를 개별적으로 동작시킬 수 있도록 제공된다. 일 실시예에서, 선택부(180)는 다수의 트랜지스터부(182)와, 컨트롤러(184)를 포함하여 구성된다. 트랜지스터부(182)는 입력 뉴런(120)과 시냅스 유닛(160) 사이에 연결될 수 있다. 트랜지스터부(182)는 시냅스 유닛(160)을 구성하는 시냅스 소자(162,164,166,168)와 동일한 개수의 패스 트랜지스터들(1822,1824,1826,1828)로 제공될 수 있다.
트랜지스터부(182)는 각 입력 뉴런(120) 마다 제공될 수 있다. 따라서, 선택부(180)는 입력 뉴런(120)의 개수와, 시냅스 유닛(160)을 구성하는 시냅스 소자(162,164,166,168)의 개수를 곱한 수만큼의 패스 트랜지스터들을 포함할 수 있다.
트랜지스터부(182)의 패스 트랜지스터(1822,1824,1826,1828)는 복수 개의 시냅스 소자(162,164,166,168)에 각각 직렬로 연결된다. 패스 트랜지스터(1822,1824,1826,1828)는 컨트롤러(184)로부터의 제어신호에 따라, 입력 뉴런으로 제공되는 입력 신호를 시냅스 소자(162,164,166,168)로 전달하는 기능을 담당한다.
컨트롤러(184)는 패스 트랜지스터(1822,1824,1826,1828)의 동작을 제어하여 시냅스 유닛(160)의 가중치(컨덕턴스)를 조절할 수 있다. 컨트롤러(184)는 패스 트랜지스터들(1822,1824,1826,1828)을 선택적으로 온/오프(on/off)시켜 시냅스 유닛(160)의 컨덕턴스를 조절하여 가중치를 조절할 수 있다.
컨트롤러(184)는 제어라인들(L1,L2,L3,L4)을 통해, 패스 트랜지스터들(1822,1824,1826,1828)을 온/오프시킬 수 있다. 제1 제어라인(L1)은 서로 다른 입력 뉴런(120)에 연결되는 복수 개의 제1 패스 트랜지스터(1822)의 게이트단으로 연결되어, 제1 패스 트랜지스터(1822)들을 동시에 온 또는 오프시킬 수 있다. 마찬가지로, 제2 내지 제3 제어라인(L2,L3,L4) 역시 제2 내지 제4 패스 트랜지스터(1828)들을 동시에 온 또는 오프시킬 수 있다.
시냅스 유닛(160)의 컨덕턴스는 턴온된 패스 트랜지스터와 연결된 시냅스 소자의 컨덕턴스의 합으로 결정될 수 있다. 따라서, 본 발명의 실시예에 의하면, 패스 트랜지스터들의 온/오프 제어를 통해, 시냅스 유닛(160)의 컨덕턴스를 다양하게 변화시킬 수 있다.
입력 뉴런에서 오는 입력 신호에 의해 출력 뉴런이 출력 신호를 내보내게 되면(발화), 입력 뉴런과 출력 뉴런에 연결되어 있는 시냅스 유닛(복수의 시냅스 소자들)의 학습이 일어날 수 있다. 이때 패스 트랜지스터가 활성화된 시냅스 소자만 학습이 일어난다.
도 4 내지 도 7은 본 발명의 실시예에 따라 학습이 이루어지는 과정을 설명하기 위한 도면이다. 도 4 내지 도 7은 각각 제어라인 L1, L2, L3, L4가 순차적으로 선택된 경우의 실시예를 나타낸 것이다. 도 4 내지 도 7을 참조하면, 컨트롤러(184)에 의해 제어라인 L k(k=1,2,3,4)가 선택되는 경우, 층 번호 k(k=1,2,3,4)에 해당하는 16개의 시냅스 소자들이 입력 뉴런들(120)과 출력 뉴런들(140) 간에 연결된다.
도 4의 예를 들면, 제어라인 L 1을 통해 제어신호가 제1 패스 트랜지스터들(1822)의 게이트단에 인가되면, k=1에 해당하는 2차원 어레이 상에서의 모든 시냅스 소자(162)들이 동시에 연결되어, 병렬 처리 연산이 수행된다. 시냅스 어레이의 인공지능 학습 동작은 각 층별로 순차적으로 이루어질 수도 있고, 또는 복수 층이 동시에 선택되어 복수의 시냅스 소자가 동시에 학습될 수도 있다.
도 8은 본 발명의 실시예에 따른 뉴로모픽 시스템의 읽기 및 확인 동작을 설명하기 위한 도면이다. 도 8의 도시와 같이, 전체 시냅스 어레이의 읽기/확인(Read/Verify) 동작은 컨트롤러(184)에 의해 모든 층이 다 선택된 상태에서 이루어질 수 있다. 이때, 각 연결 교차점의 시냅스 유닛(160)의 컨덕턴스(G xy)는 각 층의 시냅스 소자들의 컨덕턴스(G xy ,k)의 합으로 나타나게 된다.
도 9는 본 발명의 실시예에 따른 뉴로모픽 시스템을 구성하는 시냅스 유닛의 컨덕턴스 변화를 보여주는 그래프이다. 본 발명의 실시예에 의하면, 패스 트랜지스터들을 제어하여 입력 뉴런과 출력 뉴런 사이에 연결되는 시냅스 소자를 순차적으로 선택하여 층별로 시냅스 소자들을 동작시킴으로써, 도 9의 도시와 같이, SET(컨덕턴스를 높이는 동작)과 RESET(컨덕턴스를 낮추는 동작)을 선형적으로 제어할 수 있으며, 점진적이고 대칭적으로 가중치(컨덕턴스)를 정밀하게 제어하여 전체 인공지능 시스템의 성능을 향상시킬 수 있다.
본 실시예에 의하면, 시냅스 소자들 각각은 단일 비트 동작(single-bit operation)을 하면서도, 시냅스 유닛(160) 전체적으로는 멀티레벨(multi-level) 동작 구현이 가능하다. 따라서, 단일 비트 동작의 우수한 신뢰성(retention, endurance)을 가지면서도, 멀티 레벨 구현이 가능한 장점을 가진다.
도 10은 본 발명의 실시예에 따른 뉴로모픽 시스템의 평면도이다. 도 11은 도 10의 'A'부를 확대하여 보여주는 사시도이다. 도 12는 도 10의 'B'부를 확대하여 보여주는 사시도이다. 도 13은 도 10의 'C-C'선에 따른 단면도이다. 도 10 내지 도 13의 실시예에서, 입력 뉴런들과 출력 뉴런들의 개수는 각각 5개, 6개이다.
도 10 내지 도 13을 참조하면, 시냅스 어레이의 각 연결 교차점에 복수 개의 시냅스 소자를 배열함으로 인하여 전체 어레이의 면적이 증가하는 것을 최소화하기 위하여, 시냅스 소자들(162,164,166,168)은 상하 적층된 3차원 구조로 제공된다. 즉, 복수 개의 시냅스 소자(162,164,166,168)가 병렬 적층된 형태로 제작됨으로써, 시냅스 유닛(160)이 복수의 시냅스 소자로 구현됨에 따라 추가되는 면적을 최소화할 수 있다.
도 11을 참조하면, 시냅스 유닛(160)의 가중치(컨덕턴스)를 조절하기 위해 마련되는 각 패스 트랜지스터(1822,1824,1826,1828)는 드레인단(D), 소스단(S), 채널층(도시생략), 및 절연된 게이트단(G)을 포함할 수 있다. 도시된 예에서, 패스 트랜지스터는 탑게이트(top gate) 구조로 이루어져 있으나, 바텀게이트(bottom gate) 구조로 제공되는 것도 가능하다.
입력 뉴런에서 제공되는 입력 신호는 입력 라인(122)을 통해 각 패스 트랜지스터(1822,1824,1826,1828)의 드레인단(D)에 인가될 수 있다. 패스 트랜지스터의 소스단(S)은 시냅스 소자(162,164,166,168)의 전극(162a,164a,166a,168a)으로 연결된다. 컨트롤러(184)의 제어신호는 제어신호 라인(184a)을 통해 패스 트랜지스터의 게이트단(G)에 입력될 수 있다.
일 실시예에 있어서, 시냅스 소자들(162,164,166,168)은 기둥 전극(160a)과, 전극들(162a,164a,166a,168a), 및 저항 변화층(160c)을 포함하여 구성될 수 있다. 기둥 전극(160a)은 시냅스 소자들(162,164,166,168)의 적층 방향(수직 방향)으로 마련될 수 있다. 기둥 전극(160a)에는 출력 라인(142)을 통해 출력 뉴런들(140)로부터의 출력 신호가 인가될 수 있다.
전극들(162a,164a,166a,168a)은 기판(110) 상에 형성되고, 저항 변화층(160c)을 사이에 두고 기둥 전극(160a)과 대향하여 배치되고, 시냅스 소자들(162,164,166,168)의 적층 방향(상하 방향)을 따라 이격되어 형성된다. 전극들(162a,164a,166a,168a)은 절연층(160b)에 의해 서로 간에 절연될 수 있다. 일 실시예에서, 전극은 금속 또는 도핑된 반도체가 사용될 수 있으나, 이에 제한되는 것은 아니다.
저항 변화층(160c)은 기둥 전극(160a)과 전극들(162a,164a,166a,168a) 사이에 배치될 수 있다. 일 실시예로, 저항 변화층(160c)은 입력 뉴런으로부터 제공되는 입력 신호와 출력 뉴런으로부터 제공되는 출력 신호에 따라 저항이 변화하는 물질(예컨대, 금속 산화물 등)로 이루어질 수 있다.
기둥 전극들(Pillar electrodes)(160a)은 전체적인 어레이 사이즈를 줄이기 위하여, 체커 보드(checker board) 형태로 구성될 수 있다. 또한, 기둥 전극(160a)은 동일한 열에 배열된 인접한 두 행의 시냅스 유닛들에 공유될 수 있다. 즉, 하나의 기둥 전극(160a)이 인접한 두 개의 행 방향(x) 라인을 공유하는 구조로 제공됨으로써, 시냅스 유닛(160)들을 보다 콤팩트하게 구성할 수 있으며, 반도체 소자의 집적도(동일 면적 내 시냅스 소자의 연결 개수)를 높일 수 있다.
일 실시예로, 한 개의 시냅스 소자가 가질 수 있는 컨덕턴스의 값이 0 또는 G 라고 했을 때, 각각의 적층된 k개의 시냅스 소자들의 특성(컨덕턴스 값)이 동일한 경우, 시냅스 유닛(160)에 구현 가능한 멀티레벨의 컨덕턴스의 값들은 0, G, 2G, 3G, …, kG 로 변화 가능하므로, 시냅스 유닛(160)은 총 k+1개의 멀티레벨이 구현 가능하다.
도 14는 본 발명의 실시예에 따른 뉴로모픽 시스템을 구성하는 시냅스 소자들의 컨덕턴스가 다르게 설계된 것을 보여주는 도면이다. 일 실시예로, 복수 개의 시냅스 소자는 컨덕턴스가 2배씩 증가하도록 제공될 수 있다. 각각의 시냅스 소자(160)의 온(ON) 동작시의 컨덕턴스 값이 2배씩 다르게 설정되는 경우, k개의 병렬 연결된 시냅스 소자들을 통하여, 시냅스 유닛(160)은 총 2 k 개의 멀티레벨이 구현 가능하다.
시냅스 유닛(160)을 구성하는 각각의 시냅스 소자들의 특성을 다르게 가져갈 경우, 같은 수의 시냅스 소자가 활성화되더라도, 어떤 특성(컨덕턴스)의 시냅스 소자가 활성화되는지에 따라 병렬 연결된 시냅스 유닛이 다른 레벨을 가질 수 있으므로, 시냅스 소자들이 동일한 특성을 갖는 경우보다 훨씬 많은 수의 멀티 레벨이 구현가능하다. 따라서, 적층된 시냅스 소자들의 특성을 서로 다르게 구현함으로써, 더 적은 개수(더 적은 적층수)의 시냅스 소자를 가지고 더 많은 멀티레벨을 구현할 수 있다.
시냅스 소자의 컨덕턴스는 시냅스 소자의 구조(크기, 물질, 형태 등)를 의도적으로 다르게 설계함으로써 조절될 수 있다. 시냅스 소자의 컨덕턴스를 설계하는 방법은 시냅스 소자의 종류에 따라 달라질 수 있다. 플래시 메모리 셀로 시냅스 소자를 구현한 경우, 트랜지스터의 채널폭(width)을 조절하여 컨덕턴스를 조절할 수 있다. 만약, 저항변화 물질(resistive switching material)로 시냅스 소자를 구현한 경우, 두께(H1,H2,H3,H4), 폭, 물질의 조성비 등을 바꾸어 시냅스 소자의 특성을 조절할 수 있다.
패스 트랜지스터의 채널폭은 패스 트랜지스터에 연결된 시냅스 소자의 컨덕턴스에 대응할 수 있다. 따라서, 병렬 연결된 시냅스 소자들의 컨덕턴스가 다르게 설계된 경우, 패스 트랜지스터들의 채널폭 역시 상이하게 설계될 수 있다. 패스 트랜지스터는 이에 연결되는 시냅스 소자들의 전류 합의 최댓값 이상의 전류를 흘릴 수 있는 능력을 갖추도록 설계될 수 있다.
상술한 바와 같이 본 발명의 실시예에 의하면, 멀티레벨 동작 및 정보 보존 능력을 동시에 만족시킬 수 있으며, 시냅스 유닛의 가중치를 점진적이고 대칭적으로 변화시킬 수 있다. 또한, 시냅스 유닛으로 구현 가능한 레벨 개수를 증가시키면서도 반도체 소자의 집적도를 높일 수 있다.
도 15는 본 발명의 다른 실시예에 따른 뉴로모픽 시스템의 구성도이다. 도 15의 도시와 같이, 시냅스 소자는 저항변화 물질(resistive switching material), 위상변화 물질(phase change material) 등의 멤리스터 소자 외에, 3단자 소자인 플래시 메모리 셀(flash memory cell) 등의 형태로 제공될 수도 있다. 이 경우, 플래시 메모리 셀의 드레인(drain)과 게이트(gate)를 묶어 시냅스 소자를 구현할 수 있다.
도 16은 본 발명의 실시예에 따른 기억 장치의 구성도이다. 도 16의 실시예에 따른 기억 장치(200)는 앞서 설명한 뉴로모픽 시스템(100)과 동일 내지 상응하는 구조로 제공될 수 있다. 본 실시예에 따른 기억 장치(200)는 뉴로모픽 시스템(100)의 입력 뉴런들 대신 워드 라인들(word lines)(220)이 마련되고, 뉴로모픽 시스템(100)의 출력 뉴런들 대신 비트 라인들(bit lines)(240)이 마련된 점에서, 앞서 설명한 실시예들과 차이가 있다.
뉴로모픽 시스템(100)과 마찬가지로, 본 발명의 실시예에 따른 기억 장치(200)는 워드 라인(220)과 비트 라인(240)이 교차하는 연결 교차점에 마련되는 각 메모리 셀(260)이 복수의 메모리 소자(262,264,266,268)가 병렬 적층된 구조로 제공될 수 있다.
또한, 메모리 셀은 수직 방향으로 마련되고, 비트 라인에 연결되는 기둥 전극과, 기둥 전극과 대향하며 수직 방향을 따라 이격되어 형성되고 워드 라인에 연결되는 전극들과, 기둥 전극과 전극들 사이에 배치되고 워드 라인의 전압과 비트 라인의 전압에 따라 데이터를 기억하는 기억층(뉴로모픽 시스템의 저항변화층에 상응)을 포함할 수 있다.
또한, 선택부(280)는 워드 라인(220)과, 동일한 행에 배열되는 메모리 셀들(260)의 사이에 연결되며, 복수 개의 메모리 소자(262,264,266,268) 중 워드 라인의 전압을 전달할 하나 이상의 메모리 소자를 선택한다. 이를 위해, 선택부(280)는 복수 개의 메모리 소자(262,264,268,268)에 각각 직렬 연결되는 패스 트랜지스터들(2822,2824,2826,2828)로 구성된 트랜지스터부(282)와, 패스 트랜지스터들의 동작을 제어하는 컨트롤러(284)를 포함할 수 있다.
본 실시예에 따른 기억 장치(200)의 3차원 적층 구조는 앞서 설명된 뉴로모픽 시스템(100)의 실시예들을 참조하여 이해될 수 있으므로, 이에 대한 상세한 설명은 생략한다. 본 실시예에 따른 기억 장치(200)에 의하면, 하나의 메모리 셀에 멀티레벨의 데이터를 기억할 수 있으며, 정보 보존 능력을 높일 수 있으며, 또한 반도체 소자의 집적도를 높일 수 있다.
도 17은 본 발명의 실시예에 따른 기억 장치의 쓰기 동작을 설명하기 위한 도면이다. 일 실시예로, 데이터 쓰기를 하려는 메모리 소자와 연결된 워드 라인(word line)과 비트 라인(bit line)에 각각 Vdd/2, -Vdd/2 전압을 인가하여, 메모리 소자의 양단에 Vdd 전압이 인가되도록 하여, 쓰기 동작을 수행할 수 있다. 쓰기가 수행되지 않는 나머지 메모리 소자들은 비트 라인 또는 워드 라인에 0V 전압이 인가되어, 양단 전압이 Vdd/2 이하가 되므로, 쓰기 동작이 수행되지 않는다.
도 18은 본 발명의 실시예에 따른 기억 장치의 삭제 동작을 설명하기 위한 도면이다. 데이터 삭제 동작시, 삭제하려는 메모리 소자와 연결된 워드 라인과 비트 라인에 각각 -Vdd/2, Vdd/2 전압이 인가되어, 메모리 소자의 양단에 -Vdd 전압이 인가된다. 이때 삭제하려는 메모리 소자를 제외한 나머지 메모리 소자들은 비트 라인 또는 워드 라인에 0V 전압이 인가되어, 메모리 소자의 양단 전압이 Vdd/2 이하가 되므로, 삭제 동작이 수행되지 않는다.
도 19 및 도 20은 본 발명의 실시예에 따른 기억 장치의 읽기 동작을 설명하기 위한 도면이다. 읽기 동작시, 도 19의 도시와 같이, 읽기 동작을 수행할 메모리 소자와 연결된 워드 라인에 읽기 동작용 전압(VR)을 인가하고, 비트 라인은 접지시켜, 메모리 소자의 양단에 VR 전압이 인가되게 하여 전류가 흐르도록 한다.
읽기 동작이 수행되는 메모리 소자를 제외한 나머지 메모리 소자에는 도 20의 도시와 같이, 워드 라인과 비트 라인에 각각 VR/2 전압이 인가된다. 이때, 겹치는 부분이 없는 메모리 셀들의 경우 양단 전압이 0V가 되어 전류가 흐르지 않게 된다. 본 실시예에 따른 기억 장치의 쓰기, 삭제, 읽기 동작은 이상에서 언급된 바에 의하여 제한되지 않는다.
이상의 실시예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명까지 미치는 것임을 이해하여야 한다.
100: 뉴로모픽 시스템
120: 입력 뉴런
140: 출력 뉴런
160: 시냅스 유닛
162,164,166,168: 시냅스 소자
180: 선택부
182: 패스 트랜지스터
184: 컨트롤러
200: 기억 장치
220: 워드 라인
240: 비트 라인
260: 메모리 셀
262,264,266,268: 메모리 소자
280: 선택부
282: 패스 트랜지스터
284: 컨트롤러

Claims (15)

  1. 입력 신호들을 제공하는 입력 뉴런들;
    출력 신호들을 제공받는 출력 뉴런들; 및
    상기 입력 뉴런들과 상기 출력 뉴런들 간의 연결 교차점들에 마련되는 복수 개의 시냅스 유닛;을 포함하되,
    상기 복수 개의 시냅스 유닛은 각각 하나의 입력 뉴런과 하나의 출력 뉴런 사이에 복수 개의 시냅스 소자가 병렬로 연결된 구조를 갖는 뉴로모픽 시스템.
  2. 제1 항에 있어서,
    상기 입력 뉴런과 상기 시냅스 유닛 사이에 연결되고, 상기 복수 개의 시냅스 소자 중 상기 입력 뉴런의 입력 신호를 전달할 하나 이상의 시냅스 소자를 선택하는 선택부;를 더 포함하는 뉴로모픽 시스템.
  3. 제1 항에 있어서,
    상기 선택부는,
    상기 복수 개의 시냅스 소자에 각각 직렬 연결되는 패스 트랜지스터;를 포함하는 뉴로모픽 시스템.
  4. 제3 항에 있어서,
    상기 선택부는,
    상기 패스 트랜지스터의 동작을 제어하여 상기 시냅스 유닛의 가중치를 조절하는 컨트롤러;를 더 포함하는 뉴로모픽 시스템.
  5. 제3 항에 있어서,
    상기 패스 트랜지스터의 채널폭은 상기 패스 트랜지스터와 연결되는 시냅스 소자의 컨덕턴스에 대응하는 뉴로모픽 시스템.
  6. 제1 항에 있어서,
    상기 복수의 시냅스 소자들은 적층된 구조로 제공되는 뉴로모픽 시스템.
  7. 제6 항에 있어서,
    상기 시냅스 유닛은,
    수직 방향으로 마련되고, 상기 출력 뉴런과 전기신호적으로 연결되는 기둥 전극;
    상기 기둥 전극과 대향하며, 수직 방향을 따라 이격되어 적층 형성되며, 상기 입력 뉴런과 전기신호적으로 연결되는 전극들; 및
    상기 기둥 전극과 상기 전극들 사이에 마련되고, 상기 입력 뉴런의 입력 신호와 상기 출력 뉴런의 출력 신호에 따라 저항이 변화하는 물질로 이루어지는 저항변화층;을 포함하는 뉴로모픽 시스템.
  8. 제7 항에 있어서,
    상기 복수 개의 시냅스 유닛은 복수의 행과 열을 이루어 격자 구조로 배열되고,
    상이한 행에 배열되는 시냅스 유닛들은 서로 다른 입력 뉴런과 전기신호적으로 연결되고,
    상기 기둥 전극은 동일한 열에 배열되는 인접한 두 행의 시냅스 유닛들에 공유되는 뉴로모픽 시스템.
  9. 제1 항에 있어서,
    상기 복수 개의 시냅스 소자는 상이한 컨덕턴스를 갖도록 제공되는 뉴로모픽 시스템.
  10. 제9 항에 있어서,
    상기 복수 개의 시냅스 소자는 컨덕턴스가 2배씩 증가하도록 제공되는 뉴로모픽 시스템.
  11. 제1 항에 있어서,
    상기 시냅스 소자는 저항변화물질, 위상변화물질 또는 메모리 셀을 포함하는 뉴로모픽 시스템.
  12. 기억 장치에 있어서,
    워드 라인들;
    비트 라인들; 및
    상기 워드 라인들과 상기 비트 라인들 간의 연결 교차점들에 마련되는 복수 개의 메모리 셀;을 포함하되,
    상기 복수 개의 메모리 셀은 각각 하나의 워드 라인과 하나의 비트 라인 사이에 복수 개의 메모리 소자가 병렬로 연결된 구조를 가지며,
    상기 복수 개의 메모리 셀은 복수의 행과 열을 이루는 격자 구조로 제공되고,
    동일한 행에 배열되는 메모리 셀들은 동일한 워드 라인에 전기신호적으로 연결되며,
    상기 기억 장치는,
    상기 워드 라인과, 상기 동일한 행에 배열되는 메모리 셀들의 사이에 연결되는 선택부;를 더 포함하고,
    상기 선택부는,
    상기 복수 개의 메모리 소자 중 상기 워드 라인의 전압을 전달할 하나 이상의 메모리 소자를 선택하는 기억 장치.
  13. 제12 항에 있어서,
    상기 선택부는,
    상기 복수 개의 메모리 소자에 각각 직렬 연결되는 패스 트랜지스터; 및
    상기 패스 트랜지스터의 동작을 제어하는 컨트롤러;를 포함하는 기억 장치.
  14. 제12 항에 있어서,
    상기 복수의 메모리 소자는 적층된 구조로 제공되고,
    상기 메모리 셀은,
    수직 방향으로 마련되고, 상기 비트 라인에 연결되는 기둥 전극;
    상기 기둥 전극과 대향하며, 수직 방향을 따라 이격되어 형성되며, 상기 워드 라인에 연결되는 전극들; 및
    상기 기둥 전극과 상기 전극들 사이에 배치되고, 상기 워드 라인의 전압과 상기 비트 라인의 전압에 따라 데이터를 기억하는 기억층;을 포함하는 기억 장치.
  15. 제14 항에 있어서,
    상이한 행에 배열되는 메모리 셀들은 서로 다른 워드 라인과 전기신호적으로 연결되고,
    상기 기둥 전극은 동일한 열에 배열되는 인접한 두 행의 메모리 셀들에 공유되는 기억 장치.
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