CN116935929A - 互补式存储电路及存储器 - Google Patents

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CN116935929A CN202310736107.1A CN202310736107A CN116935929A CN 116935929 A CN116935929 A CN 116935929A CN 202310736107 A CN202310736107 A CN 202310736107A CN 116935929 A CN116935929 A CN 116935929A
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杨宇航
蔡一茂
黄如
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Abstract

本发明提供一种互补式存储电路及存储器，其中的互补式存储电路包括呈矩阵阵列分布的存储单元，存储单元包括交替连接的至少一组P沟道场效应晶体管和N沟道场效应晶体管；其中，P沟道场效应晶体管的源极与N沟道场效应晶体管的漏极连接；P沟道场效应晶体管的漏极与N沟道场效应晶体管的源极连接。利用上述发明能够提高存储阵列的密度，降低对场效应晶体管的驱动能力的要求。

Description

互补式存储电路及存储器
技术领域
本发明涉及半导体(Semiconductor)和CMOS混合集成电路技术领域，具体涉及一种采用CMOS的互补式存储阵列电路及存储器。
背景技术
随着人工智能与深度学习技术的不断发展，人工神经网络在自然语言处理、图像识别、自动驾驶、图神经网络等领域得到了广泛的应用。然而，逐渐增大的网络规模导致数据在内存与传统计算设备如CPU与GPU间的搬运消耗了大量的能量，这被称为冯诺依曼瓶颈。在人工神经网络算法中占据最主要部分的计算为向量矩阵乘法计算(Vector MatrixMultiplication)。基于非挥发性存储器(Non-volatile Memory，或非易失存储器)的存内计算(Compute-In-Memory)，把权重存储在非挥发性存储器单元中，并在阵列中进行模拟向量矩阵乘法计算，避免了数据在内存与计算单元间的频繁搬运，被认为是一种有希望解决冯诺依曼瓶颈的途径。
目前，非挥发性存储器器件如RRAM、PCRAM、MRAM、FeRAM、FeFET等在权值写入后，把权值存储在器件的电导值上。器件组织成阵列的形式，从一端输入电压作为向量矩阵乘法的输入，阵列中通过欧姆定律与基尔霍夫定律计算，在阵列的另一端得到的电流为向量矩阵乘法的求和结果，且求和结果通常使用模数转换器(ADC)读出。
在上述多种新型非易失存储器中，二端非易失存储器因为其更高的理论密度与简单结构带来的工艺成本降低受到广泛地关注和研究。在实际应用中，二端存储器需要形成存储阵列来实现高密度结构与高速读写。目前已有的方法主要是通过组成1晶体管-1存储器(1T1R)阵列，主流方法中的晶体管通常采用N型。但是在实际使用中，一方面由于先进节点下电源Vdd较低，晶体管能够施加的最大栅压有限，另一方面N型晶体管在带有源极电阻时，非零的源端电压将进一步降低晶体管的栅源电压，因此在先进节点下的二端存储器操作过程中存在驱动电流不足的问题，从而限制了器件尺寸的进一步缩小，限制存储阵列密度的提升。
发明内容
鉴于上述问题，本发明的目的是提供一种互补式存储电路及存储器，以解决现有存储电路存在的电压受限，导致驱动电流不足，限制器件的小型化发展及存储阵列密度提升等问题。
本发明提供的互补式存储电路，包括呈矩阵阵列分布的存储单元，存储单元包括交替连接的至少一组P沟道场效应晶体管和N沟道场效应晶体管；其中，P沟道场效应晶体管的源极与N沟道场效应晶体管的漏极连接；P沟道场效应晶体管的漏极与N沟道场效应晶体管的源极连接。
此外，可选的技术方案是，N沟道场效应晶体管的栅极相连接形成字线N，P沟道场效应晶体管的栅极相连接形成字线P；其中，外部的脉冲产生器在字线N和字线P上发出预设的脉冲信号。
此外，可选的技术方案是，N沟道场效应晶体管的漏极与第一可变电阻连接，P沟道场效应晶体管的漏极与第二可变电阻连接；第一可变电阻和第二可变电阻的另一端分别与对应位置的位线连接。
此外，可选的技术方案是，存储单元包括M×N个，其中M表示行数，N表示列数；其中，位于同一行中的第一可变电阻的位线共用，位于同一行中的第二可变电阻的位线共用；位于同一列中的N沟道场效应晶体管的栅极的字线N共用，位于同一列中的P沟道场效应晶体管的栅极的字线P共用。
此外，可选的技术方案是，包括保存模式、写1模式、写0模式和读模式；其中，在保存模式下，各存储单元不工作并保存自身原有数据；在写1模式和写0模式下，指定的存储单元处于表示1的状态，且指定的存储单元的电压小于预设电压VDD；在读模式下，存储单元的源线接读电压，使得读电流通过存储单元到达位线，并从位线上读取存储单元的对应状态。
此外，可选的技术方案是，在保存模式下，所有字线N、位线和源线均接GND，字线P接预设电压VDD；P沟道场效应晶体管和N沟道场效应晶体管均处于关断状态。
此外，可选的技术方案是，在写1模式下，字线N接预设电压VDD，字线P接GND；在选通目标存储单元后，目标存储单元的源线接预设写1电压，目标存储单元的目标位线接GND，其余位线接写1电压，目标存储单元被写至状态1。
此外，可选的技术方案是，在写0模式下，字线N接预设电压VDD，字线P接GND；在选通目标存储单元后，目标存储单元的源线接预设写0电压，写电流由位线流经目标存储单元至源线，目标存储单元被写至状态0。
此外，可选的技术方案是，在读模式下，字线N接预设电压VDD，字线P接GND；在选通目标存储单元后，目标存储单元的源线接读电压，目标存储单元的位线接GND，剩余位线接读电压，读电流经目标存储单元至位线，并从位线上读取存储单元的对应状态。
另一方面，本发明还提供一种存储器，包括上述互补式存储电路。
利用上述互补式存储电路及存储器，存储单元包括交替连接的P沟道场效应晶体管和N沟道场效应晶体管；其中，P沟道场效应晶体管的源极与N沟道场效应晶体管的漏极连接；P沟道场效应晶体管的漏极与N沟道场效应晶体管的源极连接，采用了PMOS的类NAND型存储单元结构，通过使用NAND结构实现了三维集成的可能，有利于进一步提高存储阵列密度；同时引入PMOS还能够有效降低串联情况下对场效应晶体管驱动能力的要求。
为了实现上述以及相关目的，本发明的一个或多个方面包括后面将详细说明的特征。下面的说明以及附图详细说明了本发明的某些示例性方面。然而，这些方面指示的仅仅是可使用本发明的原理的各种方式中的一些方式。此外，本发明旨在包括所有这些方面以及它们的等同物。
附图说明
通过参考以下结合附图的说明，并且随着对本发明的更全面理解，本发明的其它目的及结果将更加明白及易于理解。在附图中：
图1为本发明实施例的互补式存储电路的局部存储单元结构示意图；
图2为本发明实施例的互补式存储电路的矩阵阵列结构示意图；
图3为本发明实施例的互补式存储电路的操作电压示意图。
具体实施方式
在下面的描述中，出于说明的目的，为了提供对一个或多个实施例的全面理解，阐述了许多具体细节。然而，很明显，也可以在没有这些具体细节的情况下实现这些实施例。在其它例子中，为了便于描述一个或多个实施例，公知的结构和设备以方框图的形式示出。
在目前的N型晶体管存储阵列所存在的晶体管能够施加的最大栅压有限，以及N型晶体管在带有源极电阻时，非零的源端电压将进一步降低晶体管的栅源电压，因此在先进节点下的二端存储器操作过程中存在驱动电流不足的问题。为解决上述问题，本发明提供一种互补式存储电路及存储器，存储单元包括交替连接的P沟道场效应晶体管和N沟道场效应晶体管；其中，P沟道场效应晶体管的源极与N沟道场效应晶体管的漏极连接；P沟道场效应晶体管的漏极与N沟道场效应晶体管的源极连接，采用了PMOS的类NAND型存储单元结构，通过使用NAND结构实现了进行三维集成的可能，有利于进一步提高存储阵列密度；同时还能够有效降低串联情况下对场效应晶体管驱动能力的要求。
在本发明的描述中，把连接晶体管栅极的线称为字线(Word Line，WL)，连接晶体管源极的线称为源线(Source Line，SL)，连接器件一端的线称为位线(Bit Line，BL)。
为详细描述本发明内的互补式存储电路及存储器，以下将结合附图对本发明的具体实施例进行详细描述。
图1和图2分别示出了根据本发明实施例的互补式存储电路的局部存储单元的示意结构以及矩阵阵列结构。
如图1和图2共同所示，本发明实施例的互补式存储电路，包括呈矩阵阵列分布的若干个存储单元，每个存储单元进一步包括交替连接的至少一组P沟道场效应晶体管(简称PMOS器件)和N沟道场效应晶体管(简称NMOS器件)；其中，P沟道场效应晶体管的源极与N沟道场效应晶体管的漏极连接；P沟道场效应晶体管的漏极与N沟道场效应晶体管的源极连接，自上而下依次连接形成一列存储电路。
其中，所有N沟道场效应晶体管的栅极相连接形成字线N(简称WLN)，所有P沟道场效应晶体管的栅极相连接形成字线P(简称WLP)；其中，外部的脉冲产生器在字线N和字线P上发出预设的脉冲信号，从而使得对应的场效应晶体管导通或者断开。
作为具体示例，在本发明实施例的互补式存储电路中，N沟道场效应晶体管的漏极与第一可变电阻连接，P沟道场效应晶体管的漏极与第二可变电阻连接，即第一可变电阻与P沟道场效应晶体管的源极和N沟道场效应晶体管的漏极并联，第二可变电阻与P沟道场效应晶体管的漏极和N沟道场效应晶体管的源极并联，第一可变电阻和第二可变电阻的另一端分别与对应位置的位线连接。
具体地，可根据需求设置存储单元的个数，作为示例存储单元可包括M×N个，其中M表示行数，N表示列数，M和N均取值正整数；其中，位于同一行中的第一可变电阻的位线共用，位于同一行中的第二可变电阻的位线共用；位于同一列中的N沟道场效应晶体管的栅极的字线N共用，位于同一列中的P沟道场效应晶体管的栅极的字线P共用，从而最终形成如图2中所示的矩阵阵列结构。
需要说明的是，图1中所示的互补式存储电路的局部存储单元的串联结构可以是任意长度的，在该图中仅划出4个场效应晶体管作为示例，其中的P沟道场效应晶体管和N沟道场效应晶体管交互排列形成晶体管长串，并通过字线P和字线N上的信号控制相应的场效应晶体管导通，而源线和位线上施加的操作电压能够完成对存储单元的读写功能。
其中，当在场效应晶体管的两端输入正电压时，由于P沟道场效应晶体管的传输正电压Vsg不受另一端电压的影响，其栅源电压能够到达VDD，而N沟道场效应晶体管此时的电压为VDD-I*R，其中I和R分别表示为流过N沟道场效应晶体管的电流与器件电阻，I*R的典型值为0.7V。在此情况下，PMOS器件饱和电流将显著大于同尺寸的NMOS器件。换言之，在流过相同电流的情况下其分压(或等效输出电阻)远小于NMOS器件。
作为具体示例，在操作图1所示存储单元的过程中，SL0和SL1均接正电压而所有的场效应晶体管开启时，对于需要操作的目标器件，可以看作从两条SL经过场效应晶体管共同驱动目标器件。以串联结构包含3个可变电阻，分别对应BL0～BL2为例，对于中间连接BL1的场效应晶体管，在图1所示的具体结构中，SL0经过1个NMOS与1个PMOS后传到目标器件，SL1经过1个PMOS与1个NMOS后传到目标器件，若除了目标器件外的器件全部浮置，则可以视作两条SL分别经过1个NMOS与一个PMOS后并联驱动目标器件。
可知，本发明提供的互补式存储电路，在SL接正电压下的驱动能力明显强于完全由NMOS构成的存储结构，对于长度更长的单元，本发明所用的结构能够将每个器件到两个SL端路径中一半的NMOS换成PMOS，相比单纯使用NMOS，替换的PMOS对高电压传输能力更好，整个电路对于高低电压的驱动能力更加平衡，从而能够缓解原有的晶体管在某个方向驱动能力不足的问题，有利于进一步提升存储密度。
此外，在附图2所示的矩阵阵列结构中，对于各存储单元SL之间的连接关系没有进行特别要求，各存储单元结构可以垂直放置并在水平方向组成阵列，类似3D-NAND结构，这时SL0与SL1可以形成交叉阵列；或者，SL0不连接而是将所有单元的SL1连接形成一端共源的阵列结构等。
在本发明的一个具体实施方式中，互补式存储电路存在四种工作模式，分别为保存模式、写1模式、写0模式和读模式；其中，在保存模式下，各存储单元不工作并保存自身原有数据；在写1模式和写0模式下，指定的存储单元处于表示1的状态，且指定的存储单元的电压小于预设电压VDD；在读模式下，存储单元的源线接读电压，使得读电流通过存储单元到达位线，并从位线上读取存储单元的对应状态。
具体地，在保存模式下，所有字线N、位线和源线均接GND，字线P接预设电压VDD；P沟道场效应晶体管和N沟道场效应晶体管均处于关断状态；在写1模式下，字线N接预设电压VDD，字线P接GND；在选通目标存储单元后，目标存储单元的源线接预设写1电压，目标存储单元的目标位线接GND，其余位线接写1电压，目标存储单元被写至状态1；在写0模式下，字线N接预设电压VDD，字线P接GND；在选通目标存储单元后，目标存储单元的源线接预设写0电压，写电流由位线流经目标存储单元至源线，目标存储单元被写至状态0。以及，在读模式下，字线N接预设电压VDD，字线P接GND；在选通目标存储单元后，目标存储单元的源线接读电压，目标存储单元的位线接GND，剩余位线接读电压，读电流经目标存储单元至位线，并从位线上读取存储单元的对应状态。
作为具体示例，图3示出了根据本发明实施例的互补式存储电路的操作电压示意结构。
结合图1至图3共同所示，互补式存储电路存在四种工作模式，分别为保存模式、写1模式、写0模式和读模式；假设当SL加正电压时存储器写1，而BL加正电压时存储器写0。以下使用VDD与GND分别代指电路中的高电平与地。此外，认为所有SL可以独立选通。此时，WLN、WLP的选通功能使得只有指定存储单元的场效应晶体管打开，而除了指定单元外的晶体管将完全关闭，由于没有电流流过其他晶体管，因此仅描述开启了晶体管的指定单元的指定器件的操作方式即可。此外，对于晶体管开启的单元，实际上其两端的SL通过开启的晶体管直接连接，具有相同的电压，因此只需要用一个SL电压指代开启单元的SL上下两端施加的电压即可。
具体地，假设操作目标器件为最左侧单元的BL1对应的器件，即图2中第二行第一列的器件，在操作过程中，首先矩阵阵列处于不工作的状态，所有存储单元保存数据，随后对于指定单元相继执行写1，读，写0的操作。
其中，非工作状态：所有WLN、BL、SL均接GND，所有WLP接VDD，此时所有晶体管处于关断状态，矩阵阵列不工作。
写1：WLN接VDD，WLP接GND，选通目标器件所在单元后，SL接写1电压，BL1接GND，其余BL接写1电压，其他线的电压接法与非工作状态一致，此时目标存储器件被写到状态1。
读：WLN接VDD，WLP接GND，选通目标器件所在单元后，SL接读电压，BL1接GND，其余BL接读电压，其他线的接法与非工作状态一致，此时读电流流经目标存储器到BL1，从BL1上可读到目标器件对应状态。
写0：通过WLN接VDD，WLP接GND，选通目标器件所在单元后，BL1接写0电压，剩余线的接法与非工作状态一致，此时写电流由BL1流经目标存储器到SL0、SL1，目标器件被写到状态0。
需要说明的是，本发明以上仅解释了阵列中一次操作单个存储单元的方法，每次只选通一行一列，而该技术领域具有通常知识者应了解，该操作方法可以很容易拓展到多行多列的选通上，从而能够并行的对多行多列的单元进行读写操作，从而增加阵列的数据吞吐量。
与上述互补式存储电路相对应，本发明还提供一种存储器，包括上述互补式存储电路。而有关存储器的具体实施例可参考互补式存储电路实施例中的描述，此处不再一一赘述。
根据上述本发明的互补式存储电路及存储器，采用PMOS的类NAND型存储单元结构，通过使用NAND结构实现了进行三维集成的可能，有利于进一步提高存储阵列密度；同时引入PMOS还能够有效降低串联情况下对场效应晶体管驱动能力的要求。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种互补式存储电路，其特征在于，包括呈矩阵阵列分布的存储单元，所述存储单元包括交替连接的至少一组P沟道场效应晶体管和N沟道场效应晶体管；其中，
所述P沟道场效应晶体管的源极与所述N沟道场效应晶体管的漏极连接；
所述P沟道场效应晶体管的漏极与所述N沟道场效应晶体管的源极连接。
2.如权利要求1所述的互补式存储电路，其特征在于，
所述N沟道场效应晶体管的栅极相连接形成字线N，所述P沟道场效应晶体管的栅极相连接形成字线P；其中，
外部的脉冲产生器在所述字线N和所述字线P上发出预设的脉冲信号。
3.如权利要求2所述的互补式存储电路，其特征在于，
所述N沟道场效应晶体管的漏极与第一可变电阻连接，所述P沟道场效应晶体管的漏极与第二可变电阻连接；
所述第一可变电阻和所述第二可变电阻的另一端分别与对应位置的位线连接。
4.如权利要求3所述的互补式存储电路，其特征在于，所述存储单元包括M×N个，其中M表示行数，N表示列数；其中，
位于同一行中的所述第一可变电阻的位线共用，位于同一行中的所述第二可变电阻的位线共用；
位于同一列中的所述N沟道场效应晶体管的栅极的字线N共用，位于同一列中的所述P沟道场效应晶体管的栅极的字线P共用。
5.如权利要求4所述的互补式存储电路，其特征在于，包括保存模式、写1模式、写0模式和读模式；其中，
在所述保存模式下，各存储单元不工作并保存自身原有数据；
在所述写1模式和所述写0模式下，指定的存储单元处于表示1的状态，且所述指定的存储单元的电压小于预设电压VDD；
在所述读模式下，所述存储单元的源线接读电压，使得读电流通过所述存储单元到达所述位线，并从所述位线上读取所述存储单元的对应状态。
6.如权利要求5所述的互补式存储电路，其特征在于，
在所述保存模式下，所有字线N、位线和源线均接GND，所述字线P接预设电压VDD；
所述P沟道场效应晶体管和所述N沟道场效应晶体管均处于关断状态。
7.如权利要求5所述的互补式存储电路，其特征在于，
在所述写1模式下，所述字线N接预设电压VDD，所述字线P接GND；
在选通目标存储单元后，所述目标存储单元的源线接预设写1电压，所述目标存储单元的目标位线接GND，其余位线接所述写1电压，所述目标存储单元被写至状态1。
8.如权利要求5所述的互补式存储电路，其特征在于，
在所述写0模式下，所述字线N接预设电压VDD，所述字线P接GND；
在选通目标存储单元后，所述目标存储单元的源线接预设写0电压，写电流由位线流经所述目标存储单元至源线，所述目标存储单元被写至状态0。
9.如权利要求5所述的互补式存储电路，其特征在于，
在所述读模式下，所述字线N接预设电压VDD，所述字线P接GND；
在选通目标存储单元后，所述目标存储单元的源线接读电压，所述目标存储单元的位线接GND，剩余位线接读电压，读电流经所述目标存储单元至位线，并从所述位线上读取所述存储单元的对应状态。
10.一种存储器，包括如权利要求1至9任一项所述的互补式存储电路。
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