KR20180087172A - Semiconductor device and method of manufacturing the same - Google Patents

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노리유키 가키모토
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Abstract

A crack of a surface electrode is suppressed while stress on a semiconductor substrate is reduced. A semiconductor device comprises: a semiconductor substrate; a surface electrode covering a surface of the semiconductor substrate; an insulating protective film covering a part of a surface of the surface electrode; and a metal film for solder bonding covering a range from a surface of the insulating protective film to the surface of the surface electrode. The surface electrode includes: a first metal film disposed on the semiconductor substrate; a second metal film contacting a surface of the first metal film and having tensile strength higher than tensile strength of the first metal film; and a third metal film contacting a surface of the second metal film and having tensile strength higher than tensile strength of the first metal film and lower than tensile strength of the second metal film.

Description

반도체장치와 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor device,

본 명세서에 개시의 기술은, 반도체장치와 그 제조방법에 관한 것이다.TECHNICAL FIELD The present disclosure relates to a semiconductor device and a manufacturing method thereof.

특허문헌 1에는, 반도체 기판의 표면을 덮는 표면전극을 구비하는 반도체장치가 개시되어 있다. 이 표면전극은, 하부 금속막과, 하부 금속막의 표면에 접하는 고강도 금속막과, 고강도 금속막의 표면에 접하는 상부 금속막을 가진다. 이 구성에 의하면, 와이어 본딩에 의한 반도체 기판에의 데미지를 억제할 수 있다.Patent Document 1 discloses a semiconductor device having a surface electrode covering the surface of a semiconductor substrate. The surface electrode has a lower metal film, a high-strength metal film in contact with the surface of the lower metal film, and an upper metal film in contact with the surface of the high-strength metal film. According to this structure, damage to the semiconductor substrate by wire bonding can be suppressed.

일본국 공개특허 특개2011-249491호 공보Japanese Patent Application Laid-Open No. 2011-249491

표면전극의 일부를 덮는 절연 보호막과, 절연 보호막의 표면으로부터 표면전극의 표면에 걸치는 범위를 덮는 솔더 접합용 금속막을 가지는 반도체장치가 알려져 있다. 솔더 접합용 금속막은, 외부의 단자에 대하여 솔더에 의해 접합되는 금속막이다. 솔더 접합용 금속막이 표면전극의 표면뿐만 아니라 절연 보호막의 표면을 덮고 있음으로써, 솔더 접합용 금속막의 형성범위에 위치 어긋남이 생겼을 경우에, 표면전극의 일부가 노출되는 것을 방지할 수 있다. 이 종류의 반도체장치에서는, 표면전극과 절연 보호막과 솔더 접합용 금속막이 서로 접하는 삼중 접촉부에서 높은 열응력이 생기기 쉽고, 그 위치를 기점으로 하여 표면전극에 크랙이 생길 경우가 있다.There is known a semiconductor device having an insulating protective film which covers a part of the surface electrode and a metal film for solder bonding which covers a range extending from the surface of the insulating protective film to the surface of the surface electrode. The metal film for solder bonding is a metal film which is bonded to an external terminal by solder. The metal film for solder bonding covers not only the surface of the surface electrode but also the surface of the insulating protective film so that it is possible to prevent a part of the surface electrode from being exposed when the positional deviation occurs in the formation range of the metal film for solder bonding. In this type of semiconductor device, a high thermal stress is liable to be generated in the triple contact portion where the surface electrode, the insulating protective film and the metal film for solder bonding are in contact with each other, and a crack may be generated in the surface electrode starting from that position.

본원발명자들은, 이 종류의 반도체장치의 표면전극에 특허문헌 1의 구조를 채용함으로써, 표면전극의 크랙을 억제하는 것을 검토했다. 그러나, 특허문헌 1의 구조를 채용했다고 하여도, 삼중 접촉부를 기점으로 하여 상부 금속막에 크랙이 생길 경우가 있다. 크랙이 생기면, 크랙의 진전을 고강도 금속막에서 정지시키는 것은 어렵다. 이에 대하여 표면전극 전체의 강도를 향상시키는 것도 생각할 수 있지만, 이 경우, 표면전극과 반도체 기판의 사이에서 높은 열응력이 생기게 되어, 반도체 기판에 대한 스트레스가 증가한다.The inventors of the present application have studied the use of the structure of Patent Document 1 for the surface electrode of this type of semiconductor device to suppress cracking of the surface electrode. However, even if the structure of Patent Document 1 is adopted, there is a case where cracks are generated in the upper metal film starting from the triple contact portion. When cracks occur, it is difficult to stop the progress of the cracks in the high-strength metal film. On the contrary, it is also conceivable to improve the strength of the entire surface electrode. In this case, however, high thermal stress is generated between the surface electrode and the semiconductor substrate, thereby increasing the stress on the semiconductor substrate.

따라서, 본 명세서에서는, 표면전극의 크랙을 억제함과 함께 반도체 기판에 대한 스트레스를 경감하는 기술을 제공한다.Therefore, in the present specification, there is provided a technique for suppressing cracking of the surface electrode and reducing stress on the semiconductor substrate.

본 명세서에 개시의 반도체장치는, 반도체 기판과, 상기 반도체 기판의 표면을 덮는 표면전극과, 상기 표면전극의 표면의 일부를 덮는 절연 보호막과, 상기 절연 보호막의 표면으로부터 상기 표면전극의 표면에 걸치는 범위를 덮는 솔더 접합용 금속막을 가진다. 상기 표면전극이, 상기 반도체 기판 상에 배치되어 있는 제 1 금속막과, 상기 제 1 금속막의 표면에 접하고 있는 것과 함께 상기 제 1 금속막보다도 높은 인장강도를 가지는 제 2 금속막과, 상기 제 2 금속막의 표면에 접하고 있으며, 상기 제 2 금속막보다도 낮은 것과 함께 상기 제 1 금속막보다도 높은 인장강도를 가지는 제 3 금속막을 가진다.A semiconductor device according to the present disclosure includes a semiconductor substrate, a surface electrode covering the surface of the semiconductor substrate, an insulating protective film covering a part of the surface of the surface electrode, and a protective film covering the surface of the surface electrode from the surface of the insulating protective film. And a metal film for solder bonding that covers the range. Wherein the surface electrode comprises: a first metal film disposed on the semiconductor substrate; a second metal film which is in contact with the surface of the first metal film and has a tensile strength higher than that of the first metal film; And a third metal film which is in contact with the surface of the metal film and has a tensile strength higher than that of the first metal film and lower than that of the second metal film.

이 반도체장치에서는, 표면전극의 제 2 금속막이 높은 인장강도를 가진다. 또한, 제 2 금속막보다도 반도체 기판측에, 인장강도가 작은 제 1 금속막이 배치되어 있다. 인장강도가 작은 제 1 금속막은, 응력에 따라 유연하게 변형할 수 있다. 이 때문에, 표면전극과 반도체 기판 사이에서 높은 열응력이 생기는 것이 억제되어, 반도체 기판에 대한 스트레스가 경감된다. 또한, 이 반도체장치에서는, 제 2 금속막보다도 표면측(절연 보호막 및 솔더 접합용 금속막측)에, 제 3 금속막이 배치되어 있다. 제 3 금속막의 인장강도는, 제 2 금속막보다 낮지만, 제 1 금속막보다 높다. 이 때문에, 삼중 접촉부에서 높은 열응력이 생겼다고 하여도, 제 3 금속막에 크랙이 생기기 어렵다. 따라서, 표면전극에 크랙이 생기기 어렵다.In this semiconductor device, the second metal film of the surface electrode has a high tensile strength. Further, a first metal film having a small tensile strength is disposed on the semiconductor substrate side of the second metal film. The first metal film having a small tensile strength can be flexibly deformed according to the stress. Therefore, the occurrence of high thermal stress between the surface electrode and the semiconductor substrate is suppressed, and the stress on the semiconductor substrate is reduced. Further, in this semiconductor device, the third metal film is disposed on the surface side (on the insulating protective film and the metal film for solder bonding) than the second metal film. The tensile strength of the third metal film is lower than that of the second metal film, but higher than that of the first metal film. Therefore, even if a high thermal stress is generated in the triple contact portion, cracks are unlikely to occur in the third metal film. Therefore, cracks are unlikely to occur on the surface electrode.

도 1은 실시예 1의 반도체장치의 단면도이다.
도 2는 결정립경과 내구성의 관계를 나타내는 그래프이다.
도 3은 실시예 1의 반도체장치의 제조방법을 나타내는 플로우 차트이다.
도 4는 제 2 금속막의 재료와 제 3 금속막의 결정립경의 관계를 나타내는 그래프이다.
도 5는 제 3 금속막의 막 두께와 제 3 금속막의 결정립경의 관계를 나타내는 그래프이다.
도 6은 실시예 2의 반도체장치의 단면도이다.
도 7은 실시예 3의 반도체장치의 단면도이다.
도 8은 실시예 4의 반도체장치의 단면도이다.
도 9는 실시예 5의 반도체장치의 단면도이다.
도 10은 실시예 5의 반도체장치의 제조방법을 나타내는 플로우 차트이다.
도 11은 실시예 5의 반도체장치의 제조방법을 나타내는 단면도이다.
도 12는 실시예 5의 반도체장치의 제조방법을 나타내는 단면도이다.
도 13은 실시예 5의 반도체장치의 제조방법을 나타내는 단면도이다.1 is a cross-sectional view of a semiconductor device according to a first embodiment.
Fig. 2 is a graph showing the relationship between grain lapse and durability.
3 is a flowchart showing a manufacturing method of the semiconductor device according to the first embodiment.
4 is a graph showing the relationship between the material of the second metal film and the grain diameter of the third metal film.
5 is a graph showing the relationship between the film thickness of the third metal film and the crystal grain diameter of the third metal film.
6 is a cross-sectional view of the semiconductor device according to the second embodiment.
7 is a cross-sectional view of the semiconductor device according to the third embodiment.
8 is a cross-sectional view of the semiconductor device according to the fourth embodiment.
9 is a cross-sectional view of the semiconductor device of the fifth embodiment.
10 is a flowchart showing a manufacturing method of the semiconductor device according to the fifth embodiment.
11 is a cross-sectional view showing a manufacturing method of the semiconductor device according to the fifth embodiment.
12 is a cross-sectional view showing a manufacturing method of the semiconductor device according to the fifth embodiment.
13 is a cross-sectional view showing a manufacturing method of a semiconductor device according to a fifth embodiment.

[실시예][Example]

도 1에 나타내는 실시예 1의 반도체장치(10)는, 반도체 기판(12)을 가지고 있다. 반도체 기판(12)의 상면(12a)에는, 트렌치가 설치되어 있다. 각 트렌치 내에, 게이트 전극(30)과 게이트 절연막(32)이 배치되어 있다. 게이트 전극(30)의 상면은, 층간 절연막(62)으로 덮여 있다. 반도체 기판(12) 내에는, n형의 이미터 영역(22), p형의 바디 콘택트 영역(24), p형의 바디 영역(25), n형의 드리프트 영역(26) 및 p형의 컬렉터 영역(27)이 설치되어 있다. 반도체 기판(12)의 상면(12a)에는, 표면전극(50)이 배치되어 있다. 반도체 기판(12)의 하면(12b)에는, 하부 전극(64)이 배치되어 있다. 이미터 영역(22), 바디 콘택트 영역(24), 바디 영역(25), 드리프트 영역(26), 컬렉터 영역(27), 게이트 전극(30) 등에 의해, IGBT(Insulated Gate Bipolar Transistor)가 구성되어 있다. 표면전극(50)은, IGBT의 이미터 전극으로서 기능한다. 하부 전극(64)은, IGBT의 컬렉터 전극으로서 기능한다.The semiconductor device 10 of the first embodiment shown in FIG. 1 has a semiconductor substrate 12. On the upper surface 12a of the semiconductor substrate 12, a trench is provided. In each trench, a gate electrode 30 and a gate insulating film 32 are disposed. The upper surface of the gate electrode 30 is covered with an interlayer insulating film 62. In the semiconductor substrate 12, an n-type emitter region 22, a p-type body contact region 24, a p-type body region 25, an n-type drift region 26, Area 27 is provided. On the upper surface 12a of the semiconductor substrate 12, a surface electrode 50 is disposed. On the lower surface 12b of the semiconductor substrate 12, a lower electrode 64 is disposed. An IGBT (Insulated Gate Bipolar Transistor) is constituted by the emitter region 22, the body contact region 24, the body region 25, the drift region 26, the collector region 27 and the gate electrode 30 have. The surface electrode 50 functions as an emitter electrode of the IGBT. The lower electrode 64 functions as a collector electrode of the IGBT.

표면전극(50)은, 제 1 금속막(51), 제 2 금속막(52) 및 제 3 금속막(53)을 가지고 있다.The surface electrode 50 has a first metal film 51, a second metal film 52, and a third metal film 53.

제 1 금속막(51)은, 반도체 기판(12)의 상면(12a) 상에 배치되어 있다. 제 1 금속막(51)은, 층간 절연막(62)에 의해 게이트 전극(30)으로부터 절연되어 있다. 제 1 금속막(51)은, 층간 절연막(62)이 존재하지 않는 범위에서, 반도체 기판(12)의 상면(12a)에 접하고 있다. 제 1 금속막(51)은, AlSi(알루미늄과 실리콘의 합금)를 주재료로 하는 금속막이다. 제 1 금속막(51)은, 이미터 영역(22) 및 바디 콘택트 영역(24)에 대하여 오믹(ohmic) 접촉하고 있다.The first metal film 51 is disposed on the upper surface 12a of the semiconductor substrate 12. The first metal film 51 is insulated from the gate electrode 30 by the interlayer insulating film 62. The first metal film 51 is in contact with the upper surface 12a of the semiconductor substrate 12 within the range in which the interlayer insulating film 62 is not present. The first metal film 51 is a metal film mainly composed of AlSi (an alloy of aluminum and silicon). The first metal film 51 is in ohmic contact with the emitter region 22 and the body contact region 24.

제 2 금속막(52)은, 제 1 금속막(51)의 표면에 접하고 있다. 제 2 금속막(52)은, 제 1 금속막(51)의 표면 전체를 덮고 있다. 제 2 금속막(52)은, Ti(티탄) 또는 TiN(질화 티탄)을 주재료로 하는 금속막이다. 제 2 금속막(52)의 인장강도는, 제 1 금속막(51)의 인장강도보다도 높다.The second metal film 52 is in contact with the surface of the first metal film 51. The second metal film 52 covers the entire surface of the first metal film 51. The second metal film 52 is a metal film mainly composed of Ti (titanium) or TiN (titanium nitride). The tensile strength of the second metal film 52 is higher than the tensile strength of the first metal film 51.

제 3 금속막(53)은, 제 2 금속막(52)의 표면에 접하고 있다. 제 3 금속막(53)은, 제 2 금속막(52)의 표면 전체를 덮고 있다. 제 3 금속막(53)은, AlSi를 주재료로 하는 금속막이다. 제 3 금속막(53)의 AlSi의 결정립경은, 제 1 금속막(51)의 AlSi의 결정립경보다도 작다. 일반적으로, 결정립경이 작을수록, 금속의 강도는 높아진다. 이 때문에, 제 3 금속막(53)의 인장강도는, 제 1 금속막(51)의 인장강도보다도 높다.The third metal film 53 is in contact with the surface of the second metal film 52. The third metal film 53 covers the entire surface of the second metal film 52. The third metal film 53 is a metal film mainly composed of AlSi. The crystal grain size of AlSi in the third metal film 53 is smaller than the grain size of AlSi in the first metal film 51. Generally, the smaller the grain size, the higher the strength of the metal. Therefore, the tensile strength of the third metal film 53 is higher than the tensile strength of the first metal film 51.

표면전극(50)의 표면의 외주부는, 절연 보호막(56)에 의해 덮여 있다. 절연 보호막(56)은, 폴리이미드에 의해 구성되어 있다. 절연 보호막(56)은, 표면전극(50)(즉, 제 3 금속막(53))에 접하고 있다. 표면전극(50)의 표면의 중앙부는, 절연 보호막(56)에 덮여 있지 않다.The outer peripheral portion of the surface of the surface electrode 50 is covered with the insulating protective film 56. The insulating protective film 56 is made of polyimide. The insulating protective film 56 is in contact with the surface electrode 50 (i.e., the third metal film 53). The center portion of the surface of the surface electrode 50 is not covered with the insulating protective film 56. [

절연 보호막(56)의 표면과 표면전극(50)의 표면에 걸치는 범위는, 솔더 접합용 금속막(58)에 덮여 있다. 솔더 접합용 금속막(58)은, 솔더 젖음성을 가지는 금속에 의해 구성되어 있다. 본 실시예에서는, 솔더 접합용 금속막(58)은, 니켈을 주성분으로 하는 금속막이다. 솔더 접합용 금속막(58)은, 절연 보호막(56)에 덮여 있지 않는 범위의 표면전극(50)의 표면 전역을 덮고 있다. 솔더 접합용 금속막(58)의 표면은, 솔더층(60)에 의해 덮여 있다. 솔더 접합용 금속막(58)은, 솔더층(60)에 의해, 도시하지 않은 단자에 접속되어 있다.The range over the surface of the insulating protective film 56 and the surface of the surface electrode 50 is covered with the metal film 58 for solder bonding. The solder joint metal film 58 is made of a metal having solder wettability. In the present embodiment, the solder bonding metal film 58 is a metal film containing nickel as a main component. The metal film 58 for solder bonding covers the entire surface of the surface electrode 50 within a range not covered with the insulating protective film 56. The surface of the solder bonding metal film 58 is covered with the solder layer 60. [ The solder bonding metal film 58 is connected to a terminal (not shown) by a solder layer 60.

상술한 바와 같이, 솔더 접합용 금속막(58)은, 절연 보호막(56)과 표면전극(50)에 접하고 있다. 특히, 절연 보호막(56)의 단부에서는, 솔더 접합용 금속막(58)과, 절연 보호막(56)과, 표면전극(50)(즉, 제 3 금속막(53))이 서로 접하고 있다. 이하에서는, 이들이 서로 접촉하고 있는 개소를, 삼중 접촉부(90)라고 한다.As described above, the metal film 58 for solder bonding is in contact with the insulating protective film 56 and the surface electrode 50. Particularly, at the end of the insulating protective film 56, the metal film 58 for solder bonding, the insulating protective film 56, and the surface electrode 50 (that is, the third metal film 53) are in contact with each other. Hereinafter, the portion where these are in contact with each other is referred to as a triple contact portion 90.

반도체장치(10)의 동작 중에, 반도체 기판(12)이 반복하여 발열한다. 이 때문에, 반도체장치(10)의 전체의 온도가, 반복하여 변화된다. 반도체장치(10)를 구성하는 각 재료의 선팽창계수가 다르기 때문에, 온도 변화 시에 각 재료의 팽창률이 다르다. 이 때문에, 반도체장치(10)의 내부에 열응력이 생긴다. 특히, 삼중 접촉부(90)에서는, 선팽창계수가 다른 3개의 재료가 서로 접하고 있으므로, 높은 열응력이 생긴다. 표면전극(50)으로서 종래의 구조(AlSi를 주성분으로 하는 단층의 금속막에 의해 구성되어 있는 구조)를 채용하면, 삼중 접촉부(90)에 반복하여 높은 열응력이 가해짐으로써, 표면전극(50)에 크랙이 생기기 쉽다. 이에 비하여 실시예 1의 반도체장치(10)에서는, 제 2 금속막(52)과 제 3 금속막(53)에 의해 표면전극(50)의 크랙이 억제된다. 즉, 실시예 1의 반도체장치(10)에서는, 표면전극(50)이, 중간층으로서 인장강도가 높은 제 2 금속막(52)을 가지고 있다. 제 2 금속막(52)에 의해, 표면전극(50) 전체가 보강되어 있다. 또한, 표면전극(50)의 최표층인 제 3 금속막(53)의 결정립경이 작아, 이에 의해 제 3 금속막(53)의 인장강도가 높게 되어 있다. 이 때문에, 삼중 접촉부(90)에 높은 열응력이 반복하여 생겨도, 제 3 금속막(53)에 크랙이 생기기 어렵다. 또한, 가령 제 3 금속막(53)에 크랙이 생겼다고 하여도, 제 3 금속막(53)의 결정립경이 작으므로, 크랙이 진전되기 어렵다. 이 때문에, 반도체장치(10)에 의하면, 표면전극(50)의 크랙에 의한 특성 열화를 억제할 수 있다.During operation of the semiconductor device 10, the semiconductor substrate 12 repeatedly generates heat. Therefore, the temperature of the entire semiconductor device 10 is repeatedly changed. Since the materials constituting the semiconductor device 10 have different coefficients of linear expansion, the expansion rates of the respective materials are different at the time of temperature change. For this reason, thermal stress is generated inside the semiconductor device 10. Particularly, in the triple contacting portion 90, since three materials having different coefficients of linear expansion are in contact with each other, a high thermal stress is generated. When the conventional structure (a structure composed of a single-layer metal film mainly composed of AlSi) is employed as the surface electrode 50, a high thermal stress is repeatedly applied to the triple contact portion 90, ) Is likely to crack. On the other hand, in the semiconductor device 10 of the first embodiment, the cracks of the surface electrode 50 are suppressed by the second metal film 52 and the third metal film 53. That is, in the semiconductor device 10 of the first embodiment, the surface electrode 50 has the second metal film 52 having a high tensile strength as an intermediate layer. The entire surface electrode 50 is reinforced by the second metal film 52. In addition, the crystal grain size of the third metal film 53 as the outermost layer of the surface electrode 50 is small, whereby the tensile strength of the third metal film 53 is high. Therefore, even when the high thermal stress is repeatedly generated in the triple contacting portion 90, cracks are unlikely to occur in the third metal film 53. Even if a crack is generated in the third metal film 53, for example, the crystal grain size of the third metal film 53 is small, so cracks are hard to develop. Therefore, according to the semiconductor device 10, it is possible to suppress the deterioration of the characteristics due to the cracks of the surface electrode 50.

또한, 도 2는, 결정립경이 다른 제 3 금속막(53)에 대하여 열 사이클 시험을 행한 결과를 나타내고 있다. 도 2의 세로축은, 크랙에 의한 특성 열화가 생겼을 때의 열 사이클 수를 나타내고 있다. 도 2에 나타내는 바와 같이, 결정립경이 작을수록, 제 3 금속막(53)에 크랙이 생기기 어려운 것을 알 수 있다.2 shows a result of performing a thermal cycle test on the third metal film 53 having different crystal grain sizes. The vertical axis in Fig. 2 represents the number of thermal cycles when characteristic deterioration due to cracking occurs. As shown in Fig. 2, it can be seen that the smaller the diameter of the crystal grain is, the less cracks are generated in the third metal film 53. [

또한, 반도체장치(10)가 온도 변화하면, 표면전극(50)과 반도체 기판(12)의 계면에서도 열응력이 발생한다. 그러나, 본 실시예에서는, 표면전극(50)의 반도체 기판(12)에 접하는 부분이, 인장강도가 작은 제 1 금속막(51)에 의해 구성되어 있다. 제 1 금속막(51)의 유연성에 의해, 표면전극(50)과 반도체 기판(12)의 계면에 있어서의 열응력이 완화된다. 따라서, 반도체 기판(12)에 가해지는 스트레스가 저감된다.When the temperature of the semiconductor device 10 changes, thermal stress also occurs at the interface between the surface electrode 50 and the semiconductor substrate 12. However, in this embodiment, the portion of the surface electrode 50 which is in contact with the semiconductor substrate 12 is constituted by the first metal film 51 having a small tensile strength. The flexibility of the first metal film 51 relaxes the thermal stress at the interface between the surface electrode 50 and the semiconductor substrate 12. [ Therefore, the stress applied to the semiconductor substrate 12 is reduced.

이상에서 설명한 바와 같이, 반도체장치(10)에 의하면, 표면전극(50)의 크랙을 억제할 수 있는 것과 함께, 표면전극(50)으로부터 반도체 기판(12)에 가해지는 열응력을 저감할 수 있다.As described above, according to the semiconductor device 10, cracking of the surface electrode 50 can be suppressed, and the thermal stress applied to the semiconductor substrate 12 from the surface electrode 50 can be reduced .

다음으로, 반도체장치(10)의 제조방법에 대해서 설명한다. 도 3은, 반도체장치(10)의 제조방법을 나타내는 플로우 차트이다. 단계(S2)에서는, 종래 공지의 방법에 의해, IGBT의 상면측의 구조(게이트 전극(30), 게이트 절연막(32), 층간 절연막(62), 이미터 영역(22), 바디 콘택트 영역(24), 바디 영역(25))를 형성한다. 다음으로, 단계(S4)에서, 반도체 기판(12) 상에 AlSi를 주성분으로 하는 금속막을 성장시킴으로써, 제 1 금속막(51)을 형성한다. 다음으로, 단계(S6)에서, 제 1 금속막(51) 상에 Ti 또는 TiN을 주성분으로 하는 금속막을 성장시킴으로써, 제 2 금속막(52)을 형성한다. 다음으로, 단계(S8)에서, 제 2 금속막(52) 상에 AlSi를 주성분으로 하는 금속막을 성장시킴으로써, 제 3 금속막(53)을 형성한다. 이에 의해, 표면전극(50)이 완성된다. 제 3 금속막(53)(즉, AlSi를 주성분으로 하는 금속막)을 성장시킬 때에는, 베이스의 재료에 의해 제 3 금속막(53)의 결정립경이 변화된다. 도 4는, 제 3 금속막(53)을 성장시킬 때에 있어서의 제 2 금속막(52)의 재료(가로축)와 제 3 금속막(53)의 결정립경(세로축)의 관계를 나타내고 있다. 도 4의 「없음」은, 제 2 금속막(52)을 설치하지 않고, 반도체 기판(12) 상에 AlSi를 주성분으로 하는 금속막을 성장시켰을 경우를 나타내고 있다. 도 4에 나타내는 바와 같이, 제 2 금속막(52)의 주성분을 Ti 또는 TiN으로 함으로써, 그 상부에 성장하는 제 3 금속막(53)의 결정립경을 작게 할 수 있다. 또한, 도 5는, 제 2 금속막(52)의 주성분을 TiN으로 했을 경우에 있어서, 제 3 금속막(53)의 두께(가로축)와 결정립경(세로축)의 관계를 나타내고 있다. 도 5에 나타내는 바와 같이, 제 3 금속막(53)의 두께가 얇을수록, 제 3 금속막(53)의 결정립경이 작아진다. 이와 같이, 이 방법에 의하면, 제 3 금속막(53)의 결정립경을 조정할 수 있으며, 제 3 금속막(53)의 결정립경을 제 1 금속막(51)의 결정립경보다도 작게 할 수 있다. 상술한 바와 같이, 결정립경이 작을수록, 금속의 강도가 높아진다. 따라서, 이 방법에 의하면, 제 1 금속막(51)보다도 인장강도가 높은 제 3 금속막(53)을 형성할 수 있다. 또한, 결정립경을 작게 하기 위해서는 제 3 금속막(53)의 두께가 얇은 쪽이 좋지만, 응력을 견디어내기 위해서 제 3 금속막(53)은 어느 정도의 두께를 가지는 것이 바람직하다. 따라서, 제 3 금속막(53)의 두께는, 1∼4㎛가 바람직하다. 제 2 금속막(52)의 두께는, 단차의 피복성 등을 고려하여, 30∼500㎚로 하는 것이 바람직하다. 제 1 금속막(51)의 두께는, 층간 절연막(62)을 피복하기 위해서, 1∼4㎛로 하는 것이 바람직하다.Next, a manufacturing method of the semiconductor device 10 will be described. 3 is a flowchart showing a manufacturing method of the semiconductor device 10. In the step S2, the upper surface side structure of the IGBT (the gate electrode 30, the gate insulating film 32, the interlayer insulating film 62, the emitter region 22, the body contact region 24 ), And a body region 25). Next, in step S4, a first metal film 51 is formed on the semiconductor substrate 12 by growing a metal film containing AlSi as a main component. Next, in step S6, a second metal film 52 is formed on the first metal film 51 by growing a metal film containing Ti or TiN as a main component. Next, in step S8, a third metal film 53 is formed on the second metal film 52 by growing a metal film containing AlSi as a main component. Thereby, the surface electrode 50 is completed. When the third metal film 53 (that is, a metal film mainly composed of AlSi) is grown, the crystal grain size of the third metal film 53 is changed by the material of the base. 4 shows the relationship between the material (lateral axis) of the second metal film 52 and the crystal grain diameter (vertical axis) of the third metal film 53 when the third metal film 53 is grown. 4 shows a case where a metal film mainly composed of AlSi is grown on the semiconductor substrate 12 without the second metal film 52 being provided. As shown in Fig. 4, by making Ti or TiN the main component of the second metal film 52, it is possible to reduce the crystal grain size of the third metal film 53 grown thereon. 5 shows the relationship between the thickness (transverse axis) of the third metal film 53 and the grain diameter (longitudinal axis) when the main component of the second metal film 52 is TiN. As shown in Fig. 5, the thinner the thickness of the third metal film 53, the smaller the diameter of the crystal grains of the third metal film 53 becomes. As described above, according to this method, the crystal grain size of the third metal film 53 can be adjusted, and the crystal grain size of the third metal film 53 can be made smaller than the crystal grain size of the first metal film 51. As described above, the smaller the crystal grain size is, the higher the strength of the metal is. Therefore, according to this method, the third metal film 53 having higher tensile strength than the first metal film 51 can be formed. Although it is preferable that the third metal film 53 is thinner in order to reduce the crystal grain diameter, it is preferable that the third metal film 53 has a certain thickness in order to withstand the stress. Therefore, the thickness of the third metal film 53 is preferably 1 to 4 mu m. The thickness of the second metal film 52 is preferably 30 to 500 nm in consideration of the covering property of the step. The thickness of the first metal film 51 is preferably 1 to 4 탆 in order to cover the interlayer insulating film 62.

표면전극(50)이 완성되면, 단계(S10)에서, 표면전극(50)의 외주부를 덮도록 절연 보호막(56)을 형성한다. 다음으로, 단계(S12)에서, 절연 보호막(56)의 표면과 표면전극(50)의 표면에 걸치는 범위를 덮도록, 솔더 접합용 금속막(58)을 형성한다. 다음으로, 단계(S14)에서, 반도체 기판(12)에 컬렉터 영역(27)을 형성한다. 다음으로, 단계(S16)에서, 반도체 기판(12)의 하면(12b)에 하부 전극(64)을 형성한다. 이상의 공정에 의해, 반도체장치(10)가 완성된다. 그 후, 반도체장치(10)를 실장할 때, 솔더 접합용 금속막(58)이, 솔더층(60)에 의해 외부의 단자에 접속된다.When the surface electrode 50 is completed, an insulating protective film 56 is formed to cover the outer peripheral portion of the surface electrode 50 in step S10. Next, in step S12, a metal film 58 for solder bonding is formed so as to cover a range covering the surface of the insulating protective film 56 and the surface of the surface electrode 50. Next, in step S14, a collector region 27 is formed in the semiconductor substrate 12. [ Next, the lower electrode 64 is formed on the lower surface 12b of the semiconductor substrate 12 in step S16. Through the above steps, the semiconductor device 10 is completed. Thereafter, when the semiconductor device 10 is mounted, the solder bonding metal film 58 is connected to the external terminal by the solder layer 60. [

[실시예 2][Example 2]

상술한 실시예 1에서는, 표면전극(50)의 최표층이 제 3 금속막(53)에 의해 구성되어 있었다. 실시예 2에서는, 도 6에 나타내는 바와 같이, 표면전극(50)이 제 3 금속막(53)의 표면을 덮는 제 4 금속막(54)을 가지고 있다. 제 4 금속막(54)은, 제 2 금속막(52)과 같은 정도로 높은 인장강도를 가지는 금속막이며, 예를 들면 Ti 또는 TiN을 주재료로 하는 금속막이다. 제 4 금속막(54)은, 절연 보호막(56) 및 솔더 접합용 금속막(58)에 접하고 있다. 이 구성에 의하면, 인장강도가 높은 제 4 금속막(54)에 의해, 표면전극(50)의 크랙이 더욱 효과적으로 억제된다.In the above-described first embodiment, the outermost surface layer of the surface electrode 50 is constituted by the third metal film 53. In Embodiment 2, as shown in Fig. 6, the surface electrode 50 has a fourth metal film 54 covering the surface of the third metal film 53. The fourth metal film 54 is a metal film having a tensile strength as high as that of the second metal film 52, and is, for example, a metal film mainly composed of Ti or TiN. The fourth metal film 54 is in contact with the insulating protective film 56 and the metal film 58 for solder bonding. According to this structure, the cracks of the surface electrode 50 can be more effectively suppressed by the fourth metal film 54 having a high tensile strength.

[실시예 3][Example 3]

상술한 실시예 1에서는, 제 2 금속막(52)이, 표면전극(50)의 가로방향 전역에 설치되어 있었다. 실시예 3에서는, 도 7에 나타내는 바와 같이, 표면전극(50)의 외주부(절연 보호막(56)의 하부)의 일부에 있어서, 제 2 금속막(52)이 설치되어 있지 않다. 이와 같이, 높은 응력이 가해지지 않는 개소에서는, 제 2 금속막(52)을 없애도 된다. 또한, 삼중 접촉부(90)를 기점으로 생기는 열응력은, 삼중 접촉부(90)로부터 약 30㎛의 범위 내에 작용하며, 삼중 접촉부(90)로부터 약 20㎛의 범위 내에서 특히 강하게 작용한다. 따라서, 제 2 금속막(52)이 존재하지 않는 부분과 삼중 접촉부(90)의 사이의 거리(L1)를, 20㎛ 이상으로 하는 것이 바람직하고, 30㎛ 이상으로 하는 것이 더욱 바람직하다.In the above-described first embodiment, the second metal film 52 is provided across the surface electrode 50 in the transverse direction. 7, the second metal film 52 is not provided in a part of the outer peripheral portion (the lower portion of the insulating protective film 56) of the surface electrode 50. In this embodiment, As described above, the second metal film 52 may be eliminated at portions where high stress is not applied. The thermal stress generated from the triple contacting portion 90 acts within a range of about 30 mu m from the triple contacting portion 90 and acts particularly strongly within the range of about 20 mu m from the triple contacting portion 90. [ Therefore, the distance L1 between the portion where the second metal film 52 does not exist and the triple contacting portion 90 is preferably 20 占 퐉 or more, more preferably 30 占 퐉 or more.

[실시예 4][Example 4]

실시예 4에서는, 도 8에 나타내는 바와 같이, 제 3 금속막(53)이, 주요 금속층(70)과, 주요 금속층(70) 내에 분산된 금속입자(72)를 가지고 있다. 주요 금속층(70)은, AlSi를 주성분으로 하는 금속에 의해 구성되어 있다. 금속입자(72)는, Cu(구리)를 주성분으로 하는 금속에 의해 구성되어 있다. 금속입자(72)의 인장강도는, 주요 금속층(70)의 인장강도보다도 높다. 또한, 금속입자(72)의 저항률은, 주요 금속층(70)의 저항률보다도 낮다. 또한, 금속입자(72)는, 0.5wt％ 이상의 구성 비율로 제 3 금속막(53) 내에 존재하는 것이 바람직하다.8, the third metal film 53 has a main metal layer 70 and metal particles 72 dispersed in the main metal layer 70. In the fourth embodiment, The main metal layer 70 is made of a metal mainly composed of AlSi. The metal particles 72 are made of a metal containing Cu (copper) as a main component. The tensile strength of the metal particles 72 is higher than the tensile strength of the main metal layer 70. The resistivity of the metal particles 72 is lower than that of the main metal layer 70. It is preferable that the metal particles 72 are present in the third metal film 53 at a composition ratio of 0.5 wt% or more.

주요 금속층(70) 내에 금속입자(72)가 분산되어 있으면, 주요 금속층(70)의 AlSi의 결정립경이 작아진다. 이 때문에, 제 3 금속막(53)의 인장강도가 높아진다. 또한, 금속입자(72)의 인장강도가 높으므로, 이에 의해서도 제 3 금속막(53)의 인장강도가 높아진다. 따라서, 실시예 4의 구성에 의하면, 제 3 금속막(53)의 인장강도를 보다 높게 할 수 있으며, 표면전극(50)의 크랙을 더욱 효과적으로 억제할 수 있다.When the metal particles 72 are dispersed in the main metal layer 70, the grain size of AlSi in the main metal layer 70 is reduced. Therefore, the tensile strength of the third metal film 53 is increased. In addition, since the tensile strength of the metal particles 72 is high, the tensile strength of the third metal film 53 is also high. Therefore, according to the structure of the fourth embodiment, the tensile strength of the third metal film 53 can be further increased, and the crack of the surface electrode 50 can be suppressed more effectively.

또한, AlSi(즉, 주요 금속층(70))의 결정립경이 작아지면, AlSi의 저항률이 높아진다. 그러나, 실시예 4에서는, 금속입자(72)의 저항률이 낮으므로, 주요 금속층(70)의 저항률이 높아져도, 제 3 금속막(53)의 저항이 그 정도로 상승하지 않는다. 즉, 이 구성에 의하면, 결정립경이 작아지는 것에 의한 제 3 금속막(53)의 저항 증대를 억제할 수 있다.Also, as the crystal grain size of AlSi (that is, the main metal layer 70) becomes smaller, the resistivity of AlSi becomes higher. However, in the fourth embodiment, since the resistivity of the metal particles 72 is low, the resistance of the third metal film 53 does not increase to such a degree even if the resistivity of the main metal layer 70 increases. That is, according to this structure, it is possible to suppress the increase in resistance of the third metal film 53 due to a decrease in the crystal grain size.

실시예 4의 반도체장치의 제조방법은, 단계(S8)가 실시예 1의 제조방법과는 다르고, 그 외의 공정은 실시예 1의 제조방법과 같다. 실시예 4의 단계(S8)에서는, 주요 금속층(70) 내에 금속입자(72)를 분산시키면서 제 2 금속막(52) 상에 제 3 금속막(53)을 성장시킨다. 이와 같이 제 3 금속막(53)을 성장시키면, 주요 금속층(70)의 결정립경이 작아진다. 따라서, 제 3 금속막(53)의 인장강도를 높일 수 있다. 또한, 제 3 금속막(53)을 성장시킬 때, 제 2 금속막(52)에 의해, 금속입자(72)가 제 1 금속막(51)이나 반도체 기판(12)에 확산하는 것이 방지된다.The manufacturing method of the semiconductor device of the fourth embodiment differs from the manufacturing method of the first embodiment in the step (S8), and the other steps are the same as the manufacturing method of the first embodiment. The third metal film 53 is grown on the second metal film 52 while dispersing the metal particles 72 in the main metal layer 70 in step S8 of the fourth embodiment. When the third metal film 53 is grown in this manner, the crystal grain size of the main metal layer 70 is reduced. Therefore, the tensile strength of the third metal film 53 can be increased. In addition, when the third metal film 53 is grown, the second metal film 52 prevents the metal particles 72 from diffusing into the first metal film 51 or the semiconductor substrate 12.

[실시예 5][Example 5]

상술한 실시예 1에서는, 제 2 금속막(52)이, 표면전극(50)의 가로방향 전역에 설치되어 있었다. 이에 비하여 실시예 5에서는, 도 9에 나타내는 바와 같이, 제 2 금속막(52)이, 삼중 접촉부(90)의 하부에만 설치되어 있다. 즉, 반도체 기판(12)의 두께 방향을 따라 상면(12a)을 평면에서 보았을 때, 제 1 금속막(51), 제 2 금속막(52) 및 제 3 금속막(53)의 적층구조(50a)가, 삼중 접촉부(90)와 중복하는 범위에만 설치되어 있다. 반도체 기판(12)의 두께 방향을 따라 상면(12a)을 평면에서 보았을 때, 적층구조(50a)는, 삼중 접촉부(90)로부터 30㎛ 이내의 범위에만 설치되어 있다. 적층구조(50a)가 설치되어 있지 않은 범위에서는, 표면전극(50)이, AlSi로 이루어지는 단일의 금속막(50b)으로 구성되어 있다. 반도체 기판(12)의 두께 방향을 따라 상면(12a)을 평면에서 보았을 때, 적층구조(50a)는, 삼중 접촉부(90)를 따라 설치되어 있다. 이 때문에, 반도체 기판(12)의 두께 방향을 따라 상면(12a)을 평면에서 보았을 때, 삼중 접촉부(90)의 전체가, 적층구조(50a)와 중복하고 있다.In the above-described first embodiment, the second metal film 52 is provided across the surface electrode 50 in the transverse direction. On the other hand, in the fifth embodiment, as shown in Fig. 9, the second metal film 52 is provided only at the lower portion of the triple contact portion 90. [ That is, when the upper surface 12a is viewed in plan view along the thickness direction of the semiconductor substrate 12, the laminated structure 50a of the first metal film 51, the second metal film 52 and the third metal film 53 ) Are provided only in a range overlapping the triple contact portion (90). When the upper surface 12a is viewed from the plane along the thickness direction of the semiconductor substrate 12, the laminated structure 50a is provided only within a range of 30 占 퐉 from the triple contacting portion 90. [ In the range where the laminated structure 50a is not provided, the surface electrode 50 is composed of a single metal film 50b made of AlSi. When the upper surface 12a is seen in plan view along the thickness direction of the semiconductor substrate 12, the laminated structure 50a is provided along the triple contact portion 90. [ Therefore, when the upper surface 12a is seen in plan view along the thickness direction of the semiconductor substrate 12, the entire triple contact portion 90 overlaps with the laminated structure 50a.

상술한 바와 같이, 제 1 금속막(51), 제 2 금속막(52)및 제 3 금속막(53)의 적층구조(50a)는, 삼중 접촉부(90)에서 생기는 열응력에 대하여 높은 내성을 가진다. 실시예 5에서는, 삼중 접촉부(90)의 하부에 적층구조(50a)가 설치되어 있기 때문에, 삼중 접촉부(90)에서 생기는 응력은, 적층구조(50a)에 가해진다. 따라서, 표면전극(50)에 크랙이 생기는 것이 억제된다.As described above, the laminated structure 50a of the first metal film 51, the second metal film 52 and the third metal film 53 has a high resistance to thermal stress generated in the triple contact portion 90 I have. Since the laminated structure 50a is provided under the triple contact portion 90 in Embodiment 5, the stress generated in the triple contacting portion 90 is applied to the laminated structure 50a. Therefore, generation of cracks in the surface electrode 50 is suppressed.

또한, 삼중 접촉부(90)로부터 떨어진 위치(특히, 30㎛ 이상 멀어진 범위)에는, 표면전극(50)이, 적층구조(50a)가 아닌, 금속막(50b)에 의해 구성되어 있다. 금속막(50b)의 열응력에 대한 내성은 그 정도로 높지 않지만, 삼중 접촉부(90)로부터 떨어진 위치에 금속막(50b)이 배치되어 있으므로, 금속막(50b)에는 그 정도로 높은 열응력은 가해지지 않는다. 따라서, 금속막(50b)에도, 크랙이 생기는 것이 억제된다.The surface electrode 50 is composed of the metal film 50b rather than the laminated structure 50a at a position away from the triple contacting portion 90 (particularly, in a range of 30 占 퐉 or more away). The resistance to thermal stress of the metal film 50b is not so high. However, since the metal film 50b is disposed at a position away from the triple contact portion 90, the metal film 50b is subjected to such a high thermal stress Do not. Therefore, cracks are also prevented from occurring in the metal film 50b.

또한, 실시예 1에서는, 제 2 금속막(52)과 반도체 기판(12)의 사이에 유연성을 가지는 제 1 금속막(51)이 설치되어 있지만, 인장 강도가 높은 제 2 금속막(52)이 표면전극(50)의 가로방향 전역에 설치되어 있기 때문에, 반도체 기판(12)에 비교적 높은 열응력이 가해진다. 이 때문에, 열응력에 의해, 반도체 기판(12)에 휨이 생길 경우가 있다. 이에 비하여, 실시예 5에서는, 삼중 접촉부(90)의 직하(直下) 이외의 부분에서, 표면전극(50)이 유연성을 가지는 금속막(50b)(즉, AlSi)에 의해 구성되어 있다. 특히, 삼중 접촉부(90)로부터의 열응력이 거의 가해지지 않는 범위(즉, 삼중 접촉부(90)로부터 30㎛ 이상 떨어진 범위)의 전체에서, 표면전극(50)이 금속막(50b)에 의해 구성되어 있다. 이 때문에, 반도체 기판(12)에 가해지는 열응력이 작아, 반도체 기판(12)의 휨이 억제된다. 이와 같이, 실시예 5에서는, 고온 시에 있어서의 반도체 기판(12)의 휨을, 실시예 1보다도 억제할 수 있다.Although the first metal film 51 having flexibility is provided between the second metal film 52 and the semiconductor substrate 12 in the first embodiment, the second metal film 52 having a high tensile strength The semiconductor substrate 12 is provided on the entire surface of the surface electrode 50 in the transverse direction, so that a relatively high thermal stress is applied to the semiconductor substrate 12. Therefore, the semiconductor substrate 12 may be warped due to thermal stress. On the other hand, in the fifth embodiment, the surface electrode 50 is made of the flexible metal film 50b (that is, AlSi) at a portion other than immediately under the triple contact portion 90. Particularly, the surface electrode 50 is constituted by the metal film 50b in the entire range where the thermal stress from the triple contact portion 90 is hardly applied (that is, the range away from the triple contact portion 90 by 30 占 퐉 or more) . Therefore, the thermal stress applied to the semiconductor substrate 12 is small, and warping of the semiconductor substrate 12 is suppressed. As described above, in the fifth embodiment, the warping of the semiconductor substrate 12 at a high temperature can be suppressed more than that of the first embodiment.

도 10은, 실시예 5의 반도체장치의 제조방법을 나타내고 있다. 도 10의 제조방법에는, 도 3의 제조방법에 비하여, 단계(S7)가 부가되어 있다. 단계(S2∼S6)는, 도 3(즉, 실시예 1)과 동일하게 실시된다. 다음으로, 단계(S7)에 있어서, 제 2 금속막(52)을 에칭한다. 이에 의해, 도 11에 나타내는 바와 같이, 제 1 금속막(51)의 표면의 일부에 제 2 금속막(52)을 잔존시키고, 그 외의 부분의 제 2 금속막(52)을 제거한다. 다음으로, 단계(S8)에 있어서, 도 12에 나타내는 바와 같이, 제 1 금속막(51)과 제 2 금속막(52)의 표면을 걸치는 범위를 덮도록, AlSi막(55)을 형성한다. 제 2 금속막(52) 상에서는, 실시예 1의 단계(S8)와 동일하게, AlSi막(55)의 결정립경이 작아진다. 제 2 금속막(52) 상에서 성장하는 AlSi막(55)(결정립경이 작은 AlSi막)에 의해, 제 3 금속막(53)이 구성된다. 따라서, 적층구조(50a)가 형성된다. 또한, 제 1 금속막(51) 상(즉, 제 2 금속막(52)에 덮여 있지 않는 범위의 제 1 금속막(51) 상)에는, 제 1 금속막(51)과 대략 같은 결정립경으로 AlSi막(55)이 성장한다. 즉, 제 1 금속막(51) 상의 AlSi막(55)은, 제 3 금속막(53)보다도 결정립경이 큰 금속막이 된다. 제 1 금속막(51)과 그 위의 AlSi막(55)에 의해, 금속막(50b)(두께 방향전체가 AlSi에 의해 구성되어 있는 층)이 형성된다. 다음으로, 단계(S10)에서, 도 13에 나타내는 바와 같이, 절연 보호막(56)의 단부(56a)가 적층구조(50a) 상에 위치하도록, 절연 보호막(56)을 형성한다. 여기에서는, 단부(56a)로부터 30㎛ 이내의 범위에 제 2 금속막(52)이 들어가도록, 절연 보호막(56)을 형성한다. 그 후, 실시예 1과 동일하게 단계(S12∼16)를 실시함으로써, 도 9에 나타내는 실시예 5의 반도체장치가 완성된다. 솔더 접합용 금속막(58)이 형성되면, 도 13에 나타내는 단부(56a)는, 도 9의 삼중 접촉부(90)가 된다. 이와 같이, 이 제조방법에 의하면, 삼중 접촉부(90)의 아래(더 상세하게는, 삼중 접촉부(90)로부터 30㎛ 이내의 범위)에 적층구조(50a)를 가지는 반도체장치를 제조할 수 있다.10 shows a manufacturing method of the semiconductor device according to the fifth embodiment. In the manufacturing method of Fig. 10, step S7 is added to the manufacturing method of Fig. Steps S2 to S6 are performed in the same manner as in Fig. 3 (i.e., Embodiment 1). Next, in step S7, the second metal film 52 is etched. 11, the second metal film 52 is left on a part of the surface of the first metal film 51, and the second metal film 52 on the other part is removed. Next, in step S8, an AlSi film 55 is formed so as to cover a range covering the surfaces of the first metal film 51 and the second metal film 52, as shown in Fig. On the second metal film 52, the crystal grain size of the AlSi film 55 is reduced, as in step S8 of the first embodiment. The third metal film 53 is constituted by the AlSi film 55 (AlSi film with a small crystal grain diameter) grown on the second metal film 52. Thus, the laminated structure 50a is formed. The first metal film 51 is formed on the first metal film 51 with a crystal grain size substantially equal to that of the first metal film 51 on the first metal film 51 The AlSi film 55 grows. That is, the AlSi film 55 on the first metal film 51 becomes a metal film having a grain size larger than that of the third metal film 53. The first metal film 51 and the AlSi film 55 thereon form a metal film 50b (a layer constituted by AlSi as a whole in the thickness direction). Next, in step S10, an insulating protective film 56 is formed so that the end portion 56a of the insulating protective film 56 is located on the laminated structure 50a, as shown in Fig. Here, the insulating protective film 56 is formed so that the second metal film 52 is contained within a range of 30 占 퐉 from the end portion 56a. Thereafter, steps S12 to S16 are performed in the same manner as in the first embodiment to complete the semiconductor device of the fifth embodiment shown in Fig. When the solder joint metal film 58 is formed, the end portion 56a shown in Fig. 13 becomes the triple contact portion 90 shown in Fig. As described above, according to this manufacturing method, it is possible to manufacture a semiconductor device having a laminated structure 50a below the triple contact portion 90 (more specifically, within a range of 30 占 퐉 from the triple contact portion 90).

또한, 제 2 금속막(52)을 상술한 실시예에서 사용한 재료(즉, Ti 또는 TiN)와는 다른 재료에 의해 구성해도 된다. 예를 들면 제 2 금속막(52)을, Ti, TiN과 같은 기둥 형상 결정구조를 가지는 W(텅스텐), TiW, Mo(몰리브덴), V(바나듐) 등에 의해 구성해도 된다. 제 2 금속막(52)을 이들의 재료에 의해 구성해도, 제 3 금속막(53)을 AlSi로 구성하는 경우에, 그 결정립경을 작게 할 수 있다.Further, the second metal film 52 may be made of a material different from the material used in the above-described embodiment (that is, Ti or TiN). For example, the second metal film 52 may be made of W (tungsten), TiW, Mo (molybdenum), V (vanadium) or the like having a columnar crystal structure such as Ti or TiN. Even if the second metal film 52 is constituted by these materials, in the case where the third metal film 53 is made of AlSi, the crystal grain size can be reduced.

또한, 제 3 금속막(53)을 상술한 실시예에서 사용한 재료(즉, AlSi를 주재료로 하는 금속)와는 다른 재료에 의해 구성해도 된다. 이 경우에도, 제 3 금속막(53)을 제 1 금속막(51)보다도 높은 인장강도를 가지는 재료에 의해 구성함으로써, 표면전극(50)의 크랙을 억제할 수 있다. 단, 상술한 실시예의 구성에서는, 반도체용의 전극재료로서 일반적인 AlSi를 사용하여 인장강도가 높은 제 3 금속막(53)을 형성할 수 있다.Further, the third metal film 53 may be made of a material different from the material used in the above-described embodiment (that is, a metal mainly made of AlSi). In this case also, cracking of the surface electrode 50 can be suppressed by constituting the third metal film 53 with a material having a tensile strength higher than that of the first metal film 51. However, in the configuration of the above-described embodiment, the third metal film 53 having a high tensile strength can be formed by using AlSi, which is generally used as an electrode material for semiconductors.

또한, 제 1 금속막(51)을 상술한 실시예에서 사용한 재료(즉, AlSi를 주재료로 하는 금속)와는 다른 재료에 의해 구성해도 된다. 이 경우에도, 제 1 금속막(51)을 제 3 금속막(53)보다도 낮은 인장강도를 가지는 재료에 의해 구성함으로써, 반도체 기판(12)에 대한 스트레스를 경감할 수 있다. 단, 상술한 실시예의 구성에서는, 제 1 금속막(51)과 제 3 금속막(53)을 같은 금속재료에 의해 형성하면서, 제 1 금속막(51)의 인장강도를 제 3 금속막(53)의 인장강도보다도 낮게 할 수 있다. 따라서, 반도체장치를 용이하게 제조할 수 있다.Further, the first metal film 51 may be made of a material different from the material used in the above-described embodiment (that is, a metal mainly made of AlSi). In this case, too, the stress on the semiconductor substrate 12 can be reduced by constituting the first metal film 51 with a material having a tensile strength lower than that of the third metal film 53. It is to be noted that although the first metal film 51 and the third metal film 53 are formed of the same metal material and the tensile strength of the first metal film 51 is set to be higher than that of the third metal film 53 ) Can be made lower than the tensile strength. Therefore, the semiconductor device can be easily manufactured.

본 명세서가 개시하는 기술요소에 대해서, 이하에 나열한다. 또한, 이하의 각 기술요소는, 각각 독립하여 유용한 것이다.The technical elements disclosed in this specification are listed below. The following technical elements are useful independently of each other.

본 명세서가 개시하는 일례의 반도체장치에서는, 제 3 금속막의 결정립경이, 제 1 금속막의 결정립경보다도 작아도 된다.In one example of the semiconductor device disclosed in this specification, the crystal grain size of the third metal film may be smaller than the crystal grain size of the first metal film.

결정립경이 작은 제 3 금속막에서는, 크랙이 생기기 어려운 것과 함께, 크랙이 생겼다고 하여도 그 크랙이 진전되기 어렵다. 따라서, 이 구성에 의하면, 표면전극의 크랙을 더 적합하게 억제할 수 있다.In the third metal film having a small crystal grain size, cracks are hard to occur, and even if cracks are generated, the cracks are hard to develop. Therefore, according to this configuration, it is possible to more suitably suppress the cracks of the surface electrodes.

본 명세서가 개시하는 일례의 반도체장치에서는, 제 3 금속막이, 주요 금속층과, 주요 금속층 내에 분산되어 있는 금속입자를 가지고 있어도 된다.In the example semiconductor device disclosed in this specification, the third metal film may have a main metal layer and metal particles dispersed in the main metal layer.

이 구성에 의하면, 주요 금속층의 결정립경이 작아져, 제 3 금속막의 인장강도가 높아진다. 따라서, 이 구성에 의하면, 표면전극의 크랙을 더 적합하게 억제할 수 있다.According to this structure, the crystal grain size of the main metal layer is reduced, and the tensile strength of the third metal film is increased. Therefore, according to this configuration, it is possible to more suitably suppress the cracks of the surface electrodes.

본 명세서가 개시하는 일례의 반도체장치에서는, 상기 금속입자의 저항률이, 주요 금속층의 저항률보다도 낮아도 된다.In one example of the semiconductor device disclosed in this specification, the resistivity of the metal particles may be lower than the resistivity of the main metal layer.

이 구성에 의하면, 제 3 금속막의 저항을 저감할 수 있다.According to this configuration, the resistance of the third metal film can be reduced.

본 명세서가 개시하는 일례의 반도체장치에서는, 표면전극과 절연 보호막과 솔더 접합용 금속막이 서로 접해서 삼중 접촉부를 구성하고 있다. 반도체 기판의 표면을 평면에서 보았을 때, 제 1 금속막, 제 2 금속막 및 제 3 금속막의 적층구조가, 표면전극의 일부에, 삼중 접촉부와 겹치도록 설치되어 있다,In the example semiconductor device disclosed in this specification, the surface electrode, the insulating protective film, and the metal film for solder bonding are in contact with each other to constitute a triple contact portion. The laminated structure of the first metal film, the second metal film and the third metal film is provided on a part of the surface electrode so as to overlap with the triple contact portion when the surface of the semiconductor substrate is viewed in a plan view.

이와 같이, 삼중 접촉부와 겹치는 범위에 상기 적층구조를 설치함으로써, 삼중 접촉부와 겹치는 범위에서 표면전극을 보강할 수 있다. 따라서, 삼중 접촉부에서 생기는 열응력에 의해 표면전극에 크랙이 생기는 것을 억제할 수 있다. 또한, 표면전극에 적층구조가 존재하지 않는 범위(즉, 인장강도가 높은 제 2 금속막이 존재하지 않는 범위)를 설치함으로써, 그 범위에서 표면전극에 유연성을 갖게 할 수 있다. 이에 의해, 표면전극과 반도체 기판의 선팽창계수의 차에 의해 반도체 기판에 가해지는 열응력을 완화하여, 반도체 기판의 휨을 억제할 수 있다.Thus, by providing the laminated structure in a region overlapping the triple contact portion, the surface electrode can be reinforced in a range overlapping the triple contact portion. Therefore, it is possible to suppress the generation of cracks in the surface electrode due to the thermal stress generated in the triple contact portion. Further, by providing a surface electrode in a range in which no laminated structure is present (that is, a range in which the second metal film having a high tensile strength is not present), the surface electrode can have flexibility in the range. Thereby, the thermal stress applied to the semiconductor substrate can be relaxed by the difference in coefficient of linear expansion between the surface electrode and the semiconductor substrate, and warping of the semiconductor substrate can be suppressed.

본 명세서가 개시하는 일례의 반도체장치에서는, 반도체 기판의 표면을 평면에서 보았을 때, 상기 적층구조가, 삼중 접촉부로부터 30㎛ 이내의 범위에 설치되어 있어도 된다.In the example semiconductor device disclosed in this specification, when the surface of the semiconductor substrate is viewed from a plane, the laminated structure may be provided within a range of 30 mu m or less from the triple contact portion.

삼중 접촉부의 열응력의 영향을 받는 것은, 주로, 삼중 접촉부로부터 30㎛ 이내의 범위이다. 따라서, 이 범위에만 상기 적층구조를 설치함으로써, 삼중 접촉부에서 생기는 열응력에 의해 표면전극에 크랙이 생기는 것을 억제할 수 있다. 또한, 그 외의 범위에는 상기 적층구조를 설치하지 않음으로써, 효과적으로 반도체 기판의 휨을 억제할 수 있다.The influence of the thermal stress of the triple contacting portion is mainly within a range of 30 占 퐉 from the triple contacting portion. Therefore, by providing the laminated structure only in this range, it is possible to suppress the generation of cracks in the surface electrodes due to the thermal stress generated in the triple contact portion. In addition, it is possible to effectively suppress the warpage of the semiconductor substrate by not providing the above-described laminated structure in other ranges.

또한, 본 명세서에서는, 반도체장치의 제조방법을 제공한다. 본 명세서가 개시하는 제조방법은, 반도체 기판의 표면에 표면전극을 형성하는 공정과, 상기 표면전극의 표면의 일부를 덮도록 절연 보호막을 형성하는 공정과, 상기 절연 보호막의 표면으로부터 상기 표면전극의 표면에 걸치는 범위를 덮는 솔더 접합용 금속막을 형성하는 공정을 가진다. 상기 표면전극을 형성하는 상기 공정이, 상기 반도체 기판 상에 제 1 금속막을 형성하는 공정과, Ti, TiN, W, TiW, Mo 또는 V를 주재료로 하여, 상기 제 1 금속막의 표면에 접하고 있는 제 2 금속막을 형성하는 공정과, AlSi를 주재료로 하여, 상기 제 2 금속막의 표면에 접하고 있으며, 상기 제 1 금속막보다도 결정립경이 작은 제 3 금속막을 형성하는 공정을 가진다.Also, in this specification, a method of manufacturing a semiconductor device is provided. A manufacturing method disclosed in this specification is characterized by comprising the steps of: forming a surface electrode on a surface of a semiconductor substrate; forming an insulating protective film so as to cover a part of a surface of the surface electrode; And forming a metal film for solder bonding that covers a range over the surface. Wherein the step of forming the surface electrode comprises the steps of forming a first metal film on the semiconductor substrate and a step of forming a first metal film on the surface of the first metal film by using Ti, TiN, W, TiW, And a step of forming a third metal film which is in contact with the surface of the second metal film and whose grain diameter is smaller than that of the first metal film, using AlSi as a main material.

제 2 금속막의 주재료를 Ti, TiN, W, TiW, Mo 또는 V로 하고, 그 제 2 금속막의 표면에 AlSi를 주재료로 하는 제 3 금속막을 형성하면, 제 3 금속막의 결정립경을 작게 할 수 있다. 이 때문에, 제 3 금속막의 인장강도가 높아져, 제 3 금속막에 크랙이 생기기 어려워진다. 이에 의해, 표면전극의 크랙을 억제할 수 있다.When the main material of the second metal film is made of Ti, TiN, W, TiW, Mo or V and a third metal film mainly composed of AlSi is formed on the surface of the second metal film, the crystal grain size of the third metal film can be made small . As a result, the tensile strength of the third metal film is increased, and cracks are less likely to occur in the third metal film. Thereby, cracking of the surface electrode can be suppressed.

본 명세서가 개시하는 일례의 제조방법에서는, 상기 제 3 금속막을 형성하는 공정에 있어서, AlSi 내에 금속입자를 분산시켜도 된다.In one example of the manufacturing method disclosed in this specification, in the step of forming the third metal film, metal particles may be dispersed in AlSi.

이 구성에 의하면, 제 3 금속막의 인장강도를 보다 높일 수 있다.According to this structure, the tensile strength of the third metal film can be further increased.

본 명세서가 개시하는 일례의 제조방법에서는, 상기 금속입자가, AlSi보다도 낮은 저항률을 갖고 있어도 된다.In an exemplary manufacturing method disclosed in this specification, the metal particles may have a lower resistivity than AlSi.

이 구성에 의하면, 제 3 금속막의 저항률을 저감할 수 있다.According to this configuration, the resistivity of the third metal film can be reduced.

본 명세서가 개시하는 일례의 제조방법에 있어서는, 제 2 금속막을 형성하는 공정에서는, 제 1 금속막의 표면의 일부에 제 2 금속막을 형성해도 된다. 절연 보호막을 형성하는 공정에서는, 절연 보호막의 단부가 제 2 금속막의 상부에 위치하도록 절연 보호막을 형성해도 된다.In one example of the manufacturing method disclosed in this specification, in the step of forming the second metal film, the second metal film may be formed on a part of the surface of the first metal film. In the step of forming the insulating protective film, the insulating protective film may be formed so that the end portion of the insulating protective film is located above the second metal film.

이 구성에 의하면, 제 2 금속막의 상부에 삼중 접촉부(즉, 절연 보호막의 단부)가 위치하게 된다. 따라서, 제 2 금속막과 그 위의 제 3 금속막에 의해, 삼중 접촉부에서 생기는 열응력에 의해 표면전극에 크랙이 생기는 것을 억제할 수 있다. 또한, 이 제조방법에 의하면, 표면전극의 일부에 제 2 금속막이 존재하지 않는 범위가 설치되므로, 그 범위에서 표면전극에 유연성을 갖게 할 수 있다. 이에 의해, 표면전극과 반도체 기판의 선팽창계수의 차에 의해 반도체 기판에 가해지는 열응력을 완화하여, 반도체 기판의 휨을 억제할 수 있다.According to this configuration, the triple contact portion (that is, the end portion of the insulating protective film) is positioned on the second metal film. Therefore, the second metal film and the third metal film thereon can prevent cracks from being generated in the surface electrode due to thermal stress generated in the triple contact portion. Further, according to this manufacturing method, since a range in which the second metal film is not present is provided in a part of the surface electrode, the surface electrode can have flexibility in the range. Thereby, the thermal stress applied to the semiconductor substrate can be relaxed by the difference in coefficient of linear expansion between the surface electrode and the semiconductor substrate, and warping of the semiconductor substrate can be suppressed.

본 명세서가 개시하는 일례의 제조방법에 있어서는, 반도체 기판의 표면을 평면에서 보았을 때, 제 2 금속막이, 절연 보호막의 단부로부터 30㎛ 이내의 범위에 설치되도록, 제 2 금속막 및 절연 보호막을 형성해도 된다.In a manufacturing method according to an example of the present disclosure, a second metal film and an insulating protective film are formed so that the second metal film is disposed within a range of 30 占 퐉 from the end of the insulating protective film when the surface of the semiconductor substrate is viewed from a plane .

삼중 접촉부의 열응력의 영향을 받는 것은, 주로, 삼중 접촉부(즉, 절연 보호막의 단부)로부터 30㎛ 이내의 범위이다. 따라서, 이 범위에 제 2 금속막을 설치함으로써, 삼중 접촉부에서 생기는 열응력에 의해 표면전극에 크랙이 생기는 것을 억제할 수 있다. 또한, 그 외의 범위에는 제 2 금속막을 설치하지 않음으로써, 효과적으로 반도체 기판의 휨을 억제할 수 있다.The influence of the thermal stress of the triple contacting portion is mainly within a range of 30 占 퐉 from the triple contacting portion (that is, the end portion of the insulating protecting film). Therefore, by providing the second metal film in this range, cracking of the surface electrode due to thermal stress generated in the triple contact portion can be suppressed. Further, by not providing the second metal film in the other range, it is possible to effectively suppress warping of the semiconductor substrate.

이상, 실시형태에 대해서 상세하게 설명했지만, 이들은 예시에 지나지 않으며, 특허청구의 범위를 한정하는 것이 아니다. 특허청구의 범위에 기재된 기술에는, 이상에서 예시한 구체예를 여러가지로 변형, 변경한 것이 포함된다. 본 명세서 또는 도면에 설명한 기술요소는, 단독 혹은 각종의 조합에 의해 기술 유용성을 발휘하는 것이며, 출원 시 청구항 기재의 조합에 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성하는 것이며, 그 중 1개의 목적을 달성하는 것 자체로 기술 유용성을 가지는 것이다.Although the embodiments have been described in detail above, they are merely illustrative and do not limit the scope of the claims. The techniques described in the claims include various modifications and changes to the specific examples described above. The technical elements described in this specification or the drawings exert their technical usefulness singly or in various combinations, and are not limited to combinations of claims described in the application. Further, the techniques exemplified in the present specification or drawings are intended to achieve a plurality of objectives at the same time, and achieving one of them has technical usefulness as such.

10:반도체장치
12:반도체 기판
50:표면전극
51:제 1 금속막
52:제 2 금속막
53:제 3 금속막
56:절연 보호막
58:솔더 접합용 금속막
60:솔더층
90:삼중 접촉부10: Semiconductor device
12: semiconductor substrate
50: surface electrode
51: first metal film
52: second metal film
53: third metal film
56: Insulation Shield
58: Metal film for solder bonding
60: Solder layer
90: triple contact

Claims (12)

반도체장치에 있어서,
반도체 기판과,
상기 반도체 기판의 표면을 덮는 표면전극과,
상기 표면전극의 표면의 일부를 덮는 절연 보호막과,
상기 절연 보호막의 표면으로부터 상기 표면전극의 표면에 걸치는 범위를 덮는 솔더 접합용 금속막을 가지며,
상기 표면전극이,
상기 반도체 기판 상에 배치되어 있는 제 1 금속막과,
상기 제 1 금속막의 표면에 접하고 있으며, 상기 제 1 금속막보다도 높은 인장강도를 가지는 제 2 금속막과,
상기 제 2 금속막의 표면에 접하고 있으며, 상기 제 2 금속막보다도 낮은 것과 함께 상기 제 1 금속막보다도 높은 인장강도를 가지는 제 3 금속막을 가지는 반도체장치.In the semiconductor device,
A semiconductor substrate;
A surface electrode covering the surface of the semiconductor substrate;
An insulating protective film covering a part of a surface of the surface electrode;
And a metal film for solder bonding that covers a range extending from a surface of the insulating protective film to a surface of the surface electrode,
Wherein the surface electrode comprises:
A first metal film disposed on the semiconductor substrate;
A second metal film contacting the surface of the first metal film and having a tensile strength higher than that of the first metal film;
And a third metal film which is in contact with a surface of the second metal film and has a tensile strength higher than that of the first metal film and lower than that of the second metal film. 제 1 항에 있어서,
상기 제 3 금속막의 결정립경이, 상기 제 1 금속막의 결정립경보다도 작은 반도체장치.The method according to claim 1,
Wherein a grain diameter of the third metal film is smaller than a grain diameter of the first metal film. 제 1 항 또는 제 2 항에 있어서,
상기 제 3 금속막이, 주요 금속층과, 상기 주요 금속층 내에 분산되어 있는 금속입자를 가지는 반도체장치.3. The method according to claim 1 or 2,
Wherein the third metal film has a main metal layer and metal particles dispersed in the main metal layer. 제 3 항에 있어서,
상기 금속입자의 저항률이, 상기 주요 금속층의 저항률보다도 낮은 반도체장치.The method of claim 3,
Wherein a resistivity of the metal particles is lower than a resistivity of the main metal layer. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 표면전극과 상기 절연 보호막과 상기 솔더 접합용 금속막이 서로 접해서 삼중 접촉부를 구성하고 있으며,
상기 반도체 기판의 상기 표면을 평면에서 보았을 때, 상기 제 1 금속막, 상기 제 2 금속막 및 상기 제 3 금속막의 적층구조가, 상기 표면전극의 일부에, 상기 삼중 접촉부와 겹치도록 설치되어 있는 반도체장치.5. The method according to any one of claims 1 to 4,
Wherein the surface electrode, the insulating protective film, and the metal film for solder bonding are in contact with each other to constitute a triple contact portion,
Wherein a laminated structure of the first metal film, the second metal film and the third metal film is formed on a part of the surface electrode so as to overlap with the triple contact portion when the surface of the semiconductor substrate is viewed from a plane, Device. 제 5 항에 있어서,
상기 반도체 기판의 상기 표면을 평면에서 보았을 때, 상기 적층구조가, 상기 삼중 접촉부로부터 30㎛ 이내의 범위에 설치되어 있는 반도체장치.6. The method of claim 5,
Wherein the laminated structure is provided within a range of 30 占 퐉 from the triple contact portion when the surface of the semiconductor substrate is viewed in plan view. 반도체장치의 제조방법에 있어서,
반도체 기판의 표면에 표면전극을 형성하는 공정과,
상기 표면전극의 표면의 일부를 덮도록 절연 보호막을 형성하는 공정과,
상기 절연 보호막의 표면으로부터 상기 표면전극의 표면에 걸치는 범위를 덮는 솔더 접합용 금속막을 형성하는 공정을 가지며,
상기 표면전극을 형성하는 상기 공정이,
상기 반도체 기판 상에 제 1 금속막을 형성하는 공정과,
Ti, TiN, W, TiW, Mo 또는 V를 주재료로 하여, 상기 제 1 금속막의 표면에 접하고 있는 제 2 금속막을 형성하는 공정과,
AlSi를 주재료로 하여, 상기 제 2 금속막의 표면에 접하고 있으며, 상기 제 1 금속막보다도 결정립경이 작은 제 3 금속막을 형성하는 공정을 갖는 반도체장치의 제조방법.A method of manufacturing a semiconductor device,
Forming a surface electrode on a surface of a semiconductor substrate;
Forming an insulating protective film so as to cover a part of a surface of the surface electrode;
A step of forming a metal film for solder bonding that covers a range extending from a surface of the insulating protective film to a surface of the surface electrode,
Wherein the step of forming the surface electrode comprises:
Forming a first metal film on the semiconductor substrate;
Forming a second metal film in contact with the surface of the first metal film using Ti, TiN, W, TiW, Mo, or V as a main material;
And forming a third metal film having AlSi as a main material and having a crystal grain diameter smaller than that of the first metal film in contact with the surface of the second metal film. 제 7 항에 있어서,
상기 제 3 금속막을 형성하는 상기 공정에 있어서, AlSi중에 금속입자를 분산시키는 반도체장치의 제조방법.8. The method of claim 7,
Wherein the metal particles are dispersed in AlSi in the step of forming the third metal film. 제 8 항에 있어서,
상기 금속입자가, AlSi보다도 낮은 저항률을 가지는 반도체장치의 제조방법.9. The method of claim 8,
Wherein the metal particles have a resistivity lower than that of AlSi. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 제 1 금속막이, AlSi를 주재료로 하는 것을 특징으로 하는 반도체장치의 제조방법.10. The method according to any one of claims 7 to 9,
Wherein the first metal film comprises AlSi as a main material. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 제 2 금속막을 형성하는 공정에서는, 상기 제 1 금속막의 표면의 일부에 상기 제 2 금속막을 형성하고,
상기 절연 보호막을 형성하는 공정에서는, 상기 절연 보호막의 단부가 상기 제 2 금속막의 상부에 위치하도록 상기 절연 보호막을 형성하는 반도체장치의 제조방법.11. The method according to any one of claims 7 to 10,
In the step of forming the second metal film, the second metal film is formed on a part of the surface of the first metal film,
Wherein in the step of forming the insulating protective film, the insulating protective film is formed such that an end portion of the insulating protective film is located on the upper portion of the second metal film. 제 11 항에 있어서,
상기 반도체 기판의 상기 표면을 평면에서 보았을 때, 상기 제 2 금속막이, 상기 절연 보호막의 상기 단부로부터 30㎛ 이내의 범위에 설치되도록, 상기 제 2 금속막 및 상기 절연 보호막을 형성하는 반도체장치의 제조방법.12. The method of claim 11,
Wherein the second metal film and the insulating protective film are formed so that when the surface of the semiconductor substrate is viewed from a plane, the second metal film is provided within a range of 30 占 퐉 or less from the end of the insulating protective film, Way.
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