KR20180080932A - 반도체 발광 장치 - Google Patents

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Abstract

예시적 실시예에 따른 반도체 발광 장치는 기판상에 형성된 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 교번적으로 적층된 제1 양자 장벽층들과 제1 양자 우물층들을 포함하는 초격자층, 상기 초격자층 상에 배치된 활성층 및 상기 활성층 상에 배치된 제2 도전형 반도체를 포함하되, 상기 제1 양자 우물층들 중 적어도 하나의 Si 도핑 농도는 5.0×1017/cm3 이상이고, 1.0×1018/cm3 이하일 수 있다. 이에 따라 광 출력 및 신뢰성이 향상된 반도체 발광 장치를 제공할 수 있다.

Description

반도체 발광 장치{Semiconductor Light Emitting Device}
본 발명의 기술적 사상은 반도체 발광 장치에 관한 것이다. 보다 상세하게는 신뢰성과 광출력이 제고된 반도체 발광 장치에 관한 것이다.
반도체 발광 장치는 전자와 정공의 재결합을 통해 특정 파장대역의 광을 생성할 수 있다. 이러한 반도체 발광 장치는 필라멘트를 이용하는 광원에 비해 긴 수명, 낮은 소비 전력, 우수한 초기 구동 특성 등의 여러 장점을 갖기에 수요가 지속적으로 증가하고 있다. 반도체 발광 장치는 조명장치 및 대형 액정 디스플레이(Liquid Crystal Display, LCD) 용 백라이트(Backlight) 장치등으로 채용되고 있고, 특히 청색 계열의 단파장 영역의 빛을 발광할 수 있는 3족 질화물 반도체가 널리 사용되고 있다. 최근 반도체 발광 장치의 광출력 및 신뢰성을 개선하기 위하여 다양한 방안이 개발되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제는 신뢰성이 제고된 반도체 발광 장치를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제는 광출력이 제고된 반도체 발광 장치를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한, 예시적 실시예들에 따른 반도체 발광 장치는 기판상에 형성된 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 교번적으로 적층된 제1 양자 장벽층들과 제1 양자 우물층들을 포함하는 초격자층, 상기 초격자층 상에 배치된 활성층 및 상기 활성층 상에 배치된 제2 도전형 반도체를 포함하되, 상기 제1 양자 우물층들 중 적어도 하나의 Si 도핑 농도는 5.0×1017/cm3 이상이고, 1.0×1018/cm3 이하일 수 있다.
다른 예시적인 실시예들에 반도체 발광 장치는 반도체 발광 장치에 있어서,제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 교번적으로 적층된 복수개의 제1 양자 장벽층들과 제1 양자 우물층들을 포함하는 초격자층, 상기 초격자층 상에 배치된 활성층, 상기 활성층 상에 배치된 제2 도전형 반도체층, 상기 복수개의 제1 양자 우물층들 중 적어도 하나는 Si가 도핑되고, 상기 반도체 발광 장치에 4.5 이상 5.5V 이하의 역전압을 인가하였을 때, 흐르는 전류의 크기는 0.01μA이하일 수 있다.
본 발명의 기술적 사상에 따르면, 활성층에 결함이 발생하는 것을 방지하여 광출력 및 신뢰성이 개선된 반도체 발광 장치를 제공할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 발광 장치를 설명하기 위한 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 발광 장치의 효과를 설명하기 위한 그래프이다.
도 3 및 도 4는 예시적인 실시예들에 따른 반도체 발광 장치의 효과를 설명하기 위한 에너지 다이어그램이다.
도 5는 예시적인 실시예들에 따른 반도체 발광 장치의 제조방법을 설명하기 위한 순서도이다.
도 6a 내지 6d는 예시적인 실시예들에 따른 반도체 발광 장치의 제조방법을 설명하기 위한 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 발광 장치를 포함하는 반도체 발광 장치 패키지를 설명하기 위한 단면도이다.
도 8 및 도 9는 예시적인 실시예들에 따른 반도체 발광 장치를 포함하는 반도체 발광 장치 패키지를 설명하기 위한 단면도들이다.
도 10은 예시적인 실시예에 따른 반도체 발광 장치를 포함하는 백라이트 유닛을 설명하기 위한 사시도이다.
도 11은 예시적인 실시예에 따른 반도체 발광 장치를 포함하는 디스플레이 장치를 설명하기 위한 분해 사시도이다.
도 12는 예시적인 실시예에 따른 반도체 발광 장치를 포함하는 바(bar) 타입의 조명 장치를 설명하기 위한 분해 사시도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 반도체 발광 장치(10)를 설명하기 위한 단면도이다. 도 2는 예시적인 실시예들에 따른 반도체 발광 장치(10)의 효과를 설명하기 위하여 Si 도핑농도에 따른 광출력 및 누설 전류의 크기를 나타낸 그래프이다.
도 1을 참조하면 반도체 발광 장치(10)는 기판(101) 및 기판(101) 상에 배치된 발광 구조물(100)을 포함할 수 있다. 발광 구조물(100)은 기판(101) 상에 순차적으로 적층된 제1 도전형 반도체층(110), 초격자층(140), 활성층(120) 및 제2 도전형 반도체층(130)을 포함할 수 있다.
반도체 발광 장치(10)는 발광 구조물(100)이 메사 식각되어 제1 도전형 반도체층(110)의 일부가 노출된 형태를 가질 수 있다. 반도체 발광 장치(10)는 제2 도전형 반도체층(130) 상에 형성된 오믹 콘택층(150)을 포함할 수 있다. 반도체 발광 장치(10)는 제1 도전형 반도체층(110)의 노출된 영역과 오믹 콘택층(150)의 일 영역 상에 각각 형성된 제1 및 제2 전극(160a, 160b)을 포함할 수 있다.
기판(101)은 필요에 따라 절연성, 도전성 또는 반도체 물질로 구성될 수 있다. 예시적인 실시예들에 따르면, 기판(101)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 중 적어도 하나를 포함하여 구성될 수 있다.
기판(101)은 반도체 성장용 기판으로 제공되며, 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등과 같이 절연성, 도전성, 반도체 물질을 이용할 수 있다.
기판(101)이 Si로 구성되는 경우, 대구경화에 적합하고 상대적으로 가격이 낮아 양산성이 향상될 수 있다. 실리콘으로 구성된 기판(101)상에 발광 구조물(100)을 형성하는 경우, 격자 상수차이에 따른 인장 스트레스로 인하여 활성층(120) 내부에 강한 전계가 형성될 수 있다.
기판(101)이 사파이어로 구성되는 경우, 기판(101)은 전기 절연성이며 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a축 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는다. 이 경우, C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하다. c축을 따라 발광 구조물(100)을 성장시키는 경우 격자 상수차이에 따른 인장 스트레스로 인하여 활성층(120) 내부에 강한 전계가 형성될 수 있다.
기판(101)은 발광 구조물(100) 성장 전 또는 후에 광출력 및/또는 전기적 특성을 개선하기 위해서 완전히 또는 부분적으로 제거 될 수 있다. 기판(101)이 사파이어로 구성된 경우, 레이저 빔이 기판(101)을 투과하여 발광 구조물(100)과 기판(101)의 계면에 조사되도록 함으로써 기판(101)을 제거할 수 있다. 기판(101)이 실리콘이나 실리콘 카바이드 등으로 구성된 경우, 연마/에칭 등의 방법에 의해 제거할 수 있다.
기판(101)의 일면 또는 측면에 요철 패턴 등을 형성하여 발광 구조물(100)의 광 출력 향상시킬 수 있다. 요철 패턴의 크기는 대략 5nm ~ 500㎛ 범위에서 선택될 수 있다. 요철 패턴은 규칙 또는 불규칙 패턴 일 수 있고, 기둥형, 돔형, 반구형과 같은 다양한 형상을 포함할 수 있다.
도시되지 않았으나, 발광 구조물(100) 및 기판(101) 사이에 버퍼층이 추가로 개재될 수 있다. 버퍼층은 기판(101) 상에 성장되는 발광 구조물(100)의 격자 결함을 완화하기 위한 것이다. 버퍼층은 질화물 등으로 이루어진 도핑되지 않은(undoped) 반도체층으로 이루어질 수 있다. 버퍼층은 기판(101)과 기판(101) 상면에 적층되는 GaN으로 이루어진 제1 도전형 반도체층(110) 사이의 격자상수 차이를 완화하여, GaN층의 결정성을 증대시킬 수 있다. 버퍼층은 도핑되지 않은 GaN, AlN, InGaN 등을 포함할 수 있으며, 500℃ 내지 600℃의 저온에서 수십 내지 수백 Å의 두께로 성장시켜 형성할 수 있다. 경우에 따라 버퍼층은 InGaNAlN, ZrB2, HfB2, ZrN, HfN, TiN을 포함할 수 있다.
도핑되지 않았음은 반도체층에 불순물 도핑 공정을 따로 거치지 않은 것을 의미하며, 이 경우, 반도체층이 본래 존재하던 농도 수준의 불순물을 포함할 수 있다. 예컨대, 질화갈륨 반도체를 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD)을 이용하여 성장시킬 경우, 도펀트로서 사용되는 Si 등이 의도하지 않더라도 약 1014 ~ 1018/㎤의 수준으로 포함될 수 있다. 하지만 이에 제한되는 것은 아니고, 버퍼층은 생략될 수도 있다.
예시적인 실시예들에 따르면 제1 도전형 반도체층(110)은 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 단결정의 질화물로 구성될 수 있다. 제1 도전형 반도체층(110)은 n형 불순물이 도핑된 반도체로 구성될 수 있다. 예시적인 실시예들에 따르면, 제1 도전형 반도체층(110)은 Si등이 도핑된 GaN로 구성될 수 있다.
제1 도전형 반도체층(110)은 콘택층으로 제공될 수 있으며, 콘택 저항의 감소를 위해서 비교적 높은 농도의 불순물을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 도전형 반도체층(110)은 n형 불순물 농도는 약 2×1018/㎤ 이상일 수 있으나 이에 제한되지 않는다.
제1 도전형 반도체층(110)은 동일한 조성의 단층 구조로 구현될 수도 있으나, 필요에 따라 서로 다른 조성이나 두께를 갖는 다층 구조를 가질 수 있다. 예시적인 실시예들에 따르면, 제1 도전형 반도체층(110)은 전자 주입 효율을 개선할 수 있는 전자주입층을 더 포함할 수 있다.
활성층(120)은 제1 도전형 반도체층(110) 상에 배치될 수 있다. 활성층(120)은 전자와 정공의 재결합(Recombination)에 의해 소정의 에너지를 갖는 광을 방출할 수 있다. 예시적인 실시예들에 따르면, 활성층(120)은 양자 우물층들(미도시)과 양자 장벽층들(미도시)이 교번적으로 적층된 다중 양자 우물(Multiple Quantum Well: MQW) 구조를 포함할 수 있다. 이때 각각의 양자 우물층들 및 양자 장벽층들의 두께는, 3nm 이상 10nm 이하일 수 있다. 예시적인 실시예들에 따르면, 다중 양자 우물 구조는 InGaN/GaN구조가 사용될 수 있다. 하지만 이에 제한되는 것은 아니고, 예시적인 실시예들에 따르면, 활성층(120)은 단일 양자우물(SQW) 구조로 구성될 수 있다.
이때 GaN으로 구성된 양자 장벽층들과 InGaN으로 구성된 양자 우물층들간의 격자상수 차이로 인해 양자 우물층들이 압축 응력을 받을 수 있다. 구체적으로 InGaN의 격자 상수가 GaN의 격자 상수보다 크므로, InGaN과 GaN을 교번적으로 적층함에 따른 압축 응력이 발생할 수 있다. 이러한 압축 응력에 의해 활성층(120)의 격자 구조가 변형되어 결함 및/또는 높은 내부 전계가 발생할 수 있다. 이러한 결함 및/또는 내부 전계는 발광 장치의 효율을 저하시킬 수 있다. 활성층(120) 내부의 내부 전계에 의해 도 3 및 도 4의 공핍 영역(Depletion Region, DPR)에 포함된 양자 우물들에 PIN 접합에 의한 내부 확산 전위(built-in potential)의 방향과 반대 방향의 전위가 발생할 수 있다.
초격자층(140)은 제1 도전형 반도체층(110)과 활성층(120) 사이에 개재될 수 있다. 초격자층(140)은 교번적으로 적층된 복수개의 제1 양자 우물층들(141) 및 제1 양자 장벽층들(142)을 포함할 수 있다. 제1 양자 우물층들(141)의 두께는 제1 양자 장벽층들(142) 두께보다 작을 수 있다. 예시적인 실시예들에 따르면 제1 양자 우물층들(141)의 두께는 약 0.5nm 이상 2nm이하일 수 있고, 제1 양자 장벽층들(142)의 두께는 0.5nm 이상 10nm이하일 수 있으나, 이에 제한되는 것은 아니다.
제1 양자 우물층들(141)은 InGaN으로 구성될 수 있고, 제1 양자 장벽층들(142)은 GaN으로 구성될 수 있다. 예시적인 실시예들에 따르면, 제1 양자 우물층들(141)에 Si가 도핑될 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 양자 우물층들(141) 중 일부는 Si로 도핑되되, 다른 일부는 Si가 도핑되지 않을 수 있다. 제1 양자 장벽층들(142)은 Si로 도핑되지 않을 수 있다.
예시적인 실시예들에 따르면, 초격자층(140)은 후술하는 제1 전극(160a)에서 주입되는 전자를 수평방향으로 퍼트려 전류의 균일도를 향상시키는 역할을 할 수 있다. 나아가 초격자층(140)은 활성층(120)에 포함된 양자 우물층들 받는 압축 응력에 의한 내부 전계를 완화시키는 역할을 할 수 있다.
초격자층(140)의 제1 양자 우물층들(141)에 대하여 In의 조성을 증가시킴으로써 전자의 퍼짐 효과를 향상시킬 수 있다. 그러나 제1 양자 우물층들(141)에서 In의 조성이 소정의 수치를 초과하게 되면, InGaN으로 구성된 제1 양자 우물층들(141)과 GaN으로 구성된 제1 양자 장벽층들(142) 간의 격자 상수 차이에 의해 초격자층(140)에 결함(Defect)이 발생할 수 있다. 이러한 초격자층(140)의 결함은 초격자층 및/또는 활성층(120)의 성장을 따라 전파되어 활성층(120)에 결함을 유도할 수 있다. 활성층(120) 결함은 전체 반도체 발광 장치(10)의 광출력을 저감시킬 수 있다.
이때 Si는 Ga보다 원자반경이 작으므로 이를 제1 양자 우물층들(141)에 도핑하는 경우 제1 양자 우물층들(141)과 제1 양자 장벽층들(142)간의 격자 상수의 차이를 줄일 수 있다. 전술했듯, 제1 양자 우물층들(141)을 구성하는 InGaN의 격자상수가, 제1 양자 장벽층들(142)을 구성하는 GaN의 격자 상수보다 크므로, 원자 반경이 작은 Si를 InGaN으로 구성된 제1 양자 우물층에 도핑함으로써 격자 상수차이를 줄일 수 있다. 이에 따라 제1 양자 우물층들(141)과 제1 양자 장벽층들(142)간의 발생되는 결함의 양을 감소시킬 수 있는바 광출력이 향상될 수 있다. 반면, 제1 양자 우물층들(141)에 Si이 과도하게 도핑하는 경우, 제1 양자 우물층들(141) 및/또는 활성층(120)에 결함의 발생을 유도하여 소자의 특성을 열화시킬 수 있다.
도 5는 후술하는 표1의 실험을 수행한 예시적인 실시예들에 따른 반도체 발광 장치의 제조방법을 설명하기 위한 순서도이다. 도 6a 내지 도 6d는 표1의 실험을 수행한 예시적인 실시예들에 따른 반도체 발광 장치 제조방법을 설명하기 위한 단면도들이다.
도 5 및 도 6a를 참조하면, 공정 P502에서 기판(101) 상에 제1 도전형 반도체 물질층(110p)을 형성할 수 있다. 예시적인 실시예들에 따르면 기판(101)의 상면에 요철 패턴등을 형성할 수 있으나 이에 제한되는 것은 아니다. 기판(101)은 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등의 물질로 이루어진 기판을 사용할 수 있다.
제1 도전형 반도체 물질층(110p)은 유기 금속 화학 기상 퇴적(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 분자선 에피택시(Molecular Beam Epitaxy, MBE) 등의 방법을 이용하여 제공될 수 있다. 제1 도전형 반도체 물질층(110p)은 도 1을 참조하여 설명한 제1 도전형 반도체층(110)과 실질적으로 동일한 조성으로 구성될 수 있다. 경우에 따라, 제1 도전형 반도체층 및 기판(101)사이에 버퍼층을 제공할 수 있다. 버퍼층은 도핑되지 않은 GaN, AlN, InGaN 등의 물질들로 구성될 수 있다.
도 5 및 도 6b를 참조하면, 공정 P504에서 제1 도전형 반도체 물질층(110p) 상에 제1 양자 우물 물질층들(141p)과 제1 양자 장벽 물질층들(142p)을 교번적으로 형성함으로써, 초격자 물질층(140p)을 제공할 수 있다.
제1 양자 우물 물질층들(141p)은 Si로 도핑된 InxGa1 - xN(단, 0≤x≤1)으로 구성될 수 있다. 제1 양자 장벽 물질층들(142p)은 GaN으로 구성될 수 있다. 제1 양자 우물 물질층들(141p)은 제1 양자 장벽 물질층들(142p)보다 상대적으로 얇게 형성할 수 있다. 예시적인 실시예들에 따르면 제1 양자 우물 물질층들(141p)의 두께는 약 0.5nm 이상 2nm이하일 수 있고, 제1 양자 장벽층 물질층들(142p)의 두께는 0.5nm 이상 10nm이하일 수 있으나, 이에 제한되는 것은 아니다. 초격자 물질층(140p)은 MOCVD 또는 원자층 퇴적(Atomic Layer Deposition, ALD) 등의 방법을 이용하여 제공될 수 있으나, 이에 제한되는 것은 아니다.
예시적인 실시예들에 따르면, 초격자 물질층(140p)이 MOCVD에 의해 제공되는 경우에, 기판(101)이 설치된 반응 용기 내에 반응 가스로서 트리메틸갈륨(Trimethylgallium), 트리메틸알루미늄(Trimethylaluminium) 등의 유기 금속 화합물 가스와, 암모니아(NH3)등의 질소 함유 가스등을 공급하고, 증착되는 Si의 대기 조성비(Atmospheric composition ratio)를 소정의 수치로 설정할 수 있다.
예시적인 실시예들에 따르면 제1 양자 우물 물질층들(141p) 중 적어도 일부를 형성할 때, Si 도핑 농도는 약 1.0×1016/cm3 이상이고, 약 1.0×1018/cm3 이하가 되도록 Si의 대기 조성비를 설정할 수 있다. 예시적인 실시예들에 따르면 제1 양자 우물 물질층들(141p) 중 적어도 일부를 형성할 때, Si 도핑 농도는 약 4.0×1017/cm3 이상이고, 약 1.0×1018/cm3 이하가 되도록 Si의 대기 조성비를 설정할 수 있다. 예시적인 실시예들에 따르면 제1 양자 우물 물질층들(141p) 중 적어도 일부를 형성할 때, Si 도핑 농도는 약 1.0×1016/cm3 이상이고, 약 9.5×1017/cm3 이하가 되도록 Si의 대기 조성비를 설정할 수 있다. 예시적인 실시예들에 따르면 제1 양자 우물 물질층들(141p)의 적어도 일부를 형성할 때, Si 도핑 농도는 약 4.0×1017/cm3 이상이고, 약 9.5×1017/cm3 이하가 되도록 Si의 대기 조성비를 설정할 수 있다.
예시적인 실시예들에 따르면 제1 양자 우물 물질층들(141p) 각각을 형성할 때, Si 도핑 농도는 약 1.0×1016/cm3 이상이고, 약 1.0×1018/cm3 이하가 되도록 Si의 대기 조성비를 설정할 수 있다. 예시적인 실시예들에 따르면 제1 양자 우물 물질층들(141p) 각각을 형성할 때, Si 도핑 농도는 약 4.0×1017/cm3 이상이고, 약 1.0×1018/cm3 이하가 되도록 Si의 대기 조성비를 설정할 수 있다. 예시적인 실시예들에 따르면 제1 양자 우물 물질층들(141p) 각각을 형성할 때, Si 도핑 농도는 약 1.0×1016/cm3 이상이고, 약 9.5×1017/cm3 이하가 되도록 Si의 대기 조성비를 설정할 수 있다. 예시적인 실시예들에 따르면 제1 양자 우물 물질층들(141p) 각각을 형성할 때, Si 도핑 농도는 약 4.0×1017/cm3 이상이고, 약 9.5×1017/cm3 이하가 되도록 Si의 대기 조성비를 설정할 수 있다.
도 5 및 도 6c를 참조하면, 공정 P506에서 초격자 물질층(140p) 상에 활성 물질층(120p) 및 제2 도전형 반도체 물질층(130p)을 순서대로 제공할 수 있다. 활성 물질층(120p) 및 제2 도전형 반도체 물질층(130p)은 MOCVD, HVPE, MBE등의 방법에 의해 제공될 수 있으나, 이에 제한되는 것은 아니다.
예시적인 실시예들에 따르면, 제1 도전형 반도체 물질층(110p)과 제2 도전형 반도체 물질층(130p)은 각각 n형 반도체층 및 p형 반도체층일 수 있다. 예시적인 실시예들에 따르면 제1 도전형 반도체 물질층(110p)과 제2 도전형 반도체 물질층(130p)의 위치는 서로 바뀔 수 있다. 예컨대 제1 도전형 반도체 물질층(110p)과 기판(101) 사이에 제2 도전형 반도체 물질층(130p)이 개재될 수 있다. 또는 제2 도전형 반도체 물질층(130p)를 제공한 후, 제1 도전형 반도체 물질층(110p)을 제공할 수 있다.
활성 물질층(120p)은 단일 양자 우물 구조 또는 다중 양자 우물 구조를 포함할 수 있다. 활성 물질층(120p)이 다중 양자 우물 구조인 경우에 GaN/InGaN을 반복 적층하여 형성할 수 있다.
제2 도전형 반도체 물질층(130p)은 p형 불순물이 도프된 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 질화물 단결정일 수 있다. p형 불순물로는 Mg이 사용될 수 있다.
제1 도전형 반도체 물질층(110p), 활성 물질층(120p) 제2 도전형 반도체 물질층(130p) 및 초격자 물질층(140p)은 발광 적층체(100p)를 구성할 수 있다.
도 5 및 도 6d을 참조하면, 공정 P508에서 발광 적층체(100p)를 건식 또는 습식 식각하여 발광 구조물(100)을 형성할 수 있다. 예시적인 실시예들에 따르면, 과도식각에 의해 제1 도전형 반도체 물질층(110p)이 소정의 깊이까지 식각될 수도 있다. 하지만 이에 제한되는 것은 아니고 제1 도전형 반도체 물질층(110p)은 식각되지 않고 상면만 일부 노출될 수도 있다. 이에 따라 제1 도전형 반도체층(110), 활성층(120), 제2 도전형 반도체층(130) 및 초격자층(140)이 형성될 수 있다.
표 1은 Si 도핑 농도에 따른 광출력 및 누설 전류를 나타낸 것이다.
Si 도핑 농도(/cm3) 광출력(a.u.) 5V 역전압 인가시 누설 전류(μA)
0 99.3 0.003
1.0×1016 99.33 0.003
4.0×1017 99.97 0.003
5.0×1017 100 0.002
7.0×1017 99.97 0.003
9.5×1017 99.9 0.004
1.2×1018 99.33 0.012
1.4×1018 99.23 0.015
1.9×1018 99.3 0.06
2.3×1018 99.13 0.1
이때 광출력은, Si 도핑 농도가 5.0×1017/cm3일 때의 광출력을 100으로 하여 표준화(Normalization)한 값들이다. 누설 전류는 반도체 발광 장치에 5V 크기의 역전압을 인가한 때에 흐르는 전류로서 단위는 μA이다.
도 2 및 표 1을 참조하면 제1 양자 우물층들(141) 내의 Si 도핑 농도가 1.0×1016/cm3를 기준으로 이를 초과하는 범위에서 광출력이 급격하게 증가하는 것을 확인할 수 있다. 특히 제1 양자 우물층들(141) 내의 Si 도핑 농도가 4.0×1017/cm3 이상일 때 광출력이 크게 상승한 것을 확인할 수 있다.
1.0×1018/cm3을 기준으로 이를 초과하는 범위일 때, 광출력이 급격하게 감소하는 것을 확인할 수 있다. 특히 제1 양자 우물층들(141) 내의 Si 도핑 농도가 9.5×1017/cm3 이하일 때 광출력이 크게 상승한 것을 확인할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 발광 장치(10)의 에너지 밴드 다이어그램이다. 도 4는 도 3에 대하여 외부에서 역전압을 인가하였을 때의 에너지 밴드 다이어그램이다. 이때 역전압이라 함은 확산 전위와 같은 방향의 전위를 주는 전압으로써, PIN접합의 밴드갭을 증가시키는 방향의 전압을 말한다.
에너지 밴드 다이어그램에서 두 실선은 가전자대(EV) 및 전도대(EC)에 대응되고 하나의 점선은 페르미 준위(EF) 에 대응된다.
가전자대(EV)는 절대 0도에서 전자가 정상적으로 존재하는 가장 높은 전자 에너지 준위로, 연속적인 에너지를 가지는 전자들로 채워질 수 있다. 가전자대(EV)에 속하는 전자는 모원자 주위에 구속된 채 다른 곳으로 이동하지 않는다. 전도대(EC)는 전자로 가득차지 않아 전자가 전도성을 띄게 되는 에너지대이다.
페르미 준위(Fermi Level, EF)는 열평형 상태에 있는 물질 중에서 전자가 갖는 에너지의 상한 값의 준위이다. 이 준위에 전자가 존재할 확률은 0.5이고, 이 이상의 에너지를 갖는 준위에는 전자는 거의 존재하지 않는다. 진성 반도체의 페르미 준위는 에너지 갭의 중앙에 있고, 상온에의 n형 반도체의 페르미 준위는 도너 준위 위에, p형 반도체에서는 억셉터 준위 밑에 있다.
PIN 접합을 이루게 되면 다수 캐리어(Majority Carrier) 농도 차이에 의한 확산 및 이에 의한 전계가 평형에 도달하는 과정을 통해 P 도전형 영역(PDR)과 N 도전형 영역(NDR)의 페르미 준위(EF)가 평형값에 도달할 수 있다. 이에 따라, PIN의 접합면 근방에서 캐리어가 확산으로 인해 결핍되어 활성층(120)에 공핍 영역(DPR)이 형성될 수 있다. 또한, P 도전형 영역(PDR)의 가전자대(EV) 및 전도대(EC)의 에너지 준위가 상승되고 도 3와 같이 공핍 영역(DPR)이 대략적으로 우상향인 에너지 밴드 다이어그램이 형성된다. 공핍 영역(DPR)에서 다수 캐리어의 확산과 캐리어 확산에 의해 생성된 알짜 전하에 의한 전기장이 평형을 이루면서 확산 전위(Built-in Potential)가 형성될 수 있다.
도 3을 참조하면 공핍 영역(DPR)과 인접한 N 도전형 영역(NDR)에 초격자층(140, 도 1 참조)에 대응되는 제1 양자 우물 구조(QW1)가 형성될 수 있다. 또한 공핍 영역(DPR)에 제2 양자 우물 구조(QW2)가 형성될 수 있다. 공핍 영역(DPR)에 형성된 제2 양자 우물 구조(QW2)에 의하여 전자 및 정공이 공핍 영역(DPR)의 소정의 위치들에 한정(confine)되어 재결합의 발생 확률이 증가할 수 있다. 이때 전술했던 압축 응력에 의한 내부 전계에 의하여, 제2 양자 우물 구조(QW2)의 우물 바닥들은 확산 전위의 기울기와 반대방향의 기울기를 가질 수 있다. 구체적으로 도면상, 제2 양자 우물구조(QW2)의 우물 바닥들은 우하향일 수 있다. 이때 에너지 갭이란 N 도전형 영역(NDR)의 전도대(EC)와 P 도전형 영역(PDR)의 전도대(EC)의 전위 차이, 또는 N 도전형 영역(NDR)의 가전자대(EV)와 P 도전형 영역(PDR)의 가전자대(EV)의 전위 차이를 의미한다.
도 4를 참조하면 외부에서 인가한 역전압에 의해 밴드갭이 증가할 수 있다. 또한 공핍 영역(DPR)이 확대되어 제1 양자 우물 구조(QW1)의 전부 또는 일부가 공핍 영역(DPR)에 포함될 수 있다. 이에 따라 제1 양자 우물 구조(QW1)에 포함된 결함 또한 역전압의 인가에 따른 전류(이하 누설 전류(Leckage Current))를 증가시킬 수 있다.
다시 도 1을 참조하면, 반도체 발광 장치(10)에 포함된 발광 다이오드의 역전압에 대한 내압 특성은 일반적인 실리콘 기반 다이오드보다 더 낮을 수 있다. 반도체 발광 장치(10)에 내압 범위를 초과하는 역전압이 인가되는 경우 반도체 발광 장치(10)는 파괴될 수 있다. 이때 반도체 발광 장치(10)의 역전압에 대한 내압 특성은 누설 전류의 크기와 관련된다. 예컨대 내압 특성이 이상적인 반도체 발광 장치의 경우 누설 전류가 0일 수 있다. 누설 전류의 크기가 소정의 수치(예컨대, 0.01μA)를 초과할 때, 소자의 신뢰성에 문제가 발생할 수 있다. 반대로, 누설 전류가 작을수록 반도체 발광 장치(10)의 역전압에 대한 내압 특성이 향상된 것으로 평가할 수 있다.
제1 양자 우물층들(141)의 Si 도핑 농도가 소정의 수치를 초과할 경우, 초격자층(140) 내의 Si에 의해 유도된 결함이 역전압하에서 전류 값을 증가시킬 수 있다. 역전압 인가시 전자들의 일부는 초격자층(140) 내의 결함들에 의해 유도된 전자 도약(Electron Hopping)의 기작으로 누설 전류를 발생시킬 수 있다. 이에 따라 초격자층(140)의 역전압 내압 특성이 저하될 수 있고, 소자의 신뢰성이 저하될 수 있다. 다시, 표 1을 참조하면, 제1 양자 우물층들(141)의 Si 도핑 농도가 약 1.0×1018/cm3 이상인 경우 누설 전류가 크게 증가 할수 있다. 제1 양자 우물층들(141)의 Si 도핑 농도가 약 7.95×1017/cm3 이하인 경우 소자의 신뢰성을 제고할 수 있다.
예시적인 실시예들에 따르면 제1 양자 우물층들(141) 중 적어도 일부의 Si 도핑 농도는 약 1.0×1016/cm3 이상이고, 약 1.0×1018/cm3 이하일 수 있다. 예시적인 실시예들에 따르면 제1 양자 우물층들(141) 중 적어도 일부의 Si 도핑 농도는 약 1.0×1016/cm3 이상이고, 약 9.5×1017/cm3 이하일 수 있다. 예시적인 실시예들에 따르면 제1 양자 우물층들(141) 중 적어도 일부의 Si 도핑 농도는 약 4.0×1017/cm3 이상이고, 약 1.0×1018/cm3 이하일 수 있다. 예시적인 실시예들에 따르면 제1 양자 우물층들(141) 중 적어도 일부의 Si 도핑 농도는 약 4.0×1017/cm3 이상이고, 약 9.5×1017/cm3 이하일 수 있다.
예시적인 실시예들에 따르면 제1 양자 우물층들(141) 각각의 Si 도핑 농도는 약 1.0×1016/cm3 이상이고, 약 1.0×1018/cm3 이하일 수 있다. 예시적인 실시예들에 따르면 제1 양자 우물층들(141) 각각의 Si 도핑 농도는 약 1.0×1016/cm3 이상이고, 약 9.5×1017/cm3 이하일 수 있다. 예시적인 실시예들에 따르면 제1 양자 우물층들(141) 각각의 Si 도핑 농도는 약 4.0×1017/cm3 이상이고, 약 1.0×1018/cm3 이하일 수 있다. 예시적인 실시예들에 따르면 제1 양자 우물층들(141)의 Si 도핑 농도는 약 4.0×1017/cm3 이상이고, 약 9.5×1017/cm3 이하일 수 있다.
제2 도전형 반도체층(130)은 p형 불순물이 도프된 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 질화물 단결정일 수 있다. 예시적 실시예들에 따르면 제2 도전형 반도체층(130)에는 Zn, Cd, Be, Mg, Ca, Ba 등이 도핑될 수 있다.
제2 도전형 반도체층(130)은 활성층(120)에 인접한 부분에 전류 차단층(미도시)을 더 포함할 수 있다. 전류 차단층(미도시)은 복수의 서로 다른 조성의 AlxInyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 적층한 구조 또는 AlzGa1 - zN(0≤z<1)로 구성된 단층 또는 다중층 구조로 구성될 수 있다. 전류 차단층의 밴드갭은 활성층(120)에 포함된 양자 우물 구조의 밴드갭보다 더 클 수 있다. 전류 차단층은 활성층(120)에서 전자가 제2 도전형 반도체층(130)으로 이동하는 것을 방지할 수 있다.
도 1에 도시된 반도체 발광 장치(10)는, 제1 및 제2 전극(160a,160b)이 광추출면과 반대 방향으로되는 플립칩 구조일 수 있으나 이에 제한되는 것은 아니다. 반도체 발광 장치(10)가 플립칩 구조로 제공되는 경우, 오믹 콘택층(150)은 고반사성 오믹 콘택층으로, 고반사성 물질을 포함할 수 있다. 예를들어, 오믹 콘택층(150)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au로 구성된 그룹으로부터 선택된 단층 또는 복수의 층으로 구성될 수 있다. 또한, 오믹 콘택층(150)은 GaN, InGaN, ZnO 또는 그래핀층을 추가적으로 포함할 수 있다.
제1 및 제2 전극(160a, 160b)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있다. 제1 및 제2 전극(160a, 160b)은 Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등의 이중층 이상의 구조로 구성될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 발광 장치를 포함하는 반도체 발광 장치 패키지(700)를 설명하기 위한 단면도이다.
도 7을 참조하면, 예시적인 실시예들에 따른 반도체 발광 장치 패키지(700)는 패키지 기판(701) 상에 배치된 발광 구조물(100)을 포함할 수 있다. 발광 구조물(100)은 제1 도전형 반도체층(110), 제2 도전형 반도체층(130) 및 제1 도전형 반도체층(110), 제2 도전형 반도체층(130) 사이에 개재된 활성층(120)을 포함할 수 있다. 제1 도전형 반도체층(110)과 활성층(120)의 사이에 초격자층(130)이 개재될 수 있다. 제2 도전형 반도체층(130)의 하면 하에 오믹 콘택층(150)이 배치될 수 있다.
제1 도전형 반도체층(110) 및 오믹 콘택층(150)의 하면 하에는 각각 제1 및 제2 전극(760a, 760b)이 배치될 수 있다. 예시적인 실시예들에 따르면 반도체 발광 장치(300)는 제1 및 제2 전극(760a, 760b)이 패키지 기판(701)을 대향하며 실장되는, 플립칩(Flip-Chip) 구조로 형성될 수 있다.
도 8 및 도 9는 예시적인 실시예들에 따른 반도체 발광 장치를 포함하는 반도체 발광 장치 패키지들을 설명하기 위한 단면도들이다.
도 8을 참조하면, 반도체 발광 장치 패키지(1000)는 반도체 발광 장치(10), 패키지 본체(1002) 및 한 쌍의 리드 프레임(1003)을 포함할 수 있다. 반도체 발광 장치(1001)는 리드 프레임(1003)에 실장되어 도전성 와이어(W)를 통하여 리드 프레임(1003)과 전기적으로 연결될 수 있다. 실시 형태에 따라, 반도체 발광 장치(1001)는 리드 프레임(1003) 아닌 다른 영역, 예컨대, 패키지 본체(1002)에 실장될 수도 있을 것이다. 패키지 본체(1002)는 빛의 반사효율이 향상되도록 컵 형상을 포함할 수 있다. 이러한 반사컵에는 반도체 발광 장치(1001)와 도전성 와이어(W) 등을 봉지하도록 투광성 물질로 이루어진 봉지재(1005)가 형성될 수 있다.
도 9를 참조하면, 반도체 발광 장치 패키지(1500)는 반도체 발광 장치(1501), 실장 기판(1510) 및 봉지재(1503)를 포함한다. 또한, 반도체 발광 장치(1501)의 표면 및 측면에는 파장 변환부(1502)가 형성될 수 있다. 반도체 발광 장치(1501)는 실장 기판(1510)에 실장되어 도전성 와이어(W) 또는 기판(101, 도1 참조) 등을 통하여 실장 기판(1510)과 전기적으로 연결될 수 있다.
실장 기판(1510)은 기판 본체(1511), 상면 전극(1513) 및 하면 전극(1514)을 구비할 수 있다. 또한, 실장 기판(1510)은 상면 전극(1513)과 하면 전극(1514)을 연결하는 관통 전극(1512)을 포함할 수 있다. 실장 기판(1510)은 인쇄 회로 기판(Printed Circuit Board, PCB), 금속 코어(Metal-Core PCB), 금속 인쇄 회로 기판(Metal PCB), 유연성 인쇄 회로 기판(Flexible PCB) 등에 해당할 수 있다. 실장 기판(1510)의 구조는 도시된 형태에 제한되지 않으며 다양한 형태로 응용될 수 있다.
파장 변환부(1502)는 형광체나 양자점 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 봉지재(1503)는 상면이 볼록한 돔 형상의 렌즈 구조로 형성될 수 있다. 실시 형태에 따라, 봉지재의 상면을 볼록 또는 오목한 형상의 렌즈 구조로 형성함으로써 봉지재(1503) 상면을 통해 방출되는 빛의 지향각을 조절하는 것이 가능하다.
도 10은 예시적인 실시예들에 따른 반도체 발광 장치를 포함하는 백라이트 유닛을 설명하기 위한 사시도이다.
구체적으로, 백라이트 유닛(2000)은 도광판(2040) 및 도광판(2040) 양측면에 제공되는 광원 모듈(2405)을 포함할 수 있다. 또한, 백라이트 유닛(2000)은 도광판(2040)의 하부에 배치되는 반사판(2020)을 더 포함할 수 있다. 본 실시예의 백라이트 유닛(2000)은 에지형 백라이트 유닛일 수 있다. 예시적인 실시예들에 따르면, 광원 모듈(2010)은 도광판(2040)의 일 측면에만 제공되거나, 다른 측면에 추가적으로 제공될 수도 있다. 광원 모듈(2010)은 인쇄회로기판(2001) 및 인쇄회로기판(2001) 상면에 실장된 복수의 광원(2005)을 포함할 수 있다. 광원(2005)은 앞서 설명한 예시적인 실시예들에 따른 반도체 발광 장치(10, 도1 참조)일 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 발광 장치를 포함하는 디스플레이 장치를 설명하기 위한 분해 사시도이다.
구체적으로, 디스플레이 장치(3000)는, 백라이트 유닛(3100), 광학시트(3200) 및 액정 패널과 같은 화상 표시 패널(3300)을 포함할 수 있다. 백라이트 유닛(3100)은 바텀 케이스(3110), 반사판(3120), 도광판(3140) 및 도광판(3140)의 적어도 일 측면에 제공되는 광원 모듈(3130)을 포함할 수 있다. 광원 모듈(3130)은 인쇄회로기판(3131) 및 광원(3132)을 포함할 수 있다.
광원(3132)은 광방출면에 인접한 측면으로 실장된 사이드뷰 타입 반도체 발광 장치일 수 있다. 광원(3132)은 앞서 설명한 예시적인 실시예들에 따른 반도체 발광 장치(10, 도1 참조)일 수 있다. 광학시트(3200)은 시트, 프리즘시트 또는 보호시트와 같은 여러 종류의 시트를 포함할 수 있다.
화상 표시 패널(3300)은 광학시트(3200)를 출사한 광을 이용하여 영상을 표시할 수 있다. 화상 표시 패널(3300)은 어레이 기판(3320), 액정층(3330) 및 컬러 필터 기판(3340)을 포함할 수 있다. 어레이 기판(3320)은 매트릭스 형태로 배치된 화소 전극들, 화소 전극에 구동 전압을 인가하는 박막 트랜지스터들 및 박막 트랜지스터들을 작동시키기 위한 신호 라인들을 포함할 수 있다.
컬러 필터 기판(3340)은 투명기판, 컬러 필터 및 공통 전극을 포함할 수 있다. 컬러 필터는 백라이트 유닛(3100)으로부터 방출되는 백색광 중 특정 파장의 광을 선택적으로 통과시키기 위한 필터들을 포함할 수 있다. 액정층(3330)은 화소 전극 및 공통 전극 사이에 형성된 전기장에 의해 재배열되어 광투과율을 조절할 수 있다. 광투과율이 조절된 광은 컬러 필터 기판(3340)의 컬러 필터를 통과함으로써 영상을 표시할 수 있다. 화상 표시 패널(3300)은 영상 신호를 처리하는 구동회로 유닛 등을 더 포함할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 발광 장치를 포함하는 바(bar) 타입의 조명 장치를 설명하기 위한 분해 사시도이다.
구체적으로, 조명 장치(4400)는 방열 부재(4401), 커버(4427), 광원 모듈(4421), 제1 소켓(4405) 및 제2 소켓(4423)을 포함한다. 방열 부재(4401)의 내부 및/또는 외부 표면에 다수개의 방열 핀(4500, 4409)이 요철 형태로 형성될 수 있으며, 방열 핀(4500, 4409)은 다양한 형상 및 간격을 갖도록 설계될 수 있다. 방열 부재(4401)의 내측에는 돌출 형태의 지지대(4413)가 형성되어 있다. 지지대(4413)에는 광원 모듈(4421)이 고정될 수 있다. 방열 부재(4401)의 양 끝단에는 걸림 턱(4411)이 형성될 수 있다.
커버(4427)에는 걸림 홈(4429)이 형성되어 있으며, 걸림 홈(4429)에는 방열 부재(4401)의 걸림 턱(4411)이 후크 결합 구조로 결합될 수 있다. 걸림 홈(4429)과 걸림 턱(4411)이 형성되는 위치는 서로 바뀔 수도 있다.
광원 모듈(4421)은 반도체 발광 장치가 정렬되어 배치된 반도체 발광 장치 어레이를 포함할 수 있다. 광원 모듈(4421)은 인쇄회로기판(4419), 광원(4417) 및 컨트롤러(4415)를 포함할 수 있다. 컨트롤러(4415)는 광원(4417)의 구동 정보를 저장할 수 있다. 인쇄회로기판(4419)은 광원(4417)을 동작시키기 위한 회로 배선들을 포함할 수 있다. 또한, 인쇄회로기판(4419)은 광원(4417)을 동작시키기 위한 구성 요소들이 포함될 수도 있다. 광원(4417)은 앞서 설명한 예시적인 실시예들에 따른 반도체 발광 장치(10, 도1 참조)일 수 있다.
제1 및 제 2 소켓(4405, 4423)은 한 쌍의 소켓으로서 방열 부재(4401) 및 커버(4427)로 구성된 원통형 커버 유닛의 양단에 결합되는 구조를 갖는다. 예를들어, 제1 소켓(4405)은 전극 단자(4403) 및 전원 장치(4407)를 포함할 수 있고, 제2 소켓(4423)에는 더미 단자(4425)가 배치될 수 있다. 또한, 제1 소켓(4405) 또는 제2 소켓(4423) 중의 어느 하나의 소켓에 광센서 및/또는 통신 모듈이 내장될 수 있다. 예를들어, 더미 단자(4425)가 배치된 제2 소켓(4423)에 광센서 및/또는 통신 모듈이 내장될 수 있다. 다른 예로서, 전극 단자(4403)가 배치된 제1 소켓(4405)에 광센서 및/또는 통신 모듈이 내장될 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 발광 장치, 100: 발광 구조물, 110: 제1 도전형 반도체층
120: 활성층, 130: 제2 도전형 반도체층, 140: 초격자층
141: 제1 양자 우물층, 142: 제2 양자 장벽층, 150: 오믹 콘택층
160a, 160b: 제1, 제2 전극

Claims (10)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 교번적으로 적층된 복수개의 제1 양자 장벽층들과 제1 양자 우물층들을 포함하는 초격자층;
    상기 초격자층 상에 배치된 활성층; 및
    상기 활성층 상에 배치된 제2 도전형 반도체를 포함하되,
    상기 복수개의 제1 양자 우물층들 중 적어도 하나의 Si 도핑 농도는 1.0×1016/cm3 이상이고, 1.0×1018/cm3 이하인 것을 특징으로 하는 반도체 발광 장치.
  2. 제1항에 있어서,
    상기 복수개의 제1 양자 우물층들 중 적어도 하나의 Si 도핑 농도는 4.0×1017/cm3 이상인 것을 특징으로 하는 반도체 발광 장치.
  3. 제1항에 있어서,
    상기 복수개의 제1 양자 우물층들 중 적어도 하나의 Si 도핑 농도는 9.5×1017/cm3 이하인 것을 특징으로 하는 반도체 발광 장치.
  4. 제1항에 있어서,
    상기 복수개의 양자 우물층들의 수직 두께는 0.5nm 이상 2nm 이하인 것을 특징으로 하는 반도체 발광 장치.
  5. 제1항에 있어서,
    상기 활성층은 다중 양자 우물 구조인 것을 특징으로 하는 반도체 발광 장치.
  6. 제1항에 있어서,
    상기 활성층은 교번적으로 적층된 복수개의 제2 양자 우물층들과 제2 양자 장벽층들을 포함하되 상기 복수개의 제2 양자 우물층은 GaN을 포함하고 상기 복수개의 양자 장벽층은 InGaN을 포함하는 것을 특징으로 하는 반도체 발광 장치.
  7. 제1항에 있어서,
    상기 복수개의 제2 양자 우물층들 및 제2 양자 장벽층들의 두께는 3nm이상 10nm 이하인 것을 특징으로 하는 반도체 발광 장치.
  8. 반도체 발광 장치에 있어서,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 교번적으로 적층된 복수개의 제1 양자 장벽층들과 제1 양자 우물층들을 포함하는 초격자층;
    상기 초격자층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 도전형 반도체층;
    상기 복수개의 제1 양자 우물층들 중 적어도 하나는 Si가 도핑되고,
    상기 반도체 발광 장치에 4.5 이상 5.5V 이하의 역전압을 인가하였을 때, 흐르는 전류의 크기는 0.01μA이하인 것을 특징으로 하는 반도체 발광 장치.
  9. 제8항에 있어서,
    상기 복수개의 제1 양자 우물층들 중 적어도 하나의 Si 도핑 농도는 1.0×1016/cm3 이상이고, 1.0×1018/cm3 이하인 것을 특징으로 하는 반도체 발광 장치.
  10. 제9항에 있어서,
    상기 복수개의 제1 양자 우물층들 중 적어도 하나의 Si 도핑 농도는 4.0×1017/cm3 이상인 것을 특징으로 하는 반도체 발광 장치.
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