KR20180079015A - 박막 트랜지스터 및 이를 포함하는 디스플레이 장치 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 및 이를 포함하는 디스플레이 장치에 관한 것으로, 드레인 전극의 일부 영역을 덮는 하부 절연막의 측면을 이용하여 채널 영역을 정의함으로써, 게이트 전극의 저항의 증가 없이, 박막 트랜지스터의 동작 특성을 향상하는 것을 기술적 특징으로 한다.
Description
본 발명은 동작 특성이 향상된 박막 트랜지스터 및 이를 포함하는 디스플레이 장치에 관한 것이다.
일반적으로 모니터, TV, 노트북, 디지털 카메라 등과 같은 전자 기기는 영상을 구현하기 위한 디스플레이 장치를 포함한다. 예를 들어, 상기 디스플레이 장치는 액정 표시 장치 및 유기 발광 표시 장치를 포함할 수 있다.
상기 디스플레이 장치는 화소 영역들을 포함할 수 있다. 인접한 화소 영역들은 서로 다른 색을 나타낼 수 있다. 예를 들어, 상기 디스플레이 장치는 청색을 나타내는 청색 화소 영역, 적색을 나타내는 적색 화소 영역, 녹색을 나타내는 녹색 화소 영역 및 백색을 나타내는 백색 화소 영역을 포함할 수 있다.
상기 디스플레이 장치의 각 화소 영역은 독립적으로 제어될 수 있다. 예를 들어, 상기 디스플레이 장치의 각 화소 영역 내에는 적어도 하나의 박막 트랜지스터 및 상기 박막 트랜지스터와 전기적으로 연결된 하부 전극이 위치할 수 있다.
상기 박막 트랜지스터는 반도체 패턴, 게이트 절연막, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 게이트 전극은 상기 게이트 절연막에 의해 상기 반도체 패턴과 절연될 수 있다. 상기 게이트 전극과 중첩하는 상기 반도체 패턴의 일부 영역은 채널 영역으로 정의될 수 있다. 예를 들어, 상기 박막 트랜지스터에서 채널 영역의 크기는 게이트 전극의 크기에 의해 결정될 수 있다. 이에 따라, 박막 트랜지스터의 동작 특성을 향상하기 위하여 채널 영역의 크기를 감소하면, 게이트 전극의 크기가 비례적으로 감소되므로, 상기 게이트 전극의 저항이 증가하는 문제점이 있다. 또한, 상기 박막 트랜지스터에서 상기 게이트 전극은 패터닝 공정에 의해 형성되므로, 상기 채널 영역의 크기는 일정 이하로 감소되지 못하는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 게이트 전극의 저항 증가 없이, 동작 특성을 향상할 수 있는 박막 트랜지스터 및 이를 포함하는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 게이트 전극보다 작은 크기의 채널 영역을 갖는 반도체 패턴을 포함하는 박막 트랜지스터 및 이를 포함하는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 박막 트랜지스터는 하부 기판을 포함한다. 하부 기판 상에는 드레인 전극이 위치한다. 드레인 전극은 제 1 영역 및 제 2 영역을 포함한다. 드레인 전극 상에는 하부 절연막이 위치한다. 하부 절연막은 드레인 전극 상에 위치하는 측면을 포함한다. 하부 절연막은 드레인 전극의 제 1 영역을 덮는다. 하부 절연막 상에는 소스 전극이 위치한다. 소스 전극은 드레인 전극과 이격된다. 소스 전극 상에는 반도체 패턴이 위치한다. 반도체 패턴은 하부 절연막의 측면을 따라 드레인 전극의 제 2 영역 상으로 연장한다. 반도체 패턴 상에는 게이트 절연막이 위치한다. 게이트 절연막 상에는 게이트 전극이 위치한다. 게이트 전극은 하부 절연막의 측면과 중첩한다.
하부 절연막의 측면은 정 테이퍼를 가질 수 있다.
게이트 전극의 길이는 하부 절연막의 측면의 길이보다 길 수 있다.
반도체 패턴은 소스 전극과 직접 접촉하는 소스 영역, 드레인 전극의 제 2 영역과 직접 접촉하는 드레인 영역 및 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 포함할 수 있다. 채널 영역은 하부 절연막의 측면 상에 위치할 수 있다.
드레인 전극은 소스 전극과 다른 물질을 포함할 수 있다.
드레인 전극의 반사율은 소스 전극의 반사율보다 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 박막 트랜지스터를 포함한다. 박막 트랜지스터는 드레인 전극, 하부 절연막, 소스 전극, 반도체 패턴, 게이트 절연막 및 게이트 전극을 포함한다. 하부 절연막은 드레인 전극의 제 1 영역을 덮는다. 소스 전극은 하부 절연막 상에 위치한다. 반도체 패턴은 드레인 전극과 소스 전극 사이에서 하부 절연막을 따라 연장한다. 게이트 절연막은 반도체 패턴 상에 위치한다. 게이트 전극은 게이트 절연막 상에 위치한다. 게이트 전극은 드레인 전극의 제 1 영역과 중첩한다. 박막 트랜지스터 상에는 오버 코트층이 위치한다. 오버 코트층은 상부 컨택홀을 포함한다. 상부 컨택홀은 하부 절연막에 의해 노출된 드레인 전극의 제 2 영역과 중첩한다. 오버 코트층 상에는 하부 전극이 위치한다. 하부 전극은 상부 컨택홀을 통해 드레인 전극과 연결된다.
박막 트랜지스터와 오버 코트층 사이에는 하부 보호막이 위치할 수 있다. 하부 보호막은 상부 컨택홀과 중첩하는 하부 컨택홀을 포함할 수 있다.
게이트 절연막을 관통하는 중간 전극을 더 포함할 수 있다. 중간 전극은 하부 전극을 드레인 전극의 제 2 영역과 전기적으로 연결할 수 있다.
중간 전극은 게이트 전극과 동일한 물질을 포함할 수 있다.
게이트 절연막은 게이트 관통홀을 포함할 수 있다. 중간 전극은 게이트 관통홀 내로 연장할 수 있다.
게이트 관통홀은 반도체 패턴과 이격될 수 있다.
게이트 관통홀은 상부 관통홀과 중첩할 수 있다.
하부 전극의 가장 자리는 뱅크 절연막에 의해 덮일 수 있다. 뱅크 절연막에 의해 노출된 하부 전극의 표면 상에는 발광층이 위치할 수 있다. 발광층 상에는 상부 전극이 위치할 수 있다.
본 발명의 기술적 사상에 따른 박막 트랜지스터 및 이를 포함하는 디스플레이 장치는 반도체 패턴이 게이트 전극보다 작은 길이의 채널 영역을 포함할 수 있다. 이에 따라 본 발명의 기술적 사상에 따른 박막 트랜지스터 및 이를 포함하는 디스플레이 장치에서는 게이트 전극의 저항 증가 없이, 동작 특성이 향상될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 박막 트랜지스터 및 이를 포함하는 디스플레이 장치에서는 집적도 및 발광 효율이 향상될 수 있다.
도 1a는 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 1b는 도 1a의 P 영역을 확대한 도면이다.
도 2 내지 12는 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 순차적으로 나타낸 도면들이다.
도 1b는 도 1a의 P 영역을 확대한 도면이다.
도 2 내지 12는 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 순차적으로 나타낸 도면들이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시 예)
도 1a는 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 1b는 도 1a의 P 영역을 확대한 도면이다.
도 1a 및 1b를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 하부 기판(100), 박막 트랜지스터(200) 및 발광 구조물(500)을 포함할 수 있다.
상기 하부 기판(100)은 상기 박막 트랜지스터(200) 및 상기 발광 구조물(500)을 지지할 수 있다. 상기 하부 기판(100)은 절연성 물질을 포함할 수 있다. 상기 하부 기판(100)은 투명한 물질을 포함할 수 있다. 예를 들어, 상기 하부 기판(100)은 유리 또는 플라스틱을 포함할 수 있다.
상기 박막 트랜지스터(200)는 상기 하부 기판(100) 상에 위치할 수 있다. 예를 들어, 상기 박막 트랜지스터(200)는 드레인 전극(210), 하부 절연막(220), 소스 전극(230), 반도체 패턴(240), 게이트 절연막(250) 및 게이트 전극(260)을 포함할 수 있다.
상기 드레인 전극(210)은 상기 하부 기판(100)에 가까이 위치할 수 있다. 예를 들어, 상기 드레인 전극(210)은 상기 하부 기판(100)과 직접 접촉할 수 있다. 상기 드레인 전극(210)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 드레인 전극(210)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 등과 같은 금속을 포함할 수 있다. 상기 드레인 전극(210)은 차광 물질을 포함할 수 있다. 예를 들어, 상기 드레인 전극(210)은 반사율이 높은 물질을 포함할 수 있다. 상기 드레인 전극(210)은 다중층 구조일 수 있다.
상기 하부 절연막(220)은 상기 드레인 전극(210)의 일부 영역과 중첩할 수 있다. 예를 들어, 상기 드레인 전극(210)은 상기 하부 절연막(220)과 중첩하는 제 1 영역(211) 및 상기 하부 절연막(220)에 의해 노출되는 제 2 영역(212)을 포함할 수 있다. 상기 하부 절연막(220)은 상기 드레인 전극(210) 상에 위치하는 측면(220S)을 포함할 수 있다. 상기 하부 절연막(220)의 상기 측면(220S)은 정 테이퍼를 가질 수 있다. 예를 들어, 상기 하부 절연막(220)의 상기 측면(220S)은 상기 드레인 전극(210)으로부터 멀어질수록 상기 드레인 전극(210)의 상기 제 1 영역(211)의 외측 방향으로 이동하는 곡면 형상일 수 있다.
상기 하부 절연막(220)은 상기 드레인 전극(210)의 외측 방향으로 연장할 수 있다. 예를 들어, 상기 드레인 전극(210)의 상기 제 1 영역(211)에 가까이 위치하는 상기 하부 기판(100)은 상기 하부 절연막(220)에 의해 덮일 수 있다. 상기 하부 절연막(220)은 상기 드레인 전극(210)의 상기 제 1 영역(211)의 외측에서 상기 하부 기판(100)과 직접 접촉할 수 있다.
상기 하부 절연막(220)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 절연막(220)은 실리콘 산화물을 포함할 수 있다.
상기 소스 전극(230)은 상기 하부 절연막(220) 상에 위치할 수 있다. 상기 소스 전극(230)은 상기 드레인 전극(210)과 이격될 수 있다. 예를 들어, 상기 소스 전극(230)의 측면은 상기 하부 기판(100)과 대향하는 상기 하부 절연막(220)의 상부면 상에 위치할 수 있다.
상기 소스 전극(230)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 소스 전극(230)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 등과 같은 금속을 포함할 수 있다. 상기 소스 전극(230)은 상기 드레인 전극(210)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 소스 전극(230)의 반사율은 상기 드레인 전극(210)의 반사율보다 낮을 수 있다. 상기 소스 전극(230)은 다중층 구조일 수 있다. 상기 소스 전극(230)의 구조는 상기 드레인 전극(210)의 구조와 다를 수 있다.
상기 반도체 패턴(240)은 상기 하부 절연막(220)의 상기 측면(220S) 상에 위치할 수 있다. 상기 반도체 패턴(240)은 상기 하부 절연막(220)을 따라 연장할 수 있다. 상기 반도체 패턴(240)은 상기 드레인 전극(210) 및 상기 소스 전극(240)과 전기적으로 연결될 수 있다. 예를 들어, 상기 반도체 패턴(240)은 상기 소스 전극(240)과 연결되는 소스 영역(241) 및 상기 드레인 전극(210)의 상기 제 2 영역(212)과 연결되는 드레인 영역(242)을 포함할 수 있다. 상기 반도체 패턴(240)의 상기 소스 영역(241)은 상기 소스 전극(230) 상으로 연장할 수 있다. 예를 들어, 상기 반도체 패턴(240)의 상기 소스 영역(241)은 상기 소스 전극(230)과 직접 접촉할 수 있다. 상기 반도체 패턴(240)의 상기 드레인 영역(242)은 상기 드레인 전극(210)의 상기 제 2 영역(212) 상으로 연장할 수 있다. 예를 들어, 상기 반도체 패턴(240)의 상기 드레인 영역(242)은 상기 드레인 전극(210)의 상기 제 2 영역(212)과 직접 접촉할 수 있다.
상기 반도체 패턴(240)에서 상기 소스 영역(241)과 상기 드레인 영역(242) 사이는 채널 영역(243)으로 정의될 수 있다. 예를 들어, 상기 반도체 패턴(240)의 상기 채널 영역(243)은 상기 하부 절연막(220)의 상기 측면(220S) 상에 위치할 수 있다. 상기 반도체 패턴(240)의 상기 채널 영역(243)은 상기 하부 절연막(220)과 직접 접촉할 수 있다. 예를 들어, 상기 반도체 패턴(240)의 상기 채널 영역(243)의 형상은 상기 하부 절연막(220)의 상기 측면(220S)의 형상과 동일할 수 있다. 상기 드레인 전극(210)의 상기 제 1 영역(211)은 상기 반도체 패턴(240)의 상기 채널 영역(243)과 중첩할 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서는 드레인 전극(210)에 의해 하부 기판(100)을 통해 반도체 패턴(240) 방향으로 진행하는 외광이 차단될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 별도의 차광 패턴(light shiding pattern)의 형성 없이, 외광에 의한 박막 트랜지스터(200)의 특성 변화가 방지될 수 있다.
상기 반도체 패턴(240)에서 상기 채널 영역(243)의 전도율(conductivity)은 상기 소스 영역(241)의 전도율 및 상기 드레인 영역(243)의 전도율보다 낮을 수 있다. 예를 들어, 상기 반도체 패턴(240)의 상기 소스 영역(241) 및 상기 드레인 영역(243)은 도전형 불순물을 포함할 수 있다.
상기 반도체 패턴(240)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 패턴(240)은 비정질 실리콘 또는 다결정 실리콘을 포함할 수 있다. 상기 반도체 패턴(240)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 패턴(240)은 IGZO를 포함할 수 있다.
상기 게이트 절연막(250)은 상기 반도체 패턴(240) 상에 위치할 수 있다. 상기 게이트 절연막(250)은 상기 반도체 패턴(240)의 외측 방향으로 연장할 수 있다. 예를 들어, 상기 반도체 패턴(240)은 상기 게이트 절연막(250)에 의해 덮일 수 있다. 상기 게이트 절연막(250)은 상기 반도체 패턴(240)에 의해 노출된 상기 드레인 전극(210)의 상기 제 2 영역(212) 및 상기 소스 전극(230) 상으로 연장할 수 있다. 예를 들어, 상기 게이트 절연막(250)은 상기 드레인 전극(210) 및 상기 소스 전극(230)의 외측 방향으로 연장할 수 있다.
상기 게이트 절연막(250)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(250)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 게이트 절연막(250)은 다중층 구조일 수 있다. 상기 게이트 절연막(250)은 High-K 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(250)은 하프늄 산화물(HfO) 또는 티타늄 산화물(TiO)을 포함할 수 있다.
상기 게이트 전극(260)은 상기 게이트 절연막(250) 상에 위치할 수 있다. 상기 게이트 전극(260)은 상기 반도체 패턴(240)의 상기 채널 영역(243)과 중첩할 수 있다. 예를 들어, 상기 하부 절연막(220)의 상기 측면(220S)은 상기 게이트 전극(260)과 중첩할 수 있다.
상기 게이트 전극(260)의 길이는 상기 하부 절연막(220)의 상기 측면(220S)의 길이보다 길 수 있다. 예를 들어, 상기 게이트 전극(260)은 상기 반도체 패턴(240)의 상기 소스 영역(241) 및 상기 드레인 영역(242) 상으로 연장할 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서는 반도체 패턴(240)의 채널 영역(243)의 길이가 게이트 전극(260)의 길이보다 작아질 수 있다. 따라서 본 발명의 실시 예에 따른 디스플레이 장치에서는 게이트 전극(260)의 저항 감소 없이, 박막 트랜지스터의 동작 특성이 향상될 수 있다.
상기 게이트 전극(260)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 전극(260)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 등과 같은 금속을 포함할 수 있다. 상기 게이트 전극(260)은 상기 드레인 전극(210)과 다른 물질을 포함할 수 있다. 상기 소스 전극(230)은 상기 게이트 전극(260)과 다른 물질을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 드레인 전극(210)의 제 1 영역(211)을 덮는 하부 절연막(220)의 측면(220S)을 따라 반도체 패턴(240)이 연장하고, 게이트 전극(260)이 상기 하부 절연막(230)의 상기 측면(220S)과 중첩하므로, 상기 반도체 패턴(240)의 채널 영역(243)의 길이가 상기 하부 절연막(220)의 상기 측면(220S)의 길이와 비례할 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 반도체 패턴(240)의 채널 영역(243)의 길이가 게이트 전극(260)과 무관하게, 하부 절연막(220)의 측면(220S)의 길이에 의해 결정될 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서는 게이트 전극(260)의 길이 감소 없이, 채널 영역(243)의 길이가 감소될 수 있다. 또한, 본 발명의 실시 예에 따른 디스플레이 장치에서는 드레인 전극(210)의 제 1 영역(211)이 반도체 패턴(240)의 채널 영역(243)과 중첩하므로, 박막 트랜지스터(200)의 턴-오프 상태에서 누설 전류가 차단될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 박막 트랜지스터(200)의 동작 특성이 효과적으로 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 박막 트랜지스터(200) 상에 위치하는 하부 보호막(130)을 더 포함할 수 있다. 상기 하부 보호막(130)은 외부의 수분 등이 박막 트랜지스터(200)로 침투하는 것을 방지할 수 있다. 상기 하부 보호막(130)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 보호막(130)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 하부 보호막(130)은 다중층 구조일 수 있다.
상기 발광 구조물(500)은 상기 박막 트랜지스터(200) 상에 위치할 수 있다. 상기 하부 보호막(130)은 상기 박막 트랜지스터(200)와 상기 발광 구조물(500) 사이에 위치할 수 있다. 상기 발광 구조물(500)은 특정 색을 구현할 수 있다. 예를 들어, 상기 발광 구조물(500)은 순서대로 적층된 하부 전극(510), 발광층(520) 및 상부 전극(530)을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 하부 보호막(130)과 발광 구조물(500) 사이에 위치하는 오버 코트층(140)을 더 포함할 수 있다. 상기 오버 코트층(140)은 상기 박막 트랜지스터(200)에 의한 단차를 제거할 수 있다. 예를 들어, 상기 하부 기판(100)과 대향하는 상기 오버 코트층(140)의 상부면은 평평한 평면(flat surface)일 수 있다. 상기 오버 코트층(140)의 상기 상부면은 상기 하부 기판(100)의 표면과 평행할 수 있다. 상기 오버 코트층(140)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 오버 코트층(140)은 유기 절연 물질을 포함할 수 있다.
상기 하부 전극(510)은 도전성 물질을 포함할 수 있다. 상기 하부 전극(510)은 투명한 물질을 포함할 수 있다. 예를 들어, 상기 하부 전극(510)은 ITO, IZO와 같은 투명 도전성 물질을 포함하는 투명 전극일 수 있다.
상기 발광층(520)은 상기 하부 전극(510)과 상기 상부 전극(530) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 상기 발광층(520)은 발광 물질을 포함하는 발광 물질층(Emitting Material Layer; EML)을 포함할 수 있다. 상기 발광 물질은 유기 발광 물질, 무기 발광 물질 또는 하이브리드 발광 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 발광 물질의 발광층(520)을 포함하는 유기 발광 표시 장치일 수 있다.
상기 상부 전극(530)은 도전성 물질을 포함할 수 있다. 상기 상부 전극(530)은 상기 하부 전극(510)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 상부 전극(530)은 Al 및 Ag와 같은 반사율이 높은 금속을 포함할 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치는 상기 발광층(520)에 의해 생성된 빛이 상기 하부 전극(510)을 통해 방출될 수 있다.
상기 발광 구조물(500)은 상기 박막 트랜지스터(200)에 의해 제어될 수 있다. 예를 들어, 상기 하부 전극(510)은 상기 박막 트랜지스터(200)의 상기 드레인 전극(210)과 전기적으로 연결될 수 있다. 상기 발광 구조물(500)은 상기 오버 코트층(140) 상에 위치할 수 있다. 예를 들어, 상기 게이트 절연막(250), 상기 하부 보호막(130) 및 상기 오버 코트층(140)은 각각 상기 드레인 전극(210)의 상기 제 2 영역(212)을 노출하기 위한 게이트 관통홀(250h), 하부 컨택홀(130h) 및 상부 컨택홀(140h)을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 하부 전극(510)이 드레인 전극(210)과 연결되되, 상기 드레인 전극(210)이 하부 기판(100)과 반도체 패턴(240)의 채널 영역(243) 사이로 연장할 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서는 박막 트랜지스터(200)가 턴-온 상태에서 채널 영역(243)의 차광 효과가 향상될 수 있다.
상기 게이트 절연막(250)의 상기 게이트 관통홀(250h)은 상기 드레인 전극(210)의 상기 제 2 영역(212)과 중첩할 수 있다. 상기 하부 전극(510)은 상기 게이트 관통홀(250h)을 통해 상기 드레인 전극(210)과 연결될 수 있다. 상기 게이트 관통홀(250h)은 상기 반도체 패턴(240)과 이격될 수 있다. 예를 들어, 상기 게이트 관통홀(250h)은 상기 드레인 전극(210)의 상기 제 2 영역(212)의 외측 가장 자리를 노출할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 게이트 절연막(250)과 하부 보호막(130) 사이에 위치하는 중간 전극(300)을 더 포함할 수 있다. 상기 중간 전극(300)은 상기 하부 전극(510)을 상기 드레인 전극(210)과 전기적으로 연결할 수 있다. 예를 들어, 상기 중간 전극(300)은 상기 게이트 관통홀(250h) 내로 연장할 수 있다. 상기 중간 전극(300)은 상기 게이트 관통홀(250h) 내에서 상기 드레인 전극(210)과 직접 접촉할 수 있다.
상기 중간 전극(300)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 중간 전극(300)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 등과 같은 금속을 포함할 수 있다. 상기 중간 전극(300)은 상기 게이트 전극(260)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 중간 전극(300)은 상기 게이트 전극(260)과 동일한 공정에 의해 형성될 수 있다.
상기 하부 보호막(130)의 상기 하부 컨택홀(130h)은 상기 중간 전극(300)의 일부 영역을 노출할 수 있다. 예를 들어, 상기 하부 컨택홀(140h)은 상기 중간 전극(300)과 중첩할 수 있다. 예를 들어, 상기 하부 컨택홀(140h)은 상기 게이트 관통홀(250h)과 중첩할 수 있다.
상기 오버 코트층(140)의 상기 상부 컨택홀(140h)은 상기 하부 컨택홀(130h) 내에 위치하는 상기 중간 전극(300)의 일부 영역을 노출할 수 있다. 예를 들어, 상기 상부 컨택홀(140h)은 상기 하부 컨택홀(130h)과 중첩할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 인접한 발광 구조물들(500) 사이를 절연하기 위한 뱅크 절연막(150)을 더 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(150)은 각 발광 구조물(500)의 하부 전극(510)의 가장 자리를 덮을 수 있다. 상기 발광층(520) 및 상기 상부 전극(530)은 상기 뱅크 절연막(150)에 의해 노출된 상기 하부 전극(510)의 표면 상에 적층될 수 있다. 상기 뱅크 절연막(150)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(150)은 유기 절연 물질을 포함할 수 있다. 상기 오버 코트층(140)은 상기 뱅크 절연막(150)과 다른 물질을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 하부 기판(100)과 대향하는 상부 기판(600)을 더 포함할 수 있다. 상기 상부 기판(600)은 상기 하부 기판(100)과 중첩할 수 있다. 예를 들어, 상기 상부 기판(600)은 상기 발광 구조물(500) 상에 위치할 수 있다. 상기 상부 기판(600)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 상부 기판(600)은 유리 또는 플라스틱을 포함할 수 있다. 상기 상부 기판(600)은 일정 이상의 경도를 가질 수 있다. 예를 들어, 상기 상부 기판(600)은 알루미늄(Al)과 같은 금속을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 인접한 발광 구조물들(500)이 동일한 색을 구현할 수 있다. 예를 들어, 인접한 발광 구조물들(500)은 백색 발광층(520)을 포함할 수 있다. 본 발명의 실시 예에 따른 디스플레이 장치는 컬러 필터(400)를 더 포함할 수 있다. 상기 컬러 필터(400)는 상기 하부 보호막(130)과 상기 오버 코트층(140) 사이에 위치할 수 있다. 상기 컬러 필터(400)는 상기 박막 트랜지스터(200)와 이격될 수 있다. 예를 들어, 상기 컬러 필터(400)는 상기 뱅크 절연막(150)에 의해 노출된 상기 하부 전극(510)의 일부 영역과 중첩할 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치는 동일한 색을 구현하는 발광 구조물(500)이 위치하는 화소 영역이 서로 다른 색을 나타낼 수 있다.
본 발명의 실시 예에 따른 유기 발광 표시 장치는 하부 기판(100)과 상부 기판(600) 사이를 채우는 충진제(700)를 더 포함할 수 있다. 예를 들어, 상기 충진제(700)는 상기 발광 구조물(500)과 상기 상부 기판(600) 사이에 위치할 수 있다. 상기 충진제(700)는 외부 충격에 의한 상기 발광 구조물(500)의 손상을 방지할 수 있다. 상기 충진제(700)는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 충진제(700)는 열 경화성 수지를 포함할 수 있다.
본 발명의 실시 예에 따른 유기 발광 표시 장치는 발광 구조물(500)이 충진제(700)와 직접 접촉하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 유기 발광 표시 장치는 발광 구조물(500)과 충진제(700) 사이에 위치하는 상부 보호막을 더 포함할 수 있다. 상기 상부 보호막은 외부 수분 등이 상기 발광 구조물(500)로 침투하는 것을 방지할 수 있다. 상기 상부 보호막은 다중층 구조일 포함할 수 있다. 예를 들어, 상기 상부 보호막은 무기 물질을 포함하는 무기막 및 유기 물질을 포함하는 유기막이 적층된 구조일 수 있다.
결과적으로 본 발명의 실시 예에 따른 디스플레이 장치는 드레인 전극(210)의 제 1 영역(211)을 덮는 하부 절연막(220)의 측면(220S)을 이용하여 반도체 패턴(240)의 채널 영역(243)을 정의함으로써, 게이트 전극(260)의 저항 증가 없이, 박막 트랜지스터(200)의 동작 특성을 향상할 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 채널 영역(243)의 감소에 의해 집적도가 향상되고, 발광 면적이 증가함과 동시에 박막 트랜지스터의 동작 특성이 향상되어 발광 효율이 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 박막 트랜지스터(200)의 드레인 전극(210)이 발광 구조물(500)의 하부 전극(510)과 연결되는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 박막 트랜지스터(200)의 드레인 전극(210) 상에 다양한 자체 발광형 소자 또는 투과율 가변 소자가 위치할 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 박막 트랜지스터(200)의 드레인 전극(210)과 연결된 하부 전극(510) 상에 액정층이 위치하는 액정 표시 장치일 수 있다.
도 2 내지 도 12는 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 순차적으로 나타낸 도면이다.
도 1a, 1b 및 2 내지 12를 참조하여, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 설명한다. 먼저, 도 2에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 하부 기판(100) 상에 드레인 전극(210)을 형성하는 단계를 포함할 수 있다.
상기 드레인 전극(210)을 형성하는 단계는 상기 하부 기판(100) 상에 도전성 물질을 증착하여 제 1 도전층을 형성하는 단계 및 상기 제 1 도전층을 패터닝하는 공정을 포함할 수 있다.
도 3에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 드레인 전극(210)이 형성된 상기 하부 기판(100) 상에 제 1 절연막(810) 및 제 2 도전층(820)을 순서대로 적층하는 단계를 포함할 수 있다.
상기 제 1 절연막(810) 및 상기 제 2 도전층(820)을 순서대로 적층하는 단계는 상기 하부 기판(100) 상에 절연성 물질을 증착하여 상기 드레인 전극(210)을 덮는 상기 제 1 절연막(810)을 형성하는 단계 및 상기 제 1 절연막(810) 상에 도전성 물질을 증착하여 제 2 도전층(820)을 형성하는 단계를 포함할 수 있다.
도 4에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 제 2 도전층(820) 상에 마스크 패턴(910)을 형성하는 단계를 포함할 수 있다.
상기 마스크 패턴(910)은 상기 드레인 전극(210)의 일부 영역과 중첩할 수 있다. 예를 들어, 상기 드레인 전극(210)은 상기 마스크 패턴(910)과 중첩하는 제 1 영역(211) 및 상기 마스크 패턴(910)에 의해 노출되는 제 2 영역(212)을 포함할 수 있다.
도 5에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 마스크 패턴(910)을 이용하여 소스 전극(230)을 형성하는 단계를 포함할 수 있다.
상기 소스 전극(230)을 형성하는 단계는 상기 마스크 패턴(910)을 이용하여 상기 제 2 도전층(820)을 식각하는 단계를 포함할 수 있다. 예를 들어, 상기 제 2 도전층(820)을 식각하는 단계는 습식 식각 공정을 포함할 수 있다. 상기 소스 전극(230)의 크기는 상기 마스크 패턴(910)의 크기보다 작을 수 있다. 예를 들어, 상기 소스 전극(230)의 측면은 상기 하부 기판(100)을 향한 상기 마스크 패턴(910)의 하부면 상에 위치할 수 있다.
도 6에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 마스크 패턴(910)을 이용하여 하부 절연막(220)을 형성하는 단계를 포함할 수 있다.
상기 하부 절연막(220)을 형성하는 단계는 상기 마스크 패턴(910)을 이용하여 상기 제 1 절연막(810)을 건식 식각하는 단계를 포함할 수 있다. 상기 하부 절연막(220)은 상기 드레인 전극(210)의 상기 제 1 영역(211)을 덮을 수 있다. 상기 하부 절연막(220)은 상기 드레인 전극(210) 상에 위치하는 측면(220S)을 포함할 수 있다. 상기 하부 절연막(220)의 상기 측면(220S)은 정 테이퍼를 가질 수 있다. 예를 들어, 상기 하부 절연막(220)의 상기 측면(220S)은 상기 드레인 전극(210)으로부터 멀어질수록 상기 드레인 전극(210)의 상기 제 1 영역(211)의 외측 방향으로 이동하는 곡면을 가질 수 있다.
상기 하부 절연막(220)은 상기 드레인 전극(210)의 상기 제 1 영역(211)의 외측에서 상기 하부 기판(100)과 상기 소스 전극(230) 사이로 연장할 수 있다. 상기 소스 전극(230)의 크기는 상기 하부 절연막(220)의 크기보다 작을 수 있다. 예를 들어, 상기 소스 전극(220)의 측면은 상기 하부 기판(100)과 대향하는 상기 하부 절연막(220)의 상부면 상에 위치할 수 있다.
도 7에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 드레인 전극(210), 상기 하부 절연막(220) 및 상기 소스 전극(230)이 형성된 상기 하부 기판(100) 상에 반도체 패턴(240)을 형성하는 단계를 포함할 수 있다.
상기 반도체 패턴(240)을 형성하는 단계는 상기 하부 기판(100) 상에 상기 드레인 전극(210), 상기 하부 절연막(220) 및 상기 소스 전극(230)을 덮는 반도체 물질층을 형성하는 단계 및 상기 반도체 물질층을 패터닝하는 단계를 포함할 수 있다. 상기 반도체 패턴(240)은 상기 드레인 전극(210)과 상기 소스 전극(230) 사이에 형성될 수 있다. 예를 들어, 상기 반도체 패턴(240)은 상기 소스 전극(230)과 중첩하는 소스 영역(241), 상기 드레인 전극(210)의 상기 제 2 영역(212)과 중첩하는 드레인 영역(242) 및 상기 소스 영역(241) 및 상기 드레인 영역(242) 사이에 위치하는 채널 영역(243)을 포함할 수 있다. 상기 채널 영역(243)은 상기 하부 절연막(220)의 상기 측면(220S)과 중첩할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 드레인 전극(210) 및 소스 전극(230)이 형성된 상태에서 상기 드레인 전극(210)과 상기 소스 전극(230) 사이를 절연하는 하부 절연막(220)을 따라 연장하는 반도체 패턴(240)을 형성할 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서 상기 반도체 패턴(240)의 채널 영역(243)은 상기 하부 절연막(220)의 측면(220S)에 의해 결정될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 반도체 패턴(240)의 상기 채널 영역(243)이 패터닝 공정의 해상도보다 작은 크기로 형성될 수 있다.
도 8에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 반도체 패턴(240) 상에 게이트 절연막(250)을 형성하는 단계를 포함할 수 있다.
상기 게이트 절연막(250)을 형성하는 단계는 상기 반도체 패턴(240)에 의해 노출된 상기 드레인 전극(210)의 상기 제 2 영역(212)과 중첩하는 게이트 관통홀(250h)을 형성하는 단계를 포함할 수 있다. 예를 들어, 상기 게이트 절연막(250)을 형성하는 단계는 상기 반도체 패턴(240)이 형성된 상기 하부 기판(100) 상에 절연성 물질을 증착하여 제 2 절연막을 형성하는 단계 및 상기 제 2 절연막에 상기 게이트 관통홀(250h)을 형성하는 단계를 포함할 수 있다.
도 9에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 게이트 절연막(250) 상에 게이트 전극(260)을 형성하는 단계 및 상기 게이트 관통홀(250h) 내에 중간 전극(300)을 형성하는 단계를 포함할 수 있다.
상기 게이트 전극(260)은 상기 하부 절연막(220)의 상기 측면(220S)과 중첩할 수 있다. 상기 게이트 전극(260)은 상기 드레인 전극(210)의 상기 제 1 영역(211)과 중첩할 수 있다. 상기 게이트 전극(260)은 상기 반도체 패턴(240)의 상기 채널 영역(243)과 중첩할 수 있다. 상기 게이트 전극(260)은 상기 하부 절연막(220)의 상기 측면(220S)보다 길게 형성될 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 상기 게이트 전극(260)의 저항 감소 없이, 반도체 패턴(240)의 채널 영역(243)의 길이가 감소될 수 있다.
상기 중간 전극(300)은 상기 게이트 전극(260)과 동시에 형성될 수 있다. 예를 들어, 상기 게이트 전극(260) 및 상기 중간 전극(300)을 형성하는 단계는 상기 게이트 관통홀(250h)을 포함하는 상기 게이트 절연막(250) 상에 도전성 물질을 증착하여 제 3 도전층을 형성하는 단계 및 상기 제 3 도전층을 패터닝하는 단계를 포함할 수 있다. 상기 중간 전극(300)은 상기 게이트 전극(260)과 동일한 물질로 형성될 수 있다.
상기 게이트 전극(260)을 형성하는 단계에 의해 박막 트랜지스터(200)가 완성될 수 있다. 예를 들어, 상기 박막 트랜지?(200)는 상기 드레인 전극(210), 상기 하부 절연막(220), 상기 소스 전극(230), 상기 반도체 패턴(240), 상기 게이트 절연막(250) 및 상기 게이트 전극(260)으로 구성될 수 있다.
도 10에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 박막 트랜지스터(200) 및 중간 전극(300) 상에 하부 보호막(130)을 형성하는 단계 및 상기 하부 보호막(130) 상에 컬러 필터(400)를 형성하는 단계를 포함할 수 있다.
도 11에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 하부 보호막(130) 및 상기 컬러 필터(400) 상에 오버 코트층(140)을 형성하는 단계, 상기 오버 코트층(140)에 상부 컨택홀(140h)을 형성하는 단계 및 상기 하부 보호막(130)에 상기 상부 컨택홀(140h)과 중첩하는 하부 컨택홀(130h)을 형성하는 단계를 포함할 수 있다.
상기 상부 컨택홀(140h)을 형성하는 공정 및 상기 하부 컨택홀(130h)을 형성하는 공정은 하나의 마스크 패턴으로 수행될 수 있다. 예를 들어, 상기 상부 컨택홀(140h)을 형성하는 공정 및 상기 하부 컨택홀(130h)을 형성하는 공정은 상기 오버 코트층(140) 상에 하프톤 마스크를 이용하여 가장 자리의 두께가 상대적으로 얇은 마스크 패턴을 형성하는 단계, 상기 마스크 패턴을 이용하여 상기 오버 코트층(140)을 관통하는 예비 상부 컨택홀 및 상기 하부 보호막(130)을 관통하는 하부 컨택홀(130h)을 형성하는 단계, 상기 마스크 패턴을 애싱하여 상대적으로 얇은 두께를 갖는 부분을 제거하는 단계 및 상기 애싱된 마스크 패턴을 이용하여 상부 컨택홀(140h)을 형성하는 단계를 포함할 수 있다.
도 12에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 상부 컨택홀(140h)을 포함하는 상기 오버 코트층(140) 상에 하부 전극(510), 발광층(520) 및 상부 전극(530)을 포함하는 발광 구조물(500) 및 뱅크 절연막(150)을 형성하는 단계를 포함할 수 있다.
상기 하부 전극(510)은 상기 하부 컨택홀(130h) 및 상기 상부 컨택홀(140h)을 따라 연장하여 상기 중간 전극(300)과 연결될 수 있다. 상기 드레인 전극(210)은 상기 중간 전극(300)을 통해 상기 하부 전극(510)과 연결될 수 있다.
도 1a 및 1b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 발광 구조물(500) 상에 상부 기판(600)을 배치하는 단계 및 상기 하부 기판(100)과 상기 상부 기판(600) 사이를 충진제(700)로 채우는 단계를 포함할 수 있다.
결과적으로 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 게이트 전극(260)의 형성을 위한 패터닝 공정과 무관하게, 드레인 전극(210)의 제 1 영역(211)을 덮는 하부 절연막(220)의 측면(220S)을 이용하여 반도체 패턴(240)의 채널 영역(243)을 정의함으로써, 반도체 패턴(240)의 채널 영역(243)의 길이가 게이트 전극(260)의 형성을 위한 패터닝 공정의 영향을 받지 않을 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 게이트 전극(260)의 저항 증가 없이, 박막 트랜지스터(200)의 동작 특성이 향상될 수 있다.
100 : 하부 기판 200 : 박막 트랜지스터
210 : 드레인 전극 220 : 하부 절연막
230 : 소스 전극 240 : 반도체 패턴
250 : 게이트 절연막 260 : 게이트 전극
300 : 중간 전극 400 : 컬러 필터
500 : 발광 구조물
210 : 드레인 전극 220 : 하부 절연막
230 : 소스 전극 240 : 반도체 패턴
250 : 게이트 절연막 260 : 게이트 전극
300 : 중간 전극 400 : 컬러 필터
500 : 발광 구조물
Claims (13)
- 하부 기판 상에 위치하고, 제 1 영역 및 제 2 영역을 포함하는 드레인 전극;
상기 드레인 전극 상에 위치하는 측면을 포함하고, 상기 드레인 전극의 상기 제 1 영역을 덮는 하부 절연막;
상기 하부 절연막 상에 위치하고, 상기 드레인 전극과 이격되는 소스 전극;
상기 소스 전극 상에 위치하고, 상기 하부 절연막의 상기 측면을 따라 상기 드레인 전극의 상기 제 2 영역 상으로 연장하는 반도체 패턴;
상기 반도체 패턴 상에 위치하는 게이트 절연막; 및
상기 게이트 절연막 상에 위치하고, 상기 하부 절연막의 상기 측면과 중첩하는 게이트 전극을 포함하는 박막 트랜지스터. - 제 1 항에 있어서,
상기 하부 절연막의 상기 측면은 정 테이퍼를 갖는 박막 트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극의 길이는 상기 하부 절연막의 상기 측면의 길이보다 긴 박막 트랜지스터. - 제 1 항에 있어서,
상기 반도체 패턴은 상기 소스 전극과 직접 접촉하는 소스 영역, 상기 드레인 전극의 상기 제 2 영역과 직접 접촉하는 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함하되,
상기 채널 영역은 상기 하부 절연막의 상기 측면 상에 위치하는 박막 트랜지스터. - 제 1 항에 있어서,
상기 드레인 전극은 상기 소스 전극과 다른 물질을 포함하는 박막 트랜지스터. - 제 5 항에 있어서,
상기 드레인 전극의 반사율은 상기 소스 전극의 반사율보다 큰 박막 트랜지스터. - 드레인 전극, 상기 드레인 전극의 제 1 영역을 덮는 하부 절연막, 상기 하부 절연막 상에 위치하는 소스 전극, 상기 드레인 전극과 상기 소스 전극 사이에서 상기 하부 절연막을 따라 연장하는 반도체 패턴, 반도체 패턴 상에 위치하는 게이트 절연막 및 상기 게이트 절연막 상에 위치하는 게이트 전극을 포함하는 박막 트랜지스터;
상기 박막 트랜지스터 상에 위치하고, 상기 하부 절연막에 의해 노출된 상기 드레인 전극의 제 2 영역과 중첩하는 상부 컨택홀을 포함하는 오버 코트층; 및
상기 오버 코트층 상에 위치하고, 상기 상부 컨택홀을 통해 상기 드레인 전극과 연결되는 하부 전극을 포함하되,
상기 게이트 전극은 상기 드레인 전극의 상기 제 1 영역과 중첩하는 디스플레이 장치. - 제 7 항에 있어서,
상기 박막 트랜지스터와 상기 오버 코트층 사이에 위치하고, 상기 상부 컨택홀과 중첩하는 하부 컨택홀을 포함하는 하부 보호막을 더 포함하는 디스플레이 장치. - 제 7 항에 있어서,
상기 게이트 절연막을 관통하고, 상기 하부 전극을 상기 드레인 전극의 상기 제 2 영역과 전기적으로 연결하는 중간 전극을 더 포함하는 디스플레이 장치. - 제 9 항에 있어서,
상기 중간 전극은 상기 게이트 전극과 동일한 물질을 포함하는 디스플레이 장치. - 제 9 항에 있어서,
상기 게이트 절연막은 상기 중간 전극이 연장하는 게이트 관통홀을 포함하되,
상기 게이트 관통홀은 상기 반도체 패턴과 이격되는 디스플레이 장치. - 제 11 항에 있어서,
상기 게이트 관통홀은 상기 상부 관통홀과 중첩하는 디스플레이 장치. - 제 7 항에 있어서,
상기 하부 전극의 가장 자리를 덮는 뱅크 절연막;
상기 뱅크 절연막에 의해 노출된 상기 하부 전극의 표면 상에 위치하는 발광층; 및
상기 발광층 상에 위치하는 상부 전극을 더 포함하는 디스플레이 장치.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200057178A (ko) * | 2018-11-15 | 2020-05-26 | 한국전자통신연구원 | 박막 트랜지스터 |
| KR20200063739A (ko) * | 2018-11-28 | 2020-06-05 | 엘지디스플레이 주식회사 | 수직 구조 트랜지스터 및 전자장치 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003318407A (ja) * | 2002-04-25 | 2003-11-07 | Seiko Epson Corp | トランジスタ、アクティブ素子基板、電気光学装置、及びその電気光学装置を搭載した電子機器、並びにトランジスタの形成方法、及びアクティブ素子基板の製造方法 |
| KR20050001936A (ko) * | 2003-06-28 | 2005-01-07 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 및 그 제조 방법과 이를 이용한 박막트랜지스터 어레이 기판 및 그 제조 방법 |
| KR20060090484A (ko) * | 2005-02-07 | 2006-08-11 | 삼성에스디아이 주식회사 | 유기박막 트랜지스터 및 이를 구비한 유기전계 발광표시장치 |
| KR100645717B1 (ko) * | 2005-09-30 | 2006-11-14 | 삼성에스디아이 주식회사 | 유기 발광표시장치 |
| KR20070053029A (ko) * | 2005-11-18 | 2007-05-23 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 액정표시소자 및 그 제조방법 |
| JP2008277375A (ja) * | 2007-04-26 | 2008-11-13 | Sanyo Electric Co Ltd | 電界効果トランジスタ及びその製造方法 |
| KR20090051239A (ko) * | 2006-08-31 | 2009-05-21 | 캠브리지 디스플레이 테크놀로지 리미티드 | 유기 박막 트랜지스터 및 그 제조 방법, 이중 트랜지스터 구조물, 유기 전자 디바이스 및 그 제조 방법, 이중 ｔｆｔ구조물 제조 방법, 액티브 매트릭스 ｏｌｅｄ 디스플레이 |
| KR20100063493A (ko) * | 2008-12-03 | 2010-06-11 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| KR20150024575A (ko) * | 2013-08-27 | 2015-03-09 | 엘지디스플레이 주식회사 | 고 개구율 유기발광 다이오드 표시장치 및 그 제조 방법 |
-
2016
- 2016-12-30 KR KR1020160184366A patent/KR102663404B1/ko active IP Right Grant
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003318407A (ja) * | 2002-04-25 | 2003-11-07 | Seiko Epson Corp | トランジスタ、アクティブ素子基板、電気光学装置、及びその電気光学装置を搭載した電子機器、並びにトランジスタの形成方法、及びアクティブ素子基板の製造方法 |
| KR20050001936A (ko) * | 2003-06-28 | 2005-01-07 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 및 그 제조 방법과 이를 이용한 박막트랜지스터 어레이 기판 및 그 제조 방법 |
| KR20060090484A (ko) * | 2005-02-07 | 2006-08-11 | 삼성에스디아이 주식회사 | 유기박막 트랜지스터 및 이를 구비한 유기전계 발광표시장치 |
| KR100645717B1 (ko) * | 2005-09-30 | 2006-11-14 | 삼성에스디아이 주식회사 | 유기 발광표시장치 |
| KR20070053029A (ko) * | 2005-11-18 | 2007-05-23 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 액정표시소자 및 그 제조방법 |
| KR20090051239A (ko) * | 2006-08-31 | 2009-05-21 | 캠브리지 디스플레이 테크놀로지 리미티드 | 유기 박막 트랜지스터 및 그 제조 방법, 이중 트랜지스터 구조물, 유기 전자 디바이스 및 그 제조 방법, 이중 ｔｆｔ구조물 제조 방법, 액티브 매트릭스 ｏｌｅｄ 디스플레이 |
| JP2008277375A (ja) * | 2007-04-26 | 2008-11-13 | Sanyo Electric Co Ltd | 電界効果トランジスタ及びその製造方法 |
| KR20100063493A (ko) * | 2008-12-03 | 2010-06-11 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| KR20150024575A (ko) * | 2013-08-27 | 2015-03-09 | 엘지디스플레이 주식회사 | 고 개구율 유기발광 다이오드 표시장치 및 그 제조 방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200057178A (ko) * | 2018-11-15 | 2020-05-26 | 한국전자통신연구원 | 박막 트랜지스터 |
| KR20200063739A (ko) * | 2018-11-28 | 2020-06-05 | 엘지디스플레이 주식회사 | 수직 구조 트랜지스터 및 전자장치 |
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| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |