KR20180054266A - 칩 전자부품 - Google Patents

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KR20180054266A
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이재욱
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Abstract

본 발명은 내부에 코일부가 배치되며, 금속 자성체 분말을 포함하는 바디 및 상기 바디의 표면에 배치된 표면 보호층을 포함하며, 상기 금속 자성체 분말은 입경이 서로 다른 둘 이상의 입자들로 구성되며, 상기 금속 자성체 분말 중 일부 입자들은 상기 각각의 입자들의 일부 영역이 바디의 표면으로 노출되며, 상기 바디의 표면으로 노출된 금속 자성체 입자의 표면에는 요철이 형성되며, 상기 표면 보호층은 상기 요철을 따라 배치된 칩 전자부품을 제공한다.

Description

칩 전자부품 {Chip electronic component}
본 발명은 칩 전자부품에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
박막형 파워 인덕터는 도금으로 코일부를 형성한 후, 자성체 분말 및 수지를 혼합시킨 자성체 분말-수지 복합체를 경화하여 바디를 제조하고, 바디의 외측에 외부전극을 형성하여 제조한다.
그러나, 상기와 같이 전도성이 높은 자성체 금속 분말을 이용하여 바디를 제조할 경우, 바디의 외측에 외부전극을 형성하고 그 상부에 니켈 및 주석 도금시 바디에 도금 번짐이 발생할 수 있다.
이러한, 도금 번짐에 따른 신뢰성 저하의 문제를 해결하기 위하여, 상기 바디 표면에 표면 보호층을 코팅하는 기술을 적용하고 있으나, 자성체 금속에 대한 코팅 효율이 떨어짐에 의해 도금 번짐 불량 문제가 개선되지 않고 있는 실정이다.
이러한, 코팅 효율이 떨어지는 이유는 금속 간 결합으로 인한 높은 표면 에너지 때문에 표면 보호층의 코팅 재료와 금속 사이의 접착성이 나빠지기 때문이다.
즉, 높은 표면 장력을 가진 액상의 코팅 재료는 고상인 금속 표면에 대해 흡착시 많은 반발력이 발생하여 젖음성이 나빠지기 때문에 코팅 효율이 떨어지는 문제가 있다.
따라서, 바디의 표면에 표면 보호층을 배치하여 도금 번짐 방지를 구현하되, 코팅 효율을 올려 표면 보호층의 두께 및 커버리지를 개선하는 방안에 대한 연구가 필요한 실정이다.
일본공개특허 제2008-166455호
본 발명은 신뢰성을 개선한 칩 전자부품에 관한 것이다.
본 발명의 일 실시형태는 내부에 코일부가 배치되며, 금속 자성체 분말을 포함하는 바디 및 상기 바디의 표면에 배치된 표면 보호층을 포함하며, 상기 금속 자성체 분말은 입경이 서로 다른 둘 이상의 입자들로 구성되며, 상기 금속 자성체 분말 중 일부 입자들은 상기 각각의 입자들의 일부 영역이 바디의 표면으로 노출되며, 상기 바디의 표면으로 노출된 금속 자성체 입자의 표면에는 요철이 형성되며, 상기 표면 보호층은 상기 요철을 따라 배치된 칩 전자부품을 제공한다.
본 발명의 일 실시형태에 따르면, 칩 전자부품의 바디 표면에 노출된 금속 자성체 입자의 표면에 요철을 형성함으로써, 바디 표면에 배치된 표면 보호층의 코팅 두께 및 커버리지를 개선할 수 있다.
이로 인하여, 도금 번짐 불량을 개선하여 신뢰성이 우수한 칩 전자부품을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'선에 의한 단면도이다.
도 4는 도 2의 'A' 영역의 확대도이다.
도 5는 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 6은 본 발명의 일 실시형태에 따라 바디의 표면에 노출된 금속 자성체 입자의 표면에 요철을 형성한 실시예와 종래의 비교예에 따른 표면 보호층의 단위 면적당 검출량을 비교한 그래프이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 칩 전자부품에 따른 코일부가 나타나게 도시한 개략 사시도이다.
도 1을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터(100)가 개시된다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 바디(50), 상기 바디(50)의 내부에 매설된 코일부(42, 44), 상기 바디(50)의 표면에 배치된 표면 보호층(60) 및 상기 바디(50)의 외측에 배치되어 상기 코일부(42, 44)와 전기적으로 연결된 외부전극(80)을 포함한다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.
도 2는 도 1의 I-I'선에 의한 단면도이며, 도 3은 도 1의 Ⅱ-Ⅱ'선에 의한 단면도이다.
도 2 및 도 3을 참조하면, 상기 바디(50)는 금속 자성체 분말(51, 52)을 포함한다.
상기 금속 자성체 분말(51, 52)은 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속 일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 바디(50)는 열경화성 수지를 더 포함하며, 상기 금속 자성체 분말(51, 52)은 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 수지 등의 열경화성 수지에 분산된 형태로 포함될 수 있다.
상기 바디(50)에 포함되는 금속 자성체 분말의 충진율을 향상시키기 위하여 입도가 서로 다른 2종 이상의 금속 자성체 분말(51, 52)을 일정 비율로 혼합하여 제조할 수 있다.
정해진 단위 부피에서 높은 인덕턴스를 얻기 위해서 투자율이 높은 입도가 큰 금속 자성체 분말을 사용하며, 상기 입도가 큰 금속 자성체 분말과 함께 입도가 작은 금속 자성체 분말을 혼합함으로써 충진율을 향상시켜 고투자율을 확보할 수 있고, 고주파수 및 고전류에서의 자성 손실(Core Loss)에 따른 효율 저하를 방지할 수 있다.
상기 바디(50)의 내부에 배치된 절연 기판(20)의 일면에는 코일 형상의 패턴을 가지는 코일부(42)가 형성되며, 상기 절연 기판(20)의 반대 면에도 코일 형상의 패턴을 가지는 코일부(44)가 형성된다.
상기 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
상기 절연 기판(20)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 금속 자성체 분말로 충진되어 코어부(55)를 형성한다. 금속 자성체 분말로 충진되는 코어부(55)를 형성함에 따라 인덕턴스를 향상시킬 수 있다.
상기 코일부(42, 44)는 스파이럴(spiral) 형상으로 코일 패턴이 형성될 수 있으며, 상기 절연 기판(20)의 일면과 반대 면에 형성되는 코일부(42, 44)는 상기 절연 기판(20)에 형성되는 비아(46)를 통해 전기적으로 접속된다.
상기 코일부(42, 44) 및 비아(46)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 절연 기판(20)의 일면에 형성되는 코일부(42)의 일 단부는 바디(50)의 길이(L) 방향의 일 단면으로 노출될 수 있으며, 절연 기판(20)의 반대 면에 형성되는 코일부(44)의 일 단부는 바디(50)의 길이(L) 방향의 타 단면으로 노출될 수 있다.
상기 바디(50)의 길이(L) 방향의 양 단면으로 노출되는 상기 코일부(42, 44)와 접속하도록 길이(L) 방향의 양 단면에는 외부전극(80)이 형성된다.
도 2에 도시된 바와 같이, 상기 코일부(42, 44)의 단부와 외부전극(80)이 접속하도록 상기 코일부(42, 44)의 단부 부분의 표면 보호층(60)은 연마하여 제거할 수 있다.
상기 외부전극(80)은 전도성 수지층(81)과, 상기 전도성 수지층(81) 상에 형성된 도금층(82)을 포함할 수 있다.
상기 전도성 수지층(81)은 구리(Cu), 니켈(Ni) 및 은(Ag)으로 이루어진 군으로부터 선택된 어느 하나 이상의 도전성 금속과 열경화성 수지를 포함할 수 있다.
상기 전도성 수지층(81)에 포함된 열경화성 수지와 상기 바디(50)에 포함된 열경화성 수지는 동일한 열경화성 수지일 수 있으며, 예를 들어, 상기 바디(50)와 전도성 수지층(81)은 에폭시 수지를 포함할 수 있다.
상기 바디(50) 및 전도성 수지층(81)에 포함되는 열경화성 수지를 동일한 열경화성 수지, 예를 들어, 모두 에폭시 수지로 형성함으로써 바디(50)와 외부전극(80)의 고착 강도를 향상시킬 수 있다.
상기 도금층(82)은 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있으며, 예를 들어, 니켈(Ni)층과 주석(Sn)층이 순차로 형성될 수 있다.
상기 도금층(82)을 형성하는 도금 공정 시 바디(50)의 표면에 노출된 입경이 더 큰 금속 자성체 입자 상에 도금층이 형성되는 도금 번짐 불량이 발생할 수 있다.
이러한 도금 번짐 불량은 개별 칩 사이즈로 절단된 바디를 연마하는 과정에서 바디의 표면에 입경이 큰 금속 자성체 입자가 돌출되고, 돌출된 부위의 절연 코팅층이 박리된다.
이에 따라, 외부전극의 도금층 형성 시 절연 코팅층이 박리된 금속 자성체 입자 상에 도금층이 형성되는 도금 번짐 불량이 발생되는 것이다.
이에, 본 발명의 일 실시형태는 바디(50)의 표면에 표면 보호층(60)을 형성한다. 상기 표면 보호층(60)은 바디의 표면에 돌출된 금속 자성체 입자들을 커버(cover)하여 도금 번짐 방지층의 역할을 한다.
상기 표면 보호층과 도금 번짐 방지층은 동일한 구성요소로서, 이하에서는, 표면 보호층으로 통일하여 설명한다.
상기 표면 보호층(60)은 상기 바디(50)에 포함된 열경화성 수지와 동일한 열경화성 수지를 포함할 수 있다.
예를 들어, 상기 바디(50)는 에폭시 수지에 금속 자성체 분말(51, 52)이 분산된 형태일 수 있으며, 상기 표면 보호층(60)은 에폭시 수지를 포함할 수 있다.
상기 표면 보호층(60)을 상기 바디(50)에 포함된 열경화성 수지와 동일한 열경화성 수지로 형성함으로써 표면 보호층(60)의 접착력을 향상시킬 수 있으며, 이에 따라 후공정의 그라인딩(grinding) 시에도 외부 충격에 의한 표면 보호층(60)의 파괴를 방지할 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시형태에 따른 표면 보호층(60)은 바디(50)의 두께(T) 방향으로 서로 마주보는 상면 및 하면, 폭(W) 방향으로 서로 마주보는 양 측면, 길이(L) 방향으로 서로 마주보는 양 단면에 형성될 수 있다.
이때, 상기 코일부(42, 44)의 단부와 외부전극(80)이 접속하도록 상기 코일부(42, 44)의 단부 부분의 표면 보호층(60)은 연마하여 제거될 수 있다.
도 4는 도 2의 'A' 영역의 확대도이다.
도 4를 참조하면, 본 발명의 일 실시형태에 따른 칩 전자부품에 있어서, 상기 금속 자성체 분말(51, 52) 중 일부 입자들은 상기 각각의 입자들의 일부 영역이 바디(50)의 표면으로 노출되며, 상기 바디(50)의 표면으로 노출된 금속 자성체 입자의 표면에는 요철(C)이 형성되고, 상기 표면 보호층(60)은 상기 요철(C)을 따라 배치된다.
일반적으로, 도금 번짐에 따른 신뢰성 저하의 문제를 해결하기 위하여, 상기 바디 표면에 표면 보호층을 배치하더라도, 자성체 금속에 대한 표면 보호층의 코팅 효율이 떨어짐에 따라 도금 번짐 불량 문제가 개선되지 않고 있는 실정이다.
이러한, 코팅 효율이 떨어지는 이유는 금속 간 결합으로 인한 높은 표면 에너지 때문에 표면 보호층의 코팅 재료와 금속 사이의 접착성이 나빠지기 때문이다.
즉, 높은 표면 장력을 가진 액상의 코팅 재료는 고상인 금속 표면에 대해 흡착시 많은 반발력이 발생하여 젖음성이 나빠지기 때문에 코팅 효율이 떨어지는 문제가 있다.
본 발명의 일 실시형태에 따르면, 상기 바디(50)의 표면으로 노출된 금속 자성체 분말(51, 52) 입자의 표면에 요철(C)을 형성함으로써, 바디(50)의 표면에 배치된 표면 보호층(60)에 의한 도금 번짐 방지 효율을 높일 수 있으며, 코팅 효율을 올려 표면 보호층(60)의 두께 및 커버리지를 개선할 수 있다.
즉, 바디(50) 표면에 노출된 금속 자성체 분말(51, 52) 입자의 표면에 요철(C)을 형성함으로써, 바디(50) 표면에 배치된 표면 보호층(60)의 코팅 두께 및 커버리지를 개선할 수 있으며, 이로 인하여, 도금 번짐 불량을 개선하여 신뢰성이 우수한 칩 전자부품을 구현할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 요철(C)은 상기 금속 자성체 분말(51, 52) 중 입경이 가장 큰 입자의 표면에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
상술한 바와 같이, 도금 번짐 불량은 개별 칩 사이즈로 절단된 바디를 연마하는 과정에서 바디의 표면에 입경이 큰 금속 자성체 입자가 돌출되고, 돌출된 부위의 절연 코팅층이 박리되기 때문에 발생한다.
이에, 표면 보호층(60)이 바디의 표면에 돌출된 금속 자성체 입자들을 커버(cover)하여 도금 번짐 방지층의 역할을 하며, 이러한 표면 보호층(60)의 코팅 효율을 높여 커버리지를 개선하기 위하여, 상기 요철(C)은 상기 금속 자성체 분말(51, 52) 중 입경이 가장 큰 입자의 표면에 형성될 수 있다.
한편, 상기 요철(C)은 상기 바디(50)의 표면으로 노출된 금속 자성체 분말(51, 52) 입자 전체의 노출된 표면에 형성될 수 있다.
즉, 상기 금속 자성체 분말(51, 52) 중 입경이 가장 큰 입자뿐만 아니라 상기 바디(50)의 표면을 노출된 금속 자성체 분말(51, 52) 입자들 전체에 대하여 요철이 형성될 수도 있다.
상기 금속 자성체 분말(51, 52) 중 입경이 가장 큰 입자뿐만 아니라 상기 바디(50)의 표면을 노출된 금속 자성체 분말(51, 52) 입자들 전체에 대하여 요철을 형성할 경우, 높은 표면 장력을 가진 액상의 코팅 재료가 고상인 금속 표면에 대해 흡착시 많은 반발력이 발생하여 젖음성이 나빠지는 문제를 개선할 수 있다.
즉, 노출된 금속 표면 전체에 대하여 요철을 형성함으로써, 젖음성을 향상할 수 있어, 바디(50) 표면에 배치된 표면 보호층(60)의 코팅 두께 및 커버리지를 개선할 수 있다.
상기 표면 보호층(60)을 상기 바디(50) 표면에 배치하는 방법은 특별히 제한되지 않으며, 예를 들어 코팅법에 의해 수행될 수 있다.
상기 표면 보호층(60)의 평균 두께는 10㎛ 내지 50㎛ 일 수 있으며, 보다 효과적으로는 상기 표면 보호층(60)의 평균 두께가 10㎛ 내지 20㎛일 수 있다.
상기 표면 보호층(60)의 평균 두께를 10㎛ 내지 50㎛, 보다 효과적으로 10㎛ 내지 20㎛로 조절함으로써, 우수한 응력 저감 효과를 나타낼 수 있다.
상기 표면 보호층(60)의 평균 두께가 10㎛ 미만일 경우 응력 저감 효과가 낮은 문제가 있으며, 또한 금속 자성체 분말이 노출되어 도금 번짐이 발생할 수 있다.
한편, 평균 두께가 20㎛를 초과하거나 50㎛를 초과할 경우 그만큼 바디의 체적이 감소하기 때문에 인덕턴스의 저하가 크게 발생할 수 있다.
상기 표면 보호층(60)은 절연성 부여의 목적으로 사용되는 절연 필러(filler)를 더 포함할 수 있다.
상기 절연 필러(filler)는 실리카(SiO2), 이산화티타늄(TiO2), 알루미나, 유리 및 티탄산바륨계 파우더로 이루어진 군에서 선택된 어느 하나 이상일 수 있다.
상기 절연 필러(fiiler)는 치밀도를 향상시키기 위해서 구형 또는 프레이크(flake) 등의 형상을 가질 수 있다.
상기 표면 보호층(60)은 전체 100 중량부에 대하여 상기 절연 필러(filler)를 100 중량부 이하로 포함할 수 있다.
상기 표면 보호층(60)은 두께 편차가 2㎛ 이하일 수 있다.
상기 바디(50)의 표면 중 미분인 금속 자성체 분말과 열경화성 수지가 위치한 부분뿐만 아니라 노출된 조분인 금속 자성체 분말 상에도 균일하게 표면 보호층(60)이 형성됨으로써 상기 표면 보호층(60)의 두께 편차가 2㎛ 이하를 만족할 수 있다.
상기 표면 보호층(60)의 두께 편차가 2㎛를 초과할 경우 조분인 금속 자성체 분말은 노출되어 도금 번짐이 발생할 수 있다.
본 발명의 일 실시형태에 따른 바디(50)는 제 1 금속 자성체 분말(51)과, 상기 제 1 금속 자성체 분말(51)보다 D50이 작은 제 2 금속 자성체 분말(52)이 혼합되어 포함된다.
D50이 큰 제 1 금속 자성체 분말(51)은 고투자율을 구현하며, D50이 큰 제 1 금속 자성체 분말(51)과 D50이 작은 제 2 금속 자성체 분말(52)을 함께 혼합함으로써 충진율을 향상시켜 투자율을 더욱 향상시키고, Q 특성을 향상시킬 수 있다.
상기 제 1 금속 자성체 분말(51)은 D50이 18㎛ 내지 22㎛일 수 있고, 상기 제 2 금속 자성체 분말(52)은 D50이 2㎛ 내지 4㎛일 수 있다.
상기 D50은 레이저 회절 산란법을 이용한 입자 지름, 입도 분포 측정 장치를 이용하여 측정된다.
상기 제 1 금속 자성체 분말(51) 및 제 2 금속 자성체 분말(52) 각각의 입경은, 상기 제 1 금속 자성체 분말(51)은 11㎛ 내지 53㎛일 수 있고, 상기 제 2 금속 자성체 분말(52)은 0.5㎛ 내지 6㎛일 수 있다.
상기 바디(50)는 평균 입경이 큰 제 1 금속 자성체 분말(51)과, 상기 제 1 금속 자성체 분말(51)보다 평균 입경이 작은 제 2 금속 자성체 분말(52)이 혼합되어 포함될 수 있다.
도 5는 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 5를 참조하면, 본 발명의 다른 일 실시형태에 따르면 표면 보호층(60)은 바디(50)의 폭 방향 양 측면 및 두께 방향 상하면에만 배치될 수 있다.
조분인 금속 자성체 분말이 노출되어 발생하는 도금 번짐 불량은 바디의 전면에서 발생할 수 있으나, 바디의 상면 및 하면에서 주로 발생할 수 있다.
따라서, 상기 도금 번짐 방지를 위한 표면 보호층(60)은 바디(50)의 상면 및 하면에 형성될 수 있다.
또한, 본 발명의 다른 일 실시형태에 따라 상기 표면 보호층(60)이 바디(50)의 폭 방향 양 측면 및 두께 방향 상하면에만 배치될 경우 길이 방향 양 측면에는 상기 표면 보호층(60)이 배치되지 않아 그만큼 바디(50)의 체적을 증가시킬 수 있기 때문에 인덕턴스를 향상시킬 수 있다.
도 6은 본 발명의 일 실시형태에 따라 바디의 표면에 노출된 금속 자성체 입자의 표면에 요철을 형성한 실시예와 종래의 비교예에 따른 표면 보호층의 단위 면적당 검출량을 비교한 그래프이다.
도 6을 참조하면, 실시예는 본 발명의 일 실시형태에 따라 바디의 표면에 노출된 금속 자성체 입자의 표면에 요철을 형성한 경우이고, 비교예는 종래의 경우로서, 바디의 표면에 노출된 금속 자성체 입자의 표면에 요철을 형성하지 않고 표면 보호층을 바디 표면에 배치한 경우를 나타낸다.
도 6의 그래프에 도시된 바와 같이, 본 발명의 실시예인 바디의 표면에 노출된 금속 자성체 입자의 표면에 요철을 형성한 경우, 비교예에 비하여 바디 표면의 단위 면적 당 표면 보호층의 주성분 검출량이 더 큰 것을 알 수 있다.
비교예의 경우에는 바디 표면의 단위 면적 당 표면 보호층의 주성분 검출량이 약 8 wt% 정도이지만, 실시예의 경우에는 13 wt%를 초과하는 수준으로서 검출량이 더 많은 것을 알 수 있다.
본 발명의 일 실시형태에 따른 칩 전자부품을 제조하는 방법은 일반적인 칩 전자부품을 제조하는 방법과 동일하나, 바디의 표면에 노출된 금속 자성체 입자의 표면에 요철을 형성한다는 점에서 추가의 공정이 필요하다.
바디의 표면에 노출된 금속 자성체 입자의 표면에 요철을 형성하는 구체적인 공정은 노출된 금속 자성체 입자의 표면에 연마재를 사용하여 연마를 함으로써, 수행될 수 있다.
보다 구체적으로, 바디의 표면에 노출된 금속 자성체 입자의 표면에 실리콘카바이드(SiC) 연마재를 사용하되, 습식 저속 연마를 함으로써 그 표면에 요철을 형성할 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서는 생략하도록 한다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
100 : 칩 전자부품 20 : 절연 기판
42, 44 : 코일부 46 : 비아
50 : 바디 51, 52 : 제 1 및 제 2 금속 자성체 분말
55 : 코어부 60 : 표면 보호층
80 : 외부전극 81 : 전도성 수지층
82 : 도금층
C : 요철

Claims (12)

  1. 내부에 코일부가 배치되며, 금속 자성체 분말을 포함하는 바디; 및
    상기 바디의 표면에 배치된 표면 보호층;을 포함하며,
    상기 금속 자성체 분말은 입경이 서로 다른 둘 이상의 입자들로 구성되며, 상기 금속 자성체 분말 중 일부 입자들은 상기 각각의 입자들의 일부 영역이 바디의 표면으로 노출되며, 상기 바디의 표면으로 노출된 금속 자성체 입자의 표면에는 요철이 형성되며,
    상기 표면 보호층은 상기 요철을 따라 배치된 칩 전자부품.
  2. 제 1항에 있어서,
    상기 요철은 상기 금속 자성체 분말 중 입경이 가장 큰 입자의 표면에 형성된 칩 전자부품.
  3. 제 1항에 있어서,
    상기 요철은 상기 바디의 표면으로 노출된 금속 자성체 분말 입자 전체의 노출된 표면에 형성된 칩 전자부품.
  4. 제 1항에 있어서,
    상기 표면 보호층의 평균 두께는 10㎛ 내지 50㎛인 칩 전자부품.
  5. 제 4항에 있어서,
    상기 표면 보호층의 평균 두께는 10㎛ 내지 20㎛인 칩 전자부품.
  6. 제 1항에 있어서,
    상기 표면 보호층의 두께 편차는 2㎛ 이하인 칩 전자부품.
  7. 제 1항에 있어서,
    상기 표면 보호층은 절연 필러(filler)를 더 포함하는 칩 전자부품.
  8. 제 1항에 있어서,
    상기 표면 보호층은 상기 바디의 표면 전체에 배치된 칩 전자부품.
  9. 제 1항에 있어서,
    상기 표면 보호층은 상기 바디의 폭 방향 양 측면 및 두께 방향 상하면에 배치된 칩 전자부품.
  10. 제 1항에 있어서,
    상기 코일부의 단부와 연결되도록 상기 바디의 외측에 배치된 외부전극;을 더 포함하며,
    상기 외부전극은 전도성 수지층과, 상기 전도성 수지층 상에 형성된 도금층을 포함하는 칩 전자부품.
  11. 제 10항에 있어서,
    상기 전도성 수지층은 도전성 금속 및 열경화성 수지를 포함하는 칩 전자부품.
  12. 제 10항에 있어서,
    상기 도금층은 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
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