KR20180047888A

KR20180047888A - 적층 전자부품

Info

Publication number: KR20180047888A
Application number: KR1020160144710A
Authority: KR
Inventors: 장영수; 정원식; 황민하; 임준범
Original assignee: 삼성전기주식회사
Priority date: 2016-11-01
Filing date: 2016-11-01
Publication date: 2018-05-10
Also published as: CN108010721B; CN108010721A; US10971303B2; US20180122575A1

Abstract

본 개시는 적층 전자부품을 기판에 실장할 때 상기 기판과 마주하는 바디의 하면에만 외부전극을 배치하는 적층 전자부품에 관한 것이다. 상기 하면에 배치되는 상기 외부전극은 비아를 통해 바디 내 배치되는 내부전극과 전기적으로 연결되는데, 상기 비아가 상기 외부전극의 단부로 인출되도록 하여 커런트 패스(current path) 를 최소한의 수치로 제어하는 것이다.

Description

적층 전자부품 {MULTILAYER ELECTRONIC COMPONENT}

본 발명은 적층 전자 부품에 관한 것이며, 구체적으로, 세라믹층과 적어도 한 쌍의 내부전극을 포함하는 적층 세라믹 커패시터에 관한 것이다.

적층 전자부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치 (LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널 (PDP: Plasma Display Panel) 등의 영상기기, 컴퓨터, 개인 휴대용 단말기 (PDA: Personal Digital Assistants), 스마트폰 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.

이러한 적층 세라믹 커패시터의 경우 하기의 특허문헌 1 과 마찬가지로 내부전극과 외부 전극을 커패시터의 측면에서 연결하는 것이 일반적이다. 다만, 커패시터의 측면에서 외부 전극과 내부전극을 연결시키면, 동일한 칩 사이즈 내에 커패시터의 측면에서 유전체층이나 내부전극을 더 배치시킬 수 없게 되며, 이는 커패시터의 용량의 한계로 이어지게 된다.

한국 특허공개공보 2013-0006798호

본 개시의 여러 과제 중 일 과제는 상기 한계를 극복하여 적층 전자부품의 용량을 증가시키면서, 커런트 패스 (Current Path) 와 관련한 ESL 을 저감하는 구조의 적층 전자부품을 제공하는 것이다.

본 개시의 일 예에 따르면, 복수의 유전체층과 상기 유전체층에 의해 분리되는 제1 및 제2 내부전극의 적층구조를 가지는 바디, 상기 바디의 일 면에 배치되고, 상기 제1 및 제2 내부전극과 각각 연결되는 제1 및 제2 외부전극을 포함하는 2 단자 적층 전자부품을 제공한다. 상기 제1 내부전극과 상기 제1 외부전극은 상기 바디 내 배치되는 제1 비아에 의해 연결되고, 상기 제2 내부전극과 상기 제2 외부전극은 상기 바디 내 배치되는 제2 비아에 의해 연결되고, 상기 제1 내부전극은 제1 및 제2 관통부를 포함하고, 상기 제2 내부전극은 상기 제3 및 제4 관통부를 포함하고, 상기 제1 비아는 상기 제1 관통부와 상기 제3 관통부를 교대로 관통하고, 상기 제2 비아는 상기 제2 관통부와 상기 제4 관통부를 교대로 관통하며, 상기 제1 비아의 인출부는 상기 제1 외부전극의 일단부와 연결되고, 상기 제2 비아의 인출부는 상기 제2 외부전극의 일단부와 연결된다.

본 개시의 다른 일 예에 따르면, 복수의 유전체층과, 상기 유전체에 의해 분리되는 제1 및 제2 내부전극의 적층 구조를 가지는 바디, 상기 바디의 일면에 배치되고, 상기 제1 내부전극과 연결되는 제1 및 제2 외부전극, 상기 바디의 상기 일면에서 상기 제1 및 제2 외부전극 사이에 배치되고, 상기 제2 내부전극과 연결되는 제3 외부전극을 포함하는 3 단자 적층 전자부품을 제공한다.

상기 제1 내부전극은 상기 제1 외부전극과 상기 바디 내 배치되는 제1 비아를 통해 연결되고, 상기 제2 외부전극과 상기 바디 내 배치되는 제2 비아를 통해 연결되고, 상기 제2 내부전극은 상기 제3 외부전극과 상기 바디 내 배치되는 제3 비아를 통해 연결되고, 상기 제4 외부전극과 상기 바디 내 배치되는 제4 비아를 통해 연결되고, 상기 제1 내부전극은 제1 내지 제4 관통부를 포함하며, 상기 제2 내부전극은 제5 내지 제6 관통부를 포함하고, 상기 제1 비아는 상기 제1 관통부와 상기 제5 관통부를 교대로 관통하며, 상기 제1 비아의 인출부는 상기 제1 외부전극의 일 단부와 연결되고, 상기 제2 비아는 상기 제4 관통부와 상기 제8 관통부를 교대로 관통하며, 상기 제2 비아의 인출부는 상기 제2 외부전극의 일 단부와 연결되고, 상기 제3 비아는 상기 제2 관통부와 상기 제6 관통부를 교대로 관통하며, 상기 제3 비아의 인출부는 상기 제3 외부전극의 일 단부와 연결되고, 상기 제4 비아는 상기 제3 관통부와 상기 제7 관통부를 교대로 관통하며, 상기 제4 비아의 인출부는 상기 제3 외부전극의 상기 일 단부에 대향하는 제3 외부전극의 타 단부와 연결된다.

본 개시의 여러 효과 중 일 효과는 동일한 칩 사이즈 내 용량을 형성하는 내부전극의 중첩 면적을 최대로 확보하면서, 기생 전류나 ESL을 저감시킨 적층 전자부품을 제공할 수 있는 것이다.

도1 은 본 개시의 일 예에 따른 개략적인 사시도이다.
도2 는 도1 의 I-I' 선을 절단한 개략적인 단면도이다.
도3(a) 는 도1 의 제1 내부전극의 개략적인 패턴을 나타내고, 도3(b) 는 도1 의 제2 내부전극의 개략적인 패턴을 나타낸다.
도4(a) 와 도4(b) 는 각각 도3(a) 와 도3(b) 의 일 변형예를 나타낸다.
도5(a) 와 도5(b) 는 각각 도3(a) 와 도3(b) 의 다른 일 변형예를 나타낸다.
도6 은 본 개시의 다른 일 예에 따른 개략적인 사시도이다.
도7(a) 는 도6 의 제1 내부전극의 개략적인 패턴을 나타내고, 도7(b) 는 도6 의 제2 내부전극의 개략적인 패턴을 나타낸다.
도8(a) 와 도8(b) 는 각각 도7(a) 와 도7(b) 의 개략적인 패턴을 나타낸다.
도9(a) 와 도9(b) 는 각각 도7(a) 와 도7(b) 의 개략적인 패턴을 나타낸다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 개시의 실시형태를 설명한다. 그러나, 본 개시의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 개시의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 개시를 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하에서는 본 개시의 일 예에 따른 적층 전자부품을 설명하되, 반드시 이에 제한되는 것은 아니다.

설명의 편의를 위하여 2 단자 적층 전자부품을 설명하고, 이어서 3 단자 적층 전자부품을 설명하도록 한다.

2 단자 적층 전자 부품

도1 은 본 개시의 일 예에 따른 적층 전자부품의 개략적인 사시도이며, 구체적으로 적층 세라믹 커패시터에 2개의 외부전극을 포함하는 2 단자 커패시터의 개략적인 사시도이다.

도1 을 참조하면, 본 개시의 일 예에 따른 적층 전자부품 (100) 은 전체적인외관을 형성하는 바디 (1) 와 상기 바디의 외부면 상에 배치되는 제1 및 제2 외부전극 (21, 22) 을 포함한다.

상기 바디 (1) 는 제1 및 제2 내부전극이 중첩되는 영역의 액티브 영역 (1a)과, 상기 액티브 영역의 상측으로 배치되어 내부전극이 인쇄되지 않은 복수의 유전체 시트를 적층한 상부 커버층 (1b) 으로 구성된다.

상기 바디는 두께(T) 방향으로 서로 마주하는 상면 및 하면 (11, 12), 길이(L) 방향으로 서로 마주하는 제1 측면 및 제2 측면 (13, 14), 폭(W) 방향으로 서로 마주하는 제1 단면 및 제2 단면 (15, 16) 을 포함하여, 실질적으로 육면체 형상일 수 있는데, 이에 한정하는 것은 아니다. 상기 바디의 두께 방향은 실질적으로 복수의 유전체층이 적층되는 적층 방향을 의미하며, 상기 바디의 상기 하면은 실질적으로 적층 전자부품이 기판 상에 실장될 때, 상기 기판과 서로 마주하며, 가장 인접하게 배치되는 실장면을 의미한다.

상기 바디의 상기 하면 상에는 제1 및 제2 외부전극 (21, 22) 이 배치되는데, 상기 제1 및 제2 외부전극은 상기 바디의 하면을 제외한 상기 바디의 다른 외부면들 (11, 13, 14, 15, 16) 까지 연장되지 않는다. 상기 제1 외부전극 (21) 의 일단부(21a) 는 상기 제2 외부전극 (22) 의 일단부(22a) 와 바디의 하면 (12) 상에서 서로 마주하도록 배치된다.

또한, 상기 제1 외부전극의 상기 일단부 (21a) 와 마주하는 상기 제1 외부전극의 타단부 (21b) 는 상기 바디의 하면 상에서 하면의 일 모서리의 내측으로 배치된다. 한편, 도시하지는 않았으나, 상기 제1 외부전극의 타단부 (21b) 는 하면을 제외한 외부면까지 연장되지 않으면 충분하므로, 하면의 일 모서리와 중첩되도록 배치될 수 있음은 물론이다.

마찬가지로, 상기 제2 외부전극의 상기 일단부 (22a) 와 마주하는 상기 제2 외부전극의 타단부 (22b) 는 상기 바디의 하면 상에서 하면의 일 모서리의 내측으로 배치된다. 한편, 도시하지는 않았으나, 상기 제2 외부전극의 타단부 (22b) 는 하면을 제외한 외부면까지 연장되지 않으면 충분하므로, 하면의 일 모서리와 중첩되도록 배치될 수 있음은 물론이다.

도2 는 도1 의 I-I' 선을 절단한 개략적인 단면도인데, 도2 를 참조하면, 바디 (1) 의 내부에 배치되는 제1 및 제2 내부전극, 제1 및 제2 비아의 구체적인 배치관계를 알 수 있다.

도2 를 참조하면, 바디 (1) 의 내부에는 복수의 유전체층과 상기 유전체층에 의해 분리되는 제1 및 제2 내부전극 (111, 112) 이 포함된다.

상기 유전체층은, 예를 들어, BaTiO₃계, Ba(Ti, Zr)O₃계, 또는 (Ba, Ca)TiO₃계와 같은 유전체 세라믹을 포함하는 세라믹 그린시트를 소결함으로써 형성되는데, 바디 내 유전체층은 서로의 경계를 구별할 수 없을 정도로 일체화되어 있다.

상기 제1 및 제2 내부전극 (111, 112) 은 서로 상이한 극성으로 작용하며, 상기 제1 및 제2 내부전극은 예를 들어, Ni 를 포함하는 도전성 페이스트를 인쇄 등에 의해 세라믹 그린 시트에 패턴 형성하고, 그 패턴을 세라믹 그린시트와 함께 소결시켜 형성된다. 상기 제1 및 제2 내부전극 (111, 112) 은 적층 방향으로 교대로 배치되며, 상기 제1 및 제2 내부전극이 서로 중첩되는 영역이 적층 바디 내에서 정전 용량을 실질적으로 발생시키는 액티브 영역이다.

상기 제1 및 제2 내부전극은 각각 제1 및 제2 외부전극과 전기적으로 연결되는데, 각각 제1 비아 (121) 와 제2 비아 (122) 를 통해 연결된다.

상기 제1 비아 (121) 는 상기 제1 내부전극 (111) 과 실질적으로 수직하게 배치되고, 상기 제2 비아 (122) 는 상기 제2 내부전극 (112) 과 실질적으로 수직하게 배치된다.

상기 제1 및 제2 비아와 상기 제1 및 제2 내부전극이 각각 연결되는 구조를 상세히 살펴보면, 상기 제1 비아는 상기 제1 내부전극 (111) 에 포함되는 제1 관통부 (111a) 와 상기 제2 내부전극 (112) 에 포함되는 제3 관통부 (112a) 를 번갈아가며 관통하며, 상기 제2 비아는 상기 제1 내부전극 (111) 에 포함되는 제2 관통부 (111b) 와 상기 제2 내부전극 (112) 에 포함되는 제4 관통부 (112b) 를 번갈아가며 관통한다.

상기 제1 비아는 전기적으로 제1 내부전극과 제1 외부전극을 서로 연결시키는 역할을 하기 때문에, 제2 내부전극과는 전기적으로 단절되는 것이 요구된다. 그래서, 제1 비아가 관통하는 제2 내부전극의 제3 관통부의 모서리는 유전체 재료가 배치되는 것이 적절하다. 유전체 재료는 제2 내부전극과 제1 비아가 전기적으로 서로 연결되지 않도록 하는 것이면 충분하며, 예를 들어, BaTiO₃계, Ba(Ti, Zr)O₃계, 또는 (Ba, Ca)TiO₃계와 같은 유전체 세라믹을 포함하는 재질을 포함하는 것이 바람직하다.

마찬가지로, 상기 제2 비아는 전기적으로 제2 내부전극과 제2 외부전극을 서로 연결시키는 역할을 하기 때문에, 제1 내부전극과는 전기적으로 단절되는 것이 요구된다. 그래서, 제2 비아가 관통하는 제1 내부전극의 제2 관통부의 모서리는 유전체 재료가 배치되는 것이 적절하다. 유전체 재료는 제1 내부전극과 제2 비아가 전기적으로 서로 연결되지 않도록 하는 것이면 충분하며, 예를 들어, BaTiO₃계, Ba(Ti, Zr)O₃계, 또는 (Ba, Ca)TiO₃계와 같은 유전체 세라믹을 포함하는 재질을 포함하는 것이 바람직하다.

상기 제1 비아 (121) 는 상기 제1 내부전극과 전기적으로 연결되어야 하므로, 상기 제1 비아가 관통하는 제1 내부전극의 제1 관통부의 모서리는 제1 비아의 외부면과 접하는 것이 바람직하며, 접하지 않더라도, 제1 관통부의 모서리에 전도성 재질을 배치하여 제1 비아와 제1 관통부가 서로 전기적으로 연결되도록 하면 충분하다. 이 경우, 전도성 재질은 예를 들어, 내부전극을 형성하는 Ni 금속을 포함할 수 있다.

상기 제2 비아 (122) 는 상기 제2 내부전극과 전기적으로 연결되어야 하므로, 상기 제2 비아가 관통하는 제2 내부전극의 제4 관통부의 모서리는 제2 비아의 외부면과 접하는 것이 바람직하며, 접하지 않더라도, 제4 관통부의 모서리에 전도성 재질을 배치하여 제2 비아와 제4 관통부가 서로 전기적으로 연결되도록 하면 충분하다. 이 경우, 전도성 재질은 예를 들어, 내부전극을 형성하는 Ni 금속을 포함할 수 있다.

상기 제1 비아가 상기 제1 외부전극과 연결될 때, 상기 제1 비아가 바디의 외부면으로 인출되는 제1 비아의 인출부는 상기 제1 외부전극의 일 단부 (21a) 와 연결되며, 상기 제2 비아가 상기 제2 외부전극과 연결될 때, 상기 제2 비아가 바디의 외부면으로 인출되는 제2 비아의 인출부는 상기 제2 외부전극의 일 단부 (22a) 와 연결된다.

상기 제1 비아의 인출부가 상기 제1 외부전극의 일 단부와 연결되고, 상기 제2 비아의 인출부가 상기 제2 외부전극의 일 단부와 연결되기 때문에, 제1 및 제2 비아 간 이격한 거리는 제1 및 제2 외부전극이 이격된 거리와 실질적으로 동일하다.

상기 제1 및 제2 비아가 제1 및 제2 외부전극이 이격된 거리와 실질적으로 동일한 정도로 이격되기 때문에, 실질적으로 제1 및 제2 외부전극 사이를 흐르는 전류의 경로는 최단 경로를 이루는 것이다. 그 결과, 적층 전자부품의 커런트 패스가 짧아지게 되고, ESL이 저감될 수 있다.

도2 를 참조하면, 제1 비아와 그에 연결되는 제1 외부전극은 "L" 자 형상을 이루도록 연결되고, 마찬가지로 제2 비아와 그에 연결되는 제2 외부전극도 "L" 자 형상을 이루도록 연결된다.

또한, 상기 제1 비아는 바디의 하면으로부터부터 최상부 제1 내부전극이 배치되는 지점까지 연장되고, 상기 제2 비아는 바디의 하면으로부터 최상부 제2 내부전극이 배치되는 지점까지 연장된다. 도시하지는 않았으나, 당업자의 설계 변경에 따라 상기 제1 비아 및 제2 비아가 각각 최상부 제1 내부전극 및 최상부 제2 내부전극의 상측까지 연장되어 상부 커버층의 내부 지점까지 연장되도록 할 수 있는 것은 물론이지만, 이 경우라도 제1 및 제2 비아가 바디의 상면으로 노출되지는 않는다.

다음, 도3(a) 는 도1 의 제1 내부전극의 개략적인 패턴을 나타내고, 도3(b) 는 도1 의 제2 내부전극의 개략적인 패턴을 나타낸다. 상기 제1 및 제2 내부전극은 각각 유전체 시트 상에 배치되도록 도시된다.

도3(a) 를 참조하면, 제1 내부전극 (111) 의 실질적으로 바디의 하면의 단면에 대응하는 단면 형상을 가지며, 제1 내부전극의 모서리는 제1 내부전극을 인쇄한 유전체 시트의 모서리의 안쪽으로 배치된다. 그 결과, 제1 내부전극이 바디의 외부면으로 직접적으로 노출되는 가능성은 없다.

상기 제1 내부전극 (111) 은 제1 및 제2 관통부 (111a, 111b) 를 포함하는데, 상기 제1 및 제2 관통부는 바디의 폭 (W) 방향으로 긴 직사각형 단면을 가진다. 제1 및 제2 관통부 (111a, 111b) 에서 바디의 폭 방향으로의 길이는 바디의 길이 방향으로의 길이보다 길어서, 제1 및 제2 관통부는 각각 전체적으로 슬릿(slit) 형상을 가진 것으로 표현될 수 있다.

상기 제1 및 제2 관통부 (111a, 111b) 에서, 바디의 폭 (W) 방향으로 연장되는 길이는 제1 내부전극이 바디의 폭 방향으로 연장되는 길이보다는 작기 때문에, 상기 제1 및 제2 관통부는 모두 제1 내부전극의 모서리의 내측으로 배치된다.

제1 내부전극의 제1 관통부 (111a) 의 모서리는 전도성 재질로 구성되며, 제2 관통부 (111b) 의 모서리는 유전체 재질로 구성되기 때문에, 제1 및 제2 관통부는 외견상 구별이 가능하다.

한편, 제1 내부전극의 제1 관통부 (111a) 와 제2 관통부 (111b) 가 서로 이격된 거리 (L1) 는 제1 외부전극의 일단부와 제2 외부전극의 일단부가 서로 이격된 거리와 실질적으로 동일하여 최소의 current path 길이를 형성하도록 하는 것은 물론이다.

여기서, 본 명세서에서 양 관통부가 서로 이격된 거리는 관통부의 모서리부에 배치되는 전도성 물질 (이 경우, 상기 전도성 물질은 관통부를 포함하는 내부전극 자체에 포함되는 전도성 물질도 포함함) 또는 유전 물질을 제외하고, 그 관통부 자체의 모서리 간의 이격된 거리를 의미하는 것이다.

도3(b) 를 참조하면, 상기 제2 내부전극 (112) 은 제3 및 제4 관통부 (112a, 112b) 를 포함하는데, 상기 제3 관통부(112a) 는 제1 내부전극의 제2 관통부 (111b) 와 그 단면의 형상, 및 기능이 실질적으로 동일하며, 상기 제4 관통부 (112b) 는 제1 내부전극의 제1 관통부 (111a) 와 그 단면의 형상 및 기능이 실질적으로 동일하므로, 상기 제3 및 제4 관통부 (112a, 112b) 에는 상기 제2 및 제1 관통부 (111b, 111a) 에 적용되는 설명이 그대로 적용될 수 있으므로, 중복되는 설명은 생략하도록 한다.

한편, 제2 내부전극의 제3 관통부 (112a) 와 제4 관통부 (112b) 가 서로 이격된 거리 (L2) 는 제1 외부전극의 일단부와 제2 외부전극의 일단부가 서로 이격된 거리와 실질적으로 동일하여 최소의 current path 길이를 형성하도록 하는 것은 물론이다.

도4(a) 와 도4(b) 는 각각 도3(a) 와 도3(b) 의 일 변형예를 나타낸다. 도4(a)와 도4(b) 에 대한 설명 중, 도3(a) 와 도3(b) 와 중복되는 설명은 생략하도록 한다.

도4(a) 에서 제1 내부전극 (111') 의 제1 관통부 (111a') 및 제2 관통부(111b') 는 앞서 설명한 제1 관통부 (111a) 및 제2 관통부 (111b) 와는 반대로, 바디의 폭(W) 방향으로 연장되는 길이보다 바디의 길이 (L) 방향으로 연장되는 길이가 더 짧은 직사각형의 단면을 가진다.

마찬가지로, 도4(b) 에서 제2 내부전극 (112') 의 제3 관통부 (112a') 및 제4 관통부(112b') 는 앞서 설명한 제1 관통부 (112a) 및 제2 관통부 (112b) 와는 반대로, 바디의 폭(W) 방향으로 연장되는 길이보다 바디의 길이 (L) 방향으로 연장되는 길이가 더 짧은 직사각형의 단면을 가진다.

도4(a) 와 도4(b) 를 참조하면, 제1 내부전극 내 제1 및 제2 관통부 (111a', 111b') 간 이격되는 거리 (L1') 는 제1 및 제2 외부전극의 각 일단부가 서로 이격된 거리와 실질적으로 동일하며, 제2 내부전극 내 제3 및 제4 관통부 (112a', 112b') 간 이격되는 거리 (L2') 도 제1 및 제2 외부전극의 각 일단부가 서로 이격된 거리와 실질적으로 동일하다.

다음, 도5(a) 와 도5(b) 는 각각 도3(a) 와 도3(b) 의 다른 일 변형예를 나타낸다.

도5(a) 를 참조하면, 제1 내부전극 (111") 의 제1 관통부 (111a") 는 복수 개의 원형 관통홀들을 포함하는데, 상기 원형 관통홀들은 바디의 폭 (W) 방향을 따라 소정 간격만큼 이격되도록 일렬로 나열된다. 마찬가지로, 제1 내부전극 (111") 의 제2 관통부 (111b") 는 복수 개의 원통 관통홀들을 포함하는데, 상기 원통 관통홀들은 폭 (W) 방향을 따라 상기 제1 관통부 내 관통홀 들이 이격되는 거리만큼 이격되도록 일렬로 나열된다.

다음, 도5(b) 를 참조하면, 제2 내부전극 (112") 의 제3 관통부 (112a") 와 제4 관통부 (112b") 의 각각은 복수 개의 원형 관통홀들을 포함하며, 상기 원형 관통홀들은 바디의 폭 (W) 방향을 따라 소정 간격만큼 이격되도록 일렬로 나열된다.

도5(a) 와 도5(b) 에서도, 제1 내부전극 내 제1 관통부와 제2 관통부가 길이 방향으로 서로 이격되는 거리 (L1") 와 제2 내부전극 내 제3 관통부와 제4 관통부가 길이 방향으로 서로 이격되는 거리 (L2") 는 제1 외부전극의 일단부와 제2 외부전극의 일단부가 서로 이격되는 거리와 실질적으로 동일하여, 제1 및 제2 외부전극 간 전류의 경로를 최단거리로 제어할 수 있다.

전술한 2 단자 적층 커패시터에 따르면, 외부전극을 하면전극으로 형성하며 불필요하게 발생되는 기생 전류 등을 제거할 수 있고, 동일한 칩 사이즈 내에 내부전극이 중첩되는 면적을 최대로 활용할 수 있으며, 동일한 용량 형성을 위해 칩 사이즈를 최소로 유지할 수 있다. 아울러, 상이한 극성을 형성하는 제1 및 제2 외부전극 간의 이격된 거리를 최소로 하면서, 그와 연결되는 제1 및 제2 비아 간의 이격된 거리도 최소로 제어함으로써, 전류 루프를 최소로 하고, ESL을 최소로 할 수 있다.

3 단자 적층 전자부품

다음, 본 개시의 다른 일 예에 따른 3 단자 적층 전자부품을 설명한다. 3 단자 적층 전자부품에 대한 내용 중 상기 2 단자 적층 전자부품과 중복되는 설명은 생략하도록 한다.

도6 은 본 개시의 다른 일 예에 따른 개략적인 사시도인데, 도6 을 참조하면, 본 개시의 다른 일 예에 따른 3 단자 적층 전자부품 (200) 은 바디 (3) 와 상기 바디의 하면 상에 배치되는 제1 내지 제3 외부전극 (41, 42, 43) 을 포함한다.

바디의 하면에서 제1 및 제2 외부전극 (41, 42) 사이에 제3 외부전극 (43) 이 개재된다.

상기 제1 및 제2 외부전극 (41, 42) 은 동일한 극성으로 작용하며, 상기 제3 외부전극 (43) 은 제1 및 제2 외부전극과는 상반되는 극성으로 작용한다.

상기 제1 및 제2 외부전극은 제1 내부전극과 전기적으로 연결되고, 상기 제3 외부전극은 제2 내부전극과 전기적으로 연결된다.

상기 제1 내부전극은 제1 비아 (미도시) 를 통해 제1 외부전극과 전기적으로 연결되며, 상기 제1 내부전극은 제2 비아 (미도시) 를 통해 제2 외부전극과 전기적으로 연결된다. 제1 및 제2 비아는 제1 및 제2 외부전극과 수직하도록 배치되며, 제1 비아의 인출부가 제1 외부전극의 일단부와 연결되고, 제2 비아의 인출부가 제2 외부전극의 일단부와 연결된다.

상기 제2 내부전극은 상기 제3 및 제4 비아 (미도시) 를 통해 제3 외부전극과 전기적으로 연결된다. 상기 제3 비아의 인출부가 상기 제3 외부전극의 일 단부와 연결되고, 상기 제4 비아의 인출부가 상기 제3 외부전극의 상기 일단부와 바디의 길이 방향으로 마주하는 타단부와 연결되는 것이다. 그 결과, 제3 외부전극이 길이 방향으로 연장되는 길이는 제3 및 제4 비아가 길이 방향으로 이격된 거리와 실질적으로 동일하다.

도7(a) 는 도6 의 제1 내부전극의 개략적인 패턴을 나타내고, 도7(b) 는 도6 의 제2 내부전극의 개략적인 패턴을 나타낸다. 제1 및 제2 내부전극은 유전체 그린 시트 상에 인쇄된 상태이다.

도7(a) 를 참조하면, 제1 내부전극 (311) 은 제1 내지 제4 관통부 (311a, 311b, 311c, 311d) 를 포함한다. 상기 제1 내부전극의 제1 관통부(311a) 와 제4 관통부 (311d) 의 모서리 내에는 전도성 물질이 충진되어서, 상기 제1 관통부와 제4 관통부를 각각 관통하는 제1 및 제2 비아가 제1 내부전극과 제1 외부전극을 전기적으로 서로 연결시킬 수 있도록 한다. 반면, 제1 내부전극의 제2 관통부 (311b) 와 제4 관통부 (311d) 의 모서리에는 유전 물질을 배치하여서, 상기 제2 관통부와 제4 관통부를 각각 관통하는 제3 및 제4 비아가 제1 내부전극과는 전기적으로 연결되지 않도록 한다. 상기 제1 내부전극 내 상기 제1 내지 제4 관통부 (311a, 311b, 311c, 311d) 의 각각은 폭(W) 방향으로 길게 연장되는 직사각형의 슬릿(slit) 형상을 가진다. 상기 제1 내지 제4 관통부는 바디의 길이 방향으로 일정 간격만큼 이격되어 있다.

도7(b) 를 참조하면, 제2 내부전극 (312) 은 제5 내지 제8 관통부 (312a, 312b, 312c, 312d) 를 포함한다. 상기 제2 내부전극의 제6 관통부 (312b) 와 제7 관통부 (312c) 의 모서리 내에는 전도성 물질이 충진되어서, 상기 제6 관통부와 제7 관통부를 각각 관통하는 제3 및 제4 비아가 제2 내부전극과 제3 외부전극을 전기적으로 서로 연결시킬 수 있도록 한다. 그 외, 제2 내부전극의 제5 및 제8 관통부 (312a, 312d) 의 모서리 내에는 유전 물질을 배치하여서, 상기 제5 및 제8 관통부를 각각 관통하는 제1 비아와 제2 비아가 제2 내부전극과 전기적으로 연결되지 않도록 한다. 상기 제2 내부전극 내 상기 제5 내지 제8 관통부 (312a, 312b, 312c, 312d) 의 각각은 폭 (W) 방향으로 길게 연장되는 직사각형의 슬릿(slit) 형상을 가진다. 상기 제5 내지 제8 관통부는 바디의 길이 방향으로 일정 간격만큼 이격되어 있다.

도8(a) 와 도8(b) 는 각각 도7(a) 와 도7(b) 의 개략적인 패턴을 나타낸다.

도8(a) 를 참조하면, 제1 내부전극 내 관통부 중 도7(a) 의 제2 및 제3 관통부는 서로 병합된 구조를 가진다. 여기서, 서로 병합된 구조를 가진다는 것은, 제2 관통부와 제3 관통부가 결합하여 하나의 관통부를 형성하는 것을 의미한다. 이 때, 제2 및 제3 관통부가 병합된 제1 내부전극 내 관통부를 제1 병합 관통부 (311p) 라고 하면, 상기 제1 병합 관통부는 바디의 길이 방향으로 길게 연장되는 직사각형의 슬릿 형상을 가진다. 상기 제1 병합 관통부 (311p) 에는 제2 내부전극과 제3 외부전극을 전기적으로 연결시키는 제3 및 제4 비아 (미도시) 가 동시에 통과하므로, 제1 내부전극과 제3 및 제4 비아가 전기적으로 연결되지 않도록 상기 제1 병합 관통부 (311p) 의 모서리에는 유전 물질이 충진되는 것이 바람직하다. 구체적인 설명은 생략하나, 상기 제3 및 제4 비아가 동시에 통과하므로, 제1 병합 관통부와 마찬가지로 제3 및 제4 비아도 병합되도록 형성될 수 있음은 물론이다.

다음, 도8(b) 를 참조하면, 제2 내부전극 내 관통부 중 도7(b) 의 제7 및 제8 관통부는 서로 병합된 구조를 가진다. 여기서, 서로 병합된 구조를 가진다는 것은, 상기 제1 병합 관통부 (311p) 와 마찬가지로 제7 관통부와 제8 관통부가 결합하여 하나의 관통부를 형성하는 것을 의미한다. 이 때, 제7 및 제8 관통부가 병합된 제2 내부전극 내 관통부를 제2 병합 관통부 (312q) 라고 하면, 상기 제2 병합 관통부는 바디의 길이 방향으로 길게 연장되는 직사각형의 슬릿 형상을 가진다. 상기 제2 병합 관통부 (312q) 에는 제2 내부전극과 제3 외부전극을 전기적으로 연결시키는 제3 및 제4 비아 (미도시) 가 동시에 통과하므로, 제2 내부전극과 제3 및 제4 비아가 전기적으로 연결될 수 있도록 상기 제1 병합 관통부 (311p) 의 모서리에는 전도성 물질이 배치되는 것이 바람직하다.

다음, 도9(a) 와 도9(b) 는 각각 도7(a) 와 도7(b) 의 개략적인 패턴을 나타낸다.

도7(a) 의 제1 내부전극 (311) 의 제1 내지 제4 관통부 (311a, 311b, 311c, 311d) 는 도9(a) 의 제1 내부전극 (311") 의 제1 내지 제4 관통부 (311a", 311b", 311c", 311d") 로 변형된다. 도9(a) 의 제1 내지 제4 관통부(311a", 311b", 311c", 311d") 는 복수 개의 관통홀을 포함하며, 각각의 관통부 내 상기 관통홀은 바디의 폭 방향으로 일정 간격 이격되도록 일렬로 나열된다.

도7(b) 의 제2 내부전극 (312) 의 제5 내지 제8 관통부 (312a, 312b, 312c, 312d) 는 도9(b) 의 제2 내부전극 (312") 의 제5 내지 제8 관통부 (312a", 312b", 312c", 312d") 로 변형된다. 도9(b) 의 제5 내지 제8 관통부 (312a", 312b", 312c", 312d") 는 복수 개의 관통홀을 포함하며, 각각의 관통부 내 상기 관통홀은 바디의 폭 방향으로 일정 간격 이격되도록 일렬로 나열된다.

도8(a), 도8(b), 도9(a), 도9(b) 는 도7(a), 도7(b) 의 복수 개의 관통부 형상에 대한 변형예를 나타내지만, 도8 및 도9 에서도 서로 인접하는 비아들 간의 거리는 그 비아들과 전기적으로 연결되어 서로 인접하는 외부전극들 간의 거리가 실질적으로 동일해지도록 관통부 간의 이격되는 거리가 제어되어야 하는 것은 물론이다.

전술한 3 단자 적층 커패시터에 따르면, 외부전극을 하면전극으로 형성하며 불필요하게 발생되는 기생 전류 등을 제거할 수 있고, 동일한 칩 사이즈 내에 내부전극이 중첩되는 면적을 최대로 활용할 수 있으며, 동일한 용량 형성을 위해 칩 사이즈를 최소로 유지할 수 있다. 아울러, 상이한 극성을 형성하는 제1 외부전극과 제3 외부전극 간의 이격된 거리와, 제2 외부전극과 제3 외부전극 간의 이격된 거리를 모두 최소로 하면서, 그와 연결되는 비아 간의 이격된 거리도 최소로 제어함으로써, 전체적인 전류 루프를 최소로 하고, ESL을 최소로 할 수 있다.

본 개시는 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다.

한편, 본 개시에서 사용된 "일 예"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 예들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일예에서 설명된 사항이 다른 일예에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일예에 관련된 설명으로 이해될 수 있다.

한편, 본 개시에서 사용된 용어는 단지 일예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

100, 200: 적층 전자부품
1, 3: 바디
111, 311: 제1 내부전극
112, 312: 제2 내부전극
21, 22: 제1 및 제2 외부전극
121, 122: 제1 및 제2 비아
111a, 111b, 111c, 111d: 제1 내부전극의 제1 내지 제4 관통부
112a, 112b, 112c, 112d: 제2 내부전극의 제5 내지 제8 관통부

Claims

복수의 유전체층과 상기 유전체층에 의해 분리되는 제1 및 제2 내부전극의 적층구조를 가지는 바디; 및
상기 바디의 일 면에 배치되고, 상기 제1 및 제2 내부전극과 각각 연결되는 제1 및 제2 외부전극; 을 포함하고,
상기 제1 내부전극과 상기 제1 외부전극은 상기 바디 내 배치되는 제1 비아에 의해 연결되고, 상기 제2 내부전극과 상기 제2 외부전극은 상기 바디 내 배치되는 제2 비아에 의해 연결되고,
상기 제1 내부전극은 제1 및 제2 관통부를 포함하고, 상기 제2 내부전극은 상기 제3 및 제4 관통부를 포함하고,
상기 제1 비아는 상기 제1 관통부와 상기 제3 관통부를 교대로 관통하고, 상기 제2 비아는 상기 제2 관통부와 상기 제4 관통부를 교대로 관통하며,
상기 제1 비아의 인출부는 상기 제1 외부전극의 일단부와 연결되고, 상기 제2 비아의 인출부는 상기 제2 외부전극의 일단부와 연결되는, 적층 전자부품.
제1항에 있어서,
상기 제1 외부전극의 상기 일 단부와 상기 제2 외부전극의 상기 일 단부는 상기 바디의 상기 일면 상에서 서로 마주하도록 배치되고,
상기 제1 외부전극의 상기 일 단부와 서로 마주하는 상기 제1 외부전극의 타단부는 상기 바디의 상기 일면의 모서리와 중첩되도록 배치되거나, 상기 모서리의 내측에 배치되고,
상기 제2 외부전극의 상기 일 단부와 서로 마주하는 상기 제2 외부전극의 타단부는 상기 바디의 상기 일면의 모서리와 중첩되도록 배치되거나, 상기 모서리의 내측에 배치되는, 적층 전자부품.
제1항에 있어서,
상기 제1 내부전극과 상기 제2 내부전극은 상기 바디의 일면과 평행하도록 배치되고,
상기 제1 비아는 상기 제1 내부전극과 수직하도록 배치되고, 상기 제2 비아는 상기 제2 내부전극과 수직하도록 배치되는, 적층 전자부품.
제1항에 있어서,
상기 제1 비아와 상기 제2 비아는 서로 평행하도록 배치되고, 상기 제1 비아와 상기 제2 비아가 이격되는 거리는 상기 제1 외부전극의 상기 일 단부와 상기 제2 외부전극의 상기 일 단부가 서로 이격되는 거리와 동일한, 적층 전자부품.
제1항에 있어서,
상기 제1 내부전극의 상기 제1 관통부의 모서리는 상기 제1 비아와 직접적으로 연결되거나, 상기 제1 관통부의 모서리에 배치되는 전도성 재질을 통해 간접적으로 연결되고, 상기 제2 내부전극의 상기 제4 관통부의 모서리는 상기 제2 비아와 직접적으로 연결되거나, 상기 제4 관통부의 모서리에 배치되는 전도성 재질을 통해 간접적으로 연결되는, 적층 전자부품.
제1항에 있어서,
상기 제1 내부전극의 상기 제2 관통부의 모서리에는 유전체 재료가 배치되고, 상기 제2 내부전극의 상기 제3 관통부의 모서리에는 유전체 재료가 배치되는, 적층 전자부품.
제1항에 있어서,
상기 제1 비아와 상기 제1 외부전극은 서로 수직하게 배치되고, 상기 제2 비아와 상기 제2 외부전극은 서로 수직하게 배치되는, 적층 전자부품.
제1항에 있어서,
상기 제1 비아는 상기 바디의 일면으로부터 최상부 제1 내부전극이 배치되는 지점이나 상기 최상부 제1 내부전극의 상측의 상부 커버층 내부 지점까지 연장되고, 상기 제2 비아는 상기 바디의 일면으로부터 최상부 제2 내부전극이 배치되는 지점이나 상기 최상부 제2 내부전극의 상측의 상부 커버층 내부 지점까지 연장되는, 적층 전자부품.
제1항에 있어서,
상기 바디는 두께 방향으로 서로 마주하는 상면 및 하면, 길이 방향으로 서로 마주하는 제1 면 및 제2 면, 폭 방향으로 서로 마주하는 제3 면 및 제4 면을 포함하고,
상기 제1 및 제2 외부전극이 배치되는 상기 바디의 일면은 상기 바디의 하면인, 적층 전자부품.
제9항에 있어서,
상기 제1 내지 제4 관통부는 상기 바디의 상기 길이 방향으로 연장되는 길이보다 상기 바디의 폭 방향으로 연장되는 길이가 더 긴 직사각형의 단면을 가지는, 적층 전자부품.
제9항에 있어서,
상기 제1 내지 제4 관통부는 상기 바디의 상기 폭 방향으로 연장되는 길이보다 상기 바디의 길이 방향으로 연장되는 길이가 더 긴 직사각형의 단면을 가지는, 적층 전자부품.
제9항에 있어서,
상기 제1 내지 제4 관통부는 각각 복수 개의 원형 관통홀을 포함하고, 각 관통부 내 원형 관통홀은 상기 바디의 폭방향을 따라 일정 간격만큼 이격되며 일렬로 나열되는, 적층 전자부품.
복수의 유전체층과, 상기 유전체에 의해 분리되는 제1 및 제2 내부전극의 적층 구조를 가지는 바디;
상기 바디의 일면에 배치되고, 상기 제1 내부전극과 연결되는 제1 및 제2 외부전극; 및
상기 바디의 상기 일면에서 상기 제1 및 제2 외부전극 사이에 배치되고, 상기 제2 내부전극과 연결되는 제3 외부전극; 을 포함하고,
상기 제1 내부전극은 상기 제1 외부전극과 상기 바디 내 배치되는 제1 비아를 통해 연결되고, 상기 제2 외부전극과 상기 바디 내 배치되는 제2 비아를 통해 연결되고,
상기 제2 내부전극은 상기 제3 외부전극과 상기 바디 내 배치되는 제3 비아를 통해 연결되고, 상기 제4 외부전극과 상기 바디 내 배치되는 제4 비아를 통해 연결되고,
상기 제1 내부전극은 제1 내지 제4 관통부를 포함하며, 상기 제2 내부전극은 제5 내지 제6 관통부를 포함하고,
상기 제1 비아는 상기 제1 관통부와 상기 제5 관통부를 교대로 관통하며, 상기 제1 비아의 인출부는 상기 제1 외부전극의 일 단부와 연결되고,
상기 제2 비아는 상기 제4 관통부와 상기 제8 관통부를 교대로 관통하며, 상기 제2 비아의 인출부는 상기 제2 외부전극의 일 단부와 연결되고,
상기 제3 비아는 상기 제2 관통부와 상기 제6 관통부를 교대로 관통하며, 상기 제3 비아의 인출부는 상기 제3 외부전극의 일 단부와 연결되고,
상기 제4 비아는 상기 제3 관통부와 상기 제7 관통부를 교대로 관통하며, 상기 제4 비아의 인출부는 상기 제3 외부전극의 상기 일 단부에 대향하는 제3 외부전극의 타 단부와 연결되는, 적층 전자부품.
제13항에 있어서,
상기 제1 및 제2 내부전극은 상기 바디의 상기 일면과 평행하도록 배치되며, 상기 제1 내지 제4 비아는 상기 제1 및 제2 내부전극과 수직하도록 배치되며, 그에 연결되는 외부전극과 수직하도록 배치되는, 적층 전자부품.
제13항에 있어서,
상기 제1 비아 및 상기 제3 비아 간의 이격된 거리는 상기 제1 외부전극의 상기 일 단부와 상기 제3 외부전극의 상기 일 단부가 이격된 거리와 동일하고,
상기 제2 비아 및 상기 제4 비아 간의 이격된 거리는 상기 제2 외부전극의 상기 일 단부와 상기 제3 외부전극의 상기 타 단부가 이격된 거리와 동일한, 적층 전자부품.
제13항에 있어서,
상기 제2 관통부, 제3 관통부, 제5 관통부, 및 제8 관통부의 모서리에는 유전 물질이 배치되어, 각 관통부를 관통하는 비아와 전기적으로 연결되지 않도록 구성되는, 적층 전자부품.