KR20180038388A - 제어 장치, 특히 자동차용 제어 장치 - Google Patents

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Abstract

본 발명은, 특히 자동차용 제어 장치(10)에 관한 것이며, 제어 장치(10)는, 제어 신호를 이용하여 제어될 하나 이상의 주변 유닛(14)에 직렬 버스(16)를 통해 주기적으로 데이터 프레임(17)을 전송하도록 구성된 연산 유닛(12)을 포함한다. 연산 유닛(12)은, 각각의 데이터 프레임(17)에 제어 신호를 특성화하는 제1 데이터(22)를 삽입하도록 구성된다.

Description

제어 장치, 특히 자동차용 제어 장치{CONTROL DEVICE, IN PARTICULAR CONTROL DEVICE FOR A MOTOR VEHICLE}
본 발명은 청구항 제1항의 전제부에 따른 제어 장치 및 대등한 독립 청구항에 따른 방법에 관한 것이다.
높은 계산 성능으로 다량의 복잡한 제어 작업을 실행하는 자동차용 제어 장치가 시중에 공지되어 있다. 이 경우, 제어 장치의 여러 부품들 간의 데이터 교환이 요구된다. 소형화 내지는 출력 증강이 진전됨에 따라, 전기 배선을 위해 이용될 수 있는 구성 공간이 더 부족해지고 더 비싸진다. 이러한 전문 분야에 속하는 특허 공개 문서의 예로서 DE 10 2005 042 493 A1호가 있다.
본 발명의 기본 과제는 청구항 제1항에 따른 제어 장치 및 대등한 독립 청구항에 따른 방법에 의해 해결된다. 바람직한 개선예들은 종속 청구항들에 명시된다. 또한, 본 발명에 있어서 중요한 특징은 이하의 설명 및 도면들에서 볼 수 있으며, 여기서 특징들은 재차 명시되지 않더라도 단독으로도 또는 다양한 조합으로도 본 발명을 위해 중요할 수 있다.
본 발명은, 특히 자동차용 제어 장치에 관한 것이며, 상기 제어 장치는, 제어 신호를 이용하여 제어되는 하나 이상의 주변 유닛에 직렬 버스를 통해 주기적으로 데이터 프레임을 전송하도록 구성된 연산 유닛을 포함한다. 이 경우, 연산 유닛은 제어 신호를 특성화하는 제1 데이터를 각각의 데이터 프레임에 삽입하도록 구성된다.
예를 들어, 데이터 프레임은 N 비트 직렬 시프트 레지스터를 이용하여 생성된다. 이 경우에, N 비트 직렬 시프트 레지스터는 각각 N개의 직렬 시프트 클록 이후에 주기적으로 제1 데이터와 병행하여 로딩되며, 그럼으로써 상기 직렬 시프트 클록들이 각각의 데이터 프레임 내로 삽입된다. "연산 유닛"은 특히, 데이터 프레임의 형성 및 데이터 프레임의 직렬 전송을 위해 요구되는 모든 수단을 포함하는 특징이 있다. 더 폭넓은 이해를 위해, 연산 유닛은 제1 데이터를 적어도 부분적으로 생성하기 위한 수단을 포함한다. 마찬가지로 연산 유닛은, 직렬 전송에 적합한 방식으로 제2 데이터를 생성하여 아래에서 더 상세히 설명되는 바와 같이 데이터 프레임 내로 삽입하기 위한 수단을 포함할 수 있다. 일 구성에서, 연산 유닛은 적어도 부분적으로 프로세서 코어의 일부분 또는 적어도 부분적으로 마이크로컨트롤러의 일부분이다.
본 발명은, 주기적으로 형성된 데이터 프레임의 시간 래스터 내에서 연속으로 제1 데이터가 주변 유닛에 전송되며, 전송 중에 프레임 단위의 중단은 본 발명에 따라 발생하지 않는 장점이 있다. 즉, 제1 데이터의 전송은 시간 갭을 갖지 않는다. 따라서, 제1 데이터의 전송을 특성화하는 지터(클록 변동 또는 클록 지터)가 바람직하게 최소화될 수 있다. 이러한 방식으로 최소화된 지터로 인해, 제1 데이터는 각각의 전기 연결을 이용하는 대신, 바람직하게 직렬 버스를 이용하여 공동으로 전송될 수 있음으로써, 기판상의 라인들 및 배선 면적이 절약될 수 있다. 또한, 제어 장치의 집적 반도체 회로에 대한 단자들("핀")이 절약될 수 있고, 또는 다른 목적으로 사용될 수 있다.
제어 장치의 일 구성에서, 연산 유닛은 제1 데이터에 추가로, 데이터 프레임의 하나 이상의 부분에 제2 데이터를 삽입하도록 구성되며, 특히 제2 데이터는 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터를 포함한다. 이에 의해, 바람직하게는 제2 데이터도 마찬가지로 함께 전송될 수 있으며, 이때 제1 데이터의 전송이 어떠한 방식으로도 추가로 오프셋되거나, 중단되거나, 그 외의 방식으로 악영향을 받지 않는다. 특히, 이에 의해 제1 데이터의 지터가 야기되지 않는다. 일 구성에서, 연산 유닛은 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터를 적어도 부분적으로 생성하기 위한 수단도 포함한다.
제2 데이터는 예를 들어 이른바 "명령(commands)"을 포함할 수 있거나, 연산 유닛으로부터 주변 유닛으로 전송되어야 하는 임의의 다른 데이터를 포함할 수 있다. 이 경우, 반드시 제2 데이터가 연속으로 전송될 필요는 없다. 예를 들어, 제2 데이터는 일시적으로만 (즉, 제1 데이터와는 달리 각각의 데이터 프레임 내에 존재하는 것이 아니라) 그리고/또는 부분적으로만 존재하며, 그러한 경우에만 전송이 요구된다.
또한, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터가 임의의 구조를 포함할 수 있다. 예를 들어 이러한 데이터들은 적어도 부분적으로 병렬 데이터로서, 예를 들어 바이트로서 존재할 수 있다. 마찬가지로 이러한 데이터들은 적어도 부분적으로, 서로 독립적인 복수의 단일 신호로서 존재할 수 있다.
다른 일 구성에서, 각각의 데이터 프레임의 데이터 비트의 제1 수(N1)가 제1 데이터에 할당되고, 데이터 프레임의 데이터 비트의 제2 수(N2)가 적어도 부분적으로 제2 데이터에 할당되며, 바람직하게는 제1 수(N1)가 제2 수(N2)보다 크다. 이에 의해, 제1 데이터는 각각의 데이터 프레임 내에서 전송되며, 제1 데이터에서는 바람직하게 제2 데이터와 관련하여 전체적으로 더 큰 전송 용량이 가능해진다.
일 구성에서, 연산 유닛은, 수(N1) 및/또는 수(N2)가 시간적으로 다른 데이터 프레임에서 상이하게 산정되도록 구성된다. 예를 들어 데이터 프레임의 (시간적으로 규정된) 한 그룹이 특정 수(N1, N2)를 가질 수 있고, 데이터 프레임의 (시간적으로 규정된) 후속 그룹은 그와 상이한 수(N1 및/또는 N2)를 가질 수 있다. 일 실시예에서 상기 수(N1 및/또는 N2)는 심지어 각각의 데이터 프레임마다 다를 수 있다. 이에 의해, 데이터 프레임의 비트 수에 의해 특성화된 전송 용량이 제1 데이터 및 제2 데이터에 대한 각각의 요구에 대해 바람직하게 분배될 수 있다.
또 다른 구성에서, 주변 유닛이 제어 장치 내에 배치되며, 이 주변 유닛은 특히 액추에이터를 위한 하나 이상의 제어 모듈을 포함한다. 이로써, 연산 유닛이 바람직하게는 직렬 버스를 통한 액추에이터의 비교적 시간 임계적인 제어를 실행할 수 있다. 예를 들어 액추에이터는 내연 기관의 분사 밸브를 위한 전자기 액추에이터일 수 있다.
다른 일 구성에서, 제1 데이터는 하나 이상의 실시간 제어 신호, 특히 하나 이상의 펄스폭 변조 제어 신호를 특성화한다. 예를 들어 펄스폭 변조 제어 신호는 바람직하게는 전자기 액추에이터의 제어를 위해 사용될 수 있다. 연산 유닛은 비교적 작은 오프셋 및 비교적 작은 지터를 갖는 제어 신호를 직렬 버스를 통해 주변 유닛의 각각의 제어 모듈에 전송할 수 있다.
일 실시예에 따르면, 이러한 "실시간 제어 신호"는 오프셋 및/또는 지터가 최대로는 데이터 프레임의 대략 두 개의 시간 주기 내에서 계속 허용될 수 있는 것을 특징으로 한다. 이와 관련하여 이하에서 더 상세히 설명된다.
한 바람직한 구성에서, 제2 데이터는 상기 유형의 실시간 신호를 포함하지 않는다. 이에 의해, 제2 데이터는 이하 상세히 설명되는 바와 같이 바람직하게는 적어도 부분적으로 직렬화될 수 있다. 이로써, 바람직하게는 추가의 제1 데이터가 데이터 프레임 내에서 함께 전송될 수 있다.
다른 일 구성에서, 제어 장치는, 기존의 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터로부터 제2 데이터의 제2 수(N2)를 생성하도록 구성된 하나 이상의 변환기를 포함한다. 이에 의해, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터가 데이터 프레임에 삽입되기 전에 바람직하게 처리될 수 있다. 예를 들어 제2 데이터를 위한 프레임 정보 또는 그 외의 추가 정보가 삽입될 수 있다.
다른 일 구성에서, 변환기는 병렬/직렬 변환기로서 구성되며, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터는 적어도 일시적으로 각자 단독으로 또는 공동으로 제2 데이터의 수(N2)보다 더 큰 비트 폭을 갖는다. 예를 들어, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터("데이터들")는 적어도 부분적으로 바이트로서, 그리고/또는 적어도 부분적으로 서로 독립적인 복수의 단일 신호로서 제시될 수 있다. 그러면 전술한 데이터들이 바람직하게는 적어도 부분적으로 직렬화될 수 있다. 그에 상응하게, 제2 데이터의 수(N2)가 작아지고 제1 데이터의 수(N1)가 커질 수 있다. 일 실시예에서, 수(N2)는 1이고, 이에 의해 상기 데이터는 전송을 위해 이른바 "완전 직렬화"된다.
또 다른 일 구성에서, 변환기 또는 병렬/직렬 변환기는, 직렬 전송을 위해 제2 데이터 내에 프레임 정보 및/또는 제어 정보를 삽입하도록 구성된다. 이에 의해, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터는 바람직하게 전송 후에, 추가 동기화 라인 등이 필요없이 정확하게 식별될 수 있다.
다른 일 구성에서, 변환기 또는 병렬/직렬 변환기는 UART(Universal Asynchronous Receiver Transmitter) 인터페이스를 포함한다. 이에 의해, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터로부터 제2 데이터의 매우 바람직한 생성이 가능하다.
다른 일 구성에서, 직렬 버스는 MSC(Micro Second Channel)이다. 이에 의해, MSC의 고유 특성이 제어 장치를 위해서도 바람직하게 이용될 수 있다.
또한, 본 발명은 특히 자동차용 제어 장치의 작동 방법에 관한 것이며, 제어 장치는, 제어 신호를 이용하여 제어될 하나 이상의 주변 유닛에 직렬 버스를 통해 주기적으로 데이터 프레임을 전송하도록 구성된 연산 유닛을 포함한다. 이 경우, 연산 유닛은 각각의 데이터 프레임에 제어 신호를 특성화하는 제1 데이터를 삽입한다. 본 발명에 따른 제어 장치에 대해 앞서 이미 기술한 것과 필적하는 장점이 획득된다.
방법의 일 구성에서, 연산 유닛에 의해 제1 데이터에 추가로 데이터 프레임의 하나 이상의 부분에 제2 데이터가 삽입되며, 특히 제2 데이터는 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터를 포함한다.
방법의 다른 일 구성에서, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터는 적어도 일시적으로 각자 단독으로 또는 공동으로, 제2 데이터의 수(N2)보다 더 큰 비트 폭을 가지며, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터는 병렬/직렬 변환기의 유형에 따라 제2 데이터의 수(N2)로 변환된다.
방법의 구성들의 경우, 제어 장치의 구성들에 대해 이미 기술한 바와 유사한 장점이 획득된다.
이하, 도면을 참조로 본 발명의 실시예를 설명한다.
도 1은 직렬 버스를 통해 서로 연결된 연산 유닛 및 주변 유닛을 구비한 제어 장치의 제1 실시예를 도시한다.
도 2는 직렬 버스를 통해 서로 연결된 연산 유닛 및 주변 유닛을 구비한 제어 장치의 제2 실시예를 도시한다.
도 3은 도 1 또는 도 2에 따른 제어 장치의 작동 방법에 대한 흐름도이다.
모든 도면들과 상이한 실시예들에서 기능 등가 요소 및 변수에 대해 동일한 도면 부호가 사용된다.
도 1은 특히 자동차용 제어 장치(10)에 대한 제1 실시예를 도시하며, 제어 장치(10)는, 제어 신호를 이용하여 제어되는 하나 이상의 주변 유닛(14)(도 1의 우측)에 직렬 버스(16)를 통해 주기적으로 데이터 프레임(17)을 전송하도록 구성된 연산 유닛(12)(도 1의 좌측)을 포함한다. 이 경우에, 연산 유닛(12)은 각각의 데이터 프레임(17) 내로, 제어 신호를 특성화하는 제1 데이터(22)를 삽입하도록 구성된다. 본 실시예에서, 주변 유닛(14)은 제어 장치(10) 내에 배치되며, 주변 유닛(14)은 특히 액추에이터(미도시됨)를 위한 하나 이상의 제어 모듈(미도시됨)을 포함한다.
연산 유닛(12)은 주변 유닛(14)에 직렬 버스(16)를 통해 주기적으로 데이터 프레임(17)을 전송하기 위한 제1 장치(18)를 포함한다. 간단하게 표현하면, 상기 장치(18)는 주기적으로 공급 가능한 데이터 비트의 전체 수(N)를 지속적으로 데이터 프레임(17)으로 변환하여 직렬로 전송할 수 있다.
제어 장치(10)의 나머지 요소들은 간략화를 위해 도 1에 도시되지 않았다. 따라서, 제어 장치(10)는 점선 프레임으로 도시되어 있다. 일 실시예에서, 직렬 버스(16)는 MSC(Micro Second Channel)이다.
또한, 연산 유닛(12)은 제1 데이터(22)에 추가하여 데이터 프레임(17)의 하나 이상의 부분에 제2 데이터(24)를 삽입하도록 구성되며, 본 실시예에서 특히 제2 데이터(24)는 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터를 포함한다. 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터는 공통 도면 부호(28)로 표시되어 있다.
이 경우에, 각각의 데이터 프레임(17)의 데이터 비트의 제1 수(N1)가 제1 데이터(22)에 할당되고, 데이터 프레임(17)의 데이터 비트의 제2 수(N2)는 적어도 일시적으로 제2 데이터(24)에 할당되며, 바람직하게는 제1 수(N1)가 제2 수(N2)보다 크다. 예를 들어 제1 수(N1)는 12이고, 제2 수(N2)는 4이다. 일 실시예에서, 제2 수(N2)는 1이다. 따라서, 수(N1)가 예를 들어 3만큼 증가할 수 있고, 그 결과 시간당 매우 많은 제1 데이터(22)가 직렬 버스(16)를 통해 전송될 수 있다.
본 실시예에서, 제1 데이터(22)는 하나 이상의 실시간 제어 신호, 특히 하나 이상의 펄스폭 변조 제어 신호를 나타낸다. 예를 들어, 이들 펄스폭 변조 제어 신호는 내연 기관의 분사 밸브를 위한 드라이버 단의 제어를 위해 각각 사용될 수 있다.
제어 장치(10)는, 기존의 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터로부터(도면 부호 28) 제2 데이터(24)의 제2 수(N2)를 생성하도록 구성된 변환기(26)를 포함한다.
도 1에서, 변환기(26)는 병렬/직렬 변환기(26)로서 구성되며, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터는 적어도 일시적으로 각자 단독으로 또는 공동으로, 제2 데이터(24)의 수(N2)보다 더 큰 비트 폭을 갖는다. 예를 들어, 도 1에서 비트 폭은 8 비트이다. 보완적으로 변환기(26)는 직렬 전송을 위해 제2 데이터(24) 내로 프레임 정보(30a) 및/또는 제어 정보(30b)를 삽입하도록 구성된다. 프레임 정보(30a) 및 제어 정보(30b)는 장치(18)에 의해 투과성으로 전송되는데, 다시 말해, 장치들(18, 20)은 상기 정보들을 평가하지도 않고 변경시키지도 않는다.
연산 유닛(12)의 제1 장치(18)에 상응하여 주변 유닛(14) 내에는, 직렬 버스(16)를 통해 주기적으로 전송되는 데이터 프레임(17)을 이용하여 데이터 비트의 수(N)를 다시 병렬 형태로 생성하기 위해, 제2 장치(20)가 존재한다. 이 경우, 연산 유닛(12)으로부터 정보가 주변 유닛(14)으로 전달됨으로써, 데이터 프레임(17) 내에 포함된 제1 및 제2 데이터(22, 24)가 다시 에러 없이 명확하게 주변 유닛(14) 내에서 재생될 수 있다.
예를 들어, 이러한 정보는 데이터 프레임(17) 내로 보완적으로 삽입되는 추가 비트로 전송된다. 바람직한 일 실시예에서, 이러한 정보는 추가 라인을 통해 전송되며, 데이터 프레임(17)은 바람직하게 제1 및 제2 데이터(22, 24)만을 포함한다(도 2 참조).
예를 들어, 직렬 버스(16)는 기판의 1개, 2개, 3개 또는 그 이상의 전기 라인 또는 도체 스트립을 포함할 수 있다. 필요한 또는 사용된 라인의 개수는 특히 데이터 프레임(17)의 직렬 데이터의 코딩 정도에 따라 좌우될 수 있다. 예를 들어, 클록 신호(36), 데이터 신호(42) 및 선택적으로 동기화 신호가 요구될 수 있다. 이 역시 도 2의 하단부를 참조한다.
데이터 신호(42)가 하나의 클록, 데이터 프레임(17)의 데이터, 그리고 동기화 정보 또는 프레임 정보를 코딩된 형태로 포함할 경우, 직렬 버스(16)를 위해 단일 라인도 충분할 수 있다. 이를 위해, 경우에 따라, 데이터 프레임(17) 내에 보완적으로 삽입되는 추가 비트가 요구된다. 그러나 이러한 추가의 비트는 도 1에 도시되어 있지 않다.
연산 유닛(12)의 병렬/직렬 변환기(26)에 상응하여, 주변 유닛(14) 내에는 직렬/병렬 변환기(32)가 배치된다. 직렬/병렬 변환기(32)는 재획득된 제2 데이터(24')로부터 프레임 정보(30a) 및/또는 제어 정보(30b)의 사용 하에, 다시 최초의 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터(도면 부호 28')를 에러 없이 명확하게 결정할 수 있다. 마찬가지로, 제1 데이터(22')는 제2 장치(20)를 이용하여 에러 없이 명확하게 재획득된다.
도 2는 제어 장치(10)를 위한 제2 실시예를 도시한다. 도 1과 유사하게, 좌측 영역 내에는 연산 유닛(12)이 그리고 우측 영역 내에는 주변 유닛(14)이 도시되어 있다. 직렬 버스(16)는 도 2의 하단 중앙 영역에 도시되어 있다.
도 2의 실시예에서, 직렬 버스(16)는 이른바 "MSC(Micro Second Channel)"이다.
연산 유닛(12) 내에는 클록 신호(36)를 생성하는 클록 발생기(34)가 배치되며, 클록 신호는 도 2에 도시된 복수의 요소를 클록킹한다. 특히, 클록 신호(36)는 제1 장치(18)의 시프트 레지스터(18a)를 위한 직렬 시프트 클록을 형성한다. 시프트 레지스터(18a)를 사용하여, 주변 유닛(14)에 전송을 위한 데이터 프레임(17)이 주기적으로 생성된다.
또한, 클록 신호(36)는 클록 분할기(38)를 이용하여 제1 인수만큼 분할된다. 이러한 제1 인수는 본 실시예에서 16이고, 직렬 시프트 레지스터(18a)의 비트 수에 상응한다. 이에 의해, 특히 직렬 시프트 레지스터(18a)로의 제1 및 제2 데이터(22, 24)의 동시 이전을 가능케 하는 분할된 클록 신호(40)가 형성된다.
도 2의 실시예의 직렬 버스(16)는 본 실시예에서, 클록 발생기(34)의 클록 신호(36)와, 클록 분할기(38)에 의해 분할된 클록 신호(40)와, 데이터 프레임(17)을 특징으로 하며 제1 데이터(22) 및 제2 데이터(24)를 비트 단위로 차례로 포함하는 데이터 신호(42)를 포함한다. 즉, 본 실시예에서 데이터 프레임(17)은 16의 비트 수를 갖는다. 동시에, 분할된 클록 신호(40)는 동기화 정보를 특성화하며, 이를 이용하여 제1 데이터(22) 및 제2 데이터(24)가 주변 유닛(14)의 장치(20) 내에서 명확하게 재획득된다.
또한, 연산 유닛(12) 내에는 총 5개의 블록(44a, 44b, 44c, 44d 44e)이 구현되는데, 이들은 공동으로 6개의 실시간 제어 신호를 생성하거나 특성화한다. 본 실시예에서, 블록(44a, 44b, 44c)의 실시간 제어 신호는 3개의 펄스폭 변조 제어 신호를 특성화하며, 블록(44d, 44e)의 실시간 제어 신호는 주변 유닛(14)에 전달되어야 하는 총 3개의 논리 신호를 특성화한다.
도 2의 좌측 상부 영역에는 도면 부호 28로 표시되는 블록이 각각 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터를 특성화내며, 이들은 그 아래 표시된 병렬/직렬 변환기(26)의 시프트 레지스터(26a) 내로 병행 삽입될 수 있다. 이러한 과정은 도 2에 수직의 두꺼운 화살표로 표현되어 있다. 시프트 레지스터(26a)는 예를 들어 16개의 비트 자리를 가지며, 시프트 레지스터(26a)의 비트 길이는 제1 장치(18)의 시프트 레지스터(18a)의 비트 길이에 무관하게 사전 설정될 수 있다. 또한, 전술한 16개의 비트 자리는 이미 도 1에서 설명한 프레임 정보(30a) 및/또는 제어 정보(30b)를 포함한다.
분할된 클록 신호(40)는 직렬 시프트 클록으로서 시프트 레지스터(26a)에 공급된다. 이에 의해, 시프트 레지스터(26a)는 본 실시예에서, 제1 장치(18)의 시프트 레지스터(18a)보다 16배 더 느리다.
도 2의 실시예에서, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터가 시프트 레지스터(26a)의 사용 하에 1 비트 직렬 형태로 변환된다. 따라서, 제2 데이터(24)의 제2 수(N2)(도 1 참조)는 1이다. 본 실시예에서, 전송되는 데이터 프레임(17)과 관련되어 제2 데이터(24)가 시간적으로 제1 데이터(22)보다 먼저 제1 장치(18)의 직렬 시프트 레지스터(18a) 내로 삽입된다. 그러나 대안적으로, 제2 데이터(24)는 시프트 레지스터(18a) 내 임의의 비트 자리에 삽입될 수 있다.
연산 유닛(12)은 실질적으로 3개의 신호, 즉, 첫 번째로는 데이터 신호(42)의 주기적으로 생성되는 데이터 프레임(17), 두 번째로 클록 신호(36), 그리고 세 번째로는 분할된 클록 신호(40)를 주변 유닛(14)에 전송한다.
분할된 클록 신호(40)를 통해 가능해진 동기화로 인해, 데이터 프레임(17)은 도 2의 실시예에서 전적으로 데이터만, 즉, 제1 및 제2 데이터(22, 24)만 포함한다. 따라서, 프레임 정보 등이 데이터 프레임(17) 내에서 함께 전송될 필요가 없다.
제1 장치(18)와 유사하게, 주변 유닛(14)의 제2 장치(20)는 마찬가지로, 16비트의 비트 수를 갖는 시프트 레지스터(20a)를 포함한다. 시프트 레지스터(20a)의 사용 하에, 제1 및 제2 데이터(22, 24)는 데이터 프레임(17)으로부터 에러 없이 명확하게 재획득될 수 있다.
또한, 주변 유닛(14)은 직렬/병렬 변환기(32)(도 2의 우측 상부)를 포함하며, 이를 이용하여 제2 데이터(24')가 다시 최초의 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터(28')로 분할될 수 있다. 이를 위해, 제2 데이터(24')가 시프트 레지스터(20a)로부터, 시프트 레지스터(18a)와 비교 가능한 비트 자리에서 판독출력되어 직렬/병렬 변환기(32)의 시프트 레지스터(32a) 내로 직렬로 기록될 수 있다.
특히, 최초의 제1 데이터(22)와 재획득된 제1 데이터(22') 간의 오프셋이 작고, 본 실시예에서는 예를 들어 최대로는 대략 2개의 데이터 프레임(17)의 시간 길이에 상응한다. 이는 제1 데이터(22), 즉, 상대적으로 시간 임계적 제어 신호를 위해서도 사용될 수 있는 이른바 "실시간 제어 신호"를 특성화한다.
상기 오프셋의 가능한 제1 비율은 시프트 레지스터(18a) 내로의 제1 데이터(22)의 병렬 이전을 특성화한다. 병렬 이전은 분할된 클록 신호(40)에 의해 주기적으로 수행되며, 이에 의해 일종의 "샘플링"이 실시된다. 따라서, 오프셋의 가능한 제1 비율이 대략 데이터 프레임(17)의 시간 길이까지 달할 수 있다.
오프셋의 가능한 제2 비율은 시프트 레지스터(18a) 내로 데이터 신호(42)의 직렬 시프팅(도 2의 우측으로)을 특징으로 한다. 대략 데이터 프레임(17)의 시간 길이 이후에, 데이터 신호(42)의 모든 비트가 시프트 레지스터(18a)로부터 우측으로 시프팅되고, 이에 상응하여 주변 유닛(14)의 시프트 레지스터(20a) 내로 삽입된다.
오프셋의 가능한 제3 비율은 시프트 레지스터(18a) 내로의 병렬 이전 및/또는 시프트 레지스터(20a)로부터의 병렬 이전을 특징으로 한다. 이러한 오프셋의 비율은 비교적 작고, 최대로 대략 클록 발생기(34)의 클록 신호(36)의 하나 또는 두 개의 시간 주기에 달한다.
클록 신호(36)의 주파수는 예를 들어 40MHz이다. 이러한 주파수는 소정의 다른 값을 포함할 수 있는 것으로 이해된다. 마찬가지로, 도 1 및 도 2에 도시된 각각 사용된 시프트 레지스터(여러 도면 부호)의 비트 길이가 단지 예시적이며, 마찬가지로 소정의 다른 값을 포함할 수 있다. 마찬가지로, 도 1 및 도 2에 도시되며 제1 데이터(22) 및 제2 데이터(24)를 각각 나타내는 신호 또는 정보를 갖는 구성은 단지 예시적인 것이며, 임의로 다르게 구성될 수도 있다.
도 2에 도시된 제어 장치(10)의 요소의 작동은 바람직하게는 이하와 같이 수행된다. 클록 발생기(34)는 시프트 레지스터(18a, 20a)의 직렬 시프트 클록을 위한 클록 신호(36)를 연속으로 생성한다. 동시에, 클록 신호(36)가 클록 분할기(38) 내에서 16개로 분배된다. 분할된 클록 신호(40)는 병렬/직렬 변환기(26)의 시프트 레지스터(26a) 및 직렬/병렬 변환기(32)의 시프트 레지스터(32a)를 위한 시프트 클록을 형성한다.
또한, 분할된 클록 신호(40)는, 클록 신호(36)의 모든 16개의 클록 단계가 제1 데이터 및 제2 데이터(22, 24)의 병렬 이전을 시프트 레지스터(18a) 내에서 실행하기 위해 사용된다. 동시에, 시프트 레지스터(26a)의 내용이 직렬로 하나의 비트만큼 (우측으로) 시프팅 된다. 마찬가지로, 분할된 클록 신호(40)는, 클록 신호(36)의 모든 16개의 클록 단계가 시프트 레지스터(20a) 내에 실제로 존재하는 비트를 병렬로 판독출력한 다음, 클록 신호(36)의 16개의 클록 단계를 위해 병렬로 저장하는 데 이용된다. 이를 위해, 시프트 레지스터(20a)가 상응하는 병렬 레지스터를 포함하는데, 이는 간략화의 이유로 도면에 도시되지 않았다.
도면에 도시되지 않은 다른 클록 분할기는, 병렬/직렬 변환기(26)의 시프트 레지스터(26a)를 위한 (미도시된) 병렬 입력 클록을 생성하기 위해, 분할된 클록 신호(40)를 다시 한번 제2 인수만큼 분할한다. 제1 인수가 제1 장치(18)의 시프트 레지스터(18a)의 크기를 특성화하듯이, 이에 상응하게, 제2 인수는 시프트 레지스터(26a)의 크기를 특성화한다. 따라서 본 실시예에서, 제2 인수는 16이다.
이러한 방식으로, 클록 신호(36)의 모든 256개의 클록 단계는 시프트 레지스터(26a) 내로의 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터의 병렬 이전을 수행한다. 직렬/병렬 변환기(32)가 주변 유닛(14) 내에서 상응하게 반대로 작동한다. 제2 데이터(24')는 분할된 클록 신호(40)에 따라 시프트 레지스터(20a)로부터 판독출력되며 시프트 레지스터(32a) 내로 직렬로 기록된다.
병렬/직렬 변환기(26)의 시프트 레지스터(26a)를 위해 사용된 입력 클록(또는 주변 유닛(14) 내에서 바람직하게는 프레임 정보(30a) 및/또는 제어 정보(30b)의 사용 하에 생성된 유사한 클록)은, 본 실시예에서 클록 신호(36)의 모든 256개의 클록 단계가 블록(28') 내에 배열된 (미도시된) 병렬 레지스터에 대해, 각각 실제로 시프트 레지스터(32a) 내에 포함된 데이터의 병렬 이전을 가능케 하기 위해 사용된다. 이러한 방식으로, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터가 재획득되며 경우에 따라 추가의 처리를 위해 주변 유닛(14)에 제공된다.
알 수 있는 바와 같이, 특히, 주기적으로 형성된 데이터 프레임(17)의 시간 래스터 내에서 주변 유닛(14)으로 제1 데이터(22)의 전송이 연속으로 수행되며, 본 발명에 따라 전송 중에 프레임 단위의 중단이 발생하지 않는다. 특히 제1 데이터(22)의 전송은 시간 갭을 포함하지 않는다. 비교 가능한 방식으로, 제2 데이터가 각각 실제로 존재하는 경우, 제2 데이터(24)는 추가의 오프셋 및/또는 중단 없이 전송되는데, 그 이유는 기본적으로 각각의 데이터 프레임(17) 내에 제1 데이터(22) 뿐만 아니라 가능한 제2 데이터(24)도 전송되기 때문이다.
제어 장치(10)의 일 실시예에서, 병렬/직렬 변환기(26) 및 직렬/병렬 변환기(32)는 각각 UART(Universal Asynchronous Receiver Transmitter) 인터페이스를 포함한다.
UART 인터페이스의 프레임이 각각 시작 비트 "0"으로 시작하기 때문에, 수신자 UART 인터페이스가 그에 대해 동기화되며 프레임 시작을 인식할 수 있다. 실제로, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터가 UART 인터페이스에 의해 전송되어야 하는 경우, 바람직하게는 1 비트가 전송될 수 있다. 이에 의해, UART 인터페이스 프레임 포맷에 대해 대안적으로, 각각의 프레임 시작이 0 비트로 규정되는 임의의 다른 프레임 포맷 또는 비트 시퀀스가 사용될 수 있다. 이는, 예를 들어, 표준 UART 인터페이스 (8비트 직렬 길이)가 너무 짧은 경우에 바람직하다.
응용예에서, 제2 데이터(24)를 위한 전송 용량이 너무 작은 경우, 수(N2)는 1의 값(도 2)과는 다르게, 예를 들어 2 또는 4로 증가될 수 있다(도 1 참조). 각각의 수(N2)에 상응하여, 분할된 클록 신호(40)의 각각의 클록 단계를 갖는 시프트 레지스터(26a, 32a) 내로의 직렬 시프팅이 1, 2, 또는 4 비트로 수행된다.
도 3은 특히 자동차용 제어 장치(10)의 작동 방법에 대한 흐름도를 도시하며, 제어 장치(10)는, 제어 신호를 이용하여 제어되는 하나 이상의 주변 유닛(14)에 직렬 버스(16)를 통해 주기적으로 데이터 프레임(17)을 전송하도록 구성된 연산 유닛(12)을 포함한다. 이 경우에, 연산 유닛(12)은 각각의 데이터 프레임(17) 내로, 제어 신호를 특성화하는 제1 데이터(22)를 삽입하도록 구성된다. 제1 데이터(22)의 삽입은 엄격하게 주기적으로, 그리고 이러한 관점에서 중단 없이 수행될 수 있다. 이는 도 3에서 블록(100)을 통해 도시된다.
이어지는 블록(110)에서, 연산 유닛(12)을 통해 데이터 프레임(17)의 하나 이상의 부분 내로 제1 데이터(22)에 추가로 제2 데이터(24)가 삽입되며, 특히 제2 데이터(24)는 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터를 포함한다.
이 경우에, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터는 적어도 일시적으로 각각 단독으로 또는 공동으로, 제2 데이터(24)의 수(N2)보다 더 큰 비트 폭을 가지며, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터는 병렬/직렬 변환기(26)의 유형에 따라 제1 데이터(24)의 수(N2)로 변환된다. 이는 이어지는 블록(120)을 통해 도시된다.
이어지는 블록(130)에서, 데이터 프레임(17)은 직렬로 주변 유닛(14)에 전달된다. 이어지는 블록(140)에서, 제1 데이터(22')가 제2 장치(20)의 시프트 레지스터(20a)로부터 병렬로 판독출력되어 저장된다. 동시에, 제2 데이터(24')의 실제 비트가 직렬/병렬 변환기(32)의 시프트 레지스터(32a) 내로 기록된다.
이어지는 블록(150)에서 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터가 직렬/병렬 변환기(32)에 의해 제2 데이터(24')로부터 재획득된다. 그 다음, 방법이 블록(100)의 시작에서 순환적으로 속행된다.
블록(120, 150) 내에 입력된 단계는, 상술된 바와 같이, 상징적으로 이해되는 한, 병렬/직렬 변환기(26) 및 직렬/병렬 변환기(32)가 부분적으로 하나의 인수에 의해 256개로 분할된 클록 신호(36)에 의해 작동되며, 이에 상응하여 더 느린 처리 주기를 갖는다.
도 1 및 도 2에 예시적으로 도시된 제어 장치(10)를 이용하여 설명한 바와 같이, 직렬 버스(16)를 통한 제1 및 제2 데이터(22, 24)의 전송은 거의 임의적인 다른 용도로도 바람직하게 수행될 수 있다.

Claims (13)

  1. 제어 신호를 이용하여 제어될 하나 이상의 주변 유닛(14)에 직렬 버스(16)를 통해 주기적으로 데이터 프레임(17)을 전송하도록 구성된 연산 유닛(12)을 포함하는 제어 장치(10)에 있어서,
    연산 유닛(12)은, 각각의 데이터 프레임(17)에 제어 신호를 특성화하는 제1 데이터(22)를 삽입하도록 구성된 것을 특징으로 하는, 제어 장치(10).
  2. 제1항에 있어서, 연산 유닛(12)은 제1 데이터(22)에 추가로, 데이터 프레임(17)의 하나 이상의 부분에 제2 데이터(24)를 삽입하도록 구성되며, 제2 데이터(24)는 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터를 포함하는 것을 특징으로 하는, 제어 장치(10).
  3. 제2항에 있어서, 각각의 데이터 프레임(17)의 데이터 비트의 제1 수(N1)가 제1 데이터(22)에 할당되고, 데이터 프레임(17)의 데이터 비트의 제2 수(N2)가 적어도 일시적으로 제2 데이터(24)에 할당되며, 제1 수(N1)가 제2 수(N2)보다 큰 것을 특징으로 하는, 제어 장치(10).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 주변 유닛(14)이 제어 장치(10) 내에 배치되는 것을 특징으로 하는, 제어 장치(10).
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 제1 데이터(22)는 하나 이상의 실시간 제어 신호를 특성화하는 것을 특징으로 하는, 제어 장치(10).
  6. 제2항 또는 제3항에 있어서, 제어 장치(10)는, 기존의 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터로부터 제2 데이터(24)의 제2 수(N2)를 생성하도록 구성된 변환기(26)를 포함하는 것을 특징으로 하는, 제어 장치(10).
  7. 제6항에 있어서, 변환기(26)는 병렬/직렬 변환기(26)로서 구성되며, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터는 적어도 일시적으로 각자 단독으로 또는 공동으로 제2 데이터(24)의 수(N2)보다 더 큰 비트 폭을 갖는 것을 특징으로 하는, 제어 장치(10).
  8. 제6항에 있어서, 변환기(26)는 직렬 전송을 위해 제2 데이터(24) 내에 프레임 정보(30a) 및/또는 제어 정보(30b)를 삽입하도록 구성된 것을 특징으로 하는, 제어 장치(10).
  9. 제6항에 있어서, 변환기(26)는 UART(Universal Asynchronous Receiver Transmitter) 인터페이스를 포함하는 것을 특징으로 하는, 제어 장치(10).
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 직렬 버스(16)는 MSC(Micro Second Channel)인 것을 특징으로 하는, 제어 장치(10).
  11. 제어 신호를 이용하여 제어될 하나 이상의 주변 유닛(14)에 직렬 버스(16)를 통해 주기적으로 데이터 프레임(17)을 전송하도록 구성된 연산 유닛(12)을 포함하는 제어 장치(10)의 작동 방법에 있어서,
    연산 유닛(12)은 각각의 데이터 프레임(17)에 제어 신호를 특성화하는 제1 데이터(22)를 삽입하도록 구성된 것을 특징으로 하는, 제어 장치 작동 방법.
  12. 제11항에 있어서, 연산 유닛(12)은 제1 데이터(22)에 추가로 데이터 프레임(17)의 하나 이상의 부분에 제2 데이터(24)를 삽입하도록 구성되며, 제2 데이터(24)는 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터를 포함하는 것을 특징으로 하는, 제어 장치 작동 방법.
  13. 제12항에 있어서, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터는 적어도 일시적으로 각자 단독으로 또는 공동으로, 제2 데이터(24)의 수(N2)보다 더 큰 비트 폭을 가지며, 구성 데이터 및/또는 제어 데이터 및/또는 진단 데이터는 병렬/직렬 변환기(26)의 유형에 따라 제2 데이터(24)의 수(N2)로 변환되는 것을 특징으로 하는, 제어 장치 작동 방법.
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