KR20180021890A - 클래스-b/c 도허티 전력 증폭기 - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 43
- 230000008878 coupling Effects 0.000 claims abstract description 16
- 238000010168 coupling process Methods 0.000 claims abstract description 16
- 238000005859 coupling reaction Methods 0.000 claims abstract description 16
- 238000004590 computer program Methods 0.000 claims description 12
- 238000004891 communication Methods 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims 2
- 239000000243 solution Substances 0.000 description 28
- 238000013461 design Methods 0.000 description 14
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000006399 behavior Effects 0.000 description 7
- 230000008901 benefit Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 235000000332 black box Nutrition 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 244000045947 parasite Species 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001308 synthesis method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
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- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
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- H03—ELECTRONIC CIRCUITRY
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- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/20—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F2203/21—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F2203/211—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
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Abstract
피크 전력 레벨 및 백-오프 전력 레벨 에서 효율을 최적화하기 위한 증폭기 어레인지먼트가 제공된다. 증폭기 어레인지먼트는, 입력 신호를 전력 Pm을 갖는 제1 신호와 전력 Pa를 갖는 제2 신호로 분할하는 입력 전력 분할기, 제1 신호를 수신하는 클래스-B 유사 모드로 동작하는 주 트랜지스터, 제2 신호를 수신하는 클래스-C 모드로 동작하는 보조 트랜지스터를 포함한다. 수신된 제1 및 제2 신호들은 위상 오프셋 값 를 가지며, 여기서 이다. 증폭기 어레인지먼트는 결합 네트워크를 더 포함한다. 결합 네트워크의 회로 요소 값들, 전력 Pm 및 전력 Pa, 위상 오프셋 값 , 보조 트랜지스터의 바이어스 조건; 및 보조 트랜지스터의 상대 크기 Saux는 미리 결정된 백-오프 전력 레벨 , 보조 트랜지스터의 전류 스케일링 팩터 rc, 주 트랜지스터 대형화 팩터 ro,m, 및 보조 트랜지스터 대형화 팩터 ro,a에 기초하고, 여기서 및 이다. 또한, 증폭기 어레인지먼트에 대한 특성들을 결정하기 위한 방법이 제공된다.
Description
본 발명은 증폭기 어레인지먼트(arrangement)의 특성들을 결정하기 위한 증폭기 어레인지먼트, 방법, 컴퓨터 프로그램 및 컴퓨터 프로그램 제품(product)에 관한 것이다.
현대의 통신 시스템들은 스펙트럼 효율을 향상시키기 위해 높은 피크 대 평균 전력비(PAPR; peak to average power ratio)를 갖는 신호들을 종종 사용한다. 그러나 전통적인 클래스(class)-AB 전력 증폭기(PA; power amplifier)들의 효율은 출력 전력이 최대치로부터 백-오프(back off)되면 급속히 저하된다. 전력 증폭기를 도허티(Doherty)와 같은 특수 트랜스미터/PA 아키텍처들로 통합하거나(W.H. Doherty, "A New High Efficiency Power Amplifier for Modulated Waves," Proceedings of the Institute of Radio Engineers, vol.24, no.9, pp.1163- 1182, Sept. 1936), 아웃-페이징(out-phasing) 또는 동적 로드(dynamic load) 변조)에 의해 백-오프시의 효율이 향상될 수 있다. 상대적 단순성 및 높은 성능으로 인해, 도허티 PA는 상업적 애플리케이션들에 널리 채택되고 있다.
도허티 동작의 기본적인 원리는 보조(auxiliary) 트랜지스터를 사용하여 액티브 전류 주입을 통해 주(main) 트랜지스터에 의해 보여지는 임피던스를 변조하는 것이다. 이러한 원리에 기초하여, 피크(peak) 효율은, 예를 들어 6.5dB 백-오프(back-off)에서, 신호의 평균 전력 레벨에서 및 피크 전력에서 모두 유지될 수 있다.
고전적(classical) 도허티 구성은 이상적으로, 1/4 파장 트랜스포머(quarter wave transformer)와 결합된, 본 명세서에서 보조 트랜지스터라고 지칭되는, 하나의 클래스-C 바이어스된 트랜지스터와, 본 명세서에서 주 트랜지스터라고 지칭되는, 하나의 클래스-B 바이어스된(biased) 트랜지스터로 구성된다. 보조 트랜지스터의 클래스-C 바이어스는 요구되는 전류 프로파일(profile)들이 달성되도록 선택된다. 이 구성은 피크 전력 레벨에서 클래스-C 바이어스된 보조 트랜지스터의 이상적인 최대 효율(>78.5%) 및 클래스-B 바이어스된 주 트랜지스터의 이상적인 최대 효율(78.5%)을 제공한다. 피크 전력 레벨로부터 선택된 출력 전력 백-오프(OPBO; output power back-off)에서, 이상적인 최대 효율이 주 트랜지스터에 제공되는 한편, 보조 트랜지스터는 턴 오프된다. 원래 도허티는 6dB OPBO에서 제2 효율 피크를 야기하는 전류 프로파일들을 설명했다. 다행히도, 전류 프로파일들은 제2 효율 피크가 임의의 원하는 백-오프 레벨 에 놓일 수 있도록 쉽게 일반화될 수 있다. 이 일반화된 형태의 도허티 구성은 고전적 도허티 전력 증폭기(DPA; Doherty power amplifier)로 표시될 것이다.
고전적 DPA는 원하는 전류 프로파일들에 도달하기 위해 보조 트랜지스터가 주 트랜지스터보다 클 것을 요구한다. 예를 들어, =6dB의 경우, 보조 트랜지스터를 완전히 활용할 때, 보조 트랜지스터는 주 트랜지스터보다 1.27배 커야 하며, =9dB의 경우, 보조 트랜지스터는 주 트랜지스터보다 2.10배 커야 한다.
보조 트랜지스터의 클래스-C 바이어싱은, 트랜지스터 크기에 비례하는 본질적 기생 스케일링(intrinsic parasitics scaling)의 효과와 함께, 2개의 트랜지스터들로의 비대칭적인 전력 분할을 야기한다. 작은 신호들의 경우, 보조 트랜지스터가 턴 오프되면, 입력 전력 분할이 직접 이득 손실(gain loss)로 변환될 수 있고; 보조 트랜지스터가 턴 오프될 때, 보조 트랜지스터에 주입되는 전력이 낭비될 것이다. 또한, 분할기의 전력 분할 비율이 매우 고르지 않으면, 결과적으로 발생하는 전송 선들이 매우 얇게 및/또는 두껍게 되어, 분할기의 구현에 실질적인 제한을 초래한다. 일부 경우들에서, Jangheon Kim, et al., "Optimum operation of asymmetrical-cells-based linear Doherty power Amplifiers-uneven power drive and power matching," IEEE Transactions on Microwave Theory and Techniques, vol.53, no.5, pp. 1802- 1809, May 2005에 의해 개시된 바와 같이, 적절한 전력 분할 비율을 달성하는데 감쇠기(attenuator)들도 사용되어, 전력 부가 효율(PAE; power added efficiency)을 심하게 저하시킨다.
입력 전력 분할기의 작은 신호 이득 손실을 줄이는 널리 공지된 방법은 보조 트랜지스터를 필요한 것보다 크게 만들고 이를 과소활용(underutilize)하는 것이다. 보조 트랜지스터가 커짐에 따라, 보조 바이어스는 클래스-B 바이어스에 접근한다. 이 분리된 효과는 비대칭적인 입력 전력 분할을 덜 야기하지만, 본질적 기생 스케일링은 이 효과를 심각하게 줄일 것이다. 비록 대형화된 보조 트랜지스터 DPA는 완전히 활용되는 보조 트랜지스터를 갖는 DPA보다 다소 낮은 결합기 이득 손실을 갖지만, 과도한 대형화는 외적인 기생들 및 물리적 치수 제약들로 인해 비실용적인 경우가 많다. 또한, 대형화는 직접적인 비용 상승으로 이어진다. 실제 애플리케이션들에서, 대칭 증폭기를 개시하는 WO2015/055242에 요약된 바와 같이, 대칭 또는 대칭 트랜지스터에 가까운 DPA가 종종 바람직한 선택이다.
이득을 향상시키는 다른 방법은 클래스-AB를 향한 주 셀(main cell) 바이어스를 증가시키고 및/또는 토폴로지에서 어떠한 보상없이 클래스-C 셀의 크기를 감소시키는 것이다. 당연히, 이러한 솔루션들은 회로의 이상적인 동작을 방해하여 드레인 효율을 상당히 저하시킨다.
전력 증폭기 설계들에서, PAE는 가장 중요한 특성들 중 하나이며; 충분한 PAE에 도달하기 위해서는 충분한 효율과 이득이 요구된다. 밀리미터 파(millimeter wave)에 접근할 때, 낮은 이득은 중요한 문제이며, PAE가 충분히 높은 DPA를 설계하는 것을 매우 어렵게 만든다. 따라서, 칩 크기를 증가시키거나 효율을 절충하지 않고 이득을 증가시키는 방법이 매우 요구되고 있다.
제1 양태에 따르면, 피크 전력 레벨 및 백-오프 전력 레벨 에서 효율을 최적화하기 위한 증폭기 어레인지먼트가 제공된다. 이 증폭기 어레인지먼트는, 입력 신호를 전력 Pm을 갖는 제1 신호와 전력 Pa를 갖는 제2 신호로 분할하도록 구성된 입력 전력 분할기, 상기 전력 분할기에 접속되고 상기 제1 신호를 수신하도록 배치된 주 트랜지스터 - 상기 주 트랜지스터는 클래스-B 유사 동작 모드로 동작하여 제1 출력 신호를 제공하도록 구성됨 -, 상기 전력 분할기에 접속되고 상기 제2 신호를 수신하도록 배치된 보조 트랜지스터 - 상기 보조 트랜지스터는 클래스-C 동작 모드로 동작하여 제2 출력 신호를 제공하도록 구성되고, 상기 수신된 제1 및 제2 신호들은 위상 오프셋 값 를 가지며, 여기서 -; 및 상기 주 및 보조 트랜지스터들의 상기 제1 및 제2 출력 신호들을 상기 증폭기 어레인지먼트의 출력 노드에 연결하도록 구성된 결합 네트워크를 포함한다. 상기 증폭기 어레인지먼트에서, 상기 결합 네트워크의 회로 요소 값들, 상기 전력 Pm 및 상기 전력 Pa, 상기 위상 오프셋 값 , 상기 보조 트랜지스터의 바이어스 조건(bias condition); 및 상기 보조 트랜지스터의 상대 크기 Saux는 미리 결정된 백-오프 전력 레벨 , 상기 보조 트랜지스터의 전류 스케일링 팩터(scaling factor) rc, 주 트랜지스터 대형화 팩터(oversizing factor) ro,m 및 보조 트랜지스터 대형화 팩터 ro,a에 기초하고, 여기서 및 이다.
본 명세서에 개시된 기술은 선택된 백-오프 전력 레벨 에 대해 개선된 특성들을 갖는 증폭기 어레인지먼트가 보조 트랜지스터의 전류 프로파일을 스케일링함으로써 달성될 수 있다는 인식에 기초한다. 더욱이, 전류 스케일링은 보조 트랜지스터의 대형화 및/또는 주 트랜지스터의 대형화와 결합될 수 있다. 본 명세서에 개시된 기술에 기초하여, 훨씬 더 높은 이득 또는 더 작은 크기를 갖는 증폭기 솔루션들이 확인될 수 있다.
일부 양태들에 따르면, 전류 스케일링 팩터 rc는
일부 다른 양태들에 따르면,
Saux=ro,aSc/ro,m이고, 여기서 Sc는
일부 양태들에 따르면, 상기 전력 분할기는 입력 전력 Pin을 Pm=dP,mPin으로서 분할하도록 구성되고,
일부 양태들에 따르면, 상기 보조 트랜지스터의 게이트 바이어스(gate bias) VGS,a는
여기서 VT는 임계 전압이고, VSAT는 포화 전압이며,
일부 양태들에 따르면, 상기 결합 네트워크는, 상기 주 트랜지스터의 상기 출력에 접속된 제1 포트(port), 상기 보조 트랜지스터의 상기 출력에 접속된 제2 포트, 및 상기 출력 노드에 접속된 제3 포트를 포함하는 3 포트 네트워크를 포함한다.
일부 양태들에 따르면, 상기 3 포트 네트워크의 상기 회로 요소 값들은
로서 2 포트 네트워크 모델을 사용하여 정의되고,
여기서 Ropt는 최적의 클래스 B 로드(load)이고 Z21=Z12이다.
일부 양태들에 따르면, 상술한 양태들 중 어느 하나에 따른 증폭기 어레인지먼트를 포함하는 회로가 제공된다.
일부 양태들에 따르면, 상술한 양태들 중 어느 하나에 따른 증폭기 어레인지먼트를 포함하는 무선 통신 장치가 제공된다.
위에서 언급한 목적은 또한 피크 전력 레벨 및 백-오프 전력 레벨 에서 효율을 최적화하기 위한 증폭기 어레인지먼트의 특성들을 결정하는 방법으로 획득된다. 상기 증폭기 어레인지먼트는, 입력 신호를 전력 Pm을 갖는 제1 신호와 전력 Pa를 갖는 제2 신호로 분할하도록 구성된 입력 전력 분할기, 상기 전력 분할기에 접속되고 상기 제1 신호를 수신하도록 배치된 주 트랜지스터 - 상기 주 트랜지스터는 클래스-B 유사 동작 모드로 동작하여 제1 출력 신호를 제공하도록 구성됨 -, 상기 전력 분할기에 접속되고 상기 제2 신호를 수신하도록 배치된 보조 트랜지스터 - 상기 보조 트랜지스터는 클래스-C 동작 모드로 동작하여 제2 출력 신호를 제공하도록 구성되고, 상기 수신된 제1 및 제2 신호들은 위상 오프셋 값 를 가지며, 여기서 -; 및 상기 주 및 보조 트랜지스터들의 상기 제1 및 제2 출력 신호들을 상기 증폭기 어레인지먼트의 출력 노드에 연결하도록 구성된 결합 네트워크를 포함한다. 상기 방법은, 선택된 백-오프 전력 레벨 , 전류 스케일링 팩터 rc, 주 트랜지스터 대형화 팩터 ro,m, 및 보조 트랜지스터 대형화 팩터 ro,a에 기초하여 - 여기서 및 임 -, 상기 결합 네트워크의 회로 요소 값들을 결정하는 단계, 상기 전력 Pm 및 상기 전력 Pa를 결정하는 단계, 상기 위상 오프셋 값 을 결정하는 단계, 상기 보조 트랜지스터의 바이어스 조건들을 결정하는 단계, 및 상기 보조 트랜지스터의 상대 크기 Saux를 결정하는 단계를 포함한다.
일부 양태들에 따르면, 상기 방법은 상기 전류 스케일링 팩터 rc를
일부 양태들에 따르면, 상기 방법은 Saux=ro,aSc/ro,m로서 Saux를 결정하는 단계를 포함하고, 여기서 Sc는
일부 양태들에 따르면, 상기 전력 분할기는 입력 전력 Pin을 Pm=dP,mPin으로서 분할하도록 구성되고,
일부 양태들에 따르면, 상기 방법은 상기 보조 트랜지스터의 게이트 바이어스 VGS,a가
여기서 VT는 임계 전압이고, VSAT는 포화 전압이며,
일부 양태들에 따르면, 상기 결합 네트워크는, 상기 주 트랜지스터의 상기 출력에 접속된 제1 포트, 상기 보조 트랜지스터의 상기 출력에 접속된 제2 포트, 및 상기 출력 노드에 접속된 제3 포트를 포함하는 3 포트 네트워크를 포함한다.
일부 양태들에 따르면, 상기 3 포트 네트워크의 상기 회로 요소 값들은
로서 2 포트 네트워크 모델을 사용하여 결정되고,
여기서 Ropt는 최적의 클래스 B 로드이고 Z21=Z12이다.
컴퓨터에서 실행될 때, 상기 컴퓨터로 하여금 상술한 양태들 중 어느 하나에 따른 방법을 실행하도록 하는 컴퓨터 프로그램 코드를 포함하는 컴퓨터 프로그램이 또한 제공된다.
상기 컴퓨터 프로그램 및 상기 컴퓨터 프로그램이 저장되는 컴퓨터 판독 가능 수단들을 포함하는 컴퓨터 프로그램 제품이 또한 제공된다.
일반적으로 청구 범위에서 사용된 모든 용어들은 달리 명시적으로 정의되지 않는 한, 기술 분야에서 통상적인 의미에 따라 해석되어야 한다. "일/하나의/요소, 장치, 컴포넌트, 수단, 단계 등"은 달리 명시되지 않는 한, 요소, 장치, 컴포넌트, 수단, 단계 등의 적어도 하나의 예를 지칭하는 것으로 공개적으로 해석되어야 한다. 본 명세서에 개시된 임의의 방법의 단계들은 명시적으로 언급되지 않는 한, 개시된 정확한 순서로 수행될 필요는 없다. 본 발명의 다른 특징들 및 이점들은 첨부된 청구 범위 및 다음의 설명을 연구할 때 명백해질 것이다. 통상의 기술자는 본 발명의 다른 특징들이 본 발명의 범위를 벗어나지 않고 다음에 설명되는 것 이외의 다른 실시예들을 생성하도록 결합될 수 있음을 인식한다.
본 발명은 이제 첨부 도면들을 참조하여 예시적으로 설명된다.
도 1a-b는 증폭기 어레인지먼트의 개략도들이다.
도 2a-c는 본 기술의 실시예들에 따른 증폭기들에 대한 전류 프로파일들을 개략적으로 도시한다.
도 3은 증폭기 입력 모델의 개략도이다.
도 4a-f는 예시적 증폭기 어레인지먼트들의 성능을 개략적으로 도시하는 그래프이다.
도 5a-c는 예시적 증폭기 어레인지먼트에 대한 주 및 보조 트랜지스터 로드 변조를 개략적으로 도시한다.
도 6은 예시적 증폭기 어레인지먼트에 대한 이득을 개략적으로 도시하는 그래프이다.
도 7은 본 기술의 일 실시예에 따른 증폭기 어레인지먼트에 대한 예시적 로드 네트워크 토폴로지이다.
도 8a-f는 예시적 증폭기 어레인지먼트들의 성능을 개략적으로 도시하는 그래프들이다.
도 9는 본 기술의 일 실시예에 따른 방법의 일반적인 특징들을 개략화하는 흐름도이다.
도 1a-b는 증폭기 어레인지먼트의 개략도들이다.
도 2a-c는 본 기술의 실시예들에 따른 증폭기들에 대한 전류 프로파일들을 개략적으로 도시한다.
도 3은 증폭기 입력 모델의 개략도이다.
도 4a-f는 예시적 증폭기 어레인지먼트들의 성능을 개략적으로 도시하는 그래프이다.
도 5a-c는 예시적 증폭기 어레인지먼트에 대한 주 및 보조 트랜지스터 로드 변조를 개략적으로 도시한다.
도 6은 예시적 증폭기 어레인지먼트에 대한 이득을 개략적으로 도시하는 그래프이다.
도 7은 본 기술의 일 실시예에 따른 증폭기 어레인지먼트에 대한 예시적 로드 네트워크 토폴로지이다.
도 8a-f는 예시적 증폭기 어레인지먼트들의 성능을 개략적으로 도시하는 그래프들이다.
도 9는 본 기술의 일 실시예에 따른 방법의 일반적인 특징들을 개략화하는 흐름도이다.
본 기술은 이제 본 기술의 어떤 실시예들이 보여지는 첨부 도면들을 참조하여 이하에서 보다 완전하게 기술될 것이다. 그러나, 본 기술은 많은 상이한 형태들로 구체화될 수 있으며 본 명세서에 설명된 실시예들로 한정되는 것으로 해석되어서는 안되며; 오히려, 이 실시예들은 본 개시가 철저하고 완전하며 통상의 기술자에게 기술의 범위를 충분히 전달할 수 있도록 예시적으로 제공된다. 명세서 전체에 걸쳐 동일 번호들은 동일 요소들을 지칭한다.
도 1a는, 입력 신호(102)를 전력 Pm을 갖는 제1 신호(103)와 전력 Pa를 갖는 제2 신호(104)로 분할하도록 구성된 입력 전력 분할기(101), 전력 분할기에 접속되고 제1 신호(103)를 수신하도록 배치된 주(main) 트랜지스터(105) - 상기 주 트랜지스터는 클래스-B(class-B) 유사 동작 모드로 동작하여 제1 출력 신호(108)를 제공하도록 구성됨 -, 전력 분할기에 접속되고 제2 신호(104)를 수신하도록 배치된 보조(auxiliary) 트랜지스터(106) - 상기 보조 트랜지스터는 클래스-C 동작 모드로 동작하여 제2 출력 신호(109)를 제공하도록 구성됨 -를 포함하는 증폭기 어레인지먼트(100)의 개략도이다. 증폭기 어레인지먼트는 본 명세서에서 2 포트 네트워크(107)로 표시되는 결합 네트워크를 더 포함한다. 본 명세서에서, 클래스-B 유사 동작 모드는 클래스-B 및 대략적 클래스-B의 동작 모드들을 모두 포함한다. 본 명세서에 설명된 장점들 및 효과들의 대부분은 클래스-B 모드 동작과 비슷하거나 유사한 동작 모드들에 동일하게 적용가능하다는 것을 이해해야 한다. 전력 분할기(101)가 주로 아날로그 전력 분할기를 참조하여 논의되지만, 디지털 전력 분할기도 마찬가지로 잘 사용될 수 있다.
도 1b는 도 1a의 증폭기 어레인지먼트를 개략적으로 도시하지만, 여기서 결합 네트워크는, 주 및 보조 트랜지스터들(105, 106)의 상기 제1 및 제2 출력 신호들(108, 109)을 증폭기 어레인지먼트의 출력 노드(110)에 연결하도록 구성된 3 포트 네트워크(111)로 표시된다. 3 포트 네트워크는 주 트랜지스터(105)의 출력에 접속된 제1 포트(P1), 보조 트랜지스터(106)의 출력에 접속된 제2 포트(P2) 및 출력 노드(110)에 접속된 제3 포트(P3)를 포함한다.
입력 신호(103, 104)는 아날로그 분할기(101)를 사용하여 RF 소스(도시되지 않음)로부터 유도된다. 주 및 보조 트랜지스터들(105, 106)의 출력들(108, 109)은 레시프로컬(reciprocal) 2 포트 네트워크(107)와 결합된다. 따라서, 로드 저항은 2 포트 네트워크에 포함된다. 이 지점에서 트랜지스터 전류들은 임의적이다.
결합기 로드 네트워크는, 네트워크 파라미터들이 원하는 동작 조건들에서 유도되는 블랙-박스(black-box) 방식을 사용하여 합성된다. 이러한 조건들은 다음과 같다:
1. 최대 입력 전압 구동 레벨에서
- 최적의 로드가 주 트랜지스터에 제시된다
- 최적의 로드가 보조 트랜지스터에 제시된다
2. 어떤 원하는 입력 전압 구동 레벨 백-오프에서
- 최적의 로드가 주 트랜지스터에 제시된다
- 보조 트랜지스터가 턴 오프(turn off)된다
3. 무손실 결합기 네트워크(저항 로드 제외)
여기에서, 최적의 로드는 이용가능한 트랜지스터 전압 스윙이 완전히 활용된다는 것을 의미한다. 위의 조건들을 이후에 도허티 조건들로서 지칭할 것이다.
2 포트 표현이 어떤 용도로 사용되려면, 제3 포트에서 로드 저항이 종결된 무손실 및 레시프로컬 3 포트 네트워크로 2 포트 네트워크를 전환할 수 있어야만 한다. 이는 2 포트 네트워크 파라미터들의 다음 요구 사항을 주어지게 한다.
결국, 공지된 합성 방법들을 사용하여 집중 요소(lumped element) 결합기 네트워크를 실현하는 것이 항상 가능하다는 것을 언급하는 것이 중요하다. 그 다음 결과적 네트워크는 원하는 경우 전송 선 네트워크로 변형될 수 있다.
각 트랜지스터의 전류 소스는
로 모델링되고,
여기서 VT는 임계 전압이고, VSAT는 포화 전압이고,
이다.
각 트랜지스터의 게이트는 전압
에 의해 구동되고,
주 트랜지스터는 클래스-B 동작을 위해 바이어스되고 보조 트랜지스터는 클래스-C 동작을 위해 바이어스된다고 가정한다. 클래스-B 바이어스된 주 트랜지스터를 통해 흐르는 전류는
이고,
이고,
여기서 및 는 각각 보조 입력 전압 구동 레벨 및 보조 입력 전압 구동 레벨 백-오프이고, 및 이다. 파라미터 는, 보조 트랜지스터가 턴 오프되는, 즉 어떠한 전류도 전도하지 않는 구동 레벨이다. 여기에서, Saux는 주 트랜지스터와 비교한 총 보조 트랜지스터 크기 스케일이고, 는 주 및 보조 트랜지스터 전류들 간의 위상 지연이다. 턴 온(turn on) 각은
로서 주어진다.
주 및 보조 트랜지스터의 전류들 간의 관계가 DPA 거동을 결정하기 때문에, 주 또는 보조 트랜지스터 중 어느 하나는, 전류 관계에 영향을 주지 않고 두 트랜지스터들 간의 물리적 크기 비율을 변경하기 위해 과소활용될 수 있다. 따라서, 2개의 과소활용 파라미터들은
에 따라서 소개되고,
여기서 UV,m 및 UV,a는 각각 주 트랜지스터 및 보조 트랜지스터에 대한 트랜지스터 입력 전압 활용도이다. 입력 전압 활용도는 가능한 최대 입력 전압 스윙에 대한 최대 동작 입력 전압 스윙을 의미하고, 따라서 및 이다. 주 및 보조 트랜지스터들은 이제 공통 입력 전압 구동 레벨 및 공통 입력 전압 구동 백-오프 와 관련되고, 여기서 이다. 일 때 보조 트랜지스터가 턴 오프된 것을 보아야 한다. 항 는 이후에 의 식으로 풀릴 것이다.
결합기의 네트워크 파라미터들 및 전체 PA 성능을 계산하기 위해서, DC 및 기본 톤(fundamental tone)에서의 전류들을 알아야 한다. 수학식 6 및 7의 푸리에 급수 전개는
을 얻는다.
보조 트랜지스터 크기 비율은 3가지 방식들 - 주 트랜지스터의 대형화, 즉 주 트랜지스터의 과소활용; 보조 트랜지스터의 대형화, 즉 보조 트랜지스터의 과소활용; 및 비-고전적 전류 프로파일들 및 상이한 DPA 거동을 야기하는 방법인 전류 스케일링 - 로 스케일링될 수 있다. 본 기술은 보조 트랜지스터를 연속적 방식으로 스케일링하는 3가지 상이한 방식들의 함수로서 DPA 동작을 새롭게 설명하는 것과 관련된다. 이러한 연속적 접근법은 고전적 도허티 증폭기에 비해 훨씬 더 높은 이득 또는 더 작은 크기를 갖는 증폭기 솔루션들을 얻는다.
주 트랜지스터와 비교되는 총 보조 트랜지스터 크기는
로서 정의되고,
여기서 ro,m은 주 트랜지스터의 대형화 비율이고, ro,a는 보조 트랜지스터의 대형화 비율이다. 파라미터 Sc는, 보조 전류 스케일링 팩터 rc 및 입력 전압 구동 레벨 백-오프 에 의존하는, 두 트랜지스터들 간의 크기 비율이다. 트랜지스터들을 최대한 활용하면, 즉 UV,a=UV,m=1이면, 대형화 비율들은 ro,a=ro,m=1이다. 대형화 비율들 및 활용 팩터들 간의 정확한 관계들이 이후에 유도될 것이다. 이제까지, rc는 어떤 값도 취할 수 있었다. rc=ro,a=ro,m=1일 때, 수학식 16은 고전적 DPA를 위한 2개의 트랜지스터들 간의 크기 비율이 된다.
대형화 및 전류 스케일링 간의 차이는 도 2a-c에 나타나 있고, 여기서 클래스-C 보조 전류는 논의의 간략화를 위해 선형 함수로서 근사화되었다. 도 2-c에서, 대형화가 과소활용과 어떻게 관련되는지, 그리고 전류 스케일링이 고전적 DPA 전류 프로파일과 비교하여 상이한 전류 프로파일을 어떻게 야기하는지를 알 수 있다. 아티큘러(articular)에서, 도 2a는 주 트랜지스터의 대형화를 도시하고, 도 2b는 보조 트랜지스터의 대형화를 도시하고, 도 2c는 보조 트랜지스터의 전류 스케일링을 도시한다.
또한, 도 2a-c에서, 최대 기본 드레인 전류들은 각각 Imax,m 및 Imax,a로서 표시된다. 전류 스케일링이 없는 보조 트랜지스터의 최대 기본 드레인 전류는 Imax,a,0로서 표시된다. 고전적 DPA 보조 전류의 최대 매그니튜드(magnitude)는, 즉 대형화(과소활용) 또는 전류 스케일링이 전혀 없는 경우일 때,
로서 표현될 수 있다.
보조 트랜지스터 전류가 스케일링되면, 수학식 17은
에 따라서 스케일링될 것이다.
수학식 15의 매그니튜드는, 수학식 16이 삽입되고 과소활용이 없는 경우, 즉, ro,m=ro,a=1일 때, 수학식 18과 동일해야만 한다. 이는
가 주어지게 한다.
주 트랜지스터가 과소활용되면, 보조 트랜지스터의 최대 전류는
에 따라서 스케일링될 것이다.
수학식 15의 매그니튜드는, 수학식 16이 삽입되고 ro,a=1일 때, 수학식 20과 동일해야만 한다. 이는
을 주어지게 한다.
수학식 15의 매그니튜드는, 수학식 16 및 수학식 21이 삽입될 때, 수학식 20과 동일해야만 한다. 이는
을 주어지게 한다.
입력 전압 활용 파라미터들의 주어진 한계들로부터, 대형화 팩터들 ro,a 및 ro,m은 1 이상이어야 한다.
여기서
이고,
로서 표현될 수 있고,
로서 표현될 수 있다.
rc=1일 때, 고전적 DPA 관계가 발견된다는 것, 즉,
임은 쉽게 알 수 있다.
따라서, 과소활용 및 전류 스케일링이 없는 트랜지스터 크기 비율, 즉 고전적 DPA에 대한 크기 비율은
가 되고,
여기서 sec는 시컨트(secant)이다. 이것으로 DPA 전류들 및 관련 설계 파라미터들의 일반적인 설명을 마친다.
입력 전력 분할기로부터 야기되는 이득 손실을 계산하기 위해서, 트랜지스터 기생들의 스케일링을 고려해야 할 필요가 있다. 주 및 보조 트랜지스터(105, 106)의 기생들을 도시하는 DPA 입력 모드를 도 3에서 볼 수 있다. 이 모델에서, 분할기(101)는 트랜지스터들에 공액 정합(conjugate match)된다.
입력 전력 분할기는
에 따라서 입력 전력을 분할하고,
여기서 dP,m은 주 트랜지스터 전력 분할 팩터이며, 보조 트랜지스터가 턴 오프되면 보조 트랜지스터에 주입된 전력이 낭비되기 때문에, 작은 신호 이득 손실과 같고, Pin은 입력 전력이다.
기생들은
에 따라 스케일링된다.
주 및 보조 입력 전력은
로서 쓸 수 있다.
수학식 30 내지 35를 결합하면, 입력 전압 비율 VR은
로서 표현될 수 있고,
이는
을 주어지게 한다.
입력 전압 비율은
로서도 표현될 수 있다.
주 트랜지스터는 클래스-B 바이어스되고, 이는 VGS,m=VT를 의미한다. 보조 트랜지스터는
일 때 턴 오프되고,
이는
을 주어지게 한다.
수학식 38에 삽입되고 수학식 22와 결합되면, 다음 식이 얻어지고,
결국 ro,m, ro,a 및 Sc의 함수로서 주 분할 비율을 얻게 된다.
Sc는, 수학식 19에서 정의된 바와 같이 rc 및 의 함수라는 것을 기억해야 한다. 주어진 에 대한 입력 전력 분할기로부터의 DPA 작은 신호 이득 손실을 최소화하기 위해, 즉, dP,m을 최대화하기 위해, 전류 스케일링 비율 rc는 가능한 낮아야 하고, 주 대형화 비율 ro,m은 가능한 작아야 하고, 보조 대형화 비율 ro,a는 가능한 커야 한다. 현실적인 이유들 때문에, 트랜지스터들을 너무 많이 대형화하는 것은 종종 좋은 선택이 아니다.
위에서 개략한 도허티 조건들은 다음과 같은 수학식들로 표현될 수 있다:
- 최적의 로드가 주 트랜지스터에 제시된다.
- 최적의 로드가 보조 트랜지스터에 제시된다.
- 최적의 로드가 주 트랜지스터에 제시된다.
- 보조 트랜지스터가 턴 오프된다.
3. 무손실 결합기 네트워크(저항 로드 제외)
여기서 VDS는 트랜지스터들의 최대 드레인 전압 스윙의 매그니튜드이고, Ropt,m은 종래의 최적의 클래스-B 로드 저항이고, 이는 클래스-B 동작을 위한 최대 활용 동안 트랜지스터의 드레인에서 최대 전류 스윙에 대한 최대 전압 스윙이다.
이제, 2 포트 네트워크 파라미터들이 설계 파라미터들의 식으로 표현된 수학식 43 내지 47로부터 풀려질 수 있다. 2 포트 Z-매트릭스의 정의는
로 주어진다.
수학식 43 내지 47을 수학식 48 및 49와 결합하면,
가 얻어진다.
에 따른 4개의 솔루션들을 갖고,
여기서
이다.
위의 표현들은 2 포트 네트워크 파라미터들이 트랜지스터 기술 파라미터들 및 설계 변수들 rc, ro,m 및 의 식으로만 유도된다는 것을 보여 주고, 여기서 는 (백-오프 효율 피크 레벨) 및 rc의 함수이다. rc=1이면, 고전적 DPA 네트워크 파라미터들은 상기 수학식들에서 벗어난다는 것을 쉽게 알 수 있다. 물리적 솔루션들에 대해 라는 것도 알 수 있다. rc의 하한은, 드레인 전압이 항상 0보다 커야 한다는 조건에 따라 설정될 것이고, 이는
를 얻는다.
다음의 논의에서, 일반적인 도허티 개념의 성능은 이상적인 트랜지스터들로 평가된다. 단순화하기 위해, 클래스-C 바이어스된 보조 트랜지스터 드레인 DC 및 기본 전류들은
실제 이상적인 클래스-C는 소프트 턴 온(soft turn on) 효과를 갖고, 이는 DPA 거동에 약간의 영향만을 미치고: 이는, 비물리적인, 의 일부 값들에 대해 주 드레인 전압이 네거티브(negative)가 되도록 할 것이다. 그러나 이것은 바이어스들을 약간 이동시킴으로써 해결된다. 이러한 시프트(shift)는 효율을 약간 저하시킬 것이다. 클래스-C 바이어스된 보조 트랜지스터 드레인 DC 및 기본 전류들의 선형 근사화는 DPA 거동을 연구할 때 훨씬 교육적이고, 이는 DPA 성능을 거의 변경하지 않는다.
- 고전적 도허티 - Saux=1.27
- 대칭적 도허티[8] - Saux=1.00
- 가능한 최소 크기의 도허티 - Saux=0.71
이 3가지 도허티 솔루션들 모두에서, 주 및 보조 트랜지스터는 완전히 활용되고, 즉, ro,m=ro,a=1이다. 솔루션들은 상이한 전류 스케일링에 따라 달라지고, 즉, 이다. Saux=0.71 보다 작은 보조 트랜지스터 크기는, 드레인 전압이 네거티브가 되기 때문에 불가능하다.
도 4a-f는 상기 3가지 솔루션들에 대한 성능을 개략적으로 나타낸 그래프들로서, 여기서 Saux=1.27을 대표하는 곡선들은 401로 표시되고, Saux=1.00은 402로, Saux=0.71은 403으로 표시된다. 보조 트랜지스터 전류가 스케일링되면, 보조 트랜지스터 전류 프로파일은 고전적 DPA 전류 프로파일과 다를 것이며, 이는 도 4a-4b에서 명백하게 알 수 있다. 스케일링된 솔루션들의 전압 프로파일들도 고전적 DPA 전압 프로파일들과 다르며, 도 4c 및 4d를 참조한다. 고전적 DPA 보조 트랜지스터는 다운-스케일링된 버전들보다 더 깊은 클래스-C로 동작한다. 클래스-C 바이어스가 더 깊어질수록 효율은 더 높아진다. 더 높은 전력 레벨들에서, 총 DPA 효율은 클래스-C 바이어스된 보조 트랜지스터의 효율과 클래스-B 바이어스된 주 트랜지스터의 효율의 결합이다. 따라서, 고전적 DPA는 더 높은 전력 레벨들에서 약간 더 높은 효율을 가지며, 도 4e를 참조한다.
도 4f에 플롯(plot)된 3가지 경우의 이득은 종래의 클래스-B PA 이득에 대해서 정규화된다. 다운스케일링된 DPA 솔루션들의 이득은 고전적 DPA 솔루션보다 상당히 높다. 도 4f에서, 다운스케일링된 크기들은 높은 전력들에서 약간 증가된 비-선형성을 제시한다는 것을 알 수 있다. 실제로, 출력 전력 포화는 모든 종류의 전력 증폭기에 대한 전형적인 거동이다. 따라서 제안된 개념의 고유 이득 확장 거동이 선형성에 대한 중요한 제한인지는 명확하지 않다.
주 및 보조 트랜지스터 로드 변조들이, Ropt,m/0.40에 대해서는 501, Ropt,m/0.45에 대해서는 502, Ropt,m/0.50에 대해서는 503으로 도 5a-c에 플롯된다. 주 트랜지스터 로드 변조는 항상 순전히 저항성이며, 최대 전력에서의 Ropt,m에서 백-오프에서의 로 이동한다. 보조 로드 변조는 고전적 DPA 솔루션에 대해서는 순전히 저항성이지만, 도 5b 및 도 5c에 도시된 바와 같이, 다운스케일링된 솔루션들에 대해서는 복잡해진다. 이는 최대 전력에서의 로부터 백-오프에서의 무한대로 이동한다. 상이한 경로들은 의 상이한 가능한 선택들에 대한 것임을 유의해야 한다.
일반적인 도허티 개념의 또 다른 솔루션은, 가능한 최소 크기의 DPA 솔루션의 전류 프로파일들과 네트워크 파라미터들을 사용하고, 보조 트랜지스터를 대형화하는 잘 공지된 개념을 활용하는 것이다. 이는 DPA 거동을 변경하지 않으면서 이득을 더 높일 것이다. 너무 큰 보조 트랜지스터는 현실적인 문제들을 제시하기 때문에 대형화는 적당해야 한다. 대칭적 크기들을 사용하는 것은 많은 현실적인 이점들을 갖기 때문에, 가능한 최소 크기의 DPA 솔루션을 대칭적 트랜지스터 크기들까지 대형화하는 것이 좋은 타협이다. 일반적인 도허티 개념에 대한 이러한 특별한 솔루션은 본 명세서에서 "대칭적 낮은 보조 전류 도허티"로서 지칭되고, 여기서 Saux=1.0이다.
이 특별한 도허티 솔루션은, "가능한 최소 크기의 도허티"로서 동일한 전류 스케일링, rc를 갖지만, 대형화 ro,a>1이라는 것을 유의한다. 에 대한 대칭적 낮은 보조 전류 DPA의 이득이 도 6에 플롯된다. 이 이득은, 가능한 최소 크기의 DPA의 이득에 비해 위쪽으로 옮겨진 것임을 유의한다.
고전적 DPA, 대칭적 DPA, 가능한 최소 크기의 DPA, 및 대칭적 낮은 보조 전류 DPA의 에 대한 성능이 아래 표 1에서 요약된다. 작은 신호 이득은 종래의 클래스-B PA의 이득에 의해 정규화된다. 최대 출력 전력은 고전적 DPA의 최대 출력 전력으로 정규화된다.
위에서 논의한 바를 통해, 일반적인 도허티 개념은 많은 흥미로운 솔루션들을 얻는다는 것이 보여졌고, 이들 중 2개는 가능한 최소 크기의 DPA 및 대칭적 낮은 보조 전류 DPA이다. 가능한 최소 크기의 DPA는 가능한 최고의 전력 활용 팩터(PUF; power utilization factor)를 얻게 하고, 이는 작은 칩 크기로 바로 변환될 수 있으므로 MMIC 실현에 드는 비용이 적게 된다. 대칭적 낮은 보조 전류 DPA는 (적절한 보조 크기를 갖는 솔루션들에 대해) 가능한 최고의 이득을 얻게 하고, 이는 키(key) 파라미터 밀리미터 파 주파수 설계이다. 일반적인 도허티 개념에 대한 이러한 두 솔루션들은 이전에 연구된 토폴로지들에 비해 훨씬 더 높은 이득을 야기한다. 상기 새로운 개념으로 향상된 성능과 더 높은 유연성이 제공되므로, 이 개념은 기지국, 마이크로파 링크-, 및 핸드셋 애플리케이션들을 위한 매우 강력한 후보가 된다.
일반적인 도허티 개념은 연속적인 솔루션 세트를 제공하며, 시스템 성능들 간의 어떤 절충안도 선택되고 실현될 수 있다는 점이 강조되어야 한다. 또한, 일반적인 도허티 개념은 어떤 백-오프 효율 피크 레벨에 대해서도 유효함을 기억해야 한다.
다음에서는, 위에서 논의한 개선들이 실제 장치들 및 통신 신호들의 성능과 어떤 관련이 있는지 보여주기 위한 설계 예가 주어진다.
다음의 예에서, 일반적인 도허티 개념은 6dB 피크 전력 대 평균 전력 비(PAPR; Peak to Average Power Ratio) 광대역 코드 분할 다중 액세스(WCDMA; Wideband Code Division Multiple Access) 신호에 대한 23GHz에서의 시뮬레이션들로 평가된다. 이상적인 전압 제어 전류 소스는 시뮬레이션들에서 트랜지스터 모델로서 사용된다(수학식 2 참조). 이 설계는 dB에서의 백-오프 효율 피크에 대해 이루어진다. 트랜지스터 모델 파라미터들은 TriQuint 0.15μm 8x100μm GaN HEMT에 기초한다. 이 트랜지스터는 IMAX=0.6A의 최대 전류를 제공하고 20V에서 바이어스된다. 이 트랜지스터의 선형 작은 신호 클래스-B 이득은 23GHz에서 9dB이다.
고전적 DPA, 대칭적 DPA, 및 최소 크기의 DPA/대칭적 작은 전류 DPA에 대한 2 포트 네트워크에 대해 계산된 Z-파라미터들은 아래 표 2에 제시되며, 여기서 Z21=Z12이다.
로드 네트워크에 대한 토폴로지는, 도 7에 도시된 바와 같이 2개의 캐스케이드된(cascaded) 네트워크들로 실현된다. 전송 선들의 임피던스 레벨들 및 전기적 길이들은 계산된 Z-파라미터들에 대해 최상의 맞춤을 이루도록 최적화된다. 트랜지스터들의 출력 기생들은 결합기 네트워크에서 공진할 수 있다. 넓은 주파수 대역에서 네트워크 파라미터들을 맞추기를 원한다면, 다른 토폴로지들이 더 나은 결과들을 줄 것이라는 점을 언급하는 것이 중요하다. 따라서 원하는 RF 대역폭에 따라 토폴로지가 수정될 수 있다.
아래에 제시된 시뮬레이션들에 있어서, 고조파(harmonics)는 튜닝된(tuned) LC 공진기와 단락되어 있다(도 7 참조). 보다 실질적인 설계의 경우, 고조파 종단들, 가장 중요하게 제2 고조파 종단이 전송 선 결합기 네트워크의 일부로서 포함될 수 있음을 강조하는 것이 중요하다.
고전적 DPA, 대칭적 DPA, 가능한 최소 크기의 DPA 및 대칭적 낮은 보조 전류 DPA의 성능이 도 8a-f에 플롯된다. 클래스-C 바이어스된 보조 트랜지스터의 소프트 턴-온 효과는 드레인 전압을 일부 전력 레벨들에서 네거티브가 되도록 한다. 이것은 드레인 바이어스를 약간 이동시킴으로써 보상된다. 도 8a-f에서, "고전적" 솔루션과 관련된 곡선들은 801로 표시되고, "대칭적"은 802로, "최소 크기의"는 803으로, "대칭적 작은 전류"는 804로 표시된다.
"대칭적 작은 전류"(804)에 대한 전류 및 전압 프로파일들은 "최소 크기의"(803)와 정확히 동일하며, 이에 따라 도 8a-d에서 제외된다.
본 명세서에 소개된 2가지 DPA 아키텍처들의 이득은 고전적 DPA 및 대칭적 DPA보다 훨씬 더 높다. 더 높은 이득은 제안된 토폴로지들에 대해 PAE의 더 큰 차이를 야기한다. 예를 들어, 대칭적 작은 전류 DPA는 고전적 DPA보다 PAE가 17.9% 포인트 더 높고, 6dB OPBO에서 대칭적 DPA보다 PAE가 8.4% 포인트 더 높다.
PAE 개선은 평균 PAE 결과들에 즉시 반영된다. 6.7dB PAPR W-CDMA 신호를 갖는 상이한 DPA 아키텍처들에 대한 평균 PAE가 아래 표 3에 제시된다. 대칭적 작은 전류 DPA의 평균 PAE는 고전적 DPA보다 14.5% 포인트 더 높고, 대칭적 DPA보다 7.4% 포인트 더 높다.
PUF 및 입력 전력 분할기의 비대칭성 Pin,aux/Pin,main이 또한 표 3에 제시된다. 대칭적 작은 전류 DPA 아키텍처는 최상의 평균 PAE 및 가장 대칭적인 입력 전력 분할을 달성하는 반면, 최소 크기의 DPA는 최고 PUF를 달성한다.
일반적인 도허티 개념은 로드-풀-기반(load-pull-based) 설계 개념으로 전환될 수 있다. 설계 절차의 일 예는 먼저 , 전류 스케일링 팩터(rc) 및 대형화 팩터들(ro,m 및 ro,a)을 결정하는 것이다. 다음 단계는, 희망하는 전류 프로파일들이 달성되도록 입력 전력을 분할하고 보조 게이트 바이어스를 선택하는 것이다. 그 다음, 최대 전력 및 백-오프에서의 트랜지스터 최적 임피던스들이 측정되거나 시뮬레이션되어야 한다. 백-오프에서, 보조 트랜지스터의 턴-오프 임피던스가 측정되거나 시뮬레이션된다. 그 후, 2 포트 네트워크 파라미터들이 트랜지스터 출력 전류들 간의 적절한 위상차()와 함께 계산될 수 있다. 마지막으로, 이 위상 시프트는 트랜지스터 입력들에서 구현되어, 그 입력들에서 가능한 위상 시프트들을 조정한다. 2 포트 결합기 네트워크 파라미터들은
로부터 발견되고,
여기서
이다.
여기에서, 이 측정되거나 시뮬레이션된다. 실제 트랜지스터에서, 파라미터 는 0이 아니고, 따라서 클래스-C 턴-오프 임피던스가 무한대가 아니고 측정되어야 할 것이다. 는 Zaux,off의 함수로서 표현될 수 있으며, 이는 수학식 시스템을 3개의 미지수를 갖는 3개의 수학식으로 감소시킨다는 것을 유의해야 한다. 이는 트랜지스터 기생들이 고려되고 도허티 조건들이 충족되는 일반적인 도허티 개념의 로드-풀 기반 설계를 만들기에 충분하다.
고정된 보조 트랜지스터의 활용을 유지하는 동시에 도허티 로드 수학식들을 충족시키는 연속적 세트의 솔루션들이 소개되었다. DPA들을 설계하는 이 방법은, 가능한 최소 크기의 DPA 및 대칭적 작은 전류 DPA와 같은 여러개의 매우 흥미로운 솔루션들을 얻게 한다.
가능한 최소 크기의 DPA 및 대칭적 작은 전류 DPA의 두 가지 특별 경우의 솔루션들은 모두 이전에 공지된 DPA 아키텍처들보다 훨씬 더 높은 이득을 제시한다. 더 높은 이득은 진폭 변조 신호들에 대해 상당히 더 높은 평균 효율을 가능하게 한다. 또한, 이득이 높을수록 최종 출력 단계 전에 더 작은 프리-드라이버(pre-driver)들을 사용할 수 있어, 트랜스미터의 전반적인 효율을 더 향상시킬 수 있다.
일반화된 도허티 개념은 이전에 공지된 DPA 아키텍처들보다 PUF가 높은 솔루션들을 얻게 한다. 이는 동일한 출력 전력 레벨에 대해 더 작은 장치들을 사용할 수 있게 하고, 장치 기생들을 줄여서 RF 대역폭을 개선시키도록 도울 수 있다.
본 명세서에 제시된 일반적인 도허티 개념은 도허티 PA 설계에서 완전히 새로운 자유도를 열어준다. 이는, 이용가능한 트랜지스터 크기들이 제한된 기술에서 설계상의 절충점을 만들 때 더 많은 자유를 가능하게 한다.
가능한 최소 크기의 DPA 및 대칭적 작은 전류 DPA의 두 가지 특별 경우의 솔루션들은 모두 이전에 공지된 DPA 아키텍처들보다 훨씬 더 대칭적인 입력 전력 분할기를 제시한다. 이는 분할기의 현실적인 실현에 있어서 분명한 이점이다.
도 9는 본 기술에 따른 방법의 일반적인 단계들을 개략화하는 흐름도이다. 백-오프 전력 레벨 , 보조 트랜지스터의 전류 스케일링 팩터 rc, 주 트랜지스터 대형화 팩터 ro,m, 및 보조 트랜지스터 대형화 팩터 ro,a(여기서 rc<1, 및 )가 결정되면, 이 방법은, 결합 네트워크의 회로 요소 값들을 결정하는 단계(902), 전력 Pm 및 전력 Pa를 결정하는 단계(904), 위상 오프셋 값 를 결정하는 단계(906), 보조 트랜지스터의 바이어스 조건을 결정하는 단계(908), 및 보조 트랜지스터의 상대 크기 Saux를 결정하는 단계(910)를 포함한다. 위 방법의 단계들은 언급된 특별한 순서대로 수행되어야만 하는 것은 아니라는 것을 유의해야 한다. 따라서 위에서 언급한 순서와 다른 순서로 단계들을 수행함으로써 이 방법을 수행하는 것이 동일하게 가능하다.
비록 본 발명이 그 특정 예시적인 실시예들을 참조하여 설명되었지만, 통상의 기술자들에게는 도면들, 개시, 및 첨부된 청구 범위의 연구로부터 많은 상이한 변경들, 수정들 등이 명백해질 것이다. 또한, 증폭기 어레인지먼트의 일부는 생략되거나, 교환되거나, 다양한 방식으로 배치될 수 있으며, 증폭기 어레인지먼트는 여전히 본 발명의 기능을 수행할 수 있음을 유의해야 한다. 어떤 측정값들이 서로 상이한 종속항들에서 인용된다는 단순한 사실은 측정된 이들의 결합이 유리하게 사용될 수 없음을 나타내지는 않는다.
부가적으로, 개시된 실시예들에 대한 변형들이 청구된 발명의 실시에 있어서 통상의 기술자에 의해 이해되고 유효화될 수 있으며, 청구 범위에서, "포함한다"라는 단어는 다른 요소들 또는 단계들을 배제하지 않으며, 부정 관사 "일" 또는 "하나의"는 복수를 배제하지 않는다.
Claims (24)
- 피크(peak) 전력 레벨 및 백-오프(back-off) 전력 레벨 에서 효율을 최적화하기 위한 증폭기 어레인지먼트(arrangement)(100)로서, 상기 증폭기 어레인지먼트는,
입력 신호(102)를 전력 Pm을 갖는 제1 신호(103)와 전력 Pa를 갖는 제2 신호(104)로 분할하도록 구성된 입력 전력 분할기(101);
상기 전력 분할기에 접속되고 상기 제1 신호(103)를 수신하도록 배치된 주(main) 트랜지스터(105) - 상기 주 트랜지스터는 클래스-B(class-B) 유사 동작 모드로 동작하여 제1 출력 신호(108)를 제공하도록 구성됨 -;
상기 전력 분할기에 접속되고 상기 제2 신호(104)를 수신하도록 배치된 보조(auxiliary) 트랜지스터(106) - 상기 보조 트랜지스터는 클래스-C 동작 모드로 동작하여 제2 출력 신호(109)를 제공하도록 구성되고, 상기 수신된 제1 및 제2 신호들(103, 104)은 위상 오프셋 값 를 가지며, 여기서 -; 및
상기 주 및 보조 트랜지스터들(105, 106)의 상기 제1 및 제2 출력 신호들(108, 109)을 상기 증폭기 어레인지먼트의 출력 노드(110)에 연결하도록 구성된 결합 네트워크(107)
를 포함하고,
상기 결합 네트워크(107)의 회로 요소 값들;
상기 전력 Pm 및 상기 전력 Pa;
상기 위상 오프셋 값 ;
상기 보조 트랜지스터(106)의 바이어스 조건(bias condition); 및
상기 보조 트랜지스터의 상대 크기 Saux는 미리 결정된 백-오프 전력 레벨 , 상기 보조 트랜지스터의 전류 스케일링 팩터(scaling factor) rc, 주 트랜지스터 대형화 팩터(oversizing factor) ro,m 및 보조 트랜지스터 대형화 팩터 ro,a에 기초하고, 여기서 및 인 증폭기 어레인지먼트. - 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 결합 네트워크는, 상기 주 트랜지스터(105)의 상기 출력에 접속된 제1 포트(port)(P1), 상기 보조 트랜지스터(106)의 상기 출력에 접속된 제2 포트(P2), 및 상기 출력 노드(110)에 접속된 제3 포트(P3)를 포함하는 3 포트 네트워크(111)를 포함하는 증폭기 어레인지먼트.
- 제1항 내지 제10항 중 어느 한 항에 따른 상기 증폭기 어레인지먼트를 포함하는 회로.
- 제1항 내지 제10항 중 어느 한 항에 따른 상기 증폭기 어레인지먼트를 포함하는 무선 통신 장치.
- 피크 전력 레벨 및 백-오프 전력 레벨 에서 효율을 최적화하기 위한 증폭기 어레인지먼트(100)의 특성들을 결정하는 방법으로서, 상기 증폭기 어레인지먼트는,
입력 신호(102)를 전력 Pm을 갖는 제1 신호(103)와 전력 Pa를 갖는 제2 신호(104)로 분할하도록 구성된 입력 전력 분할기(101);
상기 전력 분할기에 접속되고 상기 제1 신호(103)를 수신하도록 배치된 주 트랜지스터(105) - 상기 주 트랜지스터는 클래스-B 유사 동작 모드로 동작하여 제1 출력 신호(108)를 제공하도록 구성됨 -;
상기 전력 분할기에 접속되고 상기 제2 신호(104)를 수신하도록 배치된 보조 트랜지스터(106) - 상기 보조 트랜지스터는 클래스-C 동작 모드로 동작하여 제2 출력 신호(109)를 제공하도록 구성되고, 상기 수신된 제1 및 제2 신호들(103, 104)은 위상 오프셋 값 를 가지며, 여기서 -; 및
상기 주 및 보조 트랜지스터들(105, 106)의 상기 제1 및 제2 출력 신호들(108, 109)을 상기 증폭기 어레인지먼트의 출력 노드(110)에 연결하도록 구성된 결합 네트워크(107, 111)
를 포함하고, 상기 방법은,
선택된 백-오프 전력 레벨 , 전류 스케일링 팩터 rc, 주 트랜지스터 대형화 팩터 ro,m, 및 보조 트랜지스터 대형화 팩터 ro,a에 기초하여 - 여기서 및 임 -,
상기 결합 네트워크(107, 111)의 회로 요소 값들을 결정하는 단계;
상기 전력 Pm 및 상기 전력 Pa를 결정하는 단계;
상기 위상 오프셋 값 를 결정하는 단계;
상기 보조 트랜지스터의 바이어스 조건들을 결정하는 단계; 및
상기 보조 트랜지스터의 상대 크기 Saux를 결정하는 단계를 포함하는 방법. - 제13항 내지 제18항 중 어느 한 항에 있어서, 상기 결합 네트워크는, 상기 주 트랜지스터(105)의 상기 출력에 접속된 제1 포트(P1), 상기 보조 트랜지스터(106)의 상기 출력에 접속된 제2 포트(P2), 및 상기 출력 노드(110)에 접속된 제3 포트(P3)를 포함하는 3 포트 네트워크(111)를 포함하는 방법.
- 컴퓨터에서 실행될 때, 상기 컴퓨터로 하여금 제13항 내지 제22항 중 어느 한 항에 따른 방법을 실행하도록 하는 컴퓨터 프로그램 코드를 포함하는 컴퓨터 프로그램.
- 제23항에 따른 컴퓨터 프로그램 및 상기 컴퓨터 프로그램이 저장되는 컴퓨터 판독 가능 수단들을 포함하는 컴퓨터 프로그램 제품(product).
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/EP2015/064919 WO2017001004A1 (en) | 2015-07-01 | 2015-07-01 | Class-b/c doherty power amplifier |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20180021890A true KR20180021890A (ko) | 2018-03-05 |
KR102050322B1 KR102050322B1 (ko) | 2019-11-29 |
Family
ID=53682644
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020187002901A KR102050322B1 (ko) | 2015-07-01 | 2015-07-01 | 클래스-b/c 도허티 전력 증폭기 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9614479B2 (ko) |
EP (1) | EP3317962A1 (ko) |
KR (1) | KR102050322B1 (ko) |
CN (1) | CN108093678B (ko) |
WO (1) | WO2017001004A1 (ko) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111213319B (zh) | 2017-10-19 | 2024-03-22 | 瑞典爱立信有限公司 | 多赫蒂功率放大器、控制方法和设备 |
US11909129B2 (en) | 2018-02-28 | 2024-02-20 | Telefonaktiebolaget Lm Ericsson (Publ) | Integrated active Doherty antenna transmitter |
US10833634B2 (en) | 2018-04-04 | 2020-11-10 | City University Of Hong Kong | Doherty power amplifier circuit |
US11336232B2 (en) | 2018-05-30 | 2022-05-17 | Telefonaktiebolaget Lm Ericsson (Publ) | Doherty amplifier arrangement |
US20220360231A1 (en) * | 2019-02-13 | 2022-11-10 | Nec Corporation | Doherty power amplifier |
CN111865236B (zh) * | 2019-04-25 | 2022-07-26 | 华为技术有限公司 | 信号处理方法、装置及*** |
US11018629B2 (en) * | 2019-06-24 | 2021-05-25 | Nxp Usa, Inc. | Integrated multiple-path power amplifier |
US10862434B1 (en) | 2019-10-29 | 2020-12-08 | Nxp Usa, Inc. | Asymmetric Doherty amplifier with complex combining load matching circuit |
US10868500B1 (en) | 2019-10-29 | 2020-12-15 | Nxp Usa, Inc. | Doherty amplifier with complex combining load matching circuit |
US11522497B2 (en) | 2020-05-26 | 2022-12-06 | Nxp Usa, Inc. | Doherty amplifier incorporating output matching network with integrated passive devices |
US11277099B2 (en) | 2020-06-10 | 2022-03-15 | Nxp Usa, Inc. | Symmetric Doherty amplifier with in-package combining node |
CN112260652A (zh) * | 2020-09-14 | 2021-01-22 | 泰新半导体(南京)有限公司 | 一种选择功率晶体管尺寸的方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100553252B1 (ko) | 2002-02-01 | 2006-02-20 | 아바고테크놀로지스코리아 주식회사 | 휴대용 단말기의 전력 증폭 장치 |
JP2014518495A (ja) * | 2011-07-11 | 2014-07-28 | ロックスター コンソーティアム ユーエス エルピー | 非標準フィードバックを使用した増幅器線形化 |
CN102394569A (zh) * | 2011-11-02 | 2012-03-28 | 三维通信股份有限公司 | 一种高效率Doherty功放 |
EP2751926A4 (en) * | 2011-12-15 | 2015-07-29 | Ericsson Telefon Ab L M | APPARATUS AND METHOD FOR POWER AMPLIFICATION DOHERTY |
US9531327B2 (en) * | 2012-10-31 | 2016-12-27 | Nec Corporation | Power amplifier and power amplification method |
US9154094B2 (en) * | 2013-05-21 | 2015-10-06 | Telefonaktiebolaget L M Ericsson (Publ) | Efficient power amplification over large operating average power range |
WO2015055242A1 (en) | 2013-10-16 | 2015-04-23 | Telefonaktiebolaget L M Ericsson (Publ) | Amplifier apparatus and method |
US9071202B2 (en) * | 2013-10-18 | 2015-06-30 | Alcatel Lucent | Doherty amplifier with peak branch RF conditioning |
-
2015
- 2015-07-01 WO PCT/EP2015/064919 patent/WO2017001004A1/en active Application Filing
- 2015-07-01 EP EP15739192.1A patent/EP3317962A1/en not_active Withdrawn
- 2015-07-01 KR KR1020187002901A patent/KR102050322B1/ko active IP Right Grant
- 2015-07-01 US US14/759,528 patent/US9614479B2/en active Active
- 2015-07-01 CN CN201580081366.9A patent/CN108093678B/zh active Active
Non-Patent Citations (2)
Title |
---|
D. Y.-Y. Wu 외, "A Mixed-Technology Asymmetrically Biased Extended and Reconfigurable Doherty Amplifier With ...," IEEE Transactions on Microwave Theory and Techniques, vol. 61, no. 5, 2013. 05. * |
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Also Published As
Publication number | Publication date |
---|---|
US20170005620A1 (en) | 2017-01-05 |
EP3317962A1 (en) | 2018-05-09 |
KR102050322B1 (ko) | 2019-11-29 |
US9614479B2 (en) | 2017-04-04 |
CN108093678B (zh) | 2021-06-01 |
CN108093678A (zh) | 2018-05-29 |
WO2017001004A1 (en) | 2017-01-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |