KR20180008172A - 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템 - Google Patents

메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템 Download PDF

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KR20180008172A
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Abstract

본 기술은 메모리 셀 어레이, 상기 메모리 셀 어레이에 제 1 동작을 수행하도록 구성된 주변 회로 및 동작 상태 코드를 생성하고, 상기 동작 상태 코드를 출력하도록 구성된 제어 회로를 포함하고, 상기 제 1 동작은 순차적으로 수행되는 다수의 제 2 동작들로 구성되고, 상기 동작 상태 코드는 상기 주변 회로가 상기 다수의 제 2 동작들 중 현재 수행 중인 동작을 지시한다.

Description

메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템{Memory system having memory device and memory controller}
본 발명은 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로는 동작 상태 코드를 생성하고 출력하는 메모리 장치 및 동작 상태 코드에 근거하여 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템(memory system)은 컴퓨터, 디지털 카메라, MP3 플레이어, 스마트폰과 같은 디지털 기기들의 데이터 저장 장치로 널리 사용되고 있다. 이러한 메모리 시스템은 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 디지털 기기들을 호스트(host)라 하면, 메모리 컨트롤러는 호스트와 메모리 장치 사이에서 커맨드 및 데이터를 포함한 다양한 정보를 전송할 수 있다.
최근에는 디지털 기기들의 휴대성이 개선되면서 데이터의 사용량도 점차 증가하고 있다. 데이터 증가로 인해, 메모리 장치에는 다수의 메모리 장치들이 포함된다. 다수의 메모리 장치들은 메모리 컨트롤러에 의해 병렬적으로 동작할 수 있도록 제어될 수 있다.
본 발명의 실시예는 메모리 장치가 수행하는 세부 동작 상태를 메모리 컨트롤러에 출력하고, 메모리 컨트롤러는 세부 동작 상태에 근거하여 메모리 장치를 효율적으로 제어하는 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 메모리 셀 어레이; 상기 메모리 셀 어레이에 제 1 동작을 수행하도록 구성된 주변 회로; 및 동작 상태 코드를 생성하고, 상기 동작 상태 코드를 출력하도록 구성된 제어 회로를 포함하고, 상기 제 1 동작은 순차적으로 수행되는 다수의 제 2 동작들로 구성되고, 상기 동작 상태 코드는 상기 주변 회로가 상기 다수의 제 2 동작들 중 현재 수행 중인 동작을 지시한다.
본 발명의 실시예에 따른 메모리 장치는, 메모리 셀 어레이; 커맨드에 응답하여 상기 메모리 셀 어레이에 제 1 동작을 수행하도록 구성된 주변 회로; 및 동작 상태 코드를 생성하고, 동작 상태 읽기 커맨드에 응답하여 상기 동작 상태 코드를 출력하는 제어 회로를 포함하고, 상기 제 1 동작은 순차적으로 수행되는 다수의 제 2 동작들로 구성되고, 상기 동작 상태 코드는 상기 다수의 제 2 동작들 각각이 수행될 때마다 현재 수행되는 제 2 동작에 대응되는 값으로 변경된다.
본 발명의 실시예에 따른 메모리 시스템은, 제 1 커맨드 및 동작 상태 읽기 커맨드를 출력하는 메모리 컨트롤러; 및 상기 제 1 커맨드에 응답하여 순차적으로 수행되는 다수의 제 2 동작들을 포함하는 제 1 동작을 수행하고, 상기 다수의 제 2 동작들 중 어느 하나가 수행 중임을 지시하는 동작 상태 코드를 생성하고, 상기 동작 상태 읽기 커맨드에 응답하여 상기 메모리 컨트롤러에 상기 동작 상태 코드를 출력하는 제 1 메모리 장치를 포함한다.
본 기술은 메모리 컨트롤러가 메모리 장치에서 수행되는 세부 동작 상태를 파악할 수 있으며, 메모리 장치에서 소모되는 피크 전류를 감소시켜 메모리 시스템의 성능 및 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 메모리 컨트롤러와 메모리 장치들의 연결관계를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 채널 및 메모리 장치들의 연결관계를 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 다수의 세부 동작들 및 이에 대응하는 다수의 동작 상태 코드를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 메모리 장치의 제어 회로를 구체적으로 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 메모리 장치의 동작 상태 코드 출력 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치 어레이(1100)와 메모리 장치 어레이(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 장치 어레이(1100)는 다수의 메모리 장치 그룹들(1110, 1120, ..., 11k0)을 포함할 수 있다. 메모리 장치 그룹들(1110, 1120, ..., 11k0)은 채널들(CH1, CH2, ..., CHk; k는 양의 정수)을 통해 메모리 컨트롤러(1200)와 통신할 수 있다. 메모리 장치 그룹들(1110, 1120, ..., 11k0) 각각은 다수의 메모리 장치들을 포함한다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 커맨드가 수신되면, 수신된 커맨드에 따라 채널들(CH1, CH2, ..., CHk)을 통해 메모리 장치 그룹들(1110, 1120 및 11k0)에 포함된 메모리 장치들을 제어할 수 있다.
메모리 컨트롤러(1200)가 메모리 장치들을 제어하기 이전에, 메모리 컨트롤러(1200)는 어떤 메모리 장치들이 사용 가능한지를 파악하기 위한 상태 체크 동작을 수행한다. 예를 들면, 메모리 컨트롤러(1200)는 메모리 장치들에 상태 읽기 커맨드를 입력하고 이에 응답하여 메모리 장치들로부터 출력된 레디/비지 신호에 따라 동작 중인 메모리 장치와 동작 중이 아닌 메모리 장치들을 구분할 수 있다. 메모리 장치들의 상태가 파악되면, 메모리 컨트롤러(1200)는 동작 중이 아닌 메모리 장치들 중 어느 하나의 메모리 장치를 선택하고, 선택된 메모리 장치가 호스트(2000)로부터 수신된 커맨드에 응답하는 동작을 수행할 수 있도록 선택된 메모리 장치를 제어할 수 있다. 그 결과 다수의 메모리 장치들이 병렬적으로 동시에 동작할 수 있고, 각각의 메모리 장치들이 소모하는 전류가 중첩될 수 있다. 각각의 메모리 장치들이 큰 전류를 소모하는 세부 동작을 수행할 수 있고, 각각의 메모리 장치들이 동시에 이러한 큰 전류를 소모하는 세부 동작을 수행하게 되면 순간적으로 큰 피크 전류 소모가 발생하여 안정적인 파워를 공급하지 못하는 문제가 발생할 수 있다. 그 결과 메모리 장치 또는 메모리 컨트롤러(1200)가 수행하는 동작에 에러가 발생할 수 있다. 메모리 컨트롤러(1200)는 메모리 장치들에 동작 상태 읽기 명령을 인가하고 이에 응답하여 메모리 장치들이 출력한 동작 상태 코드를 입력 받아 이에 근거하여 메모리 장치들을 제어할 수 있다. 또한 메모리 컨트롤러(1200)는 동작 상태 코드를 통해 각각의 메모리 장치가 수행 중인 세부 동작을 알 수 있다. 메모리 컨트롤러(1200)는 동작 중인 동작 상태 코드를 통해 메모리 장치가 큰 전류를 소모하는 세부 동작을 수행 중인지 여부를 파악할 수 있고 이에 통해 메모리 장치들이 큰 전류를 소모하는 세부 동작들을 동시에 수행하지 않도록 제어하여 메모리 시스템 내의 소비되는 피크 전류의 크기를 경감시킬 수 있다.
도 2는 본 발명의 실시예에 따른 메모리 컨트롤러와 메모리 장치들의 연결관계를 설명하기 위한 도면이다.
도 2를 참조하면, 도 1에 도시된 메모리 장치 그룹들(1110, 1120, ..., 11k0) 중 제1 메모리 장치 그룹(1110)과 메모리 컨트롤러(1200) 간의 연결 관계가 도시되어 있다. 나머지 메모리 장치 그룹들(도 1의 1120~11k0)도 도 2에 도시된 제1 메모리 장치 그룹(1110)와 같이 채널들을 통해 메모리 컨트롤러(1200)에 연결될 수 있다.
제1 메모리 장치 그룹(1110)은 제1 채널(CH1)에 공통으로 연결된 다수의 메모리 장치들(NV11~NV18)을 포함할 수 있다. 도 2에서는 8개의 메모리 장치들(NV11~NV18)이 도시되어 있으나, 이는 설명의 편의를 위한 것이므로, 메모리 시스템에 따라 더 많은 수의 저장 장치들이 포함될 수 있다. 메모리 장치들(NV11~NV18)은 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있으나, 휴대용 전자기기들에서는 전원 공급이 차단되어도 데이터가 유지될 수 있는 비휘발성 메모리 장치가 주로 사용되고 있다. 예를 들면, 메모리 장치들(NV11~NV18)은 낸드 플래시 메모리 장치들(NAND flash memory devices)을 포함할 수 있다.
메모리 컨트롤러(1200)와 제1 메모리 장치 그룹(1110)에 포함된 메모리 장치들이 제1 채널(CH1)을 통해 다양한 정보들을 전송하기 위하여, 제1 채널(CH1)에는 다수의 라인들이 포함된다. 제1 채널(CH1)을 보다 구체적으로 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 채널 및 메모리 장치들의 연결관계를 설명하기 위한 도면으로써, 제1 채널(CH1)에 연결된 메모리 장치들(NV1~NVi; i는 양의 정수)이 예를 들어 도시되어 있다.
도 3을 참조하면, 제1 채널(CH1)은 커맨드 래치 인에이블 신호(Command Latch Enable signal; CLE)가 인가되는 라인과, 어드레스 래치 인에이블 신호(Address Latch Enable signal; ALE)가 인가되는 라인과, 다수의 입출력 라인들(IO1~IOi)을 포함할 수 있다.
도 3에는 도시되지 않았으나, 상술한 라인들 외에도 칩 인에이블 신호(Chip Enable signal), 라이트 인에이블 신호(Write Enable signal), 리드 인에이블 신호(Read Enable signal), 라이트 프로텍트 신호(Write Protect signal)가 각각 인가되는 라인들이 더 포함될 수 있다. 커맨드 래치 인에이블 신호(CLE)는 커맨드(command)를 선택된 메모리 장치(NV1~NVi 중 어느 하나)에 로딩할 때 사용될 수 있다. 어드레스 래치 인에이블 신호(ALE)는 어드레스를 선택된 메모리 장치(NV1~NVi 중 어느 하나)에 로딩할 때 사용될 수 있다. 리드 인에이블 신호는 선택된 메모리 장치로부터 데이터를 출력할 때 사용될 수 있다. 라이트 프로텍트 신호는 돌발적인 프로그램 동작 또는 소거 동작이 수행될 때, 메모리 장치를 보호하는데 사용될 수 있다.
커맨드(command), 어드레스(address) 및 데이터(data)는 입출력 라인들(IO1~IOi)을 통하여 메모리 컨트롤러(1200)로부터 선택된 메모리 장치에 전송될 수 있다. 예를 들면, 메모리 장치들(NV1~NVi)에 공통으로 연결된 입출력 라인들(IO1~IOi)을 통해 커맨드, 어드레스 또는 데이터가 메모리 장치들(NV1~NVi) 중 어느 하나, 또는 선택된 메모리 장치들, 또는 모든 메모리 장치들(NV1~NVi)에 입력될 수 있다.
동작 상태 읽기 커맨드는 입출력 라인들(IO1~IOi)을 통해 메모리 컨트롤러(1200)로부터 메모리 장치들(NV1~NVi)로 전송될 수 있으며, 메모리 장치들(NV1~NVi)의 동작 상태 코드는 입출력 라인들(IO1~IOi)을 통해 메모리 장치들(NV1~NVi)로부터 메모리 컨트롤러(1200)로 전송될 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 장치를 구체적으로 설명하기 위한 도면으로써, 메모리 장치 어레이(1100)에 포함된 메모리 장치들은 서로 유사하게 구성되므로, 이들 중 제1 메모리 장치(NV1)을 예를 들어 설명하도록 한다.
도 4를 참조하면, 메모리 장치(1110)은 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변회로(120)와, 주변회로(120)를 제어하도록 구성된 제어회로(130)를 포함할 수 있다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 제1 내지 제K 메모리 블록들(K는 양의 정수)을 포함할 수 있다. 제1 내지 제K 메모리 블록들은 2차원 또는 3차원 구조로 형성될 수 있다. 2차원 구조는 메모리 셀들이 반도체 기판 상에 수평 방향으로 배열된 구조를 의미하며, 3차원 구조는 메모리 셀들이 반도체 기판 상에 수직 방향으로 적층된 구조를 의미한다.
주변회로(120)는 전압 생성 회로(121), 로우 디코더(122), 페이지 버퍼(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.
전압 생성 회로(121)는 동작 신호(OPSIG)에 응답하여 다양한 레벨의 동작 전압들을 생성할 수 있다. 프로그램 동작을 예로 들면, 전압 생성 회로(121)는 프로그램 동작 신호(OPSIG)가 수신되면, 프로그램 동작에 필요한 프로그램 전압, 패스 전압 등의 다양한 레벨을 갖는 동작 전압들을 생성할 수 있다. 동작 전압들은 글로벌 라인들(global lines; GL)을 통해 로우 디코더(122)로 전송된다.
로우 디코더(122)는 로우 어드레스(row address; RADD)에 응답하여 제1 내지 제K 메모리 블록들 중 하나 또는 다수의 메모리 블록들을 선택할 수 있고, 글로벌 라인들(GL)을 통해 전달받은 동작 전압들을 선택된 메모리 블록 또는 메모리 블록들에 연결된 로컬 라인들(LL1~LLK)에 전달할 수 있다.
페이지 버퍼(123)는 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 비트라인들(BL)을 양전압으로 프리차지하거나, 프로그램 및 리드 동작시 선택된 메모리 블록과 데이터를 주고 받거나, 전달받은 데이터를 임시로 저장할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(123)와 입출력 회로(125) 사이에서 데이터(DATA)를 전달할 수 있다.
입출력 회로(125)는 외부 장치로부터 커맨드(CMD), 동작 상태 읽기 커맨드, 어드레스(ADD) 및 데이터(DATA)를 수신 받고, 커맨드(CMD), 동작 상태 읽기 커맨드 및 어드레스(ADD)를 제어 회로(130)에 전달하고, 데이터(DATA)를 컬럼 디코더(124)에 전달할 수 있다. 여기서, 외부 장치는 메모리 컨트롤러(1200)일 수 있다. 또한, 입출력 회로(125)는 제어 회로(130)로부터 수신 받은 동작 상태 코드를 전송 받아 메모리 컨트롤러(1200)으로 출력할 수 있다.
제어 회로(130)는 커맨드 래치 인에이블 신호(CLE)에 응답하여 커맨드(CMD) 및 동작 상태 읽기 커맨드를 수신 받고, 어드레스 래치 인에이블 신호(ALE)에 응답하여 어드레스(ADD)를 수신 받을 수 있다. 제어 회로(130)는 수신된 커맨드(CMD) 및 어드레스(ADD)에 응답하여 프로그램, 소거 및 리드를 포함한 다양한 동작을 수행할 수 있다.
노말 동작시, 제어 회로(130)는 프로그램, 리드 또는 소거 동작에 대응되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어하기 위한 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
동작 상태 체크 동작시, 제어 회로(130)는 입출력 회로(125)로부터 수신 받은 동작 상태 읽기 커맨드에 응답하여 동작 상태 코드를 입출력 회로(125)를 통해 외부로 출력할 수 있다.
또한, 제어 회로(130)는 메모리 장치의 동작 상태 코드를 생성하여 이를 저장하고, 동작 상태 읽기 명령에 응답하여 저장된 동작 상태 코드를 입출력 회로(125)로 출력할 수 있다. 동작 상태 코드는 메모리 장치가 수행 중인 세부 동작이 변경됨에 따라 이에 응답하여 현재 수행 중인 세부 동작에 대응되는 값으로 변경될 수 있다.
도 5는 본 발명의 실시예에 따른 다수의 세부 동작들 및 이에 대응하는 다수의 동작 상태 코드들을 설명하기 위한 도면이다.
도 5는 일 실시예로 프로그램 동작을 구성하는 다수의 세부 동작들과 이에 대응하는 동작 상태 코드들을 예시한 것이다. 메모리 장치는 예를 들어 외부로부터 프로그램 커맨드가 입력되면 먼저 초기화(Initialization) 동작을 수행하고, 이후 부분 소거(Partial Erase) 동작을 수행할 수 있다. 그리고 나서 프로그램 펌프/레귤레이터 및 페이지 버퍼 데이터 셋업(PGM Pump/Regulator and PB Data Setup) 동작을 수행할 수 있다. 프로그램 동작은 이러한 다수의 세부 동작들 전체 또는 일부로 구성되며 이러한 다수의 세부 동작들 전체 또는 일부가 순차적으로 수행되어 전체 프로그램 동작이 수행된다.
다수의 세부 동작들에 대응되는 다수의 동작 상태 코드들 각각은 다수의 비트들로 구성될 수 있으며, 도 5는 일 실시예로 동작 상태 코드가 4비트로 구성되는 예시를 나타낸다. 4비트로 구성되는 동작 상태 코드는 하나의 입출력 라인(IO)을 통해 4회의 사이클에 걸쳐 출력될 수도 있고, 4개의 입출력 라인(IO)를 통해 1회의 사이클에 걸쳐 출력될 수도 있다. 또는 동작 상태 코드는 2개의 입출력 라인(IO)를 통해 2회의 사이클에 걸쳐 출력될 수도 있다.
다수의 세부 동작들에 대응되는 다수의 동작 상태 코드들은 각각의 세부 동작들의 시작 시점에서 생성될 수 있다. 예를 들어 프로그램 패스 전압 상승(PGM Vpass Rising) 동작이 시작되는 시점에 동작 상태 코드는 그 이전의 동작인 프로그램 펄스 비트 라인 셋업(PGM Pulse BL Setup) 동작에 대응되는 코드 ‘0100’에서 프로그램 패스 전압 상승(PGM Vpass Rising) 동작에 대응되는 코드 ‘0101’로 변경될 수 있다. 프로그램 패스 전압 상승(PGM Vpass Rising) 동작에 대응되는 동작 상태 코드인 ‘0101’은 프로그램 패스 전압 상승(PGM Vpass Rising) 동작이 끝날 때까지 유지되고, 프로그램 펄스 인가(PGM Vpe Pulse) 동작 구간이 시작되는 시점에 프로그램 펄스 인가(PGM Vpe Pulse) 동작에 대응되는 동작 상태 코드인 ‘0110’으로 변경될 수 있다. 다수의 동작 상태 코드는 대응되는 세부 동작들의 수행 중의 정해진 시점에 생성될 수 있다. 예를 들어 프로그램 펄스 인가(PGM Vpe Pulse) 동작에 대응되는 동작 상태 코드인 ‘0110’은 프로그램 펄스 인가(PGM Vpe Pulse) 동작이 일정 시간 진행된 후에 생성될 수 있다. 또는 다수의 동작 상태 코드는 대응되는 세부 동작들의 수행 전에 생성될 수 있다. 예를 들어 프로그램 펄스 인가(PGM Vpe Pulse) 동작에 대응되는 동작 상태 코드인 ‘0110’은 프로그램 펄스 인가(PGM Vpe Pulse) 동작의 이전 동작인 프로그램 패스 전압 상승(PGM Vpass Rising) 동작이 진행 중에 미리 생성될 수 있다.
프로그램 동작을 구성하는 다수의 세부 동작들 중 예를 들어, 프로그램 펄스 비트 라인 셋업(PGM Pulse BL Setup) 동작 또는 제 1 비트 라인 프리차지 및 클램프 센싱(The 1st BL Precharge and Clamp Sensing) 동작 등은 많은 전류를 소모할 수 있다. 메모리 시스템(1000) 내에 포함된 다수의 메모리 장치들이 이러한 동작들을 동시에 수행하게 되면 일시적으로 큰 값의 피크 전류 소모가 발생하게 되어 메모리 시스템(1000)의 파워가 불안정하게 될 수 있고, 이로 인해 메모리 장치들 및 메모리 컨트롤러에 오동작이 발생할 수 있다. 메모리 컨트롤러는 다수의 메모리 장치들이 이러한 전류를 많이 소모하는 세부 동작들을 동시에 수행하지 않도록 제어하는데 동작 상태 코드를 활용할 수 있다. 예를 들어 제 1 메모리 장치가 전류를 많이 소모하는 세부 동작을 수행하고 있다면 제 2 메모리 장치가 수행할 동작이 제 1 메모리 장치가 전류를 많이 소모하는 세부 동작을 끝낼 때까지 지연되도록 할 수 있다.
소거 및 리드 동작도 프로그램 동작과 마찬가지로 각각 다수의 세부 동작들로 구성되고, 소거 및 리드 동작을 수행하는 동안 각각 다수의 세부 동작들에 대응되는 동작 상태 코드들이 생성되고 저장될 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 장치의 제어 회로를 구체적으로 설명하기 위한 도면이다.
제어 회로(130)는 동작 상태 코드 생성부(1301)와 레지스터부(1302)를 포함할 수 있다. 동작 상태 코드 생성부(1301)는 예를 들어 메모리 장치가 프로그램 동작을 수행하는 동안 프로그램 동작을 구성하는 세부 동작 상태들의 시작 시점 또는 수행 되는 중에 각각의 세부 동작들에 대응되는 동작 상태 코드를 생성할 수 있다. 또한 동작 상태 코드 생성부(1301)에 의해 생성된 동작 상태 코드는 레지스터부(1302)에 전달 되어 저장될 수 있다. 입출력 회로(125)는 다수의 입출력 라인들(IO1~IOi)을 통해 외부로부터 동작 상태 읽기 커맨드를 입력 받을 수 있다. 또한 입출력 회로(125)는 입력된 동작 상태 읽기 커맨드를 레지스터부(1302)에 전달할 수 있다. 레지스터부(1302)는 입출력 회로(125)를 통해 전달 받은 동작 상태 읽기 커맨드에 응답하여 저장된 동작 상태 코드를 입출력 회로(125)로 출력할 수 있다. 입출력 회로(132)는 제어 회로(130)로부터 전달 받은 동작 상태 코드를 다수의 입출력 라인들(IO1~IOi)을 통해 외부로 출력할 수 있다.
동작 상태 코드 생성부(1301)는 프로그램 동작을 구성하는 다수의 세부 동작들이 진행되는 동안 각각의 세부 동작들이 시작될 때마다 그에 대응하는 동작 상태 코드로 변경 할 수 있다. 또한 변경된 동작 상태 코드를 레지스터부(1302)로 출력하고, 레지스터부(1302)는 저장된 동작 상태 코드를 지우고 동작 상태 코드 생성부(1301)로부터 새롭게 변경된 동작 상태 코드를 저장하거나 저장된 동작 상태 코드를 새롭게 변경된 동작 상태 코드로 덮어 쓸 수 있다.
동작 상태 코드 생성부(1301)는 동작 상태 읽기 커맨드에 응답하여 메모리 장치에서 현재 진행되고 있는 세부 동작에 대응되는 동작 상태 코드를 생성할 수 있다. 예를 들어 프로그램 동작 중 다수의 세부 동작들이 순차적으로 수행되는데, 동작 상태 코드 생성부(1301)는 동작 상태 읽기 커맨드가 입력되기 전까지는 동작 상태 코드를 생성하지 않다가 동작 상태 읽기 커맨드가 입력되면 이에 응답하여 그 시점에서 진행되고 있는 세부 동작에 대응되는 동작 상태 코드를 생성할 수 있다. 이후에 수행되는 세부 동작들에서 동작 상태 코드는 현재 진행되고 있는 세부 동작에 대응되는 값으로 자동적으로 변경될 수도 있고, 원래의 값을 유지하다가 동작 상태 읽기 커맨드가 새롭게 입력되면 그 시점에 진행되고 있는 세부 동작에 대응되는 동작 상태 코드로 업데이트 될 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치의 동작 상태 코드 출력 동작을 설명하기 위한 도면이다.
메모리 컨트롤러는 다수의 입출력 라인들(IO1~IOi)을 통해 커맨드(CMD)와 어드레스(ADD)를 메모리 장치로 전송할 수 있다. 상기 커맨드는 프로그램 커맨드, 소거 커맨드 또는 리드 커맨드 중 어느 하나일 수 있다. 메모리 장치는 커맨드 래치 인에이블 신호(CLE)가 활성화 된 구간 동안 메모리 컨트롤러로부터 커맨드를 입력 받을 수 있고, 어드레스 래치 인에이블 신호(ALE)가 활성화 된 구간 동안 어드레스를 입력 받을 수 있다. 메모리 장치는 입력된 커맨드에 응답해서 T1~T2 구간 동안 프로그램, 소거 또는 리드 동작을 수행하고, 프로그램, 소거 또는 리드 동작 수행 중 레디/비지 신호(R/B)를 비지로 활성화 시킬 수 있다. 메모리 장치가 프로그램, 소거 또는 리드 동작을 수행 중에 메모리 컨트롤러는 메모리 장치에 동작 상태 읽기 커맨드(OP_CMD)를 입력할 수 있다. 동작 상태 읽기 커맨드(OP_CMD)는 상태 읽기 커맨드와 동일하게 구현될 수도 있고, 별도의 커맨드로 구현될 수도 있다. 메모리 장치는 상태 읽기 커맨드에 응답하여 레디/비지 상태를 외부로 출력한다. 메모리 장치는 커맨드 래치 인에이블 신호(CLE)가 활성화 된 구간 동안 메모리 컨트롤러로부터 동작 상태 읽기 커맨드를 입력 받을 수 있다. 메모리 장치에 입력된 동작 상태 읽기 커맨드는 입출력 회로(125)에 전송되고, 입출력 회로는(125)는 입력된 동작 상태 읽기 커맨드를 레지스터부(1302)에 전달할 수 있다. 제어 회로(130)는 입출력 회로(125)를 통해 전달 받은 동작 상태 읽기 커맨드에 응답하여 레지스터부(1302)에 저장된 동작 상태 코드를 입출력 회로(125)로 전달할 수 있다. 입출력 회로(132)는 다수의 입출력 라인들(IO1~IOi)을 통해 레지스터부(1302)로부터 전달 받은 동작 상태 코드를 메모리 컨트롤러로 출력할 수 있다.
동작 상태 코드는 다수의 비트로 구성될 수 있고, 다수의 사이클에 걸쳐 출력될 수 있다. 동작 상태 코드는 다수의 입출력 라인들(IO1~IOi) 중 어느 하나를 통해 출력될 수 있다. 또한 동작 상태 코드는 다수의 입출력 라인들(IO1~IOi)을 통해 1회의 사이클에 걸쳐 출력될 수 있다.
동작 상태 코드는 예를 들어 프로그램 동작을 구성하는 다수의 세부 동작들의 각각의 시작 시점에서 이전 세부 동작에 대응되는 동작 상태 코드에서 시작되는 세부 동작에 대응되는 동작 상태 코드로 변경될 수 있다. 즉 동작 상태 코드는 프로그램 동작 중에 여러 번 변경이 이루어 질 수 있다. 프로그램 동작 수행 중 동작 상태 읽기 커맨드가 입력될 때 이에 응답해서 출력되는 동작 상태 코드는 동작 상태 읽기 커맨드가 입력되는 시점에 수행되는 세부 동작에 대응하는 동작 상태 코드이다. 이후 프로그램 동작이 진행되면서 동작 상태 코드는 여러 번 변경 될 수 있는데, 변경된 동작 상태 코드는 동작 상태 읽기 커맨드가 새롭게 입력되어야 출력될 수도 있고, 이전에 입력된 동작 상태 읽기 커맨드에 따라 프로그램 동작이 종료될 때까지 자동적으로 변경된 동작 상태 코드가 출력될 수도 있다. 또한 동작 상태 코드는 동작 상태 읽기 커맨드가 입력되어야 이에 응답하여 생성될 수도 있다.
도 8은 본 발명의 실시예에 따른 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(100)은 데이터가 저장되는 메모리 장치 어레이(1100)와 메모리 장치 어레이(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치어레이(1100) 사이의 통신을 제어하기 위하여 버퍼 메모리(1210), CPU(1220), SRAM(1230), 호스트 인터페이스(1240), ECC(1250) 및 메모리 인터페이스(1260)를 포함할 수 있다. 또한 메모리 컨트롤러(1200)은 버퍼 메모리(1210)는 메모리 컨트롤러(1200)가 메모리 장치 어레이(1100)를 제어하는 동안 데이터를 임시로 저장할 수 있으며, 메모리 컨트롤러(1200)의 동작에 필요한 다양한 정보들을 저장할 수 있다. 예를 들면, 버퍼 메모리(1210)는 상태 체크 동작에 필요한 제1 내지 제i 입출력 라인들(IO1~IOi)과 제1 내지 제i 메모리 장치들(NV1~NVi)의 매칭 정보를 저장할 수 있다.
CPU(1220)는 메모리 장치 어레이(1100)를 제어하기 위한 각종 연산을 수행하거나, 커맨드 및 어드레스를 생성할 수 있다. CPU(1220)는 동작 상태 제어부(12201)을 포함할 수 있다. 동작 상태 제어부(12201)는 제1 내지 제i 메모리 장치들(NV1~NVi) 전부 또는 일부로부터 동작 상태 코드를 입력 받아 이에 근거하여 제1 내지 제i 메모리 장치들(NV1~NVi) 전부 또는 일부의 동작을 제어할 수 있다. 예를 들어 호스트(2000)로부터 어떤 커맨드가 입력될 때, 제1 메모리 장치(NV1)로부터 입력된 동작 상태 코드가 지시하는 세부 동작이 전류를 많이 소모하는 동작일 경우 제2 내지 제i 메모리 장치들 전체 또는 일부가 호스트로부터 입력된 커맨드에 대응되는 동작을 시작하는 시점을 제1 메모리 장치가 전류를 많이 소모하는 동작을 종료할 때까지 잠시 지연시킬 수 있다. 또는 제1 내지 제i 메모리 장치들(NV1~NVi)에서 입력된 동작 상태 코드에 근거하여 제1 내지 제i 메모리 장치들(NV1~NVi) 전부 또는 일부가 전류를 많이 소모하는 세부 동작을 동시에 수행하지 않도록 제어할 수 있다. 그 결과 메모리 시스템(100)의 전체에서 소모되는 전류의 피크 값을 감소시켜 메모리 시스템의 파워를 안정적으로 유지 시킬 수 있다.
SRAM(1230)은 CPU(1220)의 워킹 메모리로 사용될 수 있다.
호스트 인터페이스(1240)는 메모리 시스템(3000)과 접속되는 호스트(2000)의 데이터 교환 프로토콜을 구비할 수 있다.
ECC(1250)는 에러 정정부로써, 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출하거나 정정할 수 있다.
메모리 인터페이스(1260)는 채널(CH)을 통해 메모리 장치(1100)에 연결되고, 메모리 장치(1100)와 인터페이싱 할 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명에 따른 메모리 시스템(4000)은 버스에 전기적으로 연결된 메모리 장치(1110), 메모리 컨트롤러(1200), 마이크로프로세서(4100), 사용자 인터페이스(4200) 및 모뎀(4400)을 포함할 수 있다. 또한, 본 발명에 따른 메모리 시스템(4000)이 모바일 장치인 경우, 메모리 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4300)가 추가로 포함될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. 메모리 컨트롤러(1200)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 메모리 시스템(4000)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템(4000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1210: 버퍼 메모리
1220: CPU 1230: SRAM
1240: 호스트 인터페이스 1250: ECC
1260: 메모리 인터페이스 2000: 호스트
1301: 동작 상태 코드 생성부 12201: 동작 상태 제어부
CLE: 커맨드 래치 인에이블 신호 ALE: 어드레스 래치 인에이블 신호

Claims (20)

  1. 메모리 셀 어레이;
    상기 메모리 셀 어레이에 제 1 동작을 수행하도록 구성된 주변 회로; 및
    동작 상태 코드를 생성하고, 상기 동작 상태 코드를 출력하도록 구성된 제어 회로를 포함하고,
    상기 제 1 동작은 순차적으로 수행되는 다수의 제 2 동작들로 구성되고,
    상기 동작 상태 코드는 상기 주변 회로가 상기 다수의 제 2 동작들 중 현재 수행 중인 동작을 지시하는 메모리 장치.
  2. 제1항에 있어서, 상기 제 1 동작은 프로그램 동작, 리드 동작 또는 소거 동작 중 어느 하나인 메모리 장치.
  3. 제2항에 있어서, 상기 제어 회로는,
    상기 동작 상태 코드를 생성하는 동작 상태 코드 생성부; 및
    상기 동작 상태 코드 생성부로부터 상기 동작 상태 코드를 전송 받아 저장하는 레지스터부를 포함하는 메모리 장치.
  4. 제3항에 있어서, 상기 주변 회로는,
    외부 장치로부터 동작 상태 읽기 커맨드를 입력 받아 상기 레지스터부에 전송하고,
    상기 레지스터부로부터 전송 받은 상기 동작 상태 코드를 상기 외부 장치로 출력하는 입출력 회로를 포함하는 메모리 장치.
  5. 제4항에 있어서, 상기 레지스터부는 상기 입출력 회로로부터 상기 동작 상태 읽기 커맨드를 전달 받고,
    상기 동작 상태 읽기 커맨드에 응답하여 상기 동작 상태 코드를 상기 입출력 회로로 출력하는 메모리 장치.
  6. 제1항에 있어서, 상기 동작 상태 코드는 다수의 비트들로 구성되는 메모리 장치.
  7. 제6항에 있어서, 상기 동작 상태 코드는 다수의 입출력 라인들 중 어느 하나를 통해서 다수의 사이클에 걸쳐 외부 장치로 출력되는 메모리 장치.
  8. 제2항에 있어서, 상기 동작 상태 코드 생성부는 상기 현재 수행 중인 동작이 시작되는 시점에 상기 현재 수행 중인 동작에 대응되는 값으로 상기 동작 상태 코드를 변경하는 메모리 장치.
  9. 제8항에 있어서, 상기 레지스터부는 상기 동작 상태 코드 생성부로부터 상기 변경된 동작 상태 코드를 전달 받고, 저장된 상기 동작 상태 코드를 상기 변경된 동작 상태 코드로 업데이트 하여 저장하는 메모리 장치.
  10. 제1항에 있어서, 상기 제어 회로는 상태 읽기 커맨드에 응답하여 레디 또는 비지를 출력하고, 동작 상태 읽기 커맨드에 응답하여 상기 동작 상태 코드를 출력하는 메모리 장치.
  11. 메모리 셀 어레이;
    커맨드에 응답하여 상기 메모리 셀 어레이에 제 1 동작을 수행하도록 구성된 주변 회로; 및
    동작 상태 코드를 생성하고, 동작 상태 읽기 커맨드에 응답하여 상기 동작 상태 코드를 출력하는 제어 회로를 포함하고,
    상기 제 1 동작은 순차적으로 수행되는 다수의 제 2 동작들로 구성되고,
    상기 동작 상태 코드는 상기 다수의 제 2 동작들 각각이 수행될 때마다 현재 수행되는 제 2 동작에 대응되는 값으로 변경되는 메모리 장치.
  12. 제11항에 있어서, 상기 커맨드는 프로그램 커맨드이고, 상기 제 1 동작은 프로그램 동작인 메모리 장치.
  13. 제12항에 있어서, 상기 다수의 제 2 동작들은 프로그램 펄스 비트 라인 셋업 동작을 포함하는 메모리 장치.
  14. 제11항에 있어서, 상기 동작 상태 코드는 상기 다수의 제 2 동작들 각각이 시작되는 시점에 변경되는 메모리 장치.
  15. 제11항에 있어서, 상기 동작 상태 코드는 다수의 비트들로 구성되는 메모리 장치.
  16. 제 1 커맨드 및 동작 상태 읽기 커맨드를 출력하는 메모리 컨트롤러; 및
    상기 제 1 커맨드에 응답하여 순차적으로 수행되는 다수의 제 2 동작들을 포함하는 제 1 동작을 수행하고, 상기 다수의 제 2 동작들 중 어느 하나가 수행 중임을 지시하는 동작 상태 코드를 생성하고, 상기 동작 상태 읽기 커맨드에 응답하여 상기 메모리 컨트롤러에 상기 동작 상태 코드를 출력하는 제 1 메모리 장치를 포함하는 메모리 시스템.
  17. 제16항에 있어서, 상기 메모리 컨트롤러에 연결된 제 2 메모리 장치를 포함하는 메모리 시스템.
  18. 제17항에 있어서, 상기 메모리 컨트롤러는 상기 제 1 메모리 장치로부터 전송 받은 상기 동작 상태 코드에 근거하여 상기 제 2 메모리 장치를 제어하는 메모리 시스템.
  19. 제18항에 있어서, 상기 메모리 컨트롤러는 상기 제 1 메모리 장치로부터 전송 받은 상기 동작 상태 코드에 응답하여 상기 제 2 메모리 장치에 제 2 커맨드의 인가를 지연하는 메모리 시스템.
  20. 제18항에 있어서, 상기 메모리 컨트롤러는 상기 동작 상태 코드를 이용하여 제 1 및 제 2 메모리 장치가 동시에 소모하는 피크 전류를 기준 레벨보다 낮아지도록 하는 메모리 시스템.
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