KR20180004869A - 액정 표시 장치 - Google Patents

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Abstract

본 발명은 저주파 구동시 발생하는 플리커 현상을 최소화할 수 있고 저 소비 전력으로 구동될 수 있는 액정 표시 장치에 관한 것으로, 서로 대향하여 위치한 제 1 기판 및 제 2 기판; 제 1 기판 및 제 2 기판 사이에 배치된 액정층; 제 1 기판 상에 제 1 방향으로 연장된 게이트 라인; 게이트 라인과 교차하는 데이터 라인; 게이트 라인에 연결되어 15Hz 내지 30Hz 중 어느 하나의 주파수로 게이트 제어 신호를 출력하는 타이밍 컨트롤러; 제 1 기판 상에 배치된 제 1 전극; 및 제 1 기판 상에 제 1 전극과 이격되어 배치된 제 2 전극;을 포함하고, 제 1 전극은 게이트 라인에 수직한 법선과 9°내지 30°의 각도를 갖는 복수개의 제 1 가지 전극을 포함한다.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정 표시 장치에 관한 것이다.
액정 표시 장치(Liquid Crystal Display Device, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 상기 기판 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 광의 양을 조절하는 표시 장치이다.
액정 표시 장치는 외부로부터 입력 영상 신호를 수신하며, 각 화소는 입력 영상 신호에 대응되는 데이터 전압을 인가받는다. 화소에 인가된 데이터 전압과 공통 전극에 인가되는 공통 전압의 차이에 따라 화소 전압이 형성되고, 각 화소는 화소 전압의 크기에 따라 영상을 표시한다.
이때, 액정층에 한 방향의 전계가 오랫동안 인가됨으로써 발생하는 열화 현상을 방지하기 위하여 프레임 별로, 행 별로, 열 별로 또는 화소 별로 공통 전압에 대한 데이터 전압의 극성을 반전시킨다. 또한, 표시 화면에 세로줄과 같은 얼룩이 발생하는 것을 방지하기 위하여 이웃하는 화소가 나타내는 화소 전압의 극성을 달리하기도 한다.
액정 표시 장치는 액정의 특성상 화소 전압의 극성이 음에서 양으로 변하는 라이징(rising)과 양에서 음으로 변하는 폴링(falling) 간의 응답 특성에 차이가 있다. 즉, 일반적인 액정 구동 시 라이징 속도가 폴링 속도보다 느리고, 이러한 응답 속도의 차이는 휘도의 변화를 유발한다.
응답 속도에 따른 변화는 높은 주파수로 액정 표시 장치를 구동시키는 경우에는 일반적으로 문제되지 않지만, 액정 표시 장치의 소비 전력을 감소시키기 위하여 저주파수로 구동시키는 경우에는 휘도의 차이가 시각적으로 인식될 수 있다. 이에 따라, 플리커(flicker)가 시인되어 표시 품질을 저하시킬 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 저주파 구동시 발생하는 플리커(flicker) 현상을 최소화하고, 저 소비 전력의 액정 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정 표시 장치는, 서로 대향하여 위치한 제 1 기판 및 제 2 기판; 제 1 기판 및 제 2 기판 사이에 배치된 액정층; 제 1 기판 상에 제 1 방향으로 연장된 게이트 라인; 게이트 라인과 교차하는 데이터 라인; 게이트 라인에 연결되어 15Hz 내지 30Hz 중 어느 하나의 주파수로 게이트 제어 신호를 출력하는 타이밍 컨트롤러; 제 1 기판 상에 배치된 제 1 전극; 및 제 1 기판 상에 제 1 전극과 이격되어 배치된 제 2 전극;을 포함하고, 제 1 전극은 게이트 라인에 수직한 법선과 9°내지 30°의 각도를 갖는 복수개의 제 1 가지 전극을 포함한다.
제 1 전극은 게이트 라인과 평행하고, 복수개의 제 1 가지 전극을 연결하는 연결 전극을 더 포함한다.
제 1 가지 전극은 적어도 하나의 절곡부를 포함한다.
제 1 가지 전극은 제 1 폭을 갖고, 서로 제 1 간격으로 이격되어 배치되며, 제 1 간격은 제 1 폭보다 크다.
제 1 폭과 제 1 간격의 합은 5.0um 내지 6.0um이다.
제 1 간격과 제 1 폭의 비율은 1:0.65 내지 1:0.85이다.
제 1 가지 전극은 절곡부를 중심으로 대칭을 이룬다.
데이터 라인은 제 1 방향과 수직한 제 2 방향으로 연장된다.
데이터 라인은 제 1 가지 전극과 평행하게 배치된다.
액정층은 양의 유전율을 갖는 액정 분자를 포함한다.
제 2 전극은 면 전극이다.
제 2 전극은 제 1 가지 전극과 평행하게 배치된 제 2 가지 전극을 포함한다.
제 2 전극은 제 1 전극과 동일층 상에 배치된다.
제 1 기판 상에 배치되고, 게이트 라인 및 데이터 라인과 연결된 박막 트랜지스터를 더 포함한다.
제 1 전극은 박막 트랜지스터와 연결된다.
제 2 전극은 박막 트랜지스터와 연결된다.
본 발명에 따른 액정 표시 장치는 게이트 라인과 소정의 각도를 갖는 복수개의 가지 전극을 포함하여, 저주파 구동시 발생하는 플리커 현상을 최소화할 수 있고, 적은 소비 전력으로 구동될 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 액정 표시 장치의 평면도이다.
도 2는 도 1의 하나의 화소를 나타낸 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ’선을 따라 자른 단면도이다.
도 4는 도 2의 Ⅱ-Ⅱ’선을 따라 자른 단면도이다.
도 5는 본 발명의 제 1 실시예에 따른 액정 표시 장치의 데이터 라인 및 제 1 전극을 나타낸 평면도이다.
도 6은 본 발명의 제 2 실시예에 따른 액정 표시 장치의 한 화소를 나타낸 평면도이다.
도 7은 도 6의 Ⅲ-Ⅲ’선을 따라 자른 단면도이다.
도 8은 본 발명의 제 3 실시예에 따른 액정 표시 장치의 한 화소를 나타낸 평면도이다.
도 9는 도 8의 Ⅳ-Ⅳ’선을 따라 자른 단면도이다.
도 10은 도 8의 Ⅳ-Ⅳ’선을 따라 자른 부분에 대응되는 본 발명의 제 4 실시예에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제 1 실시예에 따른 액정 표시 장치의 평면도이다.
도 1을 참조하면, 본 발명의 제 1 실시예에 따른 액정 표시 장치(500)는 하부 패널(100), 상부 패널(도 3의 200), 게이트 구동부(266), 데이터 구동부(271), 회로 기판(400), 타이밍 컨트롤러(405) 및 전원 공급부(406)를 포함한다.
하부 패널(100)은 매트릭스(matrix) 형태로 배열된 복수의 화소들(PX11-PXnm)이 위치한 표시부(100a), 그 표시부(100a)를 둘러싸는 비표시부(100b), 제 1 방향(D1)으로 뻗어 있는 복수의 게이트 라인들(GL1-GLn), 복수의 게이트 라인들(GL1-GLn)과 교차하는 복수의 데이터 라인들(DL1-DLm), 제어 신호 배선부(CLS) 및 오프 전압 라인(VSSL)을 포함한다.
게이트 라인들(GL1-GLn)은 게이트 구동부(266)에 연결된다. 게이트 라인들(GL1-GLn)은 게이트 구동부(266)로부터 순차적으로 발생되는 게이트 신호들을 차례로 입력받는다.
데이터 라인들(DL1-DLm)은 데이터 구동부(271)에 연결된다. 데이터 라인들(DL1-DLm)은 데이터 구동부(271)로부터 아날로그 형태의 데이터 전압들을 입력 받는다.
화소들(PX11-PXnm)은 게이트 라인들(GL1-GLn)과 데이터 라인들(DL1-DLm)이 교차하는 영역에 위치한다. 화소들(PX11-PXnm)은 서로 교차하는 m개의 열들 및 n개의 행들로 배열될 수 있다. m 및 n은 0보다 큰 정수이다.
화소들(PX11-PXnm)은 각각 대응하는 게이트 라인들(GL1-GLn)과 데이터 라인들(DL1-DLm)에 연결된다. 각 화소(PX)는 게이트 라인(GL)으로부터의 게이트 신호에 응답하여 데이터 라인(DL)으로부터 데이터 전압을 공급 받는다. 화소(PX)는 데이터 전압에 대응하는 계조를 표시한다.
제어 신호 배선부(CLS)는 최 좌측의 연성 회로 기판(320_1)을 통해 게이트 구동부(266)에 연결되며, 회로 기판(400)에 실장된 타이밍 컨트롤러(405)로부터 게이트 제어 신호들을 수신한다. 이때, 타이밍 컨트롤러(405)는 15Hz 내지 30Hz 중 어느 하나의 주파수로 게이트 제어 신호를 출력한다. 게이트 제어 신호들은 제어 신호 배선부(CLS)를 통해 게이트 구동부(266)에 제공된다.
오프 전압 라인(VSSL)은 최 좌측의 연성 회로 기판(320_1)을 통해 게이트 구동부(266)에 연결되며, 회로 기판(400)에 실장된 전압 생성부(406)로부터 오프 전압을 수신할 수 있다. 오프 전압은 오프 전압 라인(VSSL)를 통해 게이트 구동부(266)에 공급된다.
게이트 구동부(266)는 표시부의 일측에 인접한 비표시부(100b)에 배치될 수 있다. 구체적으로 게이트 구동부(266)는 표시부(100a)의 좌측에 인접한 비표시부(100b)에 실장될 수 있다. 게이트 구동부(266)는 타이밍 컨트롤러(405)로부터 출력되어 제어 신호 배선부(CLS)를 통해 제공된 게이트 제어 신호들을 이용하여 게이트 신호들을 순차적으로 생성하고, 이 게이트 신호들을 게이트 라인들(GL1-GLn)로 공급한다. 게이트 라인들(GL1-GLn)은 최 상측에 위치한 게이트 라인(GL1)부터 최 하측에 위치한 게이트 라인(GLn)까지 순차적으로 구동된다.
데이터 구동부(271)는 타이밍 컨트롤러(405)로부터 데이터 신호들을 제공받고, 데이터 신호들에 대응하는 아날로그 데이터 전압들을 생성한다. 데이터 구동부(271)는 데이터 전압들을 데이터 라인들(DL1-DLm)을 통해 화소들(PX11-PXnm)에 공급한다. 데이터 구동부(271)는 복수의 소스 구동칩들(310_1-310_k)을 포함한다. k는 0보다 크고 m보다 작은 정수이다. 소스 구동칩들(310_1-310_k)은 대응하는 연성 회로 기판들(320_1-320_k) 상에 실장된다. 소스 구동칩들(310_1-310_k)은 회로 기판(400)과 표시부(100a)의 상부에 인접한 비표시부(100b) 사이에 연결된다. 한편, 소스 구동칩들(310_1-310_k)은 표시부(100a)의 상부에 인접한 비표시부(100b)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장(mounted) 될 수 있다.
이때, 본 발명의 제 1 실시예에 따른 타이밍 컨트롤러(405) 및 전원 공급부(406)는 회로 기판(400) 상에 실장된 것으로 도시되어 있으나 이에 한정되는 것은 아니다.
도 2는 도 1의 하나의 화소를 나타낸 평면도이고, 도 3은 도 1의 Ⅰ-Ⅰ’선을 따라 자른 단면도이며, 도 4는 도 1의 Ⅱ-Ⅱ’선을 따라 자른 단면도이다.
도 2 내지 도 4를 참조하면, 본 발명의 제 1 실시예에 따른 액정 표시 장치(500)는 하부 패널(100), 하부 패널(100)과 마주하는 상부 패널(200), 및 이들 사이에 개재된 액정층(300)을 포함한다.
액정층(300)은 하부 패널(100)과 상부 패널(200) 사이에 배치된 밀봉재(미도시) 안에 채워져 있다. 액정층(300)은 양의 유전율 이방성을 가지는 액정 분자(301)를 포함할 수 있다. 밀봉재(미도시)는 하부 패널(100) 또는 상부 패널(200) 중 어느 하나에 배치될 수 있으며, 하부 패널(100)과 상부 패널(200)을 결합시킨다.
하부 패널(100)과 상부 패널(200)은 밀봉재(미도시) 또는 간격재(미도시)에 의해 약 2.0um 내지 5.0um의 셀 간격, 즉 셀갭(cell-gap)을 유지할 수 있으며, 보다 바람직하게는 약 3.3um 내지 3.7um의 셀갭을 유지한다.
편광자(미도시)들은 실질적으로 편광자의 편광축 또는 투과축이 직교하도록 하부 패널(100)과 상부 패널(200) 각각에 배치될 수 있다. 즉, 편광자들은 하부 패널(100)의 상부 또는 하부와, 상부 패널(200)의 상부 또는 하부에 배치될 수 있다.
먼저, 하부 패널(100)에 대하여 설명한다.
제 1 기판(110)은 소다 석회 유리(soda lime glass) 또는 보로 실리케이트 유리 등과 같은 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판이다.
제 1 기판(110) 상에 게이트 신호를 전달하는 게이트 배선(GL, 123)이 배치된다.
게이트 배선(GL, 123)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
또한, 게이트 배선(GL, 123)은 물리적 성질이 다른 두 개 이상의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 예를 들어, 다중막 구조 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(low resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있으며, 다른 한 도전막은, ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다.
이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 알루미늄 하부막과 몰리브덴 상부막 및 티타늄 하부막과 구리 상부막 등을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(GL, 123)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 배선(GL, 123)은 일 방향, 예를 들어 제 1 방향(D1)으로 뻗어 있는 게이트 라인(GL), 및 게이트 라인(GL)으로부터 돌출되어 돌기 형태로 형성된 게이트 전극(123)을 포함한다.
게이트 전극(123)은 후술할 소스 전극(163) 및 드레인 전극(165)과 함께 박막 트랜지스터의 삼단자를 구성한다.
게이트 배선(GL, 123)이 형성된 제 1 기판(110) 상에 게이트 절연막(130)이 배치된다. 게이트 절연막(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 게이트 절연막(130)은 산화 알루미늄, 산화 티타늄, 산화 탄탈륨 또는 산화 지르코늄을 더 포함할 수 있다.
게이트 절연막(130) 상에 반도체층(140)이 배치된다. 반도체층(140)은 후술할 소스 및 드레인 전극(163, 165)과 실질적으로 중첩되게 배치될 수 있다. 다만, 이에 한정되지 않고 반도체층(140)은 데이터 배선(DL, 163, 165)과 중첩되게 배치되거나, 게이트 절연막(130) 상의 게이트 전극(123)에 대응되는 영역에만 배치될 수도 있다.
반도체층(140)은 비정질 실리콘(amorphous Silicon: 이하, a-Si), 결정질 실리콘(poly-Si), 갈륨(Ga), 인듐(In), 주석(Sn), 아연(Zn) 중 적어도 하나 이상의 원소를 포함하는 산화물 반도체(oxide semiconductor) 등으로 이루어질 수 있다.
반도체층(140) 상에 오믹 콘택층(153, 155)이 배치된다. 오믹 콘택층(153, 155)은 후술할 소스 및 드레인 전극(163, 165)과 반도체층(140) 사이의 접촉 특성을 개선시킨다. 오믹 콘택층(153, 155)은 소스 전극(163)과 드레인 전극(165) 사이의 채널(channel) 영역에는 배치되지 않는다.
여기서, 오믹 콘택층(153, 155)은 n형 불순물이 고농도로 도핑된 비정질 실리콘(이하, n+ a-Si)으로 이루어질 수 있다. 만약, 소스 및 드레인 전극(163, 165)과 반도체층(140) 간의 접촉 특성이 충분히 확보된다면, 오믹 콘택층(153, 155)은 생략될 수도 있다.
반도체층(140) 및 게이트 절연막(130) 상에 데이터 배선(DL, 163, 165)이 배치된다. 데이터 배선(DL, 163, 165)은 전술된 게이트 배선(GL, 123)과 동일한 재료로 형성될 수 있고, 다른 재료로 형성될 수도 있다.
데이터 배선(DL, 163, 165)은 데이터 라인(DL), 소스 전극(163) 및 드레인 전극(165)을 포함한다.
데이터 라인(DL)은 후술할 제 1 가지 전극(181)과 평행하게 배치될 수 있다. 또한, 도시하지 않았으나, 데이터 라인(DL)은 게이트 라인(GL)과 수직으로 교차하는 방향 예컨대, 제 2 방향(D2)으로 배치될 수도 있다.
소스 전극(163)은 데이터 라인(DL)으로부터 분지되어 게이트 전극(123) 상부까지 연장된다. 드레인 전극(165)은 게이트 전극(123)을 중심으로 소스 전극(163)과 마주하는 막대형 끝 부분과 면적이 넓은 다른 끝 부분을 포함한다.
박막 트랜지스터 동작 시 전하가 이동하는 채널(Channel)은 소스 전극(163)과 드레인 전극(165) 사이의 반도체층(140) 내에 형성된다.
예를 들어, 반도체층(140)과 데이터 배선(DL, 163, 165)이 동일 마스크를 사용하여 형성되는 경우, 데이터 배선(DL, 163, 165)은 채널(Channel) 영역을 제외하고, 그 아래에 형성된 반도체층(140)과 실질적으로 동일한 패턴을 가질 수 있다.
데이터 배선(DL, 163, 165)이 형성된 결과물의 전체 구조 상에 제 1 보호막(171)이 배치된다. 제 1 보호막(171)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
제 1 보호막(171) 상의 전면(全面)에 제 2 전극(190)이 배치된다. 제 2 전극(190)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어질 수 있다.
본 발명의 제 1 실시예에 따른 액정 표시 장치(500)에서 제 2 전극(190)은 공통 전극이다. 즉, 제 2 전극(190)은 제 1 기판(110) 외곽에 배치된 공통 전압 라인(미도시)으로부터 공통 전압을 인가 받는다. 공통 전압 라인(미도시)은 게이트 배선(GL, 123)과 동일한 공정으로 동시에 만들어질 수 있다.
제 2 전극(190)이 형성된 결과물의 전체 구조 상에 제 2 보호막(172)이 배치된다. 제 2 보호막(172)은 전술된 제 1 보호막(171)에 사용되는 물질로 만들어질 수 있다.
제 2 보호막(172) 상에 제 1 전극(180)이 배치된다. 제 1 전극(180)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어질 수 있다.
제 1 보호막(171), 제 2 전극(190) 및 제 2 보호막(172)에는 드레인 전극(165)의 일부를 드러내는 접촉 구멍(175)이 형성되어 있다.
본 발명의 제 1 실시예에 따른 액정 표시 장치(500)에서 제 1 전극(180)은 박막 트랜지스터와 연결되는 화소 전극이다. 제 1 전극(180)은 접촉 구멍(175)을 통하여 드레인 전극(165)으로부터 데이터 전압을 인가 받는다.
제 1 전극(180)은 일 방향, 예를 들어 제 1 방향(D1)으로 연장된 제 1 연결 전극(183), 제 1 연결 전극(183)으로부터 제 2 방향(D2)으로 소정의 각도를 갖고 연장된 복수개의 제 1 가지 전극(181) 및 제 1 연결 전극(183)으로부터 분기된 제 1 접속부(185)를 포함한다.
복수개의 제 1 가지 전극(181)은, 도 4에 도시된 바와 같이, 면형 전극인 제 2 전극(190)과 함께 수평 전계를 생성할 수 있다. 제 1 전극(180)의 보다 자세한 구성은 후술한다.
다음, 상부 패널(200)에 대하여 설명한다.
제 2 기판(210)은 소다 석회 유리(soda lime glass) 또는 보로 실리케이트 유리 등과 같은 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판이다.
제 2 기판(210) 상에 차광 부재(light blocking member)(220) 및 색 필터(230)가 배치된다.
차광 부재(220)는 빛이 투과하는 개구 영역을 정의한다. 차광 부재(220)는 블랙 매트릭스(black matrix)라고도 불리어지며, 화소 영역을 정의한다. 차광 부재(220)는 크롬산화물(CrOx)과 같은 금속 또는 불투명 유기막 재료 등을 포함할 수 있다.
색 필터(230)는 차광 부재(220)로 둘러싸인 영역 내에 대부분 존재하며, 색 필터(230)는 적색, 녹색, 청색, 원청색(cyan), 원적색(magenta), 원황색(yellow), 및 백색(white)의 색 필터 중 어느 하나일 수 있다. 적색, 녹색, 및 청색 또는 원청색(cyan), 원적색(magenta), 및 원황색(yellow)과 같은 3개의 기본색이 색을 형성하기 위한 기본 화소군으로 구성될 수 있다.
차광 부재(220) 및 색 필터(230) 상에 덮개막(240)이 배치된다. 덮개막(240)은 차광 부재(220) 및 색 필터(230) 등의 하부층 굴곡 표면을 평탄화하거나 하부층으로부터 불순물의 용출을 방지한다
또한, 두 표시판(100, 200)의 안쪽 면에는 배향막(alignment layer)(101, 201)이 배치되어 있다. 배향막(101, 201)의 배향 방향은 제 2 방향(D2)에 평행할 수 있다. 이에 따라, 액정층(300)의 액정 분자(301)는 전기장이 없는 상태에서 그 장축이 제 2 방향(D2)과 평행한 방향으로 초기 배향되어 있을 수 있다.
또한, 액정층(300)의 액정 분자(301)는 전기장이 없는 상태에서 상기 제 1 가지 전극(181)과 평행한 방향으로 초기 배향되어 있을 수도 있다.
도 5는 본 발명의 제 1 실시예에 따른 액정 표시 장치의 데이터 라인 및 제 1 전극을 나타낸 평면도이다.
도 5를 참조하면, 제 1 전극(180)은 일 방향, 예를 들어 제 1 방향(D1)으로 연장된 제 1 연결 전극(183), 제 1 연결 전극(183)으로부터 제 2 방향(D2)으로 소정의 각도를 갖고 연장된 복수의 제 1 가지 전극(181) 및 제 1 연결 전극(183)으로부터 분기된 제 1 접속부(185)를 포함한다.
본 발명의 제 1 실시예에 따른 액정 표시 장치(500)는 게이트 라인(GL)에 평행하게 연장된 제 1 연결 전극(183)을 하나만 배치함으로써, 수평 전계에 의해 액정이 제어 되지 않는 디스클리네이션 영역을 감소시켜 투과율을 증대시킬 수 있다.
제 1 가지 전극(181)은 제 2 방향(D2)과 평행한 방향에 대해 빗각을 갖고 연장된다. 이하에서, 각을 지칭할 때는 둔각보다는 예각을 지칭하는 것으로 한다.
제 1 가지 전극(181)은 게이트 라인(GL)에 수직한 법선(VL)과 제 1 각(θ1)을 이룬다. 즉, 제 1 각(θ1)은 제 1 가지 전극(181)의 중앙을 따라 연장된 가상의 직선(PL1)과 제 2 방향(D2)과 평행한 가상의 선(VL) 사이의 각도로 정의된다. 이때, 제 1 각(θ1)은 9°내지 30°일 수 있다.
제 1 각(θ1)을 상기 범위보다 작게 형성하면, 화소 전압의 극성이 음에서 양으로 변하는 라이징(rising)과 양에서 음으로 변하는 폴링(falling) 간의 응답 속도 차이가 증가하고, 저주파 구동시 이에 따른 휘도 차이가 시인될 수 있다. 또한, 제 1 각(θ1)을 상기 범위보다 크게 형성하면, 계조에 따른 화소 전압의 차이가 감소하여, 각 계조에 대응하는 액정 분자의 배열 상태를 구분하는데 어려움이 있다.
본 발명의 제 1 실시예에 따른 액정 표시 장치(500)는 법선(VL)과 9°내지 30°의 각도를 갖는 복수개의 제 1 가지 전극(181)을 포함함으로써, 휘도 차이가 시인되는 것을 방지하여, 저주파 구동시 계조 표시의 안정 및 플리커 감소의 효과를 가질 수 있다.
제 1 가지 전극(181)은 적어도 하나의 절곡부(181a) 및 양 단부에 배치된 가장자리부(181b)를 포함한다. 절곡부(181a) 및 가장자리부(181b)에서 게이트 라인(GL)에 수직한 법선(VL)과 이루는 제 2 각(θ2)은 제 1 각(θ1)보다 클 수 있다. 즉, 제 2 각(θ2)은 절곡부(181a)의 중앙을 따라 연장된 가상의 직선(PL2)과 제 2 방향(D2)과 평행한 가상의 선(VL) 사이의 각도로 정의된다. 이때, 제 2 각(θ2)은 제 1 각(θ1)보다 크다.
이에 따라, 제 1 전극(180)의 절곡부(181a) 및 가장자리부(181b)에서 액정 분자(301)가 제어되지 않고 역회전(reverse twist)하여 텍스쳐가 생기는 것을 감소시킬 수 있다.
또한, 제 1 전극(180)은 제 1 가지 전극(181)이 제 1 방향(D1)에 대해 기울어진 방향에 따라 두 개 이상의 도메인으로 나뉠 수 있다.
예를 들어, 도 5에 도시된 바와 같이, 제 1 전극(180)은 가상의 중심선(CL)을 기준으로 제 1 도메인(R1) 및 제 2 도메인(R2)으로 나뉠 수 있다. 제 1 도메인(R1)의 제 1 가지 전극(181)들은 제 1 방향(D1)을 기준으로 위쪽으로 뻗으며, 제2 도메인(R2)의 제 1 가지 전극(181)은 제 1 방향(D1)을 기준으로 대해 아래쪽으로 뻗는다. 제 1 가지 전극(181)은 가상의 중심선(CL)을 중심으로 반전 대칭을 이룰 수 있다. 즉, 제 1 가지 전극(181)은 상기 절곡부(181a)를 중심으로 대칭을 이룰 수 있다.
이와 같이 제 1 전극(180)을 복수의 도메인으로 나누어 액정 분자가 기울어지는 방향을 다양하게 함으로써, 액정 표시 장치(500)의 시야각 특성을 향상시킬 수 있다.
제 1 가지 전극(181)은 제 1 폭(w1)을 갖고, 서로 제 1 간격(d1)으로 이격되어 배치된다. 제 1 간격(d1)은 제 1 폭(w1)보다 크며, 제 1 간격(d1)과 제 1 폭(w1)의 비율은 1:0.65 내지 1:0.85일 수 있다.
또한, 제 1 폭(w1)과 제 1 간격(d1)의 합(p1)은 5.0um 내지 6.0um일 수 있다. 즉, 인접한 제 1 가지 전극(181)간의 피치(pitch, p1)는 5.0um 내지 6.0um이며, 예를 들어, 5.6um일 수 있다.
제 1 가지 전극(181)의 제 1 폭(w1)을 너무 좁게 형성하면, 한 화소(PX) 내에 배치되는 제 1 가지 전극(181)의 개수가 많아진다. 이에 따라, 화소(PX) 면적 대비 제 1 전극(180)의 면적이 커짐으로써 투과도가 저하될 수 있다. 또한, 제 1 가지 전극(181)의 제 1 간격(d1)을 크게 형성하면, 화소 전극에 더 큰 화소 전압이 인가되어야 한다. 이에 따라, 액정 표시 장치(500)의 소비 전력이 높아지는 문제가 발생할 수 있다.
따라서, 상기한 바와 같은 구조의 제 1 가지 전극(181)을 포함하는 액정 표시 장치(500)는 저 소비 전력으로 구동이 가능하다.
제 1 접속부(185)는 드레인 전극(165)의 일부를 드러내는 접촉 구멍(175)을 통하여 드레인 전극(165)으로부터 데이터 전압을 인가 받는다.
이하, 도 6 및 도 7을 참조하여 본 발명의 제 2 실시예를 설명한다. 도 6은 본 발명의 제 2 실시예에 따른 액정 표시 장치의 한 화소를 나타낸 평면도이고, 도 7은 도 6의 Ⅲ-Ⅲ’선을 따라 자른 단면도이다.
본 발명의 제 2 실시예에 따른 액정 표시 장치(500)는 제 1 전극(280) 및 제 2 전극(290)의 구조를 제외하고 도 1 내지 도 5에 개시된 본 발명의 제 1 실시예에 따른 액정 표시 장치(500)와 동일하다.
제 1 보호막(171) 상에 제 2 전극(290)이 배치된다. 제 2 전극(290)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어질 수 있다. 제 2 전극(290)은 면형 전극으로부터 분기된 제 2 접속부(295)를 포함한다. 제 1 보호막(171)에는 드레인 전극(165)의 일부를 드러내는 접촉 구멍(175)이 형성되어 있다.
본 발명의 제 2 실시예에 따른 액정 표시 장치(500)에서 제 2 전극(290)은 박막 트랜지스터와 연결되는 화소 전극이다. 제 2 전극(290)은 접촉 구멍(175)을 통하여 드레인 전극(165)으로부터 데이터 전압을 인가 받는다.
제 2 전극(290)이 형성된 결과물의 전체 구조 상에 제 2 보호막(172)이 배치된다. 제 2 보호막(172)은 전술된 제 1 보호막(171)에 사용되는 물질로 만들어질 수 있다.
제 2 보호막(172) 상에 제 1 전극(280)이 배치된다. 제 1 전극(280)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어질 수 있다.
본 발명의 제 2 실시예에 따른 액정 표시 장치(500)에서 제 1 전극(280)은 공통 전극이다. 즉, 제 1 전극(280)은 제 1 기판(110) 외곽에 배치된 공통 전압 라인(미도시)으로부터 공통 전압을 인가 받는다. 공통 전압 라인(미도시)은 게이트 배선(GL, 123)과 동일한 공정으로 동시에 만들어질 수 있다.
제 1 전극(280)은 제 2 방향(D2)으로 소정의 각도를 갖고 연장된 복수개의 제 1 가지 전극(281)을 포함한다. 복수개의 제 1 가지 전극(281)은 면형 전극인 제 2 전극(290)과 함께 수평 전계를 생성할 수 있다.
이하, 도 8 내지 도 10을 참조하여 본 발명의 제 3 실시예 및 제 4 실시예를 설명한다. 도 8은 본 발명의 제 3 실시예에 따른 액정 표시 장치의 한 화소를 나타낸 평면도이고, 도 9는 도 8의 Ⅳ-Ⅳ’선을 따라 자른 단면도이며, 도 10은 도 8의 Ⅳ-Ⅳ’선을 따라 자른 부분에 대응되는 본 발명의 제 4 실시예에 따른 단면도이다.
도 8 및 도 9를 참조하면, 본 발명의 제 3 실시예에 따른 액정 표시 장치(500)의 제 2 전극(390)은 복수개의 제 2 가지 전극(391) 및 제 2 연결 전극(393)을 포함한다.
제 1 보호막(171) 상에 복수개의 제 2 가지 전극(391) 및 제 2 연결 전극(393)을 포함하는 제 2 전극(390)이 배치된다. 제 2 전극(390)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어질 수 있다.
본 발명의 제 3 실시예에 따른 액정 표시 장치(500)에서 제 2 전극(390)은 공통 전극이다. 즉, 제 2 전극(390)은 제 1 기판(110) 상에 배치된 공통 배선(121) 및 이로부터 돌출된 접촉 전극(122)을 통해 공통 전압을 인가 받는다. 공통 배선(121)은 제 1 기판(110) 외곽에 배치된 공통 전압 라인(미도시)으로부터 공통 전압을 인가 받을 수 있다. 공통 배선(121), 접촉 전극(121) 및 공통 전압 라인(미도시)은 게이트 배선(GL, 123)과 동일한 공정으로 동시에 만들어질 수 있다.
제 2 전극(390)은 일 방향, 예를 들어 제 1 방향(D1)으로 연장된 제 2 연결 전극(393) 및 제 2 연결 전극(393)으로부터 제 2 방향(D2)으로 소정의 각도를 갖고 연장된 복수개의 제 2 가지 전극(391)을 포함한다.
제 2 전극(390)이 형성된 결과물의 전체 구조 상에 제 2 보호막(172)이 배치된다. 제 2 보호막(172)은 전술된 제 1 보호막(171)에 사용되는 물질로 만들어질 수 있다.
제 2 보호막(172) 상에 제 1 전극(380)이 배치된다. 제 1 전극(380)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어질 수 있다.
본 발명의 제 3 실시예에 따른 액정 표시 장치(500)에서 제 1 전극(380)은 박막 트랜지스터와 연결되는 화소 전극이다. 제 1 전극(380)은 접촉 구멍(175)을 통하여 드레인 전극(165)으로부터 데이터 전압을 인가 받는다.
제 1 전극(380)은 일 방향, 예를 들어 제 1 방향(D1)으로 연장된 제 1 연결 전극(383), 제 1 연결 전극(383)으로부터 제 2 방향(D2)으로 소정의 각도를 갖고 연장된 복수개의 제 1 가지 전극(381) 및 제 1 연결 전극(383)으로부터 분기된 제 1 접속부(385)를 포함한다. 복수개의 제 1 가지 전극(381)은 복수개의 제 2 가지 전극(391)과 함께 수평 전계를 생성할 수 있다.
도 8에 도시된 바와 같이, 제 1 가지 전극(381)은 제 2 가지 전극(391)과 평행하게 배치되고, 제 1 연결 전극(383)은 제 2 연결 전극(393)과 평행하게 배치될 수 있다.
제 1 가지 전극(381)은 앞서 설명한 실시예들과 같이 게이트 라인(GL)에 수직한 법선(VL)과 제 1 각(θ1)이룬다. 이때, 제 2 가지 전극(391)은 제 1 가지 전극(381)과 동일하게 게이트 라인(GL)에 수직한 법선(VL)과 제 1 각(θ1)이루며, 제 1 각(θ1)은 9°내지 30°일 수 있다.
또한, 제 2 가지 전극(391)은 제 1 가지 전극(381)과 동일하게 제 1 폭(w1)을 갖고, 인접한 제 1 가지 전극(381)과 제 1 간격(d1)으로 이격되어 배치될 수 있다. 제 1 간격(d1)은 제 1 폭(w1)보다 크며, 제 1 간격(d1)과 제 1 폭(w1)의 비율은 1:0.65 내지 1:0.85일 수 있다.
또한, 제 1 폭(w1)과 제 1 간격(d1)의 합(p1)은 5.0um 내지 6.0um일 수 있다. 즉, 인접한 제 1 가지 전극(381)과 제 2 가지 전극(391) 간의 피치(pitch, p1)는 5.0um 내지 6.0um이며, 예를 들어, 5.6um일 수 있다.
이에 따라, 본 발명의 제 3 실시예에 따른 액정 표시 장치(500)는 저 소비 전력으로 구동이 가능하고, 플리커가 시인되는 것을 방지할 수 있다.
도 10을 참조하면, 본 발명의 제 4 실시예에 따른 액정 표시 장치(500)는 제 1 전극(480)과 제 2 전극(490)이 동일 평면 상에서 서로 이격되어 배치된다. 즉, 제 1 보호막(171) 상에 제 1 전극(480) 및 제 2 전극(490)이 동일한 물질로 동시에 형성될 수 있다. 제 1 전극(480) 및 제 2 전극(490)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어질 수 있다.
이에 따라, 하부 패널(100)의 제조 공정을 단순화할 수 있으며, 하부 패널(100)의 두께를 감소시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 일 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 일 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 패널 110: 제 1 기판
180: 제 1 전극 181: 제 1 가지 전극
183: 제 1 연결 전극 185: 제 1 접속부
190: 제 2 전극 191: 제 2 가지 전극
193: 제 2 연결 전극 195: 제 2 접속부
200: 상부 패널 210: 제 2 기판
300: 액정층 500: 액정 표시 장치

Claims (16)

  1. 서로 대향하여 위치한 제 1 기판 및 제 2 기판;
    상기 제 1 기판 및 상기 제 2 기판 사이에 배치된 액정층;
    상기 제 1 기판 상에 제 1 방향으로 연장된 게이트 라인;
    상기 게이트 라인과 교차하는 데이터 라인;
    상기 게이트 라인에 연결되어 15Hz 내지 30Hz 중 어느 하나의 주파수로 게이트 제어 신호를 출력하는 타이밍 컨트롤러;
    상기 제 1 기판 상에 배치된 제 1 전극; 및
    상기 제 1 기판 상에 상기 제 1 전극과 이격되어 배치된 제 2 전극;을 포함하고,
    상기 제 1 전극은 상기 게이트 라인에 수직한 법선과 9°내지 30°의 각도를 갖는 복수개의 제 1 가지 전극을 포함하는 액정 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전극은 상기 게이트 라인과 평행하고, 상기 복수개의 제 1 가지 전극을 연결하는 연결 전극을 더 포함하는 액정 표시 장치.
  3. 제 1 항에 있어서,
    상기 제 1 가지 전극은 적어도 하나의 절곡부를 포함하는 액정 표시 장치.
  4. 제 1 항에 있어서,
    상기 제 1 가지 전극은 제 1 폭을 갖고, 서로 제 1 간격으로 이격되어 배치되며,
    상기 제 1 간격은 상기 제 1 폭보다 큰 액정 표시 장치.
  5. 제 4 항에 있어서,
    상기 제 1 폭과 상기 제 1 간격의 합은 5.0um 내지 6.0um인 액정 표시 장치.
  6. 제 4 항에 있어서,
    상기 제 1 간격과 상기 제 1 폭의 비율은 1:0.65 내지 1:0.85인 액정 표시 장치.
  7. 제 1 항에 있어서,
    상기 제 1 가지 전극은 절곡부를 중심으로 대칭을 이루는 액정 표시 장치.
  8. 제 1 항에 있어서,
    상기 데이터 라인은 상기 제 1 방향과 수직한 제 2 방향으로 연장된 액정 표시 장치.
  9. 제 1 항에 있어서,
    상기 데이터 라인은 상기 제 1 가지 전극과 평행하게 배치된 액정 표시 장치.
  10. 제 1 항에 있어서,
    상기 액정층은 양의 유전율을 갖는 액정 분자를 포함하는 액정 표시 장치.
  11. 제 1 항에 있어서,
    상기 제 2 전극은 면 전극인 액정 표시 장치.
  12. 제 1 항에 있어서,
    상기 제 2 전극은 상기 제 1 가지 전극과 평행하게 배치된 제 2 가지 전극을 포함하는 액정 표시 장치.
  13. 제 1 항에 있어서,
    상기 제 2 전극은 상기 제 1 전극과 동일층 상에 배치된 액정 표시 장치.
  14. 제 1 항에 있어서,
    상기 제 1 기판 상에 배치되고, 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터를 더 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 제 1 전극은 상기 박막 트랜지스터와 연결된 액정 표시 장치.
  16. 제 14 항에 있어서,
    상기 제 2 전극은 상기 박막 트랜지스터와 연결된 액정 표시 장치.
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