KR20180004868A - 표시 장치 - Google Patents

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Abstract

본 발명은 게이트 드라이버의 소자들의 배치를 위한 공간이 확보될 수 있는 표시 장치에 관한 것으로, 인접한 제 1 화소 전극과 제 2 화소 전극 사이, 인접한 제 3 화소 전극과 제 4 화소 전극 사이에 위치한 게이트 라인; 게이트 라인을 구동하기 위한 게이트 드라이버; 게이트 라인과 중첩하는 차광층을 포함하며; 차광층은 제 1 차광부 및 제 2 차광부를 포함하며; 제 1 차광부는 제 1 화소 전극과 제 2 화소 전극에 인접하게 위치하며; 제 2 차광부는 제 3 화소 전극과 제 4 화소 전극에 인접하게 위치하며, 제 1 차광부보다 더 큰 크기를 가지며; 게이트 드라이버의 소자들 중 적어도 하나는 제 2 차광부와 중첩한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 게이트 드라이버의 소자들의 배치를 위한 공간을 확보할 수 있는 표시 장치에 대한 것이다.
표시 장치는 영상을 표시하는 복수의 화소들과, 이 복수의 화소들에 접속된 복수의 게이트 라인들과, 그리고 이 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함한다.
게이트 드라이버는 표시 패널의 비표시 영역에 위치한 쉬프트 레지스터를 포함한다.
표시 장치가 대형화될수록 쉬프트 레지스터의 크기도 커져, 비표시 영역에서의 쉬프트 레지스터의 점유 면적이 증가한다. 쉬프트 레지스터의 점유 면적이 증가하면 표시 장치의 베젤(bezel)이 두꺼워진다. 이로 인해 표시 장치의 부피가 증가하며, 또한 화면 몰입도가 저하될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 게이트 드라이버의 소자들의 배치를 위한 공간을 확보할 수 있는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 인접한 제 1 화소 전극과 제 2 화소 전극 사이, 인접한 제 3 화소 전극과 제 4 화소 전극 사이에 위치한 게이트 라인; 게이트 라인을 구동하기 위한 게이트 드라이버; 게이트 라인과 중첩하는 차광층을 포함하며; 차광층은 제 1 차광부 및 제 2 차광부를 포함하며; 제 1 차광부는 제 1 화소 전극과 제 2 화소 전극에 인접하게 위치하며; 제 2 차광부는 제 3 화소 전극과 제 4 화소 전극에 인접하게 위치하며, 제 1 차광부보다 더 큰 크기를 가지며; 게이트 드라이버의 소자들 중 적어도 하나는 제 2 차광부와 중첩한다.
제 3 화소 전극 및 제 4 화소 전극 중 어느 하나에 대응되게 위치한 백색 컬러 필터를 더 포함한다.
제 3 화소 전극은 제 4 화소 전극과 다른 크기를 갖는다.
제 3 화소 전극 및 제 4 화소 전극 중 더 작은 크기를 갖는 화소 전극에 대응되게 위치한 백색 컬러 필터를 더 포함한다.
제 3 화소 전극 및 제 4 화소 전극 중 어느 하나의 화소 전극은 다른 화소 전극보다 더 작은 크기를 가지며; 제 1 내지 제 4 화소 전극들 중 어느 하나의 화소 전극을 제외한 나머지 화소 전극들은 실질적으로 서로 동일한 크기를 갖는다.
어느 하나의 화소 전극에 대응되게 위치한 백색 컬러 필터; 및 나머지 화소 전극들 각각에 배치된 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터를 더 포함한다.
소자들 중 적어도 다른 하나는 제 1 차광부와 중첩한다.
제 2 차광부와 중첩하는 소자는 제 1 차광부와 중첩하는 소자보다 더 큰 크기를 갖는다.
소자들은 적어도 하나의 구동 스위칭 소자 및 적어도 하나의 커패시터를 포함한다.
제 2 차광부는 제 1 차광부와 실질적으로 동일한 크기의 길이를 가지며; 제 2 차광부는 제 1 차광부보다 더 큰 폭을 갖는다.
소자들은, 전단 게이트 라인으로부터의 전단 게이트 신호에 따라 제어되며, 전단 게이트 라인과 세트 노드 사이에 연결된 제 1 구동 스위칭 소자; 후단 게이트 라인으로부터의 후단 게이트 신호에 따라 제어되며, 세트 노드와 오프 전압 라인 사이에 연결된 제 2 구동 스위칭 소자; 세트 노드로부터의 전압에 따라 제어되며, 제 1 클럭 라인과 게이트 라인 사이에 연결된 제 3 구동 스위칭 소자; 및 세트 노드와 게이트 라인 사이에 연결된 커패시터를 포함한다.
소자들은, 제 2 클럭 라인으로부터의 제 2 클럭 신호에 따라 제어되며, 게이트 라인과 오프 전압 라인 사이에 연결된 제 4 구동 스위칭 소자를 더 포함한다.
제 2 구동 스위칭 소자, 제 3 구동 스위칭 소자 및 커패시터 중 적어도 하나는 제 2 차광부와 중첩한다.
제 1 구동 스위칭 소자 및 제 4 구동 스위칭 소자 중 적어도 하나는 제 1 차광부와 중첩한다.
게이트 라인과 교차하는 데이터 라인을 더 포함하며; 차광층은 데이터 라인과 중첩하는 제 3 차광부를 더 포함한다.
소자들이 위치한 기판을 더 포함하며; 소자들 중 적어도 하나는 기판의 표시 영역에서 제 2 차광부와 중첩한다.
소자들 중 적어도 하나는 기판의 표시 영역과 제 2 차광부 사이에 위치한다.
본 발명에 따른 표시 장치는 다음과 같은 효과를 제공한다.
본 발명의 제 1 차광부보다 더 큰 크기를 갖는 제 2 차광부를 포함한다. 제 2 차광부의 크기가 증가함에 따라 게이트 드라이버의 소자들의 배치를 위한 공간이 확보될 수 있다. 또한, 이 공간은 백색 컬러 필터 주변에 위치하므로, 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터의 휘도가 감소되지 않으면서도 게이트 드라이버의 소자들의 배치를 위한 공간이 충분히 확보될 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치를 나타낸 도면이다.
도 2는 도 1의 게이트 드라이버에 대한 블록 구성도이다.
도 3은 도 2의 게이트 드라이버에 공급되는 각종 입력 신호 및 그 게이트 드라이버로부터 출력되는 출력 신호를 나타낸 도면이다.
도 4는 도 2의 스테이지들 중 어느 하나인 제 n 스테이지에 대한 상세 구성도이다.
도 5는 차광층의 평면도이다.
도 6은 도 5의 A 영역에 대한 확대도이다.
도 7은 도 6의 I-I`의 선을 따라 자른 단면도이다.
도 8은 게이트 라인을 따라 배치된 복수의 제 1 차광부들 및 복수의 제 2 차광부들을 나타낸 도면이다.
도 9는 도 8의 스테이지에 대한 상세 구성도이다.
도 10은 서로 인접한 3개의 게이트 차광부들을 나타낸 도면이다.
도 11은 도 10의 제 n-1, 제 n 및 제 n+1 스테이지들에 대한 상세 구성도이다.
도 12는 제 n 스테이지의 다른 상세 구성도이다.
도 13 제 n 스테이지의 또 다른 상세 구성도이다.
도 14는 하나의 스테이지 및 이의 주변에 인접한 화소들의 상세 구성도이다.
도 15는 도 14의 I-I`의 선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 15를 참조로 본 발명에 따른 표시 장치를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 표시 장치를 나타낸 도면이다.
본 발명의 표시 장치는, 도 1에 도시된 바와 같이, 제 1 기판(301), 데이터 드라이버(136), 게이트 드라이버(126) 및 회로 기판(168)을 포함한다.
한편, 본 발명의 표시 장치는 제 2 기판(도 7의 302) 및 액정층(도 7의 333)을 더 포함한다. 제 2 기판(302)은 제 1 기판(301)과 마주보게 위치한다. 액정층(333)은 제 1 기판(301)과 제 2 기판(302) 사이에 위치한다.
제 1 기판(301)은 표시 영역(AR1) 및 비표시 영역(AR2)을 갖는다.
복수의 게이트 라인들(GL1 내지 GLi), 복수의 데이터 라인들(DL1 내지 DLj), 복수의 화소 전극(PE)들 및 복수의 화소 스위칭 소자(TFT)들은 제 1 기판(301)의 표시 영역(AR1)에 위치한다.
데이터 라인들(DL1 내지 DLj)은 게이트 라인들(GL1 내지 GLi)과 교차한다. 데이터 라인들(DL1 내지 DLj)은 비표시 영역(AR2)으로 연장되어 데이터 드라이버(136)에 접속된다.
데이터 드라이버(136)는 복수의 데이터 구동 집적회로(147)들을 포함한다. 데이터 구동 집적회로(147)들은 타이밍 컨트롤러(도시되지 않음)로부터 디지털 영상 데이터 신호들 및 데이터 제어신호를 공급받는다. 데이터 구동 집적회로(147)들은 데이터 제어신호에 따라 디지털 영상 데이터 신호들을 샘플링한 후에, 매 수평기간마다 한 수평 라인에 해당하는 샘플링 영상 데이터 신호들을 래치하고 래치된 영상 데이터 신호들을 데이터 라인들(DL1 내지 DLj)에 공급한다. 즉, 데이터 구동 집적회로(147)들은 타이밍 컨트롤러로부터의 디지털 영상 데이터 신호들을 전원 공급부(도시되지 않음)로부터 입력되는 감마전압을 이용하여 아날로그 영상 신호들로 변환하여 데이터 라인들(DL1 내지 DLj)로 공급한다.
각 데이터 구동 집적회로(147)는 데이터 캐리어(146)에 실장(mount)된다. 데이터 캐리어(146)들은 회로 기판(168)과 제 1 기판(301) 사이에 접속된다. 예를 들어, 데이터 캐리어(146)들 각각은 회로 기판(168)과 제 1 기판(301)의 비표시 영역(AR2) 사이에 전기적으로 연결될 수 있다.
회로 기판(168)에 전술된 타이밍 컨트롤러 및 전원 공급부가 위치할 수 있는 바, 데이터 캐리어(146)는 타이밍 컨트롤러 및 전원 공급부로부터의 각종 신호들을 데이터 구동 집적회로(147)로 전송하는 입력 배선들과 그 데이터 구동 집적회로(147)로부터 출력된 영상 데이터 신호들을 해당 데이터 라인들(DL1 내지 DLj)로 전송하는 출력 배선들을 포함한다. 한편, 적어도 하나의 캐리어(146)는 타이밍 컨트롤러 및 전원 공급부로부터의 각종 신호들을 게이트 드라이버(126)로 전송하기 위한 보조 배선들을 더 포함할 수 있는 바, 이 보조 배선들은 제 1 기판(301)에 위치한 패널 배선들에 연결된다. 이 패널 배선들은 보조 배선들과 게이트 드라이버(126)를 서로 연결한다. 패널 배선들은 라인-온-글라스(line-on-glass) 방식으로 제 1 기판(301)의 비표시 영역(AR2)에 형성될 수 있다.
복수의 화소(PX)들은 제 1 기판(301)의 표시 영역(AR1)에 위치한다. 화소(PX)들은 행렬 형태로 배열된다. 화소(PX)들은 적색 영상을 표시하는 적색 화소, 녹색 영상을 표시하는 녹색 화소, 청색 영상을 표시하는 청색 화소 및 백색 영상을 표시하는 백색 화소를 포함할 수 있다. 이때, 인접한 적색 화소, 녹색 화소, 청색 화소 및 백색 화소는 하나의 단위 영상을 표시하기 위한 단위 화소가 될 수 있다.
제 n 수평라인(n은 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소(PX)들(이하, 제 n 수평라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 n 수평라인 화소들은 제 n 게이트 라인에 공통으로 접속된다. 이에 따라, 제 n 수평라인 화소들은 제 n 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다.
화소(PX)는 화소 전극(PE) 및 화소 스위칭 소자(TFT)를 포함할 수 있다. 하나의 화소(PX)에 포함된 화소 전극(PE) 및 화소 스위칭 소자(TFT)는 서로 연결된다. 화소 스위칭 소자(TFT)는 게이트 라인, 데이터 라인 및 화소 전극(PE)에 연결된다. 예를 들어, 화소 스위칭 소자(TFT)의 게이트 전극은 게이트 라인에 연결되고, 화소 스위칭 소자(TFT)의 소스 전극은 데이터 라인에 연결되고, 화소 스위칭 소자(TFT)의 드레인 전극은 화소 전극(PE)에 연결된다.
게이트 라인들(GL1 내지 GLi)은 게이트 드라이버(126)에 의해 구동된다. 게이트 드라이버(126)는, 도 1에 도시된 바와 같이, 제 1 기판(301)의 표시 영역(AR1)에 위치할 수 있다. 이때, 게이트 드라이버(126)는 차광층(도 5의 500)과 중첩한다.
도 2는 도 1의 게이트 드라이버(126)에 대한 블록 구성도이고, 도 3은 도 2의 게이트 드라이버(126)에 공급되는 각종 입력 신호 및 그 게이트 드라이버(126)로부터 출력되는 출력 신호를 나타낸 도면이다.
게이트 드라이버(126)는, 도 2에 도시된 바와 같이, 쉬프트 레지스터(210)를 포함한다.
쉬프트 레지스터(210)는 종속적으로 연결된 제 1 내지 제 i+1 스테이지들(STG1 내지 STGi+1)을 포함한다. 제 1 내지 제 i 스테이지들(STG1 내지 STGi)은 구동 스테이지로 정의되고, 제 i+1 스테이지(STGi+1)는 더미(dummy) 스테이지로 정의될 수 있다.
스테이지들(STG1 내지 STGi+1)은 각각 제 1 클럭 단자(CK1), 제 2 클럭 단자(CK2), 오프 전압 단자(OVT), 세트 제어 단자(ST), 출력 단자(OUT) 및 리세트 제어 단자(RT)를 포함한다.
각 스테이지(STG1 내지 STGi)는 자신의 세트 제어 단자(ST)를 통해 세트 제어 신호를 입력 받는다. 여기서, 어느 하나의 특정 스테이지에 공급되는 세트 제어 신호는, 이 특정 스테이지보다 먼저 동작되는 스테이지들(즉, 전단 스테이지들) 중 적어도 하나로부터 출력된 게이트 신호일 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 2 스테이지(STG2)는 제 1 스테이지(STG1)로부터 출력된 제 1 게이트 신호(GS1)를 입력 받는다. 이와 달리, 제 n 스테이지(n은 자연수)의 세트 제어 신호는 제 n-y 스테이지(y는 2보다 크고 n보다 작은 자연수)와 같이 더 전단에 위치한 스테이지로부터로부터 출력된 게이트 신호일 수 있다.
한 프레임 기간(FR) 중 가장 먼저 동작하는 제 1 스테이지(ST1)에 입력되는 세트 제어 신호는 한 프레임의 시작을 알리는 수직 개시 신호(STV)일 수 있다. 수직 개시 신호(STV)는 제 1 스테이지(STG1)의 세트 입력 단자(ST)에 입력된다.
각 스테이지(STG1 내지 STGi)는 자신의 리세트 제어 단자(RT)를 통해 리세트 제어 신호를 입력 받는다. 여기서, 어느 하나의 특정 스테이지에 공급되는 리세트 제어 신호는, 이 특정 스테이지보다 더 늦게 동작하는 스테이지들(즉, 후단 스테이지들) 중 적어도 하나로부터 출력된 캐리 신호 또는 게이트 신호일 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 2 스테이지(STG2)는 제 3 스테이지(STG3)로부터 출력된 제 3 게이트 신호(GS3)를 입력 받는다. 이와 달리, 제 n 스테이지의 리세트 제어 신호는 제 n+z 스테이지(z는 2보다 큰 자연수)와 같이 더 후단에 위치한 스테이지로부터로부터 출력된 게이트 신호일 수 있다.
한 프레임 기간(FR)에서, 게이트 라인을 구동하기 위한 스테이지들 중 가장 마지막으로 동작하는 제 i 스테이지(STGi)에 공급되는 리세트 제어 신호는 더미 게이트 신호(GSi+1)이다. 더미 게이트 신호(GSi+1)는 더미 스테이지(STGi+1)로부터 출력된다. 이와 달리, 전술된 수직 개시 신호(STV)가 이 마지막 번째 스테이지(STGi)의 리세트 제어 신호로서 사용될 수도 있다.
한 프레임 기간(FR) 중 가장 마지막으로 동작하는 더미 스테이지(STGi+1)에 공급되는 리세트 제어 신호는 전술된 수직 개시 신호(STV)일 수 있다. 수직 개시 신호(STV)는 더미 스테이지(STGi+1)의 리세트 제어 단자(RT)에 입력된다. 더미 스테이지(STGi+1)의 출력 단자(OUT)는 게이트 라인에 연결되지 않는다.
제 1 내지 제 i 스테이지들(STG1 내지 STGi)은 제 1 내지 제 i 게이트 라인들(GL1 내지 GLi)에 연결된다. 예를 들어, 제 1 내지 제 i 스테이지들(STG1 내지 STGi)의 각 출력 단자(OUT)는 제 1 내지 제 i 게이트 라인(GL1 내지 GLi)에 각각 연결된다. 제 1 내지 제 i 스테이지들(STG1 내지 STGi)은 제 1 내지 제 i 게이트 라인들(GL1 내지 GLi)로 제 1 내지 제 i 게이트 신호들(GS1 내지 GSi)을 순차적으로 출력한다. 즉, 게이트 신호는 게이트 고전압 및 게이트 저전압을 포함하는 바, 제 1 내지 제 i 게이트 라인들(GL1 내지 GLi)로 제 1 내지 제 i 게이트 고전압들이 순차적으로 출력된다.
제 1 클럭 신호(CLK1)는, 도 3에 도시된 바와 같이, 주기적으로 고전압 및 저전압을 갖는 펄스 신호로서, 제 1 클럭 신호(CLK1)의 고전압은 전술된 화소 스위칭 소자(TFT) 및 이후 설명될 스테이지 내의 구동 스위칭 소자를 턴-온 시킬 수 있는 레벨을 갖는다. 제 1 클럭 신호(CLK1)의 저전압은 전술된 화소 스위칭 소자 및 이후 설명될 스테이지 내의 구동 스위칭 소자를 턴-오프 시킬 수 있는 레벨을 갖는다.
제 2 클럭 신호(CLK2)는 제 1 클럭 신호(CLK1)에 대하여 반전된 위상을 갖는다. 예를 들어, 제 2 클럭 신호(CLK2)는 제 1 클럭 신호(CLK1)에 대하여 180도 반전된 위상을 갖는다. 제 2 클럭 신호(CLK2)의 저전압은 전술된 화소 스위칭 소자(TFT) 및 이후 설명될 스테이지 내의 구동 스위칭 소자를 턴-오프 시킬 수 있는 레벨을 갖는다. 제 2 클럭 신호(CLK2)는 주기적으로 고전압 및 저전압을 갖는 펄스 신호로서, 제 2 클럭 신호(CLK2)의 고전압은 전술된 화소 스위칭 소자(TFT) 및 이후 설명될 스테이지 내의 구동 스위칭 소자를 턴-온 시킬 수 있는 레벨을 갖는다.
도시되지 않았지만, 제 1 및 제 2 클럭 신호들(CLK1, CLK2)은 중첩되게 출력될 수 있다. 예를 들어, 제 1 클럭 신호(CLK1)의 하이 구간이 전반부 구간과 후반부 구간으로 구분되고, 마찬가지로 제 2 클럭 신호(CLK2)의 하이 구간이 전반부 구간과 후반부 구간으로 구분될 때, 제 1 클럭 신호(CLK1)의 후반부 구간과 제 2 클럭 신호(CLK2)의 전반부 구간이 시간적으로 중첩될 수 있다.
또한, 수직 개시 신호(STV)는 제 1 및 제 2 클럭 신호들(CLK1, CLK2) 중 어느 하나와 중첩될 수 있다. 이때, 수직 개시 신호는 그 클럭 신호와 완전히 중첩되거나 또는 일부 중첩될 수 있다.
제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)는 회로 기판(168)의 타이밍 컨트롤러로부터 제공될 수 있다. 타이밍 컨트롤러부터 출력된 제 1 클럭 신호(CLK1)는 제 1 클럭 라인(CL1)을 통해 각 스테이지(STG1 내지 STGi+1)에 공급될 수 있다. 타이밍 컨트롤러부터 출력된 제 2 클럭 신호(CLK2)는 제 2 클럭 라인(CL2)을 통해 각 스테이지(STG1 내지 STGi+1)에 공급될 수 있다.
각 스테이지(STG1 내지 STGi+1)의 제 1 클럭 단자(CK1) 및 제 2 클럭 단자(CK2)에 서로 반대 위상의 클럭 신호가 입력된다. 예를 들어, 홀수 번째 스테이지들(STG1, STG3,..., STGi-1)의 각 제 1 클럭 단자(CK1)에는 제 1 클럭 신호(CLK1)가 입력되고, 그 홀수 번째 스테이지들(STG1, STG3,..., STGi-1)의 각 제 2 클럭 단자(CK2)에는 제 2 클럭 신호(CLK2)가 입력된다. 반대로 짝수 번째 스테이지들(STG2, STG4,..., STGi)의 각 제 1 클럭 단자(CK1)에는 제 2 클럭 신호(CLK2)가 입력되고, 그 짝수 번째 스테이지들(STG2, STG4,..., STGi)의 각 제 2 클럭 단자(CK2)에는 제 1 클럭 신호(CLK1)가 입력된다.
각 스테이지(STG1 내지 STGi+1)는 자신의 제 1 클럭 단자(CK1)에 입력된 클럭 신호를 이용하여 게이트 신호를 생성한다. 예를 들어, 제 1 스테이지(STG1)는 이의 제 1 클럭 단자(CK1)에 입력된 제 1 클럭 신호(CLK1)를 이용하여 제 1 게이트 신호(GS1)를 생성하고, 제 2 스테이지(STG2)는 이의 제 1 클럭 단자(CK1)에 입력된 제 2 클럭 신호(CLK2)를 이용하여 제 2 게이트 신호(GS2)를 생성한다.
각 스테이지(STG1 내지 STGi+1)는 자신의 제 2 클럭 단자(CK2)에 입력된 클럭 신호의 타이밍에 맞춰 자신의 출력 단자(OUT)를 방전시킨다. 예를 들어, 제 1 스테이지(STG1)는 이의 제 2 클럭 단자(CK2)에 입력된 제 2 클럭 신호(CLK2)의 하이 기간에 자신의 출력 단자(OUT)를 오프 전압(VSS)의 레벨로 방전시킨다. 제 2 스테이지(STG2)는 이의 제 2 클럭 단자(CK2)에 입력된 제 1 클럭 신호(CLK1)의 하이 기간에 자신의 출력 단자(OUT)를 오프 전압(VSS)의 레벨로 방전시킨다.
각 스테이지(STG1 내지 STGi+1)는 자신의 오프 전압 단자(OVT)를 통해 오프 전압(VSS)을 입력 받는다. 오프 전압(VSS)은 직류 전압이다. 전술된 제 1 클럭 신호(CLK1)의 저전압은 오프 전압(VSS1)과 동일한 레벨을 가질 수 있다. 마찬가지로, 전술된 제 2 클럭 신호(CLK2)의 저전압은 오프 전압(VSS)과 동일한 레벨을 가질 수 있다.
오프 전압(VSS)은 회로 기판(168)의 전원 공급부로부터 제공될 수 있다. 전원 공급부로부터 출력된 오프 전압(VSS)은 오프 라인(VSL)을 통해 모든 스테이지들(STG1 내지 STGi+1)에 공통으로 공급된다.
각 스테이지(STG1-STGi+1)는 제 1 클럭 단자(CK1)를 통해 입력된 클럭 신호를 근거로 게이트 신호를 생성하고, 이 생성된 게이트 신호를 출력 단자(OUT)를 통해 출력한다. 예를 들어, 홀수 번째 스테이지들(STG1, STG3, ..., STGi-1)은 제 1 클럭 신호(CLK1)를 근거로 게이트 신호를 생성하고, 이 생성된 게이트 신호를 출력 단자(OUT)를 통해 출력한다. 반면, 짝수 번째 스테이지들(STG2, STG4, ..., STGi)은 제 2 클럭 신호(CLK2)를 근거로 게이트 신호를 생성하고, 이 생성된 게이트 신호를 출력 단자(OUT)를 통해 출력한다.
도 4는 도 2의 스테이지들 중 어느 하나인 제 n 스테이지에 대한 상세 구성도이다.
제 n 스테이지(STGn)는, 도 4에 도시된 바와 같이, 제 1 구동 스위칭 소자(Tr1), 제 2 구동 스위칭 소자(Tr2), 제 3 구동 스위칭 소자(Tr3), 제 4 구동 스위칭 소자(Tr4) 및 부스트 커패시터(Cbst)를 포함한다.
제 n 스테이지(STGn)의 제 1 구동 스위칭 소자(Tr1)는 세트 제어 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 충전한다. 세트 제어 신호는 제 n-1 스테이지(STGn-1)로부터의 제 n-1 게이트 신호(GSn-1)일 수 있다. 제 n 스테이지(STGn)의 제 1 구동 스위칭 소자(Tr1)는 제 n-1 게이트 신호(GSn-1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 제어 단자(ST)와 제 n 스테이지(STGn)의 세트 노드(Q)를 전기적으로 연결한다. 이를 위해, 제 1 구동 스위칭 소자(Tr1)는 세트 제어 단자(ST)에 접속된 게이트 전극, 세트 제어 단자(ST)에 접속된 드레인 전극 및 세트 노드(Q)에 접속된 소스 전극을 포함한다.
제 n 스테이지(STGn)의 제 2 구동 스위칭 소자(Tr2)는 리세트 제어 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 게이트 신호(GSn+1)일 수 있다. 제 n 스테이지(STGn)의 제 2 구동 스위칭 소자(Tr2)는 제 n+1 게이트 신호(GSn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 노드(Q)와 오프 전압 단자(OVT)를 전기적으로 연결한다. 이를 위해, 제 2 구동 스위칭 소자(Tr2)는 리세트 제어 단자(RT)에 연결된 게이트 전극, 세트 노드(Q)에 접속된 드레인 전극 및 오프 전압 단자(OVT)에 접속된 소스 전극을 포함한다.
제 n 스테이지(STGn)의 제 3 구동 스위칭 소자(Tr3)는 제 n 스테이지(STGn)의 세트 노드(Q)의 신호에 따라 제 1 클럭 신호(CLK1)를 제 n 게이트 신호(GSn)로서 출력한다. 제 n 스테이지(STGn)의 제 3 구동 스위칭 소자(Tr3)는 세트 노드(Q)의 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 제 1 클럭 단자(CK1)와 제 n 스테이지(STGn)의 출력 단자(OUT)를 전기적으로 연결한다. 이를 위해, 제 3 구동 스위칭 소자(Tr3)는 세트 노드(Q)에 접속된 게이트 전극, 제 1 클럭 단자(CK1)에 접속된 드레인 전극 및 출력 단자(OUT)에 접속된 소스 전극을 포함한다.
제 n 스테이지(STGn)의 제 4 구동 스위칭 소자(Tr4)는 제 2 클럭 신호(CLK2)에 따라 제 n 스테이지(STGn)의 출력 단자(OUT)를 방전한다. 제 n 스테이지(STGn)의 제 4 구동 스위칭 소자(Tr4)는 제 2 클럭 신호(CLK2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 출력 단자(OUT)와 오프 전압 단자(OVT)를 전기적으로 연결한다. 이를 위해, 제 4 구동 스위칭 소자(Tr4)는 제 2 클럭 단자(CK2)에 접속된 게이트 전극, 출력 단자(OUT)에 접속된 드레인 전극 및 오프 전압 단자(OVT)에 접속된 소스 전극을 포함한다.
도 3 및 도 4를 참조로 하여 제 n 스테이지(STGn)의 동작을 상세히 설명하면 다음과 같다.
1) 세트 기간(Ts)
제 n 스테이지(STGn)의 세트 기간(Ts)에서의 제 n 스테이지(STGn)의 동작을 설명하면 다음과 같다.
제 n 스테이지(STGn)의 세트 기간(Ts) 동안, 도 3에 도시된 바와 같이, 제 1 클럭 신호(CLK1)는 저전압 레벨로 유지되고, 제 2 클럭 신호(CLK2)는 고전압 레벨로 유지되며, 그리고 제 n-1 스테이지(STGn-1)로부터의 제 n-1 게이트 신호(GSn-1)는 고전압 레벨로 유지된다.
제 n-1 스테이지(STGn-1)로부터 출력된 고전압 레벨의 제 n-1 게이트 신호(GSn-1)는 제 n 스테이지(STGn)에 구비된 제 1 구동 스위칭 소자(Tr1)의 게이트 전극 및 드레인 전극으로 인가된다. 그러면, 제 n 스테이지(STGn)의 제 1 구동 스위칭 소자(Tr1)가 턴-온되며, 이 턴-온된 제 1 구동 스위칭 소자(Tr1)를 통해 고전압 레벨의 제 n-1 게이트 신호(GSn-1)가 제 n 스테이지(STGn)의 세트 노드(Q)에 인가된다. 이에 따라, 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게이트 전극을 통해 접속된 제 n 스테이지(STGn)의 제 3 구동 스위칭 소자(Tr3)가 턴-온된다.
고전압 레벨의 제 2 클럭 신호를 게이트 전극을 통해 공급받는 제 4 구동 스위칭 소자(Tr4)는 턴-온된다. 턴-온된 제 4 구동 스위칭 소자(Tr4)를 통해 오프 전압(VSS)이 출력 단자(OUT)로 인가된다.
한편, 도 3에 도시된 바와 같이, 이 세트 기간(Ts)에 제 n+1 게이트 신호(GSn+1)는 저전압 레벨로 유지되므로, 이 저전압 레벨의 제 n+1 게이트 신호(GSn+1)를 게이트 전극을 통해 공급받는 제 2 구동 스위칭 소자(Tr2)는 턴-오프된다.
이와 같이 제 n 스테이지(STGn)의 세트 기간(Ts)에 제 n 스테이지(STGn)의 세트 노드(Q)가 고전압으로 충전된다.
2) 출력 기간(To)
이어서, 제 n 스테이지(STGn)의 출력 기간(To)에서의 제 n 스테이지(STGn)의 동작을 설명하면 다음과 같다.
제 n 스테이지(STGn)의 출력 기간(To) 동안, 도 3에 도시된 바와 같이, 제 1 클럭 신호(CLK1)는 고전압 레벨로 유지되고, 제 2 클럭 신호(CLK2)는 저전압 레벨로 유지되며, 제 n-1 스테이지(STGn-1)로부터의 제 n-1 게이트 신호(GSn-1)는 저전압 레벨로 유지된다.
제 n-1 스테이지(STGn-1)로부터 출력된 저전압 레벨의 제 n-1 게이트 신호(GSn-1)는 제 n 스테이지(STGn)에 구비된 제 1 구동 스위칭 소자(Tr1)의 게이트 전극으로 인가된다. 이에 따라, 제 1 구동 스위칭 소자(Tr1)가 턴-오프된다. 이 제 1 구동 스위칭 소자(Tr1)가 턴-오프됨에 따라, 이 출력 기간(To)에 제 n 스테이지(STGn)의 세트 노드(Q)는 플로팅(floating)된다. 플로팅 상태의 세트 노드(Q)는 전술된 세트 기간(Ts)에 인가되었던 고전압 레벨의 제 n-1 게이트 신호(GSn-1)에 의해 충전 상태로 유지된다. 따라서, 이 충전된 세트 노드(Q)에 게이트 전극을 통해 접속된 제 n 스테이지(STGn)의 제 3 구동 스위칭 소자(Tr3)는 턴-온된 상태로 유지된다.
이 출력 기간(To)에 고전압 레벨의 제 1 클럭 신호(CLK1)는 턴-온 상태인 제 3 구동 스위칭 소자(Tr3)로 인가된다. 이때, 제 3 구동 스위칭 소자(Tr3)의 기생 커패시터 및 부스트 커패시터(Cbst)에 의한 커플링 현상에 따라, 제 1 클럭 신호(CLK1)가 제 3 구동 스위칭 소자(Tr3)로 인가될 때, 세트 노드(Q)의 신호가 부트스트랩핑(bootstrapping)된다. 또한, 그 세트 노드(Q)가 부트스트랩핑될 때, 기생 커패시터 및 부스트 커패시터(Cbst)의 커플링 현상에 따라, 출력 단자(OUT)의 신호도 부트스트랩핑된다. 따라서, 턴-온된 제 3 구동 스위칭 소자(Tr3)는 거의 손실 없이 고전압 레벨의 제 1 클럭 신호(CLK1)를 출력한다. 이때, 턴-온된 제 3 구동 스위칭 소자(Tr3)는 출력 단자(OUT)를 통해 고전압 레벨의 제 1 클럭 신호(CLK1)를 제 n 게이트 신호(GSn)로서 출력한다.
한편, 도 3에 도시된 바와 같이, 도 3에 도시된 바와 같이, 이 출력 기간(To)에 제 2 클럭 신호(CLK2)는 저전압 레벨로 유지되므로, 이 저전압 레벨의 제 2 클럭 신호(CLK2)를 게이트 전극을 통해 공급받는 제 4 구동 스위칭 소자(Tr4)는 턴-오프된다.
이와 같이 제 n 스테이지(STGn)의 출력 기간(To)에 이 제 n 스테이지(STGn)로부터 제 n 게이트 신호(GSn)가 출력된다.
3) 리세트 기간(Trs)
다음으로, 제 n 스테이지(STGn)의 리세트 기간(Trs)에서의 제 n 스테이지(STGn)의 동작을 설명하면 다음과 같다.
제 n 스테이지(STGn)의 리세트 기간(Trs) 동안, 도 3에 도시된 바와 같이, 제 1 클럭 신호(CLK1)는 저전압 레벨로 유지되고, 제 2 클럭 신호(CLK2)는 고전압 레벨로 유지되며, 그리고 제 n+1 스테이지(STGn+1)로부터의 제 n+1 게이트 신호(GSn+1)는 각각 온 전압(Von)에 해당하는 고전압 레벨로 유지된다.
고전압 레벨의 제 n+1 게이트 신호는 제 n 스테이지(STGn)에 구비된 제 2 구동 스위칭 소자(Tr2)의 게이트 전극으로 인가된다. 그러면, 제 2 구동 스위칭 소자(Tr2)가 턴-온된다.
턴-온된 제 2 구동 스위칭 소자(Tr2)를 통해 오프 전압(VSS)이 제 n 스테이지(STGn)의 세트 노드(Q)에 인가된다. 그러면, 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트 전극을 통해 접속된 제 1 구동 스위칭 소자(Tr1)가 턴-오프된다.
고전압 레벨의 제 2 클럭 신호(CLK2)를 게이트 전극을 통해 공급받는 제 4 구동 스위칭 소자(Tr4)는 턴-온된다. 턴-온된 제 4 구동 스위칭 소자(Tr4)를 통해 오프 전압(VSS)이 제 n 스테이지(STGn)의 출력 단자(OUT)에 인가된다. 따라서, 그 출력 단자(OUT) 및 이에 접속된 제 n 게이트 라인(GLn)이 방전된다.
도 5는 차광층의 평면도이다.
차광층(500)은, 도 5에 도시된 바와 같이, 복수의 제 1 차광부(501)들, 복수의 제 2 차광부(502)들 및 복수의 제 3 차광부(503)들을 포함한다.
차광층(500)은 복수의 제 1 차광부(501)들, 복수의 제 2 차광부(502)들 및 복수의 제 3 차광부(503)들에 의해 정의된 복수의 출광 영역(550)을 갖는다. 각 출광 영역(550)은 각 화소 전극에 대응되게 위치한다.
한편, 차광층(500)은 제 3 차광부(503)를 포함하지 않을 수 있다.
도 6은 도 5의 A 영역에 대한 확대도이고, 도 7은 도 6의 I-I`의 선을 따라 자른 단면도이다.
도 6에 도시된 인접한 4개의 화소 전극들을 각각 제 1 화소 전극(PE1), 제 2 화소 전극(PE2), 제 3 화소 전극(PE3) 및 제 4 화소 전극(PE4)으로 정의하자. 제 1 화소 전극(PE1)은 제 1 출광 영역(551)에 대응되게 위치하며, 제 2 화소 전극(PE2)은 제 2 출광 영역(552)에 대응되게 위치하며, 제 3 화소 전극(PE3)은 제 3 출광 영역(553)에 대응되게 위치하며, 그리고 제 4 화소 전극(PE4)은 제 4 출광 영역(554)에 대응되게 위치한다.
제 1 화소 전극(PE1)의 가장자리, 제 2 화소 전극(PE2)의 가장자리, 제 3 화소 전극(PE3)의 가장자리 및 제 4 화소 전극(PE4)의 가장자리는 차광층(500)과 중첩할 수 있다. 예를 들어, 제 1 화소 전극(PE1)의 가장자리는 2개의 제 1 차광부(501)들 및 2개의 제 3 차광부(503)들과 중첩하며, 제 2 화소 전극(PE2)의 가장자리는 2개의 제 1 차광부(501)들 및 2개의 제 3 차광부(503)들과 중첩하며, 제 3 화소 전극(PE3)의 가장자리는 2개의 제 2 차광부(502)들 및 2개의 제 3 차광부(503)들과 중첩하며, 제 4 화소 전극(PE4)의 가장자리는 2개의 제 2 차광부(502)들 및 2개의 제 3 차광부(503)들과 중첩할 수 있다.
제 1 차광부(501)는 제 1 화소 전극(PE1) 및 제 2 화소 전극(PE2)에 인접하게 위치한다. 제 1 차광부(501)의 일부는 제 1 화소 전극(PE1)과 제 2 화소 전극(PE2) 사이에 위치한다. 도시되지 않았지만, 제 1 화소 전극(PE1)과 제 2 화소 전극(PE2) 사이에 게이트 라인이 위치하는 바, 이 게이트 라인은 제 1 차광부(501)와 중첩한다.
제 2 차광부(502)는 제 3 화소 전극(PE3) 및 제 4 화소 전극(PE4)에 인접하게 위치한다. 제 2 차광부(502)의 일부는 제 3 화소 전극(PE3)과 제 4 화소 전극(PE4) 사이에 위치한다. 도시되지 않았지만, 전술된 게이트 라인은 제 3 화소 전극(PE3)과 제 4 화소 전극(PE4) 사이에도 위치하는 바, 이 게이트 라인은 제 2 차광부(502)와도 중첩한다.
제 2 차광부(502)는 제 1 차광부(501)보다 더 큰 크기를 갖는다. 예를 들어, 제 2 차광부(502)의 길이와 제 1 차광부(501)의 길이가 동일할 때, 제 2 차광부(502)의 폭(W2)은 제 1 차광부(501)의 폭(W1)보다 더 크다. 또 다른 예로서, 제 2 차광부(502)는 제 1 차광부(501)의 1.2배 이상의 크기를 가질 수 있다. 이러한 제 1 및 제 2 차광부들(501, 502) 간의 크기 차이로 인해 제 1 내지 제 4 출광 영역들(551 내지 554) 중 제 3 출광 영역(553)은 가장 작은 크기를 갖는다. 제 1 출광 영역(551), 제 2 출광 영역(552) 및 제 4 출광 영역(554)은 서로 동일한 크기를 갖는다.
제 1 차광부(501)의 폭(W1)은 제 1 출광 영역(551)과 제 2 출광 영역(552) 사이에 위치한 차광층 부분의 폭으로 정의될 수 있으며, 제 2 차광부(502)의 폭(W2)은 제 3 출광 영역(503)과 제 4 출광 영역(504) 사이에 위치한 차광층 부분의 폭으로 정의될 수 있다.
전술된 게이트 드라이버(126)의 소자들 중 적어도 하나는 제 2 차광부(502)와 중첩한다. 게이트 드라이버(126)의 소자들은, 예를 들어, 전술된 제 1 구동 스위칭 소자(Tr1), 제 2 구동 스위칭 소자(Tr2), 제 3 구동 스위칭 소자(Tr3), 제 4 구동 스위칭(Tr4) 소자 및 부스트 커패시터(Cbst)를 포함할 수 있는 바, 이 열거된 소자들(Tr1 내지 Tr4, Cbst) 중 적어도 하나는 제 2 차광부(501)와 제 1 기판(301) 사이에 위치할 수 있다. 구체적으로, 열거된 소자들(Tr1 내지 Tr4, Cbst) 중 적어도 하나는 제 2 차광부(501)와 제 1 기판(301)의 표시 영역(AR2) 사이에 위치할 수 있다
또한, 게이트 드라이버(126)의 소자들은 제 1 차광부(501) 및 제 2 차광부(502)와 중첩할 수 있다. 예를 들어, 전술된 제 1 구동 스위칭 소자(Tr1), 제 2 구동 스위칭 소자(Tr2), 제 3 구동 스위칭 소자(Tr3), 제 4 구동 스위칭 소자(Tr4) 및 부스트 커패시터(Cbst) 중 2개의 소자들은 제 1 차광부(501)와 중첩하고, 나머지 3개의 소자들은 제 2 차광부(502)와 중첩할 수 있다. 이때, 상대적으로 더 작은 크기의 소자는 제 1 차광부(501)와 중첩하고, 상대적으로 더 큰 크기의 소자는 제 2 차광부(502)와 중첩할 수 있다.
표시 장치는, 도 7에 도시된 바와 같이, 적색 컬러 필터(CF_R), 녹색 컬러 필터(CF_G), 청색 컬러 필터(CF_B) 및 백색 컬러 필터(CF_W)를 더 포함할 수 있다.
이 4개의 컬러 필터들(CF_R, CF_G, CF_B, CF_W)은 서로 인접한 4개의 화소 전극들(PE1, PE2, PE3, PE4) 각각에 대응되게 위치할 수 있다. 예를 들어, 청색 컬러 필터(CF_B)는 제 1 화소 전극(PE1)에 대응되게 위치하며, 적색 컬러 필터(CF_R)는 제 2 화소 전극(PE2)에 대응되게 위치하며, 백색 컬러 필터(CF_W)는 제 3 화소 전극(PE3)에 대응되게 위치하며, 그리고 녹색 컬러 필터(CF_G)는 제 4 화소 전극(PE4)에 대응되게 위치할 수 있다.
적색 컬러 필터(CF_R), 녹색 컬러 필터(CF_G), 청색 컬러(CF_B) 필터 및 백색 컬러 필터(CF_W) 중 백색 컬러 필터(CF_W)는 가장 작은 크기를 가질 수 있다. 적색 컬러 필터(CF_R), 녹색 컬러 필터(CF_G) 및 청색 컬러 필터(CF_B)는 서로 동일한 크기를 가질 수 있다. 이와 달리, 적색 컬러 필터(CF_R), 녹색 컬러 필터(CF_G), 청색 컬러 필터(CF_B) 및 백색 컬러 필터(CF_W)는 서로 동일한 크기를 가질 수 있다.
인접한 제 1 내지 제 4 화소 전극들(PE1 내지 PE4) 중 백색 컬러 필터(CF_W)에 대응되게 위치한 제 3 화소 전극(PE3)은 가장 작은 크기를 가질 수 있다. 나머지 제 1 내지 제 3 화소 전극들(PE1 내지 PE3) 각각은 실질적으로 동일한 크기를 가질 수 있다. 이와 달리, 제 1 내지 제 4 화소 전극들(PE1 내지 PE4)은 서로 동일한 크기를 가질 수도 있다.
제 1 내지 제 4 출광 영역들(551 내지 554) 중 백색 컬러 필터(CF_W)에 대응되게 위치한 제 3 출광 영역(553)은 가장 작은 크기를 갖는다. 즉, 적색광, 녹색광, 청색광 및 백색광의 혼합광의 적절한 휘도를 위해 제 3 출광 영역(553)은 다른 출광 영역들(551, 552, 554)에 비하여 더 작은 크기를 갖는다 따라서, 제 3 출광 영역(553)을 통해 출광되는 광, 즉 백색광의 광량은 제 1 출광 영역(551), 제 2 출광 영역(552) 및 제 4 출광 영역(554)을 통해 출광되는 광의 광량보다 더 작다.
제 1 출광 영역(551)과 제 3 출광 영역(553) 간의 크기 차는 전술된 바와 같이 제 1 차광부(501)와 제 2 차광부(502) 간의 크기 차에 의해 구현될 수 있다. 즉, 제 2 차광부(501)의 크기가 증가됨으로써 제 3 출광 영역(553)의 크기가 작아질 수 있다. 특히, 제 2 차광부(502)의 크기가 증가함에 따라 게이트 드라이버(126)의 소자들의 배치를 위한 공간이 확보될 수 있다. 이와 같이, 본 발명에 따르면, 적색광, 녹색광 및 청색광의 휘도가 감소되지 않으면서도 게이트 드라이버(126)의 소자들의 배치를 위한 공간이 확보될 수 있다.
또한, 표시 장치는, 도 7에 도시된 바와 같이, 공통 전극(320)을 더 포함할 수 있다. 공통 전극(320)은 적색 컬러 필터(CF_R), 녹색 컬러 필터(CF_G), 청색 컬러 필터(CF_B) 및 백색 컬러 필터(CF_W) 상에 위치한다.
한편, 도시되지 않았지만, 제 3 차광부(503)는 데이터 라인과 중첩한다.
도 8은 게이트 라인(GL)을 따라 배치된 복수의 제 1 차광부(501)들 및 복수의 제 2 차광부(502)들을 나타낸 도면이다. 도 8에서 제 3 차광부(503)는 생략되어 있다.
게이트 드라이버(126)의 스테이지들(STG1 내지 STGn+1) 중 어느 하나의 스테이지(STG)에 포함된 소자들은, 도 8에 도시된 바와 같이, 하나의 게이트 라인을 따라 배치된 복수의 제 1 차광부(501)들 및 복수의 제 2 차광부(502)들과 중첩할 수 있다. 여기서, 게이트 라인(GL)을 따라 배치된 복수의 제 1 차광부(501)들 및 복수의 제 2 차광부(502)들을 게이트 차광부(800)로 정의한다.
도 9는 도 8의 스테이지(STG)에 대한 상세 구성도이다.
도 9에 도시된 바와 같이, 하나의 스테이지(STG)에 구비된 제 1 구동 스위칭 소자(Tr1), 제 2 구동 스위칭 소자(Tr2), 제 3 구동 스위칭 소자(Tr3), 제 4 구동 스위칭 소자(Tr4) 및 부스트 커패시터(Cbst)는 게이트 차광부(800)와 중첩할 수 있다. 이때, 상대적으로 큰 크기를 갖는 제 2 구동 스위칭 소자(Tr2), 제 3 구동 스위칭 소자(Tr3) 및 부스트 커패시터(Cbst)는 제 2 차광부(502)들과 중첩할 수 있다. 나머지 제 1 구동 스위칭 소자(Tr1) 및 제 4 구동 스위칭 소자(Tr4)는 제 1 차광부(501)들과 중첩할 수 있다.
한편, 도 9의 스테이지(STG)에 구비된 제 1 구동 스위칭 소자(Tr1)는 기능적으로 후단 스테이지의 동작을 제어하는 구동 스위칭 소자이다. 즉, 각 스테이지의 제 1 구동 스위칭 소자(Tr1)는 전단 스테이지에 위치할 수 있다.
제 1 클럭 라인(CL1), 제 2 클럭 라인(CL2) 및 오프 전압 라인(VSL)은 인접한 데이터 라인들(DL1 내지 DL7) 사이에 위치할 수 있다.
도 10은 서로 인접한 3개의 게이트 차광부들을 나타낸 도면이다.
도 10에 도시된 바와 같이, 제 n-1 스테이지(STGn-1)의 소자들 및 제 n-1 게이트 라인(GLn-1)은 제 n-1 게이트 차광부(801)와 중첩하며, 제 n 스테이지(STGn)의 소자들 및 제 n 게이트 라인(GLn)은 제 n 게이트 차광부(802)와 중첩하며, 그리고 제 n+1 스테이지(STGn+1)의 소자들 및 제 n+1 게이트 라인(GLn+1)은 제 n+1 게이트 차광부(803)와 중첩한다.
서로 인접한 2개의 게이트 차광부는 데이터 라인을 수직 교차하는 가상의 라인에 대하여 선대칭적인 형상을 갖는다. 예를 들어, 제 n 게이트 차광부(802)와 제 n-1 게이트 차광부(801)는 전술된 가상의 라인에 대하여 선대칭적인 형상을 갖는다.
도 11은 도 10의 제 n-1, 제 n 및 제 n+1 스테이지들(STGn-1, STGn, STGn+1)에 대한 상세 구성도이다.
도 11에 도시된 바와 같이, 제 n-1 스테이지(STGn-1)에 구비된 제 1 구동 스위칭 소자(Tr1), 제 2 구동 스위칭 소자(Tr2), 제 3 구동 스위칭 소자(Tr3), 제 4 구동 스위칭 소자(Tr4) 및 부스트 커패시터(Cbst)는 제 n-1 게이트 차광부(801)와 중첩할 수 있다. 이때, 상대적으로 큰 크기를 갖는 제 2 구동 스위칭 소자(Tr2), 제 3 구동 스위칭 소자(Tr3) 및 부스트 커패시터(Cbst)는 제 2 차광부(502)들과 중첩할 수 있다. 나머지 제 1 구동 스위칭 소자(Tr1) 및 제 4 구동 스위칭 소자(Tr4)는 제 1 차광부(501)들과 중첩할 수 있다.
제 n 스테이지(STGn)에 구비된 제 1 구동 스위칭 소자(Tr1), 제 2 구동 스위칭 소자(Tr2), 제 3 구동 스위칭 소자(Tr3), 제 4 구동 스위칭 소자(Tr4) 및 부스트 커패시터(Cbst)는 제 n 게이트 차광부(802)와 중첩할 수 있다. 이때, 상대적으로 큰 크기를 갖는 제 2 구동 스위칭 소자(Tr2), 제 3 구동 스위칭 소자(Tr3) 및 부스트 커패시터(Cbst)는 제 2 차광부(502)들과 중첩할 수 있다. 나머지 제 1 구동 스위칭 소자(Tr1) 및 제 4 구동 스위칭 소자(Tr4)는 제 1 차광부(501)들과 중첩할 수 있다.
제 n+1 스테이지(STGn+1)에 구비된 제 1 구동 스위칭 소자(Tr1), 제 2 구동 스위칭 소자(Tr2), 제 3 구동 스위칭 소자(Tr3), 제 4 구동 스위칭 소자(Tr4) 및 부스트 커패시터(Cbst)는 제 n+1 게이트 차광부(803)와 중첩할 수 있다. 이때, 상대적으로 큰 크기를 갖는 제 2 구동 스위칭 소자(Tr2), 제 3 구동 스위칭 소자(Tr3) 및 부스트 커패시터(Cbst)는 제 2 차광부(502)들과 중첩할 수 있다. 나머지 제 1 구동 스위칭 소자(Tr1) 및 제 4 구동 스위칭 소자(Tr4)는 제 1 차광부(501)들과 중첩할 수 있다.
한편, 도 11의 각 스테이지(STGn-1, STGn, STGn+1)에 구비된 제 1 구동 스위칭 소자(Tr1)는 기능적으로 후단 스테이지의 동작을 제어하는 구동 스위칭 소자이다. 즉, 각 스테이지(STGn-1, STGn, STGn+1)의 제 1 구동 스위칭 소자(Tr1)는 전단 스테이지에 위치할 수 있다. 예를 들어, 제 n 스테이지(STGn)의 제 1 구동 스위칭 소자(Tr1)는 제 n-1 스테이지(STGn-1)에 위치한다. 따라서, 제 n 스테이지(STGn)의 제 1 구동 스위칭 소자(Tr1)는 제 n-1 게이트 차광부(801)와 중첩한다. 이와 달리, 제 n 스테이지(STGn)의 제 1 구동 스위칭 소자(Tr1)는 제 n 스테이지(STGn)에 위치할 수도 있다. 이와 같은 경우 제 n 스테이지(STGn)의 제 1 구동 스위칭 소자(Tr1)는 제 n 게이트 차광부(802)와 중첩한다.
도 12는 제 n 스테이지의 다른 상세 구성도이다.
제 n 스테이지(STGn)는, 도 12에 도시된 바와 같이, 제 1 구동 스위칭 소자(Tr111), 제 2 구동 스위칭 소자(Tr222), 제 3 구동 스위칭 소자(Tr333), 제 4 구동 스위칭 소자(Tr444), 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 포함한다.
제 n 스테이지(STGn)의 제 1 구동 스위칭 소자(Tr111)는 제 1 클럭 신호(CLK1)에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 충전한다. 제 n 스테이지(STGn)의 제 1 구동 스위칭 소자(Tr111)는 제 1 클럭 신호(CLK1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 제어 단자(ST)와 제 n 스테이지(STGn)의 세트 노드(Q)를 전기적으로 연결한다. 이를 위해, 제 1 구동 스위칭 소자(Tr1)는 제 1 클럭 단자(CK1)에 접속된 게이트 전극, 세트 제어 단자(ST)에 접속된 드레인 전극 및 세트 노드(Q)에 접속된 소스 전극을 포함한다.
제 n 스테이지(STGn)의 제 2 구동 스위칭 소자(Tr222)는 제 n 스테이지(STGn)의 세트 노드(Q)의 신호에 따라 제 n 스테이지(STGn)의 리세트 노드(Qb)를 방전한다. 제 n 스테이지(STGn)의 제 2 구동 스위칭 소자(Tr222)는 세트 노드(Q)의 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(Qb)와 오프 전압 단자(OVT)를 전기적으로 연결한다. 이를 위해, 제 2 구동 스위칭 소자(Tr222)는 세트 노드(Q)에 접속된 게이트 전극, 리세트 노드(Qb)에 접속된 드레인 전극 및 오프 전압 단자(OVT)에 접속된 소스 전극을 포함한다.
제 n 스테이지(STGn)의 제 3 구동 스위칭 소자(Tr333)는 제 n 스테이지(STGn)의 세트 노드(Q)의 신호에 따라 제 2 클럭 신호(CLK2)를 제 n 게이트 신호(GSn)로서 출력한다. 제 n 스테이지(STGn)의 제 3 구동 스위칭 소자(Tr333)는 세트 노드(Q)의 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 제 2 클럭 단자(CK2)와 제 n 스테이지(STGn)의 출력 단자(OUT)를 전기적으로 연결한다. 이를 위해, 제 3 구동 스위칭 소자(Tr333)는 세트 노드(Q)에 접속된 게이트 전극, 제 2 클럭 단자(CK2)에 접속된 드레인 전극 및 출력 단자(OUT)에 접속된 소스 전극을 포함한다.
제 n 스테이지(STGn)의 제 4 구동 스위칭 소자(Tr444)는 리세트 노드(Qb)의 신호에 따라 제 n 스테이지(STGn)의 출력 단자(OUT)를 방전한다. 제 n 스테이지(STGn)의 제 4 구동 스위칭 소자(Tr444)는 리세트 노드(Qb)의 신호에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 출력 단자(OUT)와 오프 전압 단자(OVT)를 전기적으로 연결한다. 이를 위해, 제 4 구동 스위칭 소자(Tr444)는 리세트 노드(Qb)에 접속된 게이트 전극, 출력 단자(OUT)에 접속된 드레인 전극 및 오프 전압 단자(OVT)에 접속된 소스 전극을 포함한다.
제 n 스테이지(STGn)의 제 1 커패시터(C1)는 제 n 스테이지(STGn)의 세트 노드(Q)와 제 n 스테이지(STGn)의 출력 단자(OUT) 사이에 연결된다.
제 n 스테이지(STGn)의 제 2 커패시터(C2)는 제 n 스테이지(STGn)의 제 2 클럭 단자(CK2)와 제 n 스테이지(STGn)의 리세트 노드(Qb) 사이에 연결된다.
제 n 스테이지(STGn)의 제 1 구동 스위칭 소자(Tr111), 제 2 구동 스위칭 소자(Tr222), 제 3 구동 스위칭 소자(Tr333), 제 4 구동 스위칭 소자(Tr444), 제 1 커패시터(C1) 및 제 2 커패시터(C2) 중 적어도 하나는 제 2 차광부(502)와 중첩할 수 있다.
도 13 제 n 스테이지의 또 다른 상세 구성도이다.
제 n 스테이지(STGn)는, 도 13에 도시된 바와 같이, 세트 스위칭 소자(Tr10), 제 1 리세트 스위칭 소자(Tr11), 제 2 리세트 스위칭 소자(Tr12), 제 1 인버터 스위칭 소자(Tr21), 제 2 인버터 스위칭 소자(Tr22), 제 3 인버터 스위칭 소자(Tr23), 제 4 인버터 스위칭 소자(Tr24), 제 1 세트 방전 스위칭 소자(Tr31), 제 2 세트 방전 스위칭 소자(Tr32), 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 게이트 방전 스위칭 소자(Tr41), 제 2 게이트 방전 스위칭 소자(Tr42), 제 1 캐리 방전 스위칭 소자(Tr51), 제 2 캐리 방전 스위칭 소자(Tr52) 및 커플링 커패시터(Ccc)를 포함한다.
제 n 스테이지(STGn)의 세트 스위칭 소자(Tr10)는 세트 제어 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 충전한다. 세트 제어 신호는 제 n-1 스테이지(STGn-1)로부터의 제 n-1 캐리 신호(CRn-1)일 수 있다. 제 n 스테이지(STGn)의 세트 스위칭 소자(Tr10)는 제 n-1 캐리 신호(CRn-1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 제어 단자(ST)와 제 n 스테이지(STGn)의 세트 노드(Q)를 전기적으로 연결한다. 이를 위해, 세트 스위칭 소자(Tr10)는 세트 제어 단자(ST)에 접속된 게이트 전극을 포함하며, 세트 제어 단자(ST)와 세트 노드(Q) 사이에 연결된다.
제 n 스테이지(STGn)의 제 1 리세트 스위칭 소자(Tr11)는 리세트 제어 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 1 리세트 스위칭 소자(Tr11)는 제 n+1 캐리 신호(CRn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 노드(Q)와 제 2 리세트 스위칭 소자(Tr12)를 전기적으로 연결한다. 이를 위해, 제 1 리세트 스위칭 소자(Tr11)는 리세트 제어 단자(RT)에 접속된 게이트 전극을 포함하며, 세트 노드(Q)와 제 2 리세트 스위칭 소자(Tr12) 사이에 연결된다.
제 n 스테이지(STGn)의 제 2 리세트 스위칭 소자(Tr12)는 리세트 제어 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 2 리세트 스위칭 소자(Tr12)는 제 n+1 캐리 신호(CRn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 제 1 리세트 스위칭 소자(Tr11)와 제 n 스테이지(STGn)의 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 2 리세트 스위칭 소자(Tr12)는 리세트 제어 단자(RT)에 접속된 게이트 전극을 포함하며, 제 1 리세트 스위칭 소자(Tr11)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다.
제 n 스테이지(STGn)의 제 1 인버터 스위칭 소자(Tr21)는 제 n 스테이지(STGn)의 캐리 출력 단자(COT)에 인가된 제 n 캐리 신호(CRn) 및 제 n 스테이지(STGn)의 제어 단자(CT)에 인가된 제어 전압(VCT)에 따라 제 n 스테이지(STGn)의 인버터 노드(IN)를 방전한다. 제 n 스테이지(STGn)의 제 1 인버터 스위칭 소자(Tr21)는 제 n 캐리 신호(CRn) 및 제어 전압(VCT)에 의해 턴-온 또는 턴-오프되며, 턴-온시 인버터 노드(IN)와 제 n 스테이지(STGn)의 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 1 인버터 스위칭 소자(Tr21)는 캐리 출력 단자(COT)에 접속된 게이트 전극 및 제어 단자(CT)에 접속된 서브 게이트 전극을 포함하며, 인버터 노드(IN)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다. 한편, 제 n 스테이지(STGn)의 제 1 인버터 스위칭 소자(Tr21)는 전술된 제 n 캐리 신호(CRn) 대신, 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)에 인가된 제 n 게이트 신호(GSn)를 공급받을 수 있다.
제 n 스테이지(STGn)의 제 2 인버터 스위칭 소자(Tr22)는 제 n 스테이지(STGn)의 캐리 출력 단자(COT)에 인가된 제 n 캐리 신호(CRn) 및 제 n 스테이지(STGn)의 제어 단자(CT)에 인가된 제어 전압(VCT)에 따라 제 n 스테이지(STGn)의 리세트 노드(Qb)를 방전한다. 제 n 스테이지(STGn)의 제 2 인버터 스위칭 소자(Tr22)는 제 n 캐리 신호(CRn) 및 제어 전압(VCT)에 의해 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(Qb)와 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 2 인버터 스위칭 소자(Tr22)는 캐리 출력 단자(COT)에 접속된 게이트 전극 및 제어 단자(CT)에 접속된 서브 게이트 전극을 포함하며, 리세트 노드(Qb)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다. 한편, 제 n 스테이지(STGn)의 제 2 인버터 스위칭 소자(Tr22)는 전술된 제 n 캐리 신호(CRn) 대신, 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)에 인가된 제 n 게이트 신호(GSn)를 공급받을 수 있다.
제 n 스테이지(STGn)의 제 3 인버터 스위칭 소자(Tr23)는 제 n 스테이지(STGn)의 인버터 노드(IN)에 인가된 신호에 따라 제 n 스테이지(STGn)의 리세트 노드(Qb)를 충전 또는 방전한다. 제 n 스테이지(STGn)의 제 3 인버터 스위칭 소자(Tr23)는 인버터 노드(IN)에 인가된 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 클럭 단자(CLT)와 리세트 노드(Qb)를 전기적으로 연결한다. 이를 위해, 제 3 인버터 스위칭 소자(Tr23)는 인버터 노드(IN)에 접속된 게이트 전극을 포함하며, 클럭 단자(CLT)와 리세트 노드(Qb) 사이에 연결된다.
제 n 스테이지(STGn)의 제 4 인버터 스위칭 소자(Tr24)는 제 n 스테이지(STGn)의 클럭 단자(CLT)에 인가된 제 1 클럭 신호(CLK1)에 따라 제 n 스테이지(STGn)의 인버터 노드(IN)를 충전한다. 제 n 스테이지(STGn)의 제 4 인버터 스위칭 소자(Tr24)는 제 1 클럭 신호(CLK1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 클럭 단자(CLT)와 인버터 노드(IN)를 전기적으로 연결한다. 이를 위해, 제 4 인버터 스위칭 소자(Tr24)는 클럭 단자(CLT)에 접속된 게이트 전극을 포함하며, 클럭 단자(CLT)와 인버터 노드(IN) 사이에 연결된다.
제 n 스테이지(STGn)의 제 1 세트 방전 스위칭 소자(Tr31)는 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 방전한다. 제 n 스테이지(STGn)의 제 1 세트 방전 스위칭 소자(Tr31)는 리세트 노드(Qb)에 인가된 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 노드(Q)와 제 2 세트 방전 스위칭 소자(Tr32)를 전기적으로 연결한다. 이를 위해, 제 1 세트 방전 스위칭 소자(Tr31)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 세트 노드(Q)와 제 2 세트 방전 스위칭 소자(Tr32) 사이에 연결된다.
제 n 스테이지(STGn)의 제 2 세트 방전 스위칭 소자(Tr32)는 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 방전한다. 제 n 스테이지(STGn)의 제 2 세트 방전 스위칭 소자(Tr32)는 리세트 노드(Qb)에 인가된 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 제 1 세트 방전 스위칭 소자(Tr31)와 제 n 스테이지(STGn)의 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 2 세트 방전 스위칭 소자(Tr32)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 제 1 세트 방전 스위칭 소자(Tr31)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다.
제 n 스테이지(STGn)의 게이트 출력 스위칭 소자(Tr40)는 제 n 스테이지(STGn)의 세트 노드(Q)의 신호에 따라 제 1 클럭 신호(CLK1)를 제 n 게이트 신호(GSn)로서 출력한다. 제 n 스테이지(STGn)의 게이트 출력 스위칭 소자(Tr40)는 세트 노드(Q)의 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 클럭 단자(CLT)와 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)를 전기적으로 연결한다. 이를 위해, 게이트 출력 스위칭 소자(Tr40)는 세트 노드(Q)에 접속된 게이트 전극을 포함하며, 클럭 단자(CLT)와 게이트 출력 단자(GOT) 사이에 연결된다.
제 n 스테이지(STGn)의 캐리 출력 스위칭 소자(Tr50)는 제 n 스테이지(STGn)의 세트 노드(Q)의 신호 및 출력 제어부(503)의 출력에 따라 제 1 클럭 신호(CLK1)를 제 n 캐리 신호(CRn)로서 출력한다. 제 n 스테이지(STGn)의 캐리 출력 스위칭 소자(Tr50)는 세트 노드(Q)의 신호 및 출력 제어부(503)의 출력에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 클럭 단자(CLT)와 제 n 스테이지(STGn)의 캐리 출력 단자(COT)를 전기적으로 연결한다. 이를 위해, 캐리 출력 스위칭 소자(Tr50)는 세트 노드(Q)에 접속된 게이트 전극 및 출력 제어부(503)의 출력 단자(N1)에 접속된 서브 게이트 전극을 포함하며, 클럭 단자(CLT)와 캐리 출력 단자(COT) 사이에 연결된다. 출력 제어부(503)는 이의 출력 단자(N1)를 통해 출력을 발생한다.
제 n 스테이지(STGn)의 제 1 게이트 방전 스위칭 소자(Tr41)는 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된 신호에 따라 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)를 방전한다. 제 n 스테이지(STGn)의 제 1 게이트 방전 스위칭 소자(Tr41)는 게이트 출력 단자(GOT)에 인가된 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 게이트 출력 단자(GOT)와 제 n 스테이지(STGn)의 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 1 게이트 방전 스위칭 소자(Tr41)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 게이트 출력 단자(GOT)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다. 한편, 제 1 게이트 방전 스위칭 소자(Tr41)는 제 2 오프 전압(VSS2) 대신 제 1 오프 전압(VSS1)을 공급받을 수도 있다.
제 n 스테이지(STGn)의 제 2 게이트 방전 스위칭 소자(Tr42)는 리세트 제어 신호에 따라 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 2 게이트 방전 스위칭 소자(Tr42)는 제 n+1 캐리 신호(CRn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 게이트 출력 단자(GOT)와 제 n 스테이지(STGn)의 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 2 게이트 방전 스위칭 소자(Tr42)는 제 n 스테이지(STGn)의 리세트 제어 단자(RT)에 접속된 게이트 전극을 포함하며, 게이트 출력 단자(GOT)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다. 한편, 제 2 게이트 방전 스위칭 소자(Tr42)는 제 2 오프 전압(VSS2) 대신 제 1 오프 전압(VSS1)을 공급받을 수도 있다.
제 n 스테이지(STGn)의 제 1 캐리 방전 스위칭 소자(Tr51)는 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된 신호에 따라 제 n 스테이지(STGn)의 캐리 출력 단자(COT)를 방전한다. 제 n 스테이지(STGn)의 제 1 캐리 방전 스위칭 소자(Tr51)는 리세트 노드(Qb)에 인가된 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 캐리 출력 단자(COT)와 제 n 스테이지(STGn)의 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 1 캐리 방전 스위칭 소자(Tr51)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 캐리 출력 단자(COT)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다. 한편, 제 1 캐리 방전 스위칭 소자(Tr51)는 제 1 오프 전압(VSS1) 대신 제 2 오프 전압(VSS2)을 공급받을 수도 있다.
제 n 스테이지(STGn)의 제 2 캐리 방전 스위칭 소자(Tr52)는 리세트 제어 신호에 따라 제 n 스테이지(STGn)의 캐리 출력 단자(COT)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 2 캐리 방전 스위칭 소자(Tr52)는 제 n+1 캐리 신호(CRn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 캐리 출력 단자(COT)와 제 n 스테이지(STGn)의 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 2 캐리 방전 스위칭 소자(Tr52)는 제 n 스테이지(STGn)의 리세트 제어 단자(RT)에 접속된 게이트 전극을 포함하며, 캐리 출력 단자(COT)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다. 한편, 제 2 캐리 방전 스위칭 소자(Tr52)는 제 1 오프 전압(VSS1) 대신 제 2 오프 전압(VSS2)을 공급받을 수도 있다.
제 n 스테이지(STGn)의 커플링 커패시터(Ccc)는 제 n 스테이지(STGn)의 세트 노드(Q)와 제 n 스테이지(STGn)의 게이트 출력 단자(GOT) 사이에 접속된다. 한편, 커플링 커패시터(Ccc)는 게이트 출력 스위칭 소자(Tr40)의 게이트 전극과 소스 전극 사이의 기생 커패시터로 대체될 수 있다. 여기서, 게이트 출력 스위칭 소자(Tr40)의 소스 전극은 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)에 해당한다.
전술된 세트 스위칭 소자(Tr10), 제 1 리세트 스위칭 소자(Tr11), 제 2 리세트 스위칭 소자(Tr12), 제 1 인버터 스위칭 소자(Tr21), 제 2 인버터 스위칭 소자(Tr22), 제 3 인버터 스위칭 소자(Tr23), 제 4 인버터 스위칭 소자(Tr24), 제 1 세트 방전 스위칭 소자(Tr31), 제 2 세트 방전 스위칭 소자(Tr32), 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 게이트 방전 스위칭 소자(Tr41), 제 2 게이트 방전 스위칭 소자(Tr42), 제 1 캐리 방전 스위칭 소자(Tr51), 제 2 캐리 방전 스위칭 소자(Tr52) 및 커플링 커패시터(Ccc) 중 적어도 하나는 제 2 차광부(502)와 중첩할 수 있다.
도 14는 하나의 스테이지 및 이의 주변에 인접한 화소들의 상세 구성도이고, 도 15는 도 14의 I-I`의 선을 따라 자른 단면도이다.
각 화소들의 화소 스위칭 소자들 및 게이트 드라이버의 제 1 내지 제 4 구동 스위칭 소자들은 제 1 기판 상에 위치한다. 여기서, 어느 한 화소의 화소 스위칭 소자와 어느 하나의 구동 스위칭 소자(제 2 구동 스위칭 소자)의 구성을 구체적으로 설명한다.
화소 스위칭 소자(TFT)는 제 1 게이트 전극(GE1), 제 1 소스 전극(SE1), 제 1 드레인 전극(DE1) 및 제 1 반도체층(321)을 포함한다.
제 2 구동 스위칭 소자(Tr2)는 제 2 게이트 전극(GE2), 제 2 소스 전극(SE2), 제 2 드레인 전극(DE2) 및 제 2 반도체층(322)을 포함한다.
제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2) 및 세트 노드(Q)는 제 1 기판(301) 상에 위치한다.
제 1 게이트 전극(GE)은 게이트 라인(GL)으로부터 돌출된 형상을 가질 수 있다. 게이트 전극(GE)은 게이트 라인(GL)과 일체로 이루어질 수 있다. 게이트 전극(GE)은 게이트 라인(GL)의 일부일 수도 있다.
제 2 게이트 전극(GE)은 제 1 콘택홀(H1)을 통해 다음단 스테이지에 구비된 제 1 스위칭 소자의 드레인 전극(DE)에 연결된다.
게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2) 및 세트 노드(Q) 중 적어도 하나는 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 이와 달리, 게이트 전극(GE) 및 공통 라인(166) 중 적어도 하나는, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 이와 달리, 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2) 및 세트 노드(Q) 중 적어도 하나는 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 절연막(311)은, 도 15에 도시된 바와 같이, 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2) 및 세트 노드(Q) 상에 위치한다. 게이트 절연막(311)은 그 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2) 및 세트 노드(Q)를 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다. 도 15에 도시된 바와 같이, 게이트 절연막(311)은 제 2 게이트 전극(GE2) 상에 위치한 제 1 콘택홀(H1) 및 세트 노드(Q) 상에 위치한 제 2 콘택홀(H2)을 갖는다.
게이트 절연막(311)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(311)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
제 1 반도체층(321) 및 제 2 반도체층(322)은 게이트 절연막(311) 상에 위치한다.
제 1 반도체층(321)은 제 1 게이트 전극(GE1), 제 1 소스 전극(SE1) 및 제 1 드레인 전극(DE1)과 중첩한다. 제 2 반도체층(322)은 제 2 게이트 전극(GE2), 제 2 소스 전극(SE2) 및 제 2 드레인 전극(DE2)과 중첩한다.
제 1 반도체층(321) 및 제 2 반도체층(322) 중 적어도 하나는 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
제 1 소스 전극(SE1)은 제 1 반도체층(321) 및 게이트 절연막(311) 상에 위치한다. 제 1 소스 전극(SE1)은 제 1 반도체층(321) 및 제 1 게이트 전극(GE1)과 중첩한다. 제 1 소스 전극(SE1)은 제 2 데이터 라인(DL2)으로부터 돌출된 형상을 가질 수 있다. 제 1 소스 전극(SE1)은 제 2 데이터 라인(DL2)과 일체로 이루어질 수 있다. 제 1 소스 전극(SE1)은 제 2 데이터 라인(DL2)의 일부일 수도 있다.
제 1 드레인 전극(DE1)은 제 1 소스 전극(SE1)으로부터 소정 간격 이격되어 제 1 반도체층(321) 및 게이트 절연막(311) 상에 위치한다. 제 1 드레인 전극(DE1)은 제 1 반도체층(321) 및 제 1 게이트 전극(GE1)과 중첩한다. 제 1 드레인 전극(DE1)과 제 1 소스 전극(SE1) 사이에 화소 스위칭 소자(TFT)의 채널 영역이 위치한다.
제 2 소스 전극(SE2)은 제 2 반도체층(322) 및 게이트 절연막(311) 상에 위치한다. 제 2 소스 전극(SE2)은 제 2 반도체층(322) 및 제 2 게이트 전극(GE2)과 중첩한다. 제 2 소스 전극(SE2)은 오프 라인(VSL)과 일체로 이루어질 수 있다. 제 2 소스 전극(SE2)은 오프 라인(VSL)의 일부일 수도 있다.
제 2 드레인 전극(DE2)은 제 2 소스 전극(SE2)으로부터 소정 간격 이격되어 제 2 반도체층(322), 게이트 절연막(311) 및 세트 노드(Q) 상에 위치한다. 제 2 드레인 전극(DE2)은 제 2 콘택홀(H2)을 통해 세트 노드(Q)에 연결된다. 제 2 드레인 전극(DE2)은 제 2 반도체층(322), 제 2 게이트 전극(GE2) 및 세트 노드(Q)와 중첩한다. 제 2 드레인 전극(DE2)과 제 2 소스 전극(SE2) 사이에 제 2 구동 스위칭 소자(Tr2)의 채널 영역이 위치한다.
제 2 데이터 라인(DL2)은 게이트 절연막(311) 상에 위치한다.
제 1 소스 전극(SE1), 제 1 드레인 전극(DE1), 제 2 소스 전극(SE2), 제 2 드레인 전극(DE2) 및 제 2 데이터 라인(DL2) 중 적어도 하나는 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 소스 전극(SE)은 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 제 1 소스 전극(SE1), 제 1 드레인 전극(DE1), 제 2 소스 전극(SE2), 제 2 드레인 전극(DE2) 및 제 2 데이터 라인(DL2) 중 적어도 하나는 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
화소 스위칭 소자(TFT)는 제 1 저항성 접촉층(321a) 및 제 2 저항성 접촉층(321b)을 더 포함할 수 있다.
제 1 저항성 접촉층(321a)은 제 1 반도체층(321)과 제 1 소스 전극(SE1) 사이에 위치한다. 제 1 저항성 접촉층(321a)은 제 1 반도체층(321)과 제 1 소스 전극(SE1) 간의 계면 저항을 낮춘다.
제 1 저항성 접촉층(321a)은 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제 2 저항성 접촉층(321b)은 제 2 반도체층(322)과 제 2 드레인 전극(DE2) 사이에 위치한다. 제 2 저항성 접촉층(321b)은 제 2 반도체층(322)과 제 2 드레인 전극(DE2) 간의 계면 저항을 낮춘다. 제 2 저항성 접촉층(321b)은 전술된 제 1 저항성 접촉층(321a)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 저항성 접촉층(321b)과 제 1 저항성 접촉층(321a)은 동일한 공정으로 동시에 만들어질 수 있다.
도시되지 않았지만, 제 1 반도체층(321)은 게이트 절연막(311)과 제 1 소스 전극(SE1) 사이에 더 위치할 수 있다. 또한, 제 1 반도체층(321)은 게이트 절연막(311)과 제 1 드레인 전극(DE1) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(311)과 제 1 소스 전극(SE1) 사이에 위치한 반도체층을 제 1 추가 반도체층으로 정의하고, 게이트 절연막(311)과 제 1 드레인 전극(DE1) 사이에 위치한 반도체층을 제 2 추가 반도체층으로 정의한다. 이때, 전술된 제 1 저항성 접촉층(321a)은 제 1 추가 반도체층과 제 1 소스 전극(SE1) 사이에 더 위치할 수 있으며, 전술된 제 2 저항성 접촉층(321b)은 제 2 추가 반도체층과 제 1 드레인 전극(DE1) 사이에 더 위치할 수 있다.
또한, 도시되지 않았지만, 제 1 반도체층(321)은 게이트 절연막(311)과 제 2 데이터 라인(DL2) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(311)과 제 2 데이터 라인(DL2) 사이에 위치한 반도체층을 제 3 추가 반도체층으로 정의한다. 이때, 전술된 제 1 저항성 접촉층(321a)은 제 3 추가 반도체층과 데이터 라인 사이에 더 위치할 수 있다.
제 2 구동 스위칭 소자(Tr2)는 제 3 저항성 접촉층(322a) 및 제 4 저항성 접촉층(322b)을 더 포함할 수 있다.
제 3 저항성 접촉층(322a)은 제 2 반도체층(322)과 제 2 소스 전극(SE2) 사이에 위치한다. 제 3 저항성 접촉층(322a)은 제 2 반도체층(322)과 제 2 소스 전극(SE2) 간의 계면 저항을 낮춘다.
제 4 저항성 접촉층(322b)은 제 2 반도체층(322)과 제 2 드레인 전극(DE2) 사이에 위치한다. 제 4 저항성 접촉층(322b)은 제 2 반도체층(322)과 제 2 드레인 전극(DE2) 간의 계면 저항을 낮춘다.
제 3 저항성 접촉층(322a) 및 제 4 저항성 접촉층(322b) 중 적어도 하나는 전술된 제 1 저항성 접촉층(321a)와 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 3 저항성 접촉층(322a)과 제 1 저항성 접촉층(321a)은 동일한 공정으로 동시에 만들어질 수 있다.
도시되지 않았지만, 제 2 반도체층(322)은 게이트 절연막(311)과 제 2 소스 전극(SE2) 사이에 더 위치할 수 있다. 또한, 제 2 반도체층(322)은 게이트 절연막(311)과 제 2 드레인 전극(DE2) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(311)과 제 2 소스 전극(SE2) 사이에 위치한 반도체층을 제 4 추가 반도체층으로 정의하고, 게이트 절연막(311)과 제 2 드레인 전극(DE2) 사이에 위치한 반도체층을 제 5 추가 반도체층으로 정의한다. 이때, 전술된 제 3 저항성 접촉층(322a)은 제 4 추가 반도체층과 제 2 소스 전극(SE2) 사이에 더 위치할 수 있으며, 전술된 제 4 저항성 접촉층(322b)은 제 5 추가 반도체층과 제 2 드레인 전극(DE2) 사이에 더 위치할 수 있다.
보호막(320)은 제 1 소스 전극(SE1), 제 1 드레인 전극(DE1), 제 2 소스 전극(SE2), 제 2 드레인 전극(DE2), 제 2 데이터 라인(DL2) 및 게이트 절연막(311) 상에 위치한다. 보호막(320)은 제 1 소스 전극(SE1), 제 1 드레인 전극(DE1), 제 2 소스 전극(SE2), 제 2 드레인 전극(DE2), 제 2 데이터 라인(DL2) 및 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다. 보호막(320)은 드레인 전극(DE) 상에 위치한 홀(이하, 제 2 홀)을 갖는다. 또한, 보호막(320)은 전술된 제 1 드레인 전극(DE1) 상에 위치한 제 3 콘택홀(H3)을 갖는다.
보호막(320)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있는 바, 이와 같은 경우 그 무기 절연물질로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 이와 달리, 보호막(320)은 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(320)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
화소 전극(PE)은 보호막(320) 상에 위치한다. 화소 전극(PE)은 제 3 콘택홀(H3)을 통해 제 1 드레인 전극(DE1)에 연결된다.
화소 전극(PE)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있다. IZO 역시 다결정 또는 단결정의 물질일 수 있다. 이와 달리, IZO는 비정질(amorphous) 물질일 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
PE: 화소 전극 800: 게이트 차광부
501: 제 1 차광 부502: 제 2 차광부
STG: 스테이지 GL: 게이트 라인

Claims (17)

  1. 인접한 제 1 화소 전극과 제 2 화소 전극 사이, 인접한 제 3 화소 전극과 제 4 화소 전극 사이에 위치한 게이트 라인;
    상기 게이트 라인을 구동하기 위한 게이트 드라이버;
    상기 게이트 라인과 중첩하는 차광층을 포함하며;
    상기 차광층은 제 1 차광부 및 제 2 차광부를 포함하며;
    상기 제 1 차광부는 상기 제 1 화소 전극과 상기 제 2 화소 전극에 인접하게 위치하며;
    상기 제 2 차광부는 제 3 화소 전극과 상기 제 4 화소 전극에 인접하게 위치하며, 상기 제 1 차광부보다 더 큰 크기를 가지며;
    상기 게이트 드라이버의 소자들 중 적어도 하나는 상기 제 2 차광부와 중첩하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 3 화소 전극 및 상기 제 4 화소 전극 중 어느 하나에 대응되게 위치한 백색 컬러 필터를 더 포함하는 표시 장치.
  3. 제 1 항에 있어서,
    상기 제 3 화소 전극은 제 4 화소 전극과 다른 크기를 갖는 표시 장치.
  4. 제 3 항에 있어서,
    상기 제 3 화소 전극 및 상기 제 4 화소 전극 중 더 작은 크기를 갖는 화소 전극에 대응되게 위치한 백색 컬러 필터를 더 포함하는 표시 장치.
  5. 제 1 항에 있어서,
    상기 제 3 화소 전극 및 상기 제 4 화소 전극 중 어느 하나의 화소 전극은 다른 화소 전극보다 더 작은 크기를 가지며;
    상기 제 1 내지 제 4 화소 전극들 중 상기 어느 하나의 화소 전극을 제외한 나머지 화소 전극들은 실질적으로 서로 동일한 크기를 갖는 표시 장치.
  6. 제 5 항에 있어서,
    상기 어느 하나의 화소 전극에 대응되게 위치한 백색 컬러 필터; 및
    상기 나머지 화소 전극들 각각에 배치된 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터를 더 포함하는 표시 장치.
  7. 제 1 항에 있어서,
    상기 소자들 중 적어도 다른 하나는 상기 제 1 차광부와 중첩하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 제 2 차광부와 중첩하는 소자는 상기 제 1 차광부와 중첩하는 소자보다 더 큰 크기를 갖는 표시 장치.
  9. 제 1 항에 있어서,
    상기 소자들은 적어도 하나의 구동 스위칭 소자 및 적어도 하나의 커패시터를 포함하는 표시 장치.
  10. 제 1 항에 있어서,
    상기 제 2 차광부는 상기 제 1 차광부와 실질적으로 동일한 크기의 길이를 가지며;
    상기 제 2 차광부는 상기 제 1 차광부보다 더 큰 폭을 갖는 표시 장치.
  11. 제 1 항에 있어서,
    상기 소자들은,
    전단 게이트 라인으로부터의 전단 게이트 신호에 따라 제어되며, 상기 전단 게이트 라인과 세트 노드 사이에 연결된 제 1 구동 스위칭 소자;
    후단 게이트 라인으로부터의 후단 게이트 신호에 따라 제어되며, 상기 세트 노드와 오프 전압 라인 사이에 연결된 제 2 구동 스위칭 소자;
    상기 세트 노드로부터의 전압에 따라 제어되며, 제 1 클럭 라인과 상기 게이트 라인 사이에 연결된 제 3 구동 스위칭 소자; 및
    상기 세트 노드와 상기 게이트 라인 사이에 연결된 커패시터를 포함하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 소자들은, 제 2 클럭 라인으로부터의 제 2 클럭 신호에 따라 제어되며, 상기 게이트 라인과 상기 오프 전압 라인 사이에 연결된 제 4 구동 스위칭 소자를 더 포함하는 표시 장치.
  13. 제 11 항에 있어서,
    상기 제 2 구동 스위칭 소자, 상기 제 3 구동 스위칭 소자 및 상기 커패시터 중 적어도 하나는 상기 제 2 차광부와 중첩하는 표시 장치.
  14. 제 12 항에 있어서,
    상기 제 1 구동 스위칭 소자 및 상기 제 4 구동 스위칭 소자 중 적어도 하나는 상기 제 1 차광부와 중첩하는 표시 장치.
  15. 제 1 항에 있어서,
    상기 게이트 라인과 교차하는 데이터 라인을 더 포함하며;
    상기 차광층은 상기 데이터 라인과 중첩하는 제 3 차광부를 더 포함하는 표시 장치.
  16. 제 1 항에 있어서,
    상기 소자들이 위치한 기판을 더 포함하며;
    상기 소자들 중 적어도 하나는 상기 기판의 표시 영역에서 상기 제 2 차광부와 중첩하는 표시 장치.
  17. 제 16 항에 있어서,
    상기 소자들 중 적어도 하나는 상기 기판의 표시 영역과 상기 제 2 차광부 사이에 위치하는 표시 장치.





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