KR20170133557A - 표시 장치 - Google Patents

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Abstract

본 발명은 화소 전극과 데이터 라인 사이의 커패시터의 용량 변화를 최소화할 수 있는 표시 장치에 관한 것으로, 제 1 게이트 라인; 제 1 게이트 라인과 교차하는 제 1 및 제 2 데이터 라인; 제 2 데이터 라인에 인접한 화소 전극; 제 1 게이트 라인, 제 1 데이터 라인 및 화소 전극에 연결된 스위칭 소자; 및 화소 전극에서 연장되며, 제 2 데이터 라인을 교차하는 제 1 연장부를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 특히 화소 전극과 데이터 라인 사이의 커패시터의 용량 변화를 최소화할 수 있는 표시 장치에 대한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
본 발명은 화소 전극과 데이터 라인 사이의 커패시터의 용량 변화를 최소화할 수 있는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 제 1 게이트 라인; 제 1 게이트 라인과 교차하는 제 1 및 제 2 데이터 라인; 제 2 데이터 라인에 인접한 화소 전극; 제 1 게이트 라인, 제 1 데이터 라인 및 화소 전극에 연결된 스위칭 소자; 및 화소 전극에서 연장되며, 제 2 데이터 라인과 교차하는 제 1 연장부를 포함한다.
표시 장치는 제 1 연장부에서 연장되며, 제 2 데이터 라인으로부터 이격되어 위치한 제 2 연장부를 더 포함한다.
제 2 데이터 라인의 한 변은 제 2 연장부와 마주본다.
제 2 데이터 라인의 다른 변은 화소 전극과 마주본다.
표시 장치는 화소 전극과 스위칭 소자를 연결하는 연결 전극; 및 연결 전극에서 연장되며, 제 1 데이터 라인과 중첩하는 제 3 연장부를 더 포함한다.
제 3 연장부는 제 1 데이터 라인보다 더 큰 폭을 갖는다.
화소 전극과 제 2 데이터 라인 사이에 위치한 제 1 커패시터의 용량과 제 2 데이터 라인과 제 2 연장부 사이에 위치한 제 2 커패시터의 용량의 합은 제 1 데이터 라인과 제 3 연장부 사이에 위치한 제 3 커패시터의 용량과 실질적으로 동일하다.
화소 전극, 연결 전극, 제 1 연장부, 제 2 연장부 및 제 3 연장부는 일체로 이루어진다.
제 2 데이터 라인과 제 1 연장부의 교차 부분에서, 제 2 데이터 라인 및 제 1 연장부 중 적어도 하나는 그것의 다른 부분보다 더 작은 폭을 갖는다.
화소 전극과 제 2 데이터 라인 사이의 거리는 제 2 데이터 라인과 제 2 연장부 사이의 거리와 동일하다.
화소 전극과 제 2 데이터 라인 사이의 거리는 제 2 데이터 라인과 제 2 연장부 사이의 거리와 다르다.
화소 전극과 제 2 데이터 라인 사이의 거리는 제 2 데이터 라인과 제 2 연장부 사이의 거리보다 더 크다.
화소 전극과 제 2 데이터 라인 사이의 거리는 제 2 데이터 라인과 제 2 연장부 사이의 거리보다 더 작다.
표시 장치는 화소 전극과 스위칭 소자를 연결하는 연결 전극; 및 연결 전극과 중첩하는 제 2 게이트 라인을 더 포함한다.
한 프레임 기간 중 제 2 게이트 라인은 제 1 게이트 라인보다 더 먼저 구동된다.
화소 전극은 제 1 게이트 라인, 제 2 게이트 라인, 제 1 데이터 라인 및 제 2 데이터 라인에 의해 둘러싸여 정의된 영역에 위치한다.
화소 전극은 면 전극 및 면 전극으로부터 연장된 가지 전극을 포함하며; 제 1 연장부는 면 전극 및 가지 전극 중 어느 하나로부터 연장된다.
화소 전극의 변들 중 제 1 게이트 라인을 마주보는 변은 제 2 데이터 라인을 마주보는 변보다 더 긴 길이를 갖는다.
표시 장치는 화소 전극과 중첩하는 공통 전극을 더 포함한다.
공통 전극은 화소 전극에 대응되게 위치한 홀을 갖는다.
홀은 십자 형상을 갖는다.
본 발명에 따른 표시 장치는 다음과 같은 효과를 제공한다.
첫째, 화소 전극과 데이터 라인 사이의 커패시터의 용량 변화가 최소화될 수 있다.
둘째, 데이터 라인의 신호 지연이 최소화될 수 있다.
셋째, 화소의 개구율이 증가될 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 I-I`의 선을 따라 자른 단면도이다.
도 3은 도 1의 II-II`의 선을 따라 자른 단면도이다.
도 4는 도 1에서 출광 영역에 위치한 화소 전극만을 따로 나타낸 도면이다.
도 5는 도 1의 화소 전극에 연결된 제 1 연장부, 제 2 연장부, 제 3 연장부 및 이들 주변을 확대하여 나타낸 도면이다.
도 6a는 도 5에서의 화소 전극, 연결 전극, 제 1 연장부, 제 2 연장부 및 제 3 연장부가 마스크 오정렬에 의해 좌측으로 쉬프트되었을 때의 결과를 나타낸 도면이다.
도 6b는 도 5에서의 화소 전극, 연결 전극, 제 1 연장부, 제 2 연장부 및 제 3 연장부가 마스크 오정렬에 의해 우측으로 쉬프트되었을 때의 결과를 나타낸 도면이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 평면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 장치의 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 8을 참조로 본 발명에 따른 표시 장치를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 평면도이고, 도 2는 도 1의 I-I`의 선을 따라 자른 단면도이고, 그리고 도 3은 도 1의 II-II`의 선을 따라 자른 단면도이다.
본 발명에 따른 한 실시예의 표시 장치는 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 화소들을 포함한다. 각 화소는 해당 게이트 라인 및 해당 데이터 라인에 연결된다.
도 1에는 액정 표시 장치에 구비된 복수의 화소들 중 어느 하나의 화소(PX)와 그 화소(PX)의 주변에 인접하여 배치된 게이트 라인들(GL1, GL2) 및 데이터 라인들(DL1, DL2)이 도시되어 있다. 또한, 도 1의 화소의 주변에는 이에 이웃한 다른 화소들의 일부분이 나타나 있다.
화소(PX)는, 도 1 내지 도 3에 도시된 바와 같이, 제 1 기판(301), 스위칭 소자(TFT), 게이트 절연막(311), 보호막(320), 층간 절연막(356), 화소 전극(PE), 제 2 기판(302), 차광층(376), 컬러 필터(354), 오버 코트층(385), 공통 전극(330) 및 액정층(333)을 포함한다. 한편, 도시되지 않았지만, 화소(PX)는 제 1 편광판 및 제 2 편광판을 더 포함할 수 있다. 제 1 기판(301)과 제 2 기판(302)의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 전술된 제 1 편광판은 제 1 기판(301)의 하부면 상에 위치하며, 제 2 편광판은 제 2 기판(302)의 하부면 상에 위치한다.
제 1 편광판의 투과축과 제 2 편광판의 투과축은 직교하는 바, 이들 중 하나의 투과축은 게이트 라인(GL1, GL2)에 평행하게 배열된다. 한편, 액정 표시 장치는 제 1 편광판 및 제 2 편광판 중 어느 하나만을 포함할 수도 있다.
화소(PX)는 제 1 게이트 라인(GL1) 및 제 1 데이터 라인(DL1)에 연결된다. 예를 들어, 화소(PX)는 스위칭 소자(TFT)를 통해 제 1 게이트 라인(GL1) 및 제 1 데이터 라인(DL1)에 연결된다. 한편, 제 2 게이트 라인(GL2) 및 제 2 데이터 라인(DL2)에, 도시되지 않은 다른 화소들이 연결된다. 한 프레임 기간 중 제 2 게이트 라인(GL2)은 제 1 게이트 라인(GL1)보다 더 먼저 구동된다.
화소(PX)의 스위칭 소자(TFT) 및 화소 전극(PE)은 그 화소(PX)의 화소 영역(111)에 위치한다. 이 화소의 화소 영역(111)은 서로 인접한 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2), 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 의해 정의된 영역이다. 다시 말하여, 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2), 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 의해 둘러싸여 정의된 영역이 전술된 화소 영역(111)이다.
화소 영역(111)은 출광 영역(111a) 및 차광 영역(111b)을 포함한다. 차광 영역(111b)은 차광층(376)에 의해 가려진다. 한편, 차광층(376)은 출광 영역(111a)에 위치하지 않는다. 전술된 스위칭 소자(TFT)는 차광 영역(111b)에 위치하며, 화소 전극(PE)은 출광 영역(111a)에 위치한다.
스위칭 소자(TFT)는 반도체층(321), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 게이트 전극(GE)은 제 1 게이트 라인(GL1)에 연결되며, 소스 전극(SE)은 제 1 데이터 라인(DL1)에 연결되며, 드레인 전극(DE)은 화소 전극(PE)에 연결된다. 드레인 전극(DE)과 화소 전극(PE)은 연결 전극(144)을 통해 서로 연결될 수 있다.
스위칭 소자(TFT)는 박막 트랜지스터(thin film transistor)일 수 있다.
게이트 전극(GE), 제 1 게이트 라인(GL1) 및 제 2 게이트 라인(GL2)은 제 1 기판(301) 상에 위치한다.
게이트 전극(GE)은 제 1 게이트 라인(GL1)으로부터 제 2 게이트 라인(GL2)을 향해 돌출된 형상을 가질 수 있다. 게이트 전극(GE)은 제 1 게이트 라인(GL1)과 제 2 게이트 라인(GL2) 사이에 위치한다. 게이트 전극(GE)은 제 1 게이트 라인(GL1)과 일체로 이루어질 수 있다.
게이트 전극(GE)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 이 게이트 전극(GE)은, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 전극(GE)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
도시되지 않았지만, 제 1 게이트 라인(GL1)의 끝 부분은 다른 층 또는 외부 구동회로와 접속될 수 있다. 제 1 게이트 라인(GL1)의 끝 부분은 이 제 1 게이트 라인(GL1)의 다른 부분보다 더 큰 면적을 가질 수 있다. 제 1 게이트 라인(GL1)은 게이트 전극(GE)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 게이트 라인(GL1) 및 게이트 전극(GE)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 게이트 라인(GL2)은 전술된 제 1 게이트 라인(GL1)과 동일한 구조를 가질 수 있다. 제 2 게이트 라인(GL2)은 제 1 게이트 라인(GL1)보다 먼저 구동된다. 예를 들어, 한 프레임 기간 중 제 2 게이트 라인(GL2)은 제 1 게이트 라인(GL1)보다 먼저 구동된다. 이를 위해, 한 프레임 기간 중 제 2 게이트 라인(GL2)의 구동에 필요한 게이트 신호가 제 1 게이트 라인(GL1)의 구동에 필요한 게이트 신호보다 먼저 출력될 수 있다.
게이트 절연막(311)은, 도 2 및 도 3에 도시된 바와 같이, 제 1 기판(301), 게이트 전극(GE), 제 1 게이트 라인(GL1) 및 제 2 게이트 라인(GL2) 상에 위치한다. 이때, 게이트 절연막(311)은 게이트 전극(GE), 제 1 게이트 라인(GL1) 및 제 2 게이트 라인(GL2)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다.
게이트 절연막(311)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(311)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
반도체층(321)은, 도 2에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 반도체층(321)은, 도 2에 도시된 바와 같이, 게이트 전극(GE)의 적어도 일부와 중첩한다.
반도체층(321)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다. 또한, 반도체층(321)은 다결정 규소 및 IGZO(Indium-Galuim-Zinc Oxide), IZTO(Indium Zinc Tin Oxide)와 같은 산화물 반도체 중 어느 하나로 만들어질 수 있다.
소스 전극(SE)은 게이트 절연막(311) 및 반도체층(321) 상에 위치한다. 소스 전극(SE)은 반도체층(321) 및 게이트 전극(GE)과 중첩한다. 소스 전극(SE)은 제 1 데이터 라인(DL1)으로부터 게이트 전극(GE)을 향해 돌출된 형상을 가질 수 있다. 소스 전극(SE)은 제 1 데이터 라인(DL1)과 일체로 이루어질 수 있다. 도시되지 않았지만, 소스 전극(SE)은 제 1 데이터 라인(DL1)의 일부일 수도 있다.
소스 전극(SE)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 도 1에는 U자 형상을 갖는 소스 전극(SE)이 도시되어 있는 바, 소스 전극(SE)의 볼록한 면은 그 화소의 하측에 위치한 제 1 게이트 라인(GL1)을 향하고 있다.
소스 전극(SE)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 소스 전극(SE)은 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 소스 전극(SE)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제 1 데이터 라인(DL1)은, 도 2에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 도시되지 않았지만, 제 1 데이터 라인(DL1)의 끝 부분은 다른 층 또는 외부 구동회로와 접속될 수 있다. 제 1 데이터 라인(DL1)의 끝 부분은 이 제 1 데이터 라인(DL1)의 다른 부분보다 더 큰 면적을 가질 수 있다. 제 1 데이터 라인(DL1)은 소스 전극(SE)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 데이터 라인(DL1) 및 소스 전극(SE)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 데이터 라인(DL1)은 제 1 게이트 라인(GL1) 및 제 2 게이트 라인(GL2)과 교차한다. 데이터 라인과 게이트 라인이 교차하는 곳에서 데이터 라인은 이의 다른 부분보다 더 작은 선폭을 가질 수 있으며, 그 교차 부분에서 게이트 라인은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 예를 들어, 제 1 데이터 라인(DL1)과 제 1 게이트 라인(GL1)이 교차하는 곳에서 제 1 데이터 라인(DL1)은 이의 다른 부분보다 더 작은 선폭을 가지며, 제 1 게이트 라인(GL1)은 이의 다른 부분보다 더 작은 선폭을 갖는다. 이에 따라, 각 데이터 라인(DL1, DL2)과 각 게이트 라인(GL1, GL2) 간의 기생 커패시턴스의 크기가 줄어들 수 있다.
드레인 전극(DE)은 소스 전극(SE)으로부터 소정 간격 이격되어 게이트 절연막(311) 및 반도체층(321) 상에 위치한다. 드레인 전극(DE)은 반도체층(321) 및 게이트 전극(GE)과 중첩한다. 드레인 전극(DE)과 소스 전극(SE) 사이에 스위칭 소자의 채널 영역이 위치한다.
드레인 전극(DE)은 화소 전극(PE)에 연결된다. 드레인 전극(DE)은 연결 전극(144)을 통해 화소 전극(PE)에 연결될 수 있다. 드레인 전극(DE)은 연결 전극(144)과 중첩된다. 이때, 드레인 전극(DE)과 연결 전극(144)은 제 1 콘택홀(950)을 통해 전기적으로 연결된다.
드레인 전극(DE)은 전술된 소스 전극(SE)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 드레인 전극(DE)과 소스 전극(SE)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 저항성 접촉층(321a)은 반도체층(321)과 소스 전극(SE) 사이에 위치한다. 제 1 저항성 접촉층(321a)은 반도체층(321)과 소스 전극(SE) 간의 계면 저항을 낮춘다.
제 1 저항성 접촉층(321a)은 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제 2 저항성 접촉층(321b)은 반도체층(321)과 드레인 전극(DE) 사이에 위치한다. 제 2 저항성 접촉층(321b)은 반도체층(321)과 드레인 전극(DE) 간의 계면 저항을 낮춘다. 제 2 저항성 접촉층(321b)은 전술된 제 1 저항성 접촉층(321a)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 저항성 접촉층(321b)과 제 1 저항성 접촉층(321a)은 동일한 공정으로 동시에 만들어질 수 있다.
도시되지 않았지만, 반도체층(321)은 게이트 절연막(311)과 소스 전극(SE) 사이에 더 위치할 수 있다. 또한, 반도체층(321)은 게이트 절연막(311)과 드레인 전극(DE) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(311)과 소스 전극(SE) 사이에 위치한 반도체층을 제 1 추가 반도체층으로 정의하고, 게이트 절연막(311)과 드레인 전극(DE) 사이에 위치한 반도체층을 제 2 추가 반도체층으로 정의한다. 이때, 전술된 제 1 저항성 접촉층(321a)은 제 1 추가 반도체층과 소스 전극(SE) 사이에 더 위치할 수 있으며, 전술된 제 2 저항성 접촉층(321b)은 제 2 추가 반도체층과 드레인 전극(DE) 사이에 더 위치할 수 있다.
또한, 도시되지 않았지만, 반도체층(321)은 게이트 절연막(311)과 각 데이터 라인(DL1, DL2) 사이에 더 위치할 수 있다. 예를 들어, 반도체층(321)은 게이트 절연막(311)과 제 1 데이터 라인(DL1) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(311)과 제 1 데이터 라인(DL1) 사이에 위치한 반도체층을 제 3 추가 반도체층으로 정의한다. 이때, 전술된 제 1 저항성 접촉층(321a)은 제 3 추가 반도체층과 제 1 데이터 라인(DL1) 사이에 더 위치할 수 있다.
보호막(320)은, 도 2 및 도 3에 도시된 바와 같이, 각 데이터 라인(DL1, DL2), 소스 전극(SE), 드레인 전극(DE) 및 게이트 절연막(311) 상에 위치한다. 이때, 보호막(320)은 각 데이터 라인(DL1, DL2), 소스 전극(SE), 드레인 전극(DE) 및 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다. 보호막(320)은 드레인 전극(DE) 상에 위치한 홀(이하, 제 1 홀)을 갖는다.
보호막(320)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있는 바, 이와 같은 경우 그 무기 절연물질로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 이와 달리, 보호막(320)은, 우수한 절연 특성을 가지면서도 노출된 반도체층(321) 부분에 손상을 주지 않도록, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(320)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
층간 절연막(356)은, 도 2 및 도 3에 도시된 바와 같이, 보호막(320) 상에 위치한다. 층간 절연막(356)은 제 1 홀 상에 위치한 홀(이하, 제 2 홀)을 갖는다. 제 2 홀은 제 1 홀보다 더 크다.
층간 절연막(356)은 낮은 유전 상수를 갖는 유기막으로 이루어질 수 있다. 예를 들어, 층간 절연막(356)은 보호막(320)보다 더 낮은 유전 상수를 갖는 감광성 유기 물질로 이루어질 수 있다.
화소 전극(PE), 연결 전극(144), 제 1 연장부(701), 제 2 연장부(702) 및 제 3 연장부(703)는 층간 절연막(356) 상에 위치한다.
화소 전극(PE)은 연결 전극(144)을 통해 드레인 전극(DE)에 연결된다. 연결 전극(144)은 콘택홀(950)을 통해 드레인 전극(DE)에 연결된다.
콘택홀(950)은 전술된 보호막(320)의 제 1 홀 및 층간 절연막(356)의 제 2 홀을 포함한다. 콘택홀(950)을 통해 드레인 전극(DE)의 일부가 노출된다. 여기서, 콘택홀(950)의 홀들은 상측에 위치할수록 더 큰 크기를 갖는 바, 이에 따라 콘택홀(950)의 내벽에 위치한 연결 전극(144)은 복수의 만곡부들을 가질 수 있다. 이에 따라 긴 깊이를 갖는 콘택홀(950)내에서 연결 전극(144)의 손상이 방지될 수 있다. 예를 들어, 연결 전극(144)의 절단 등이 방지될 수 있다.
화소 전극(PE)의 변들 중 게이트 라인을 마주보는 변은 데이터 라인을 마주보는 변보다 더 긴 길이를 갖는다. 예를 들어, 화소 전극(PE)에 포함된 4개의 변들 중 제 1 게이트 라인(GL1)을 마주보는 변은 제 2 데이터 라인(DL2)을 마주보는 변보다 더 긴 길이를 갖는다.
화소 전극(PE)과 제 2 데이터 라인(DL2)은 수평적으로 이격되어 있는 바, 이 화소 전극(PE)과 제 2 데이터 라인(DL2) 사이에 제 1 커패시터가 형성된다.
화소 전극(PE)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있다. IZO 역시 다결정 또는 단결정의 물질일 수 있다. 이와 달리, IZO는 비정질(amorphous) 물질일 수 있다.
도 4는 도 1에서 출광 영역(111a)에 위치한 화소 전극(PE)만을 따로 나타낸 도면이다.
화소 전극(PE)은, 도 4에 도시된 바와 같이, 면 전극(631) 및 가지 전극(632)을 포함한다.
면 전극(631)은 사각형의 형상을 가질 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 면 전극(631)은 마름모 형상을 가질 수 있다.
가지 전극(632)은 면 전극(631)으로부터 연장된다. 예를 들어, 가지 전극(632)은 면 전극(631)의 적어도 한 변으로부터 연장될 수 있다. 이때, 가지 전극(632)은 그 변에 대하여 수직하는 방향으로 연장될 수 있다.
하나의 면 전극(631)은 복수의 변들을 갖는 바, 그 면 전극(631)의 각 변으로부터 복수의 가지 전극(632)들이 연장될 수 있다. 한 변에서 연장된 복수의 가지 전극(632)들 중 적어도 2개는 서로 다른 길이를 가질 수 있다. 예를 들어, 한 변에서 연장된 가지 전극(632)들은 그 한 변의 중심부에서 더 멀리 위치할수록 더 작은 길이를 갖는다. 다시 말하여, 한 변에서 연장된 가지 전극(632)들 중 그 변의 중심부에 위치한 가지 전극은 가장 긴 길이를 가지며, 그 한 변의 가장 끝에 위치한 가지 전극은 가장 짧은 길이를 갖는다.
서로 인접한 가지 전극(632)들 사이의 공간은 슬릿(609; slit)으로 정의되는 바, 그 슬릿(609)에 의해 액정(LC)의 장축 방향이 결정된다. 즉, 액정(LC)의 장축은 그 슬릿(609)의 길이 방향을 향한다.
도 4에 도시된 바와 같이, 하나의 출광 영역(111a)에 복수의 면 전극(631)들이 위치할 수 있는 바, 인접한 면 전극(631)들은 서로 연결될 수 있다. 각 면 전극(631)은 전술된 바와 같은 적어도 하나의 가지 전극(632)을 갖는다.
연결 전극(144)은, 도 1 및 도 3에 도시된 바와 같이, 제 2 게이트 라인(GL2)과 중첩한다. 연결 전극(144)과 제 2 게이트 라인(GL2) 사이에 보조용량 커패시터가 형성된다.
또한, 연결 전극(144)은, 도 1 및 도 2에 도시된 바와 같이, 제 1 게이트 라인(GL1)으로부터 돌출된 게이트 전극(GE)과 중첩할 수 있다.
연결 전극(144)은 전술된 화소 전극(PE)과 동일한 물질 및 구조를 가질 수 있다. 연결 전극(144)과 화소 전극(PE)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 연장부(701)는, 도 1 및 도 3에 도시된 바와 같이, 화소 전극(PE)에서 연장되며 제 2 데이터 라인(DL2)과 교차한다. 제 1 연장부(701)는 제 2 데이터 라인과 수직으로 교차할 수 있다.
도 1에 도시된 바와 같이, 하나의 출광 영역(111a)에 복수의 면 전극(631)들이 위치할 때, 전술된 제 1 연장부(701)는 그 복수의 면 전극(631)들 중 제 2 데이터 라인(DL2)에 가장 근접한 면 전극에서 연장될 수 있다. 제 1 연장부(701)는 면 전극(631)으로부터 연장될 수도 있다. 이와 달리, 제 1 연장부(701)는 가지 전극(632)으로부터 연장될 수도 있다.
제 2 연장부(702)는 제 1 연장부(701)에서 연장된다. 제 2 연장부(702)는 제 2 데이터 라인(DL2)에 대하여 평행한 방향으로 연장될 수 있다. 제 2 연장부(702)는 제 2 데이터 라인(DL2)과 마주본다. 제 2 연장부(702)는 제 2 데이터 라인(DL2)의 한 변과 마주보는 바, 제 2 연장부(702)는 제 2 데이터 라인(DL2)의 한 변보다 더 작은 길이를 갖는다.
제 2 연장부(702)와 제 2 데이터 라인(DL2)은 수평적으로 이격되어 있는 바, 제 2 연장부(702)와 제 2 데이터 라인(DL2) 사이에 제 2 커패시터가 형성된다.
화소(PX)의 제 2 연장부(702)는 이 화소(PX)에 인접한 다른 화소에 위치한다. 구체적으로, 화소(PX)의 제 2 연장부(702)는 제 2 데이터 라인(DL2)을 사이에 두고 그 화소(PX)에 인접한 다른 화소의 차광 영역에 위치한다.
제 2 연장부(702)는 전술된 화소 전극(PE)과 동일한 물질 및 구조를 가질 수 있다. 제 2 연장부(702)와 화소 전극(PE)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 연장부(703)는, 도 1 및 도 2에 도시된 바와 같이, 연결 전극(144)에서 연장된다. 제 3 연장부(703)는 제 1 데이터 라인(DL1)과 중첩한다. 제 3 연장부(703)는 제 1 데이터 라인(DL1)보다 더 큰 폭을 가질 수 있다. 제 3 연장부(703)는 제 2 게이트 라인(GL2)과 더 중첩할 수 있다.
제 3 연장부(703)는 전술된 화소 전극(PE)과 동일한 물질 및 구조를 가질 수 있다. 제 3 연장부(703)와 화소 전극(PE)은 동일한 공정으로 동시에 만들어질 수 있다.
차광층(376)은, 도 2 및 도 3에 도시된 바와 같이, 제 2 기판(302) 상에 위치한다. 차광층(376)은 차광 영역(111b), 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2), 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)과 중첩한다. 다시 말하여, 차광층(376)은 각 화소의 차광 영역, 각 게이트 라인 및 각 데이터 라인과 중첩한다. 차광층(376)은 제 2 기판(302) 대신 제 1 기판(301) 상에 위치할 수도 있다. 차광층(376)은 흑색의 감광성 수지(resin)로 만들어질 수 있다.
컬러 필터(354)는 출광 영역(111a)에 대응되게 제 2 기판(302) 상에 위치한다. 컬러 필터(354)의 가장자리는 차광층(376) 상에 위치할 수 있다. 컬러 필터(354)는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 및 백색 컬러 필터 중 어느 하나일 수 있다. 컬러 필터(354)는 제 2 기판(302) 대신 제 1 기판(301) 상에 위치할 수도 있다. 컬러 필터(354)는 전술된 색상(적색, 녹색, 청색 및 백색 중 어느 하나)의 감광성 수지로 만들어질 수 있다.
오버 코트층(385)은 차광층(376) 및 컬러 필터(354) 상에 위치한다. 이때, 오버 코트층(385)은 차광층(376) 및 컬러 필터(354)를 포함한 제 2 기판(302)의 전면(全面)에 위치할 수 있다.
오버 코트층(385)은, 그 오버 코트층(385)과 제 2 기판(302) 사이에 위치한 구성 요소들, 예를 들어 전술된 차광층(376) 및 컬러 필터(354)와 같은 제 2 기판(302)의 구성 요소들 간의 높낮이차를 최소화한다. 또한, 오버 코트층(385)은 컬러 필터(354)의 안료가 외부로 누출되는 것을 방지한다.
공통 전극(330)은 오버 코트층(385) 상에 위치한다. 공통 전극(330)은 홀(980)을 갖는다. 홀(980)은, 도 1에 도시된 바와 같이, 전체적으로 십자(十字) 형상을 가질 수 있다. 이때, 십자형 홀(980)의 중심부는 마름모 형상을 가질 수 있다. 즉, 십자형 홀(980)의 중심부의 4개의 내벽들은 마름모 형상을 이룬다.
공통 전극(330)의 홀(980)은 화소 전극(PE)에 대응하게 위치할 수 있다. 예를 들어, 공통 전극(330)의 홀(980)은 면 전극(631)에 대응하게 위치한다. 이때, 십자형 홀(980)의 중심부는 면 전극(631)의 중심부에 위치한다. 그 중심부의 4개의 내벽은 면 전극(631)의 4개의 변들과 대응된다. 서로 대응되게 위치한 중심부의 내벽과 면 전극(631)의 변은 실질적으로 평행하다.
한편, 도시되지 않았지만, 공통 전극(330)은 십자 형상을 가질 수 있다. 이때, 각 십자형 공통 전극은 서로 연결된다.
본 발명의 표시 장치는, 도 1 및 도 2에 도시된 바와 같이, 차단막(154)을 더 포함할 수 있다. 차단막(154)은 제 1 기판(301) 상에 위치한다. 구체적으로 차단막(154)은 드레인 전극(DE)과 연결 전극(144) 간의 연결부에 대응되게 위치한다. 다시 말하여, 차단막(154)은 콘택홀(950)에 대응되게 제 1 기판(301)과 게이트 절연막(311) 사이에 위치한다.
한편, 차단막(154)은, 도 1 및 도 2에 도시된 바와 같이, 연결 전극(144)과 더 중첩할 수 있다.
차단막(154)으로는 어떠한 신호도 직접 인가되지 않으며, 어떠한 라인에도 직접 연결되지 않는다. 즉, 차단막(154)은 플로팅(floating) 상태이다. 이를 위해, 차단막(154)은 전술된 어떠한 도전체들(예를 들어, 게이트 라인, 게이트 전극, 데이터 라인, 소스 전극, 드레인 전극, 화소 전극)과도 접촉하지 않는다.
차단막(154)은 드레인 전극(DE)의 하부에 전술된 제 2 추가 반도체층이 위치할 때, 백라이트로부터의 광이 콘택홀(950)과 중첩하는 제 2 추가 반도체층 부분으로 조사되는 것을 막는다.
차단막(154)은 전술된 게이트 전극(GE)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 차단막(154)과 게이트 전극(GE)은 동일한 공정으로 동시에 만들어질 수 있다.
도 5는 도 1의 화소 전극(PE)에 연결된 제 1 연장부(701), 제 2 연장부(702), 제 3 연장부(703) 및 이들 주변을 확대하여 나타낸 도면이다.
도 5에 도시된 바와 같이, 제 2 데이터 라인(DL2)의 한 변과 화소 전극(PE) 사이에 제 1 커패시터(C1)가 형성되며, 제 2 데이터 라인(DL2)의 다른 변과 제 2 연장부(702) 사이에 제 2 커패시터(C2)가 형성되며, 그리고 제 1 데이터 라인(DL1)과 제 3 연장부(703) 사이에 제 3 커패시터(C3)가 형성된다.
제 1 커패시터(C1) 및 제 2 커패시터(C2)는 각각 수평적으로 배치된 구성 요소들 사이의 커패시터이며, 제 3 커패시터(C3)는 수직적으로 배치된 구성 요소들 사이의 커패시터이다.
제 1 커패시터(C1)의 용량, 제 2 커패시터(C2)의 용량 및 제 3 커패시터(C3)의 용량은 아래의 수학식1과 같은 관계를 갖는다.
[수학식 1]
CC3=CC1+CC2
위의 수학식1에서 CC1은 제 1 커패시터(C1)의 용량을, CC2는 제 2 커패시터(C2)의 용량을, 그리고 CC3은 제 3 커패시터(C3)의 용량을 의미한다. 이와 같이, 제 1 커패시터의 용량(CC1)과 제 2 커패시터의 용량(CC2)을 합한 합산 용량은 제 3 커패시터의 용량(CC3)과 실질적으로 동일하다.
한편, 화소 전극, 연결 전극, 제 1 연장부, 제 2 연장부 및 제 3 연장부는 투명한 도전 물질이 패터닝되어 동시에 형성되는 바, 전술된 투명한 도전 물질에 대한 포토리쏘그라피(photolithography) 공정시 마스크가 정확하게 정렬되지 않을 경우, 화소 전극, 연결 전극, 제 1 연장부, 제 2 연장부 및 제 3 연장부의 위치가 원래의 위치로부터 벗어날 수 있다. 그러나, 이와 같은 경우에도 전술된 수학식1의 관계가 성립되어 실질적인 커패시터의 용량 변화는 없는 바, 이를 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.
도 5에서 제 2 데이터 라인(DL2)과 화소 전극(PE) 간의 거리(d1)는 제 2 데이터 라인(DL2)과 제 2 연장부(702) 간의 거리(d2)와 동일할 수 있다.
도 6a는 도 5에서의 화소 전극(PE), 연결 전극(144), 제 1 연장부(701), 제 2 연장부(702) 및 제 3 연장부(703)가 마스크 오정렬에 의해 좌측으로 쉬프트되었을 때의 결과를 나타낸 도면이다. 여기서, 쉬프트된 거리는 약 3um일 수 있다.
도 6a에 도시된 바와 같이 화소 전극(PE), 연결 전극(144), 제 1 연장부(701), 제 2 연장부(702) 및 제 3 연장부(703)가 좌측으로 쉬프트될 경우, 제 2 데이터 라인(DL2)과 화소 전극(PE) 간의 거리(d1)는 증가하는 반면, 그 제 2 데이터 라인(DL2)과 제 2 연장부(702) 간의 거리(d2)는 그 증가량(d1의 증가량)에 비례하여 감소한다. 다시 말하여, d1이 증가할수록 d2는 감소한다. 따라서, 도 6a에서의 제 1 커패시터(C1)는 도 5에서의 제 1 커패시터(C1)보다 더 작은 용량을 갖는 반면, 도 6a에서의 제 2 커패시터(C2)는 도 5에서의 제 2 커패시터(C2)보다 더 큰 용량을 갖는다. 이때, 제 1 커패시터(C1)의 용량이 줄어든 만큼 이에 비례하여 제 2 커패시터(C2)의 용량은 늘어나므로, 도 5에서의 제 1 커패시터(C1)의 용량과 제 2 커패시터(C2)의 용량을 합한 합산 용량(이하, 제 1 합산 용량)은 도 6a에서의 제 1 커패시터(C1)의 용량과 제 2 커패시터(C2)의 용량을 합한 합산 용량(이하, 제 2 합산 용량)과 실질적으로 동일하다. 다시 말하여, 제 1 커패시터(C1)의 용량과 제 2 커패시터(C2)의 용량이 상호보완적(trade-off)인 관계를 가지므로, 각 커패시터(C1, C2)의 개별 용량이 변화하더라도 이 개별 용량들의 합산 용량은 변화하지 않는다. 따라서, 도 6a와 같이 화소 전극(PE), 연결 전극(144), 제 1 연장부(701), 제 2 연장부(702) 및 제 3 연장부(703)가 좌측으로 쉬프트되더라도, 제 2 합산 용량은 제 1 합산 용량과 동일할 수 있다.
또한, 도 6a에서의 제 3 커패시터(C3)의 용량은 도 5에서의 제 3 커패시터(C3)의 용량과 실질적으로 동일하다. 이는 도 5에서의 제 3 연장부(703)와 제 1 데이터 라인(DL1) 간의 중첩 면적(이하, 제 1 중첩 면적)이 도 6a에서의 제 3 연장부(703)와 제 1 데이터 라인(DL1) 간의 중첩 면적(이하, 제 2 중첩 면적)과 실질적으로 동일하기 때문이다. 즉, 제 3 연장부(703)가 제 1 데이터 라인(DL1)의 선폭에 비하여 충분히 더 큰 면적을 가지므로, 제 3 연장부(703)가 좌측으로 쉬프트되었음에도 불구하고 제 1 중첩 면적과 제 2 중첩 면적은 동일할 수 있다. 따라서, 도 6a와 같이 화소 전극(PE), 연결 전극(144), 제 1 연장부(701), 제 2 연장부(702) 및 제 3 연장부(703)가 좌측으로 쉬프되더라도, 도 6a의 제 3 커패시터(C3)는 도 5의 제 3 커패시터(C3)와 동일한 용량을 가질 수 있다.
도 6b는 도 5에서의 화소 전극(PE), 연결 전극(144), 제 1 연장부(701), 제 2 연장부(702) 및 제 3 연장부(703)가 마스크 오정렬에 의해 우측으로 쉬프트되었을 때의 결과를 나타낸 도면이다. 여기서, 쉬프트된 거리는 약 3um일 수 있다.
도 6b에 도시된 바와 같이 화소 전극(PE), 연결 전극(144), 제 1 연장부(701), 제 2 연장부(702) 및 제 3 연장부(703)가 우측으로 쉬프트될 경우, 제 2 데이터 라인(DL2)과 화소 전극(PE) 간의 거리(d1)는 감소하는 반면, 그 제 2 데이터 라인(DL2)과 제 2 연장부(702) 간의 거리(d2)는 그 증가량(d1의 증가량)에 비례하여 증가한다. 다시 말하여, d1이 감소할수록 d2는 증가한다. 따라서, 도 6b에서의 제 1 커패시터(C1)는 도 5에서의 제 1 커패시터(C1)보다 더 큰 용량을 갖는 반면, 도 6b에서의 제 2 커패시터(C2)는 도 5에서의 제 2 커패시터(C2)보다 더 작은 용량을 갖는다. 이때, 제 1 커패시터(C1)의 용량이 늘어난 만큼 이에 비례하여 제 2 커패시터(C2)의 용량은 줄어들게 되므로, 도 5에서의 제 1 커패시터(C1)의 용량과 제 2 커패시터(C2)의 용량을 합한 합산 용량(즉, 제 1 합산 용량)은 도 6b에서의 제 1 커패시터(C1)의 용량과 제 2 커패시터(C2)의 용량을 합한 합산 용량(이하, 제 3 합산 용량)과 실질적으로 동일하다. 다시 말하여, 제 1 커패시터(C1)의 용량과 제 2 커패시터(C2)의 용량이 상호보완적인 관계를 가지므로, 각 커패시터(C1, C2)의 개별 용량이 변화하더라도 이 개별 용량들의 합산 용량은 변화하지 않는다. 따라서, 도 6b와 같이 화소 전극(PE), 연결 전극(144), 제 1 연장부(701), 제 2 연장부(702) 및 제 3 연장부(703)가 우측으로 쉬프트되더라도, 제 3 합산 용량은 제 1 합산 용량과 동일할 수 있다.
또한, 도 6b에서의 제 3 커패시터(C3)의 용량은 도 5에서의 제 3 커패시터(C3)의 용량과 실질적으로 동일하다. 이는 도 5에서의 제 3 연장부(703)와 제 1 데이터 라인(DL1) 간의 중첩 면적(즉, 제 1 중첩 면적)이 도 6b에서의 제 3 연장부(703)와 제 1 데이터 라인(DL1) 간의 중첩 면적(이하, 제 3 중첩 면적)과 실질적으로 동일하기 때문이다. 즉, 제 3 연장부(703)가 제 1 데이터 라인(DL1)의 선폭에 비하여 충분히 더 큰 면적을 가지므로, 제 3 연장부(703)가 우측으로 쉬프트되었음에도 불구하고 제 1 중첩 면적과 제 3 중첩 면적은 동일할 수 있다. 따라서, 도 6a와 같이 화소 전극(PE), 연결 전극(144), 제 1 연장부(701), 제 2 연장부(702) 및 제 3 연장부(703)가 우측으로 쉬프트되더라도, 도 6b의 제 3 커패시터(C3)는 도 5의 제 3 커패시터(C3)와 동일한 용량을 가질 수 있다.
한편, 제 1 합산 용량, 제 2 합산 용량 및 제 3 합산 용량은 모두 동일하다. 또한, 제 1 중첩 면적, 제 2 중첩 면적 및 제 3 중첩 면적도 모두 동일하다. 따라서, 도 5의 제 3 커패시터의 용량, 도 6a의 제 3 커패시터의 용량 및 도 6b의 제 3 커패시터의 용량은 모두 동일하다.
이와 같이, 마스크 오정렬에 의해 화소 전극(PE), 연결 전극(144), 제 1 연장부(701), 제 2 연장부(702) 및 제 3 연장부(703)가 좌측 또는 우측으로 쉬프트되더라도 화소의 제 1 내지 제 3 커패시터(C1 내지 C3)의 총 용량은 일정하게 유지될 수 있다. 따라서, 마스크 오정렬에 의한 화상 품질의 저하가 최소화될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 평면도이다.
도 7에 도시된 바와 같이, 제 1 연장부(701)와 데이터 라인(DL1 또는 DL2)이 교차하는 부분에서 제 1 연장부(701)는 이의 다른 부분보다 더 작은 선폭을 가지며, 그 데이터 라인(DL1 또는 DL2)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 이에 따라, 제 1 연장부(701)와 데이터 라인(DL1 또는 DL2) 간의 기생 커패시턴스의 크기가 줄어들 수 있다.
도 7에 도시된 각종 구성 요소들에 대한 설명은 전술된 도 1 내지 도 4 및 관련 설명을 참조한다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 평면도이다.
본 발명의 다른 실시예에 따른 표시 장치는, 도 8에 도시된 바와 같이, 제 4 연장부 (777)를 포함한다.
제 4 연장부(777)는 화소 전극(PE)에서 연장된다. 제 4연장부(777)는 제 2 데이터 라인(DL2)과 중첩한다. 제 4 연장부(777)는 제 2 데이터 라인(DL2)보다 더 큰 폭을 갖는다. 즉, 연장부의 폭(W2)은 제 2 데이터 라인(W1)의 폭보다 더 크다. 제 4 연장부(777)는 화소 전극(PE)과 마주본다. 제 4 연장부(777)는 화소 전극(PE)의 한 변과 마주보는 바, 제 4 연장부(777)는 그 화소 전극(PE)의 한 변보다 더 작은 길이를 갖는다.
도 8에 도시된 나머지 구성 요소들은 전술된 도 1 내지 3의 구성 요소들과 동일하므로, 도 8의 나머지 구성 요소들에 대한 설명은 도 1 내지 3 및 관련 설명을 참조한다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 장치의 평면도이다.
본 발명의 또 다른 실시예에 따른 표시 장치는, 도 9에 도시된 바와 같이, 제 2 데이터 라인(DL2)과 중첩하는 화소 전극(PE)을 포함한다.
도 9의 화소 전극(PE)은 전술된 바와 같은 면 전극(631) 및 가지 전극(632)을 포함한다. 화소가 복수의 면 전극(631)들을 포함할 때, 그 복수의 면 전극(631)들 중 가장 우측에 위치한 면 전극(이하, 최외각 면 전극)이 제 2 데이터 라인(DL2)과 중첩한다. 이때, 그 최외각 면 전극에서 연장된 가지 전극(632)들 중 적어도 하나는 제 2 데이터 라인(DL2)과 중첩한다.
또한, 도 9에 도시된 공통 전극의 홀(980)은 제 2 데이터 라인(DL2)과 중첩한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
GL1: 제 1 게이트 라인 GL2: 제 2 게이트 라인
DL1: 제 1 데이터 라인 DL2: 제 2 데이터 라인
GE: 게이트 전극 SE: 소스 전극
DE: 드레인 전극 111: 화소 영역
111a: 출광 영역 111b: 차광 영역
PE: 화소 전극 321: 반도체층
154: 차단 전극 950: 콘택홀
980: 홀 631: 면 전극
632: 가지 전극 701: 제 1 연장부
702: 제 2 연장부 703: 제 3 연장부
144: 연결 전극 609: 슬릿

Claims (21)

  1. 제 1 게이트 라인;
    상기 제 1 게이트 라인과 교차하는 제 1 및 제 2 데이터 라인;
    상기 제 2 데이터 라인에 인접한 화소 전극;
    상기 제 1 게이트 라인, 상기 제 1 데이터 라인 및 상기 화소 전극에 연결된 스위칭 소자; 및
    상기 화소 전극에서 연장되며, 상기 제 2 데이터 라인과 교차하는 제 1 연장부를 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 연장부에서 연장되며, 상기 제 2 데이터 라인으로부터 이격되어 위치한 제 2 연장부를 더 포함하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 제 2 데이터 라인의 한 변은 상기 제 2 연장부와 마주보는 표시 장치.
  4. 제 3 항에 있어서,
    상기 제 2 데이터 라인의 다른 변은 상기 화소 전극과 마주보는 표시 장치.
  5. 제 2 항에 있어서,
    상기 화소 전극과 상기 스위칭 소자를 연결하는 연결 전극; 및
    상기 연결 전극에서 연장되며, 상기 제 1 데이터 라인과 중첩하는 제 3 연장부를 더 포함하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 제 3 연장부는 상기 제 1 데이터 라인보다 더 큰 폭을 갖는 표시 장치.
  7. 제 5 항에 있어서,
    상기 화소 전극과 상기 제 2 데이터 라인 사이에 위치한 제 1 커패시터의 용량과 상기 제 2 데이터 라인과 상기 제 2 연장부 사이에 위치한 제 2 커패시터의 용량의 합은 상기 제 1 데이터 라인과 상기 제 3 연장부 사이에 위치한 제 3 커패시터의 용량과 실질적으로 동일한 표시 장치.
  8. 제 5 항에 있어서,
    상기 화소 전극, 상기 연결 전극, 상기 제 1 연장부, 상기 제 2 연장부 및 상기 제 3 연장부는 일체로 이루어진 표시 장치.
  9. 제 2 항에 있어서,
    상기 제 2 데이터 라인과 상기 제 1 연장부의 교차 부분에서, 상기 제 2 데이터 라인 및 상기 제 1 연장부 중 적어도 하나는 그것의 다른 부분보다 더 작은 폭을 갖는 표시 장치.
  10. 제 2 항에 있어서,
    상기 화소 전극과 상기 제 2 데이터 라인 사이의 거리는 상기 제 2 데이터 라인과 상기 제 2 연장부 사이의 거리와 동일한 표시 장치.
  11. 제 2 항에 있어서,
    상기 화소 전극과 상기 제 2 데이터 라인 사이의 거리는 상기 제 2 데이터 라인과 상기 제 2 연장부 사이의 거리와 다른 표시 장치.
  12. 제 11 항에 있어서,
    상기 화소 전극과 상기 제 2 데이터 라인 사이의 거리는 상기 제 2 데이터 라인과 상기 제 2 연장부 사이의 거리보다 더 큰 표시 장치.
  13. 제 11 항에 있어서,
    상기 화소 전극과 상기 제 2 데이터 라인 사이의 거리는 상기 제 2 데이터 라인과 상기 제 2 연장부 사이의 거리보다 더 작은 표시 장치.
  14. 제 1 항에 있어서,
    상기 화소 전극과 상기 스위칭 소자를 연결하는 연결 전극; 및
    상기 연결 전극과 중첩하는 제 2 게이트 라인을 더 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    한 프레임 기간 중 상기 제 2 게이트 라인은 상기 제 1 게이트 라인보다 더 먼저 구동되는 표시 장치.
  16. 제 14 항에 있어서,
    상기 화소 전극은 상기 제 1 게이트 라인, 상기 제 2 게이트 라인, 상기 제 1 데이터 라인 및 상기 제 2 데이터 라인에 의해 둘러싸여 정의된 영역에 위치하는 표시 장치.
  17. 제 1 항에 있어서,
    상기 화소 전극은 면 전극 및 상기 면 전극으로부터 연장된 가지 전극을 포함하며;
    상기 제 1 연장부는 상기 면 전극 및 가지 전극 중 어느 하나로부터 연장된 표시 장치.
  18. 제 1 항에 있어서,
    상기 화소 전극의 변들 중 상기 제 1 게이트 라인을 마주보는 변은 상기 제 2 데이터 라인을 마주보는 변보다 더 긴 길이를 갖는 표시 장치.
  19. 제 1 항에 있어서,
    상기 화소 전극과 중첩하는 공통 전극을 더 포함하는 표시 장치.
  20. 제 19 항에 있어서,
    상기 공통 전극은 상기 화소 전극에 대응하게 위치한 홀을 갖는 표시 장치.
  21. 제 20 항에 있어서,
    상기 홀은 십자 형상을 갖는 표시 장치.





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