KR20170120491A - Low Resistance Ultra Capacitor - Google Patents

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KR20170120491A
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배상현
이하영
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엘에스엠트론 주식회사
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Abstract

저저항 구현이 가능한 본 발명의 일 측면에 따른 저저항 울트라 커패시터는 제1 극성을 갖는 제1 전극 플레이트(212) 및 상기 제1 전극 플레이트(212)에 연결된 복수개의 제1 전극 리드탭(214)을 갖는 제1 전극(210), 상기 제1 극성과 반대되는 제2 극성을 갖는 제2 전극 플레이트(222) 및 상기 제2 전극 플레이트(222)에 연결된 복수개의 제2 전극 리드탭(224)을 갖는 제2 전극(220), 상기 제1 전극(210) 및 상기 제2 전극(220) 사이에 배치되어 상기 제1 전극(210) 및 제2 전극(220)을 전기적으로 절연시키는 하나 이상의 분리막(230)을 갖는 베어셀(200)을 포함하고, 상기 베어셀(200)은 상기 복수개의 제1 전극 리드탭(214)이 서로 중첩되고, 상기 복수개의 제2 전극 리드탭(224)이 서로 중첩되도록 상기 제1 전극(210), 상기 분리막(230), 및 상기 제2 전극(220)이 권취되어 형성되고, 상기 제1 및 제2 전극 플레이트(212, 222)의 길이, 상기 제1 및 제2 전극 리드탭(214, 224)의 개수, 및 상기 제1 및 제2 전극 리드탭(214, 224) 간의 간격은 수학식

Figure pat00011
에 따라 결정되며, 수학식에서 W는 상기 제1 또는 제2 전극 리드탭(214, 224) 간의 간격이고, QLT는 상기 제1 또는 제2 전극 리드탭(214, 224)의 개수이며, L은 상기 제1 또는 제2 전극 플레이트(212, 222)의 길이를 나타낸다.A low resistance ultracapacitor according to an aspect of the present invention capable of realizing a low resistance includes a first electrode plate 212 having a first polarity and a plurality of first electrode lead tabs 214 connected to the first electrode plate 212, A second electrode plate 222 having a second polarity opposite to the first polarity, and a plurality of second electrode lead tabs 224 connected to the second electrode plate 222. The first electrode 210, (Not shown) disposed between the first electrode 210 and the second electrode 220 to electrically isolate the first electrode 210 and the second electrode 220 from each other. The bare cell 200 includes a plurality of first electrode lead tabs 214 overlapping each other and a plurality of second electrode lead tabs 224 overlapping each other The first electrode 210, the separation membrane 230, and the second electrode 220 are wound and formed so that the first electrode 210, And the gap between the first and second electrode lead tabs 214 and 224 are determined by the following equations
Figure pat00011
Where W is the spacing between the first or second electrode lead tabs 214 and 224 and Q LT is the number of the first or second electrode lead tabs 214 and 224, Represents the length of the first or second electrode plate 212, 222.

Description

저저항 울트라 커패시터{Low Resistance Ultra Capacitor}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a low-resistance ultra-

본 발명은 에너지 저장 장치에 관한 것으로서, 보다 구체적으로 울트라 커패시터에 관한 것이다.The present invention relates to an energy storage device, and more particularly to an ultracapacitor.

울트라 커패시터(Ultra Capacitor)는 슈퍼 커패시터(Super Capacitor)라고도 불리며, 전해 콘덴서와 이차전지의 중간적인 특성을 갖는 에너지 저장장치로써 높은 효율과 반영구적인 수명 특성을 가지고 있어, 이차전지의 약점인 짧은 싸이클과 순간 고전압 문제를 보완하는 에너지 저장장치로서 시장을 형성하고 있다.Ultracapacitor (Ultra Capacitor), also called Super Capacitor, is an energy storage device with intermediate characteristics between electrolytic capacitor and secondary battery. It has high efficiency and semi-permanent lifetime characteristics. It is forming a market as an energy storage device to complement the moment high voltage problem.

울트라 커패시터는 빠른 충방전 특성을 가지므로 휴대폰, 테블릿 PC, 또는 노트북 등과 같은 모바일 디바이스의 보조 전원으로서뿐만 아니라, 고용량이 요구되는 전기 자동차나 하이브리드 자동차, 태양전지용 전원장치, 무정전 전원공급장치(Uninterruptible Power Supply: UPS) 등의 주전원 또는 보조전원으로도 이용된다.Ultra capacitors have fast charging and discharging characteristics, and thus can be used not only as an auxiliary power source for mobile devices such as mobile phones, tablet PCs, or notebook computers, but also for electric vehicles, hybrid vehicles, solar cell power supplies, and uninterruptible power supplies Power Supply: UPS).

일반적인 울트라 커패시터는 활성탄소(Activated Carbon)가 코팅된 알루미늄 집전체와 분리막(Separator)이 원형으로 권취되어 알루미늄 케이스 내에 내장된 형태로 구성된다. Typical ultracapacitors consist of an aluminum current collector coated with activated carbon and a separator wound in a circular shape and embedded in an aluminum case.

울트라 커패시터 하나의 전압은 3V이하에 불과하므로 울트라 커패시터를 고전압 어플리케이션에 이용하고자 하는 경우, 다수개의 울트라 커패시터를 직렬로 연결하여 구성한 울트라 커패시터 모듈이 이용된다.Since the voltage of an ultracapacitor is only 3V or less, an ultracapacitor module in which a plurality of ultracapacitors are connected in series is used when an ultracapacitor is to be used in a high voltage application.

도 1에 일반적인 울트라 커패시터의 구성이 도시되어 있다. 도 1에 도시된 바와 같이, 일반적인 울트라 커패시터는 원통형의 케이스(미도시) 내에 배치된 베어셀(110)을 포함한다. 베어셀(110)은 양극(미도시), 음극(미도시), 및 양극과 음극을 전기적으로 분리하기 위한 분리막(미도시)이 권취되어 형성된다. 양극은 양극 플레이트(미도시) 및 양극 리드탭(112)을 포함하고, 음극은 음극 플레이트(미도시) 및 음극 리드탭(114)을 포함한다.The configuration of a conventional ultracapacitor is shown in Fig. As shown in FIG. 1, a typical ultracapacitor includes a bare cell 110 disposed in a cylindrical case (not shown). The bare cell 110 is formed by winding a separator (not shown) for electrically separating an anode (not shown), a cathode (not shown), and an anode and a cathode. The anode includes a positive electrode plate (not shown) and a positive electrode lead tab 112, and the negative electrode includes a negative electrode plate (not shown) and a negative electrode lead tab 114.

도 1에 도시된 바와 같이, 종래의 울트라 커패시터는, 양극 플레이트 및 음극 플레이트에 양극 리드탭(112) 및 음극 리드탭(114)을 각각 연결하여 특정 방향으로 인출함으로써 양극 및 음극을 구성하게 되고, 이 양극 및 음극 리드탭(112, 114)이 외부 부하에 연결된다.As shown in FIG. 1, in the conventional ultracapacitor, the anode lead tab 112 and the cathode lead tab 114 are connected to the anode plate and the cathode plate, respectively. The positive and negative lead tabs 112 and 114 are connected to an external load.

하지만, 종래기술에 따른 울트라 커패시터(100)의 경우, 전극 플레이트의 길이 대비 리드탭의 간격과 리드탭의 개수 간의 관계가 고려되지 않았기 때문에, 저저항 구현이 어려워 저항이 증가하게 된다는 문제점이 있다.However, in the case of the conventional ultracapacitor 100, since the relation between the length of the electrode tab and the number of the lead tabs is not considered, there is a problem in that resistance is difficult to realize because of low resistance.

이를 해결하기 위해, 양극 리드탭(112) 및 음극 리드탭(114)의 개수를 증가시켜 전류 이동경로를 확보하는 방법을 생각해 볼 수 있지만, 단순히 양극 리드탭(112) 및 음극 리드탭(114)의 개수를 늘리기만 한다면 리드탭(112, 114)간의 상호 간섭이 발생하여 저항 특성이 개선되지 않는다는 문제점이 있다.The cathode lead tab 112 and the cathode lead tab 114 may be increased to secure the current path. However, in order to solve this problem, The mutual interference between the lead tabs 112 and 114 occurs and the resistance characteristic is not improved.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 저저항 구현이 가능한 울트라 커패시터를 제공하는 것을 그 기술적 과제로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is a technical object of the present invention to provide an ultracapacitor capable of realizing a low resistance.

상술한 목적을 달성하기 위한 본 발명의 일 측면에 따른 저저항 울트라 커패시터는 제1 극성을 갖는 제1 전극 플레이트(212) 및 상기 제1 전극 플레이트(212)에 연결된 복수개의 제1 전극 리드탭(214)을 갖는 제1 전극(210), 상기 제1 극성과 반대되는 제2 극성을 갖는 제2 전극 플레이트(222) 및 상기 제2 전극 플레이트(222)에 연결된 복수개의 제2 전극 리드탭(224)을 갖는 제2 전극(220), 상기 제1 전극(210) 및 상기 제2 전극(220) 사이에 배치되어 상기 제1 전극(210) 및 제2 전극(220)을 전기적으로 절연시키는 하나 이상의 분리막(230)을 갖는 베어셀(200)을 포함한다. 이때, 상기 베어셀(200)은 상기 복수개의 제1 전극 리드탭(214)이 서로 중첩되고, 상기 복수개의 제2 전극 리드탭(224)이 서로 중첩되도록 상기 제1 전극(210), 상기 분리막(230), 및 상기 제2 전극(220)이 권취되어 형성되고, 상기 제1 및 제2 전극 플레이트(212, 222)의 길이, 상기 제1 및 제2 전극 리드탭(214, 224)의 개수, 및 상기 제1 및 제2 전극 리드탭(214, 224) 간의 간격은 수학식

Figure pat00001
에 따라 결정된다. 상기 수학식에서 W는 상기 제1 또는 제2 전극 리드탭(214, 224) 간의 간격이고, QLT는 상기 제1 또는 제2 전극 리드탭(214, 224)의 개수이며, L은 상기 제1 또는 제2 전극 플레이트(212, 222)의 길이를 나타낸다.According to an aspect of the present invention, there is provided a low-resistance ultracapacitor including a first electrode plate having a first polarity and a plurality of first electrode lead tabs connected to the first electrode plate, A second electrode plate 222 having a second polarity opposite to the first polarity and a plurality of second electrode lead tabs 224 connected to the second electrode plate 222, A second electrode 220 disposed between the first electrode 210 and the second electrode 220 to electrically isolate the first electrode 210 and the second electrode 220 from each other, And a bare cell 200 having a separation membrane 230. The bare cell 200 may include a plurality of first electrode lead tabs 214 overlapping each other and a plurality of second electrode lead tabs 224 overlapping the first electrode 210, The length of the first and second electrode plates 212 and 222 and the number of the first and second electrode lead tabs 214 and 224 , And the interval between the first and second electrode lead taps (214, 224)
Figure pat00001
. Where W is the spacing between the first or second electrode lead tabs 214 and 224 and Q LT is the number of the first or second electrode lead tabs 214 and 224, Represents the length of the second electrode plates 212 and 222. [

상기 제1 전극 플레이트(212) 및 상기 제2 전극 플레이트(222)는, 집전체(212a); 및 상기 집전체(212a)에 형성된 활성층(212b)을 포함하고, 상기 집전체(212a) 및 상기 활성층(212b)은 수학식

Figure pat00002
를 만족하도록 형성된다. 상기 수학식에서 Tac는 상기 활성층(212b)의 두께이고, Tcc는 상기 집전체(212a)의 두께를 나타낸다.The first electrode plate 212 and the second electrode plate 222 include a current collector 212a; And an active layer 212b formed on the current collector 212a. The current collector 212a and the active layer 212b may be formed of a material expressed by the formula
Figure pat00002
. In the above equation, Tac is a thickness of the active layer 212b, and Tcc is a thickness of the current collector 212a.

이러한 실시예에 따르는 경우, 상기 집전체(212a)의 두께는 22μm 내지 52μm 이고, 상기 활성층(212b)의 두께는 210 μm 이하일 수 있다.According to this embodiment, the current collector 212a may have a thickness of 22 μm to 52 μm, and the active layer 212b may have a thickness of 210 μm or less.

일 실시예에 있어서, 상기 활성층(212b)은 활성탄을 포함하고, 상기 활성탄의 기공 내 전체 비표면적 중 메조포러스(Mesoporous) 및 매크로포러스(Macroporous) 비표면적 합의 비율은 1.5% 내지 2.5%인 것을 특징으로 한다.In one embodiment, the active layer 212b includes activated carbon, and the mesoporous and macroporous specific surface area ratio of the total specific surface area in the pores of the activated carbon is 1.5% to 2.5%. .

한편, 상술한 저저항 울트라 커패시터는, 일면은 패쇄되고 타면은 개방되어 상기 베어셀(200)을 수용하는 하우징(610), 상기 하우징(610) 내에 함침된 전해액, 및 상기 하우징(610)의 타면을 덮는 커버(620)를 더 포함할 수 있다.Meanwhile, the above-described low-resistance ultracapacitor includes a housing 610 having one surface closed and the other surface opened to receive the bare cell 200, an electrolytic solution impregnated in the housing 610, As shown in FIG.

상기 커버(620)는, 상기 복수개의 제1 전극 리드탭(214)을 상기 울트라 커패시터로부터 전력을 공급받는 부하의 제1 전극단자와 연결시키는 제1 전극단자(622), 및 상기 복수개의 제2 전극 리드탭(224)을 상기 부하의 제2 전극단자와 연결시키는 제2 전극단자(624)를 포함할 수 있다.The cover 620 may include a first electrode terminal 622 connecting the plurality of first electrode lead tabs 214 to a first electrode terminal of a load supplied with power from the ultracapacitor, And a second electrode terminal 624 connecting the electrode lead tab 224 to the second electrode terminal of the load.

일 실시예에있어서, 상기 복수개의 제1 전극 리드탭(214)은 상기 제1 전극 플레이트(212)의 일변에서 제1 방향으로 돌출되어 형성되고, 상기 복수개의 제2 전극 리드탭(224)은 상기 제2 전극 플레이트(222)의 일변에서 상기 제1 방향으로 돌출되어 형성될 수 있다.The plurality of first electrode lead tabs 214 may protrude in a first direction from one side of the first electrode plate 212, and the plurality of second electrode lead tabs 224 may protrude in a first direction, And may protrude from one side of the second electrode plate 222 in the first direction.

본 발명에 따르면, 전극 플레이트의 길이, 전극 리드탭의 개수, 및 전극 리드탭간의 간격을 조절함으로써 전류 이동경로의 확보와 전극 리드탭간의 상호 간섭을 완화시킬 수 있어 울트라 커패시터의 저항을 감소시킬 수 있다는 효과가 있다.According to the present invention, by adjusting the length of the electrode plate, the number of the electrode lead taps, and the interval between the electrode lead taps, it is possible to reduce the mutual interference between the electrode lead taps and the securing of the current path, .

또한, 본 발명에 따르면 울트라 커패시터가 저저항을 갖게 되어 발열을 최소화할 수 있고 울트라 커패시터의 에너지 효율을 향상시킬 수 있다는 효과가 있다.In addition, according to the present invention, the ultracapacitor has a low resistance, so that the heat generation can be minimized and the energy efficiency of the ultracapacitor can be improved.

도 1은 일반적인 울트라 커패시터의 구성을 보여주는 분해 사시도이다.
도 2는 본 발명의 일 실시예에 따른 베어셀의 구성을 보여주는 도면이다.
도 3a는 도 2에 도시된 제1 전극 플레이트의 구성을 보여주는 도면이다.
도 3b는 제1 전극 플레이트와 제1 전극 리드탭이 연결된 것을 보여주는 도면이다.
도 4는 집전체 및 활성층의 두께 비율 변화에 따른 상대저항의 변화를 보여주는 그래프이다.
도 5는 전극 플레이트의 길이, 전극 리드탭의 개수, 및 전극 리드탭간의 간격에 따른 상대저항의 변화를 보여주는 표이다.
도 6은 도 2에 도시된 베어셀을 포함하는 저저항 울트라 커패시터의 구성을 보여주는 도면이다.
도 7은 부스바 체결없이 연결된 울트라 커패시터 모듈의 사시도이다.
도 8은 부스바 체결없이 연결된 울트라 커패시터 모듈의 분해 사시도이다.1 is an exploded perspective view showing a configuration of a general ultracapacitor.
2 is a view illustrating a configuration of a bare cell according to an embodiment of the present invention.
FIG. 3A is a view showing a configuration of the first electrode plate shown in FIG. 2. FIG.
FIG. 3B is a view illustrating a connection between the first electrode plate and the first electrode lead tab.
4 is a graph showing a change in relative resistance with a change in thickness ratio of the current collector and the active layer.
5 is a table showing the change in relative resistance according to the length of the electrode plate, the number of electrode lead taps, and the gap between the electrode lead taps.
FIG. 6 is a view showing a configuration of a low-resistance ultracapacitor including the bare cell shown in FIG. 2. FIG.
7 is a perspective view of an ultracapacitor module connected without a bus bar fastening.
8 is an exploded perspective view of an ultracapacitor module connected without a bus bar fastening.

본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.The meaning of the terms described herein should be understood as follows.

단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다.The word " first, "" second," and the like, used to distinguish one element from another, are to be understood to include plural representations unless the context clearly dictates otherwise. The scope of the right should not be limited by these terms.

"포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.It should be understood that the terms "comprises" or "having" does not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제 3항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.It should be understood that the term "at least one" includes all possible combinations from one or more related items. For example, the meaning of "at least one of the first item, the second item and the third item" means not only the first item, the second item or the third item, but also the second item and the second item among the first item, Means any combination of items that can be presented from more than one.

이하, 첨부되는 도면을 참고하여 본 발명의 실시예들에 대해 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 베어셀의 구성을 보여주는 도면이다. 도 2에 도시된 베어셀(200)은 전극소자라 불리는 것으로서, 제1 전극(210), 제1 전극(210)과 반대되는 극성을 갖는 제2 전극(220), 및 제1 전극(210)과 제2 전극(220)을 전기적으로 분리시키는 분리막(Separator, 230)이 권취되어 형성된다.2 is a view illustrating a configuration of a bare cell according to an embodiment of the present invention. The bare cell 200 shown in FIG. 2 includes a first electrode 210, a second electrode 220 having a polarity opposite to that of the first electrode 210, and a first electrode 210, And a separator 230 for electrically separating the first electrode 220 and the second electrode 220 from each other.

베어셀(200)은 원형, 타원형, 또는 각형으로 권취되어 형성될 수 있다.The bare cell 200 may be formed in a circular shape, an elliptical shape, or a rectangular shape.

일 실시예에 있어서, 제1 전극(210)이 양극(+)이면 제2 전극(220)은 음극(-)이 되고, 제1 전극(210)이 음극(-)이면 제2 전극(220)은 양극(+)이 된다.If the first electrode 210 is a positive electrode, the second electrode 220 is a negative electrode. If the first electrode 210 is a negative electrode, the second electrode 220 is negative. Becomes an anode (+).

도 2에서는 설명의 편의를 위해 분리막(230)이 제1 전극(210) 및 제2 전극(220) 사이에만 개재되는 것으로 도시하였지만, 제1 전극(210) 또는 제2 전극(220)이 외부로 노출되지 않도록 하기 위해 제1 전극(210) 및 제2 전극(220)의 외부에도 분리막(230)이 추가로 배치될 수 있다.2, the separator 230 is interposed only between the first electrode 210 and the second electrode 220. However, when the first electrode 210 or the second electrode 220 is disposed outside the first electrode 210 and the second electrode 220, A separation membrane 230 may be additionally disposed outside the first electrode 210 and the second electrode 220 to prevent exposure.

즉, 베어셀(200)은 분리막(230)-제1 전극(210)-분리막(230)-제2 전극(220)-분리막(230) 순서로 적층되어 권취되거나, 분리막(230)-제2 전극(220)-분리막(230)-제1 전극(210)-분리막(230) 순서로 적층되어 권취될 수 있다.That is, the bare cell 200 is stacked and wound in the order of the separator 230, the first electrode 210, the separator 230, the second electrode 220 and the separator 230, or the separator 230, The electrode 220, the separation membrane 230, the first electrode 210, and the separation membrane 230 in this order.

제1 전극(210)은 제1 전극 플레이트(212) 및 복수개의 제1 전극 리드탭(214)을 포함하고, 제2 전극(220)은 제2 전극 플레이트(222) 및 복수개의 제2 전극 리드탭(224)을 포함한다.The first electrode 210 includes a first electrode plate 212 and a plurality of first electrode lead tabs 214. The second electrode 220 includes a second electrode plate 222, Tab 224, as shown in FIG.

일 실시예에 있어서, 베어셀(200)은 제1 전극(210)을 구성하는 복수개의 제1 전극 리드탭(214)이 서로 중첩되고, 제2 전극(220)을 구성하는 복수개의 제2 전극 리드탭(224)이 서로 중첩될 수 있도록 제1 전극(210), 분리막(230), 및 제2 전극(220)이 권취된다.In one embodiment, the bare cell 200 includes a plurality of first electrode lead tabs 214 forming the first electrode 210 and a plurality of second electrodes 210 forming the second electrode 220, The first electrode 210, the separation membrane 230, and the second electrode 220 are wound so that the lead tabs 224 overlap each other.

제1 전극 플레이트(212) 및 제2 전극 플레이트(222)는 구성이 동일하고, 제1 전극 리드탭(214) 및 제2 전극 리드탭(224)은 구성이 동일하므로, 이하의 도 3에 대한 설명에서는 설명의 편의를 위해 제1 전극 플레이트(212) 및 제1 전극 리드탭(214)을 기준으로 그 구성을 설명하고, 제2 전극 플레이트(222) 및 제2 전극 리드탭(224)의 구성에 대한 설명은 생략한다.Since the first electrode plate 212 and the second electrode plate 222 have the same configuration and the first electrode lead tab 214 and the second electrode lead tab 224 have the same configuration, The structure of the second electrode plate 222 and the structure of the second electrode lead tab 224 will be described with reference to the first electrode plate 212 and the first electrode lead tab 214 for convenience of explanation. .

이하, 도 3을 참조하여 제1 전극 플레이트 및 제1 전극 리드탭에 대해 보다 구체적으로 설명한다.Hereinafter, the first electrode plate and the first electrode lead tab will be described in more detail with reference to FIG.

도 3a는 제1 전극 플레이트의 구성을 보여주는 도면이고, 도 3b는 제1 전극 플레이트에 제1 전극 리드탭이 연결되어 있는 것을 보여주는 도면이다.FIG. 3A is a view showing a configuration of a first electrode plate, and FIG. 3B is a view showing that a first electrode lead tab is connected to a first electrode plate.

먼저, 도 3a를 참조하여 제1 전극 플레이트(212)의 구성에 대해 설명한다. 도 3a에 도시된 바와 같이, 제1 전극 플레이트(212)는 집전체(212a) 및 활성층(212b)을 포함한다.First, the configuration of the first electrode plate 212 will be described with reference to FIG. 3A. As shown in FIG. 3A, the first electrode plate 212 includes a current collector 212a and an active layer 212b.

집전체(212a)는 활성층(212b)으로부터 방출되거나 공급되는 전하의 이동통로 역할을 하는 것으로서, 금속재질로 형성된다. 집전체는 금속 포일(Foil)을 이용하여 구성될 수 있다.The current collector 212a is formed of a metal material, which serves as a path for transferring the electric charges emitted or supplied from the active layer 212b. The current collector may be formed using a metal foil (Foil).

활성층(212b)은 활성층(212b)은 전기에너지가 저장되는 부분으로서, 금속재질의 집전체(212a) 상에 활성탄소(Activated Carbon)를 이용하여 형성될 수 있다. 활성층(212b)은 집전체(212a)의 양면에 코팅되어 구성될 수 있다. The active layer 212b may be formed of activated carbon on the metal current collector 212a where the active layer 212b stores electrical energy. The active layer 212b may be coated on both sides of the current collector 212a.

일 실시예에 있어서, 활성층(212b)에는 울트라 커패시터가 저저항을 갖도록 하기 위해, 증기부활 활성화법 또는 알칼리 활성화법으로 제조된 활성탄이 적용될 수 있다. 이러한 실시예에 따르는 경우, 전해질 양이온 및 음이온이 활성탄 기공 내에서 충방전에 의한 흡/탈착 이동에 의해 전하의 확산 저항을 감소시키게 된다.In one embodiment, activated carbon produced by vapor activation or alkali activation may be applied to the active layer 212b so that the ultracapacitor has a low resistance. According to this embodiment, the electrolyte cation and the anion reduce the diffusion resistance of the charge by the adsorption / desorption movement by charge and discharge in the activated carbon pores.

이때, 확산 저항을 감소시키는 기공 크기인 메조포어(Mesopore) 및 매크로포어(Macropore)의 비율이 높을수록 상대적으로 저저항이 발현될 수 있다. 하지만, 메조포어(Mesopore) 및 매크로포어(Macropore)의 비율이 높아질 수록 전해질 이온이 흡/탈착될 공간이 감소하게 되므로 용량 저하의 원인이 될 수 있다.At this time, as the ratio of the mesopores and the macropores, which are pore sizes reducing the diffusion resistance, is high, a relatively low resistance can be expressed. However, the higher the ratio of mesopore and macropore, the lower the space in which the electrolyte ions are absorbed / desorbed, which may cause the capacity drop.

따라서, 본 발명에 따른 활성층(212b)에는 용량저하 없이 저저항 발현을 구현 하기 위해, 활성탄 기공 내 전체 비표면적 중 메조포러스(Mesoporous) 및 매크로포러스(Macroporous) 비표면적 합의 비율이 1.5% 내지 2.5%인 활성탄이 적용될 수 있다.Therefore, in order to realize a low resistance expression in the active layer 212b according to the present invention, the ratio of the mesoporous and macroporous specific surface area of the total specific surface area in the activated carbon pores is 1.5% to 2.5% Activated carbon can be applied.

이때, 나노 다공성 물질은 기공의 크기에 따라 마이크로포러스(Microporous, 2 nm 이하), 메조포러스(Mesoporous, 2 ~ 50 nm), 및 매크로포러스(Macroporous, 50 nm 이상)으로 분류될 수 있기 때문에, 활성탄 기공 내 메조포러스(Mesoporous)및 매크로포러스(Macroporous) 비표면적 합의 비율은 전체 비표면적 중 마이크로포러스(Microporous) 비율을 제외함으로써 측정될 수 있다.At this time, the nanoporous material can be classified into microporous (2 nm or less), mesoporous (2 to 50 nm), and macroporous (50 nm or more) depending on the pore size, The ratio of the mesoporous and macroporous specific surface area in the pores can be measured by excluding the microporous ratio among the total specific surface area.

일 실시예에 있어서, 비표면적 측정시 기공 크기에 따른 비율의 분석은 t-Plot (Harkins and Jura) 방법에 의하여 모델링되어 비율이 산정되며, 이를 기초로 마이크로포어(Micropore), 메조포어(Mesopore), 매크로포어(Macropore)의 비표면적 비율이 구분되어 계산될 수 있다.In one embodiment, the ratio of the pore size in the specific surface area measurement is modeled by the t-Plot (Harkins and Jura) method and the ratio is calculated. Based on this, the micropore, mesopore, , Macropore (Macropore) can be calculated by dividing the specific surface area ratio.

일 실시예에 있어서, 집전체(212a) 및 활성층(212b)은 아래의 수학식 1에 기재된 조건을 만족하는 두께 비율을 갖도록 형성될 수 있다.In one embodiment, the current collector 212a and the active layer 212b may be formed to have a thickness ratio satisfying the condition expressed by the following equation (1).

Figure pat00003
Figure pat00003

수학식 1에서, Tac는 활성층(212b)의 두께를 나타내고, Tcc는 집전체(212a)의 두께를 나타낸다.In Equation 1, Tac represents the thickness of the active layer 212b, and Tcc represents the thickness of the current collector 212a.

본 발명에 따른 집전체(212a) 및 활성층(212b)이 수학식 1에 기재된 바와 같은 두께 비율을 갖도록 형성되는 이유는, 도 4에 도시된 바와 같이 집전체(212a) 및 활성층(212b)의 두께 비율이 9.7을 초과하게 되면 상대저항이 급변하여 저저항 구현이 어려워지기 때문이다. 또한, 집전체(212a) 및 활성층(212b)의 두께 비율이 4 미만이 되면 울트라 커패시터를 반복하여 사용하게 되는 경우 활성층의 비율이 감소하여 울트라 커패시터의 용량이 감소할 수 있기 때문이다.The reason why the current collector 212a and the active layer 212b according to the present invention are formed to have a thickness ratio as shown in Equation 1 is that the thickness of the current collector 212a and the thickness of the active layer 212b If the ratio exceeds 9.7, the relative resistance rapidly changes, which makes it difficult to realize a low resistance. If the thickness ratio of the current collector 212a and the active layer 212b is less than 4, if the ultracapacitor is repeatedly used, the ratio of the active layer may decrease and the capacity of the ultracapacitor may decrease.

한편, 수학식 1을 만족시키는 두께 비율 범위 내에서도 집전체(212a) 및 활성층의 적절한 두께 범위 설정이 필요하다.On the other hand, it is necessary to set an appropriate thickness range of the current collector 212a and the active layer even within the thickness ratio range satisfying the expression (1).

집전체(212a) 및 활성층의 두께가 너무 두꺼우면(집전체(212a) 및 활성층의 밀도가 낮은 경우), 활성층 내에서 활성탄들간의 접촉효율과 활성층과 집전체(212a) 간의 접촉효율이 낮아져 울트라 커패시터의 저항이 증가될 수 있다. 특히, 집전체(212a) 및 활성층의 두께가 과도하게 두꺼울 경우, 가속수명 시험 시 활성탄간의 결합력이 유지되기 어렵기 때문에 울트라 커패시터의 신뢰성이 저하된다. 또한, 집전체(212a) 및 활성층의 두께가 두꺼우면 집전체(212a)와 활성층 간의 전자 이동 경로가 길어지게 되므로 울트라 커패시터의 내부 저항이 높아지게 된다는 문제점이 있다.If the collector 212a and the active layer are too thick (the collector 212a and the active layer have a low density), the contact efficiency between the active carbons and the contact efficiency between the active layer and the collector 212a in the active layer becomes low, The resistance of the capacitor can be increased. In particular, when the thickness of the current collector 212a and the active layer is excessively large, reliability of the ultracapacitor is lowered because the bonding force between the activated carbons is not maintained during the accelerated life test. Also, if the current collector 212a and the active layer are thick, the electron transfer path between the current collector 212a and the active layer becomes long, so that the internal resistance of the ultracapacitor becomes high.

반대로 집전체(212a) 및 활성층의 두께가 얇으면(집전체(212a) 및 활성층의 밀도가 높은 경우), 활성층 내에서 활성탄들간의 접촉효율과 활성층과 집전체(212a) 간의 접촉효율이 높아져 울트라 커패시터의 저저항 구현에 유리하지만, 활성층 감소에 따라 울트라 커패시터의 전기용량이 작아질 수 있다는 단점이 있다.On the contrary, when the collector 212a and the active layer are thin (the collector 212a and the active layer have a high density), the contact efficiency between the active carbons in the active layer and the contact efficiency between the active layer and the collector 212a increases, Although it is advantageous to realize a low resistance of the capacitor, there is a disadvantage that the capacitance of the ultracapacitor can be reduced as the active layer decreases.

따라서, 울트라 커패시터의 저저항 구현과 적절한 전기용량의 확보를 위해서는 집전체(212a) 및 활성층의 두께 범위를 적절하게 설정할 필요가 있다. 일 실시예에 있어서, 수학식 1에 정의된 범위 내에서 집전체(212a)는 22μm내지 52μm의 두께를 갖도록 형성되고, 활성층은 210μm이하의 두께를 갖도록 형성될 수 있다.Therefore, in order to realize a low resistance of the ultracapacitor and ensure an appropriate capacitance, it is necessary to appropriately set the thickness range of the current collector 212a and the active layer. In one embodiment, the current collector 212a may be formed to have a thickness of 22 to 52 mu m within the range defined by Equation (1), and the active layer may be formed to have a thickness of 210 mu m or less.

다음으로, 도 3b를 참조하여 제1 전극 플레이트(212)에 연결된 제1 전극 리드탭(214)에 대해 설명한다.Next, the first electrode lead tab 214 connected to the first electrode plate 212 will be described with reference to FIG. 3B.

제1 전극 리드탭(214)은 제1 전극 플레이트(212)에 연결되어 울트라 커패시터로부터 전력을 공급받는 외부부하(미도시)로 전력을 공급하기 위한 통로 역할을 수행한다. 이때, 본 발명에 따른 제1 전극(210)은 전류 이동 경로의 확보를 위해 도 3b에 도시된 바와 같이 복수개의 제1 전극 리드탭(214)을 포함할 수 있다.The first electrode lead tab 214 is connected to the first electrode plate 212 and serves as a path for supplying power to an external load (not shown) supplied with power from the ultracapacitor. In this case, the first electrode 210 according to the present invention may include a plurality of first electrode lead tabs 214 as shown in FIG. 3B for securing a current path.

일 실시예에 있어서, 제1 전극 플레이트(212), 제1 전극 리드탭(214)의 개수, 및 복수개의 제1 전극 리드탭(214)간의 간격은 아래의 수학식 2에 따라 결정된다.In one embodiment, the first electrode plate 212, the number of the first electrode lead tabs 214, and the gap between the plurality of first electrode lead tabs 214 are determined according to the following equation (2).

Figure pat00004
Figure pat00004

수학식 2에서 W는 복수개의 제1 전극 리드탭(214) 간의 간격을 나타내고, QLT는 제1 전극 리드탭(214)의 개수를 나타내며, L은 제1 전극 플레이트(212)의 길이를 나타내다.In Equation (2), W denotes the interval between the plurality of first electrode lead taps 214, Q LT denotes the number of the first electrode lead taps 214, L denotes the length of the first electrode plate 212 All.

도 5에 도시된 바와 같이, 수학식 2에 기재된 제1 전극 플레이트(212), 제1 전극 리드탭(214)의 개수, 및 복수개의 제1 전극 리드탭(214)간의 간격에 대한 관계식(이하, '관계식'이라 함)의 값이 0.5일 때 상대저항은 100%로 매우 높은 값을 갖고, 관계식의 값이 0.67로 증가하면 상대저항은 49.3%으로 감소하며, 관계식의 값이 0.75로 증가하면 상대저항은 34.3%로 감소하고, 관계식의 값이 0.80으로 증가하면 상대저항은 20.9%로 감소하며, 관계식의 값이 0.9로 증가하면 상대저항은 9.4%로 감소하고, 관계식의 값이 0.05로 증가하면 상대저항은 4.2%로 감소하며, 관계식의 값이 0.99로 증가하면 상대저항은 1.0%로 감소한다는 것을 알 수 있다. 즉, 관계식의 값이 1미만의 범위 내에서 그 값이 증가할 수록 상대저항은 감소한다는 것을 알 수 있다. As shown in FIG. 5, a relational expression (to be referred to as a "first electrode lead tab 212" hereinafter) relating to the first electrode plate 212, the first electrode lead tab 214 and the plurality of first electrode lead tabs 214 , The relative resistance has a very high value of 100% when the value of the relational expression is 0.5, and the relative resistance is reduced to 49.3% when the value of the relational expression is increased to 0.67. When the value of the relational expression increases to 0.75 Relative resistance decreases to 34.3%. Relative resistance decreases to 20.9% when the value of relational expression increases to 0.80. Relative resistance decreases to 9.4% when the value of relational expression increases to 0.9, and the value of relational expression decreases to 0.05 The relative resistance decreases to 4.2%, and when the value of the relational expression increases to 0.99, the relative resistance decreases to 1.0%. That is, it can be seen that the relative resistance decreases as the value of the relational expression increases within the range of less than 1.

일 실시예에 있어서, 제1 전극 리드탭(214)은 제1 전극 플레이트(212)와 일체로 형성되고, 제1 전극 플레이트(212)의 일변에서 제1 방향으로 돌출되도록 형성될 수 있다.The first electrode lead tab 214 may be integrally formed with the first electrode plate 212 and protrude in a first direction from one side of the first electrode plate 212.

다른 실시예에 있어서, 제1 전극 리드탭(214)은 제1 전극 플레이트(212)의 일변에서 제1 방향으로 돌출되도록 제1 전극 플레이트(212)의 일면 상에 결합되어 형성될 수 있다. 이때, 제1 전극 리드탭(214)은 레이저 용접 등을 통해 제1 전극 플레이트(212)의 일면에 결합될 수 있다.The first electrode lead tab 214 may be formed on one surface of the first electrode plate 212 so as to protrude in a first direction from one side of the first electrode plate 212. In other embodiments, At this time, the first electrode lead tab 214 may be coupled to one surface of the first electrode plate 212 through laser welding or the like.

이하, 도 6을 참조하여 본 발명에 따른 베어셀이 적용된 울트라 커패시터에 대해 간략히 설명한다.Hereinafter, an ultracapacitor to which a bare cell according to the present invention is applied will be briefly described with reference to FIG.

도 6은 도 2에 도시된 베어셀이 적용된 울트라 커패시터의 구성을 보여주는 도면이다.FIG. 6 is a view showing a configuration of an ultracapacitor to which the bare cell shown in FIG. 2 is applied.

도 6에 도시된 바와 같이, 본 발명에 따른 저저항 울트라 커패시터(600)는 하우징(610), 베어셀(미도시), 및 커버(620)를 포함한다.6, a low-resistance ultracapacitor 600 according to the present invention includes a housing 610, a bare cell (not shown), and a cover 620.

하우징(610)은 일면은 패쇄되고, 타면은 개방되어 그 내부에 도 2에 도시된 바와 같은 베어셀(200)을 수용한다.The housing 610 is closed on one side and opened on the other side to receive therein the bare cell 200 as shown in Fig.

이때, 베어셀(200)의 제1 전극 리드탭(214) 및 제2 전극 리드탭(224)이 하우징(610)의 타면을 통해 노출될 수 있도록 베어셀(200)이 하우징(610) 내에 삽입된다.The bare cell 200 is inserted into the housing 610 such that the first electrode lead tab 214 and the second electrode lead tab 224 of the bare cell 200 can be exposed through the other surface of the housing 610. [ do.

일 실시예에 있어서, 하우징(610)은 플라스틱 재질로 형성될 수 있다.In one embodiment, the housing 610 may be formed of a plastic material.

하우징(610) 내에는 전기 에너지의 충전을 위한 전해액(미도시)이 함침된다. 다른 실시예에 있어서, 베어셀(200)을 전해액이 채워져 있는 용기속에 일정시간 보관함으로써 베어셀(200) 내에 전해액이 함침되도록 할 수도 있다. 또 다른 실시예에 있어서, 전해액이 베어셀(200)의 제1 전극(210) 및 제2 전극(220)에 코팅될 수도 있다.An electrolyte (not shown) for filling electric energy is impregnated in the housing 610. In another embodiment, the bare cell 200 may be kept in a container filled with an electrolyte for a certain period of time to impregnate the bare cell 200 with the electrolyte solution. In another embodiment, an electrolyte may be coated on the first electrode 210 and the second electrode 220 of the bare cell 200.

베어셀(200)은 도 2에 도시된 것과 동일한 것으로서, 베어셀(200)에 대한 설명은 도 2 내지 도 5에서 이미 설명하였으므로 구체적인 설명은 생략하기로 한다. The bare cell 200 is the same as that shown in Fig. 2. Since the bare cell 200 has been described with reference to Figs. 2 to 5, a detailed description thereof will be omitted.

커버(620)는 하우징(610)의 타면에 결합되어 하우징(610)의 타면을 패쇄시킨다. 커버(620)로 인해 하우징(610) 내부의 전해액이 외부로 유출되는 것이 방지된다.The cover 620 is coupled to the other surface of the housing 610 to close the other surface of the housing 610. The cover 620 prevents the electrolyte inside the housing 610 from flowing out.

일 실시예에 있어서, 커버(620)에는 베어셀(200)의 제1 전극 리드탭(214)을 울트라 커패시터(600)로부터 전력을 공급받는 외부 부하의 제1 전극단자(미도시)에 연결시키는 제1 전극단자(622) 및 베어셀(200)의 제2 전극 리드탭(224)을 울트라 커패시터(600)로부터 전력을 공급받는 외부 부하의 제2 전극단자(미도시)에 연결시키는 제2 전극단자(624)가 형성될 수 있다.The first electrode lead tab 214 of the bare cell 200 is connected to a first electrode terminal (not shown) of an external load supplied with power from the ultracapacitor 600 The first electrode terminal 622 and the second electrode lead tab 224 of the bare cell 200 are connected to a second electrode terminal (not shown) of an external load supplied with power from the ultracapacitor 600, A terminal 624 may be formed.

상술한 커버(620)는 레이저 용접 또는 초음파 융착 방식을 통해 하우징(610)에 결합될 수 있다.The cover 620 may be coupled to the housing 610 through laser welding or ultrasonic welding.

한편, 도시하지는 않았지만 저저항 울트라 커패시터(600)는 저저항 울트라 커패시터(600) 내부의 압력을 외부로 인출하기 위한 벤트홀(Vent Hole)을 추가로 포함할 수 있다. 이러한 벤트홀에 저저항 울트라 커패시터(600) 내부의 압력을 조절하기 위한 압력 조절 수단(예컨대, 벤트 밸브, 미도시)이 삽입되어 저저항 울트라 커패시터(600) 내부의 압력이 조절된다. 일 실시예에 있어서, 벤트홀은 커버(620)에 형성될 수 있다.Meanwhile, although not shown, the low-resistance ultracapacitor 600 may further include a vent hole for discharging the pressure inside the low-resistance ultracapacitor 600 to the outside. A pressure adjusting means (for example, a vent valve, not shown) for adjusting the pressure inside the low-resistance ultracapacitor 600 is inserted into the vent hole to adjust the pressure inside the low-resistance ultracapacitor 600. In one embodiment, a vent hole may be formed in the cover 620.

도 6에 도시된 바와 같은 저저항 울트라 커패시터를 이용하여 울트라 커패시터 모듈을 구성하는 경우 제1 저저항 울트라 커패시터의 제2 전극단자를 부스바 등으로 제2 저저항 울트라 커패시터의 제1 전극단자와 연결하게 된다. 이때, 제1 저저항 울트라 커패시터의 제1 전극단자는 외부부하의 제1 전극단자에 연결하고, 제2 저저항 울트라 커패시터의 제2 전극단자는 외부부하의 제2 전극단자에 연결하게 된다.When the ultracapacitor module is constructed using the low-resistance ultracapacitor as shown in FIG. 6, the second electrode terminal of the first low-resistance ultracapacitor is connected to the first electrode terminal of the second low-resistance ultracapacitor through a bus bar, . At this time, the first electrode terminal of the first low-resistance ultracapacitor is connected to the first electrode terminal of the external load, and the second electrode terminal of the second low-resistance ultracapacitor is connected to the second electrode terminal of the external load.

다른 실시예에 있어서, 별도의 부스바 체결 없이도 복수개의 저저항 울트라 커패시터들을 서로 연결시킬 수 있다. 이하, 부스바 체결없이 연결된 울트라 커패시터 모듈을 도 7 및 도 8을 참조하여 보다 구체적으로 설명한다.In another embodiment, a plurality of low-resistance ultracapacitors can be connected to each other without a separate busbar engagement. Hereinafter, an ultracapacitor module connected without a bus bar fastening will be described in more detail with reference to Figs. 7 and 8. Fig.

도 7은 부스바 체결없이 연결된 울트라 커패시터 모듈의 사시도이고, 도 8은 부스바 체결없이 연결된 울트라 커패시터 모듈의 분해 사시도이다.FIG. 7 is a perspective view of an ultracapacitor module connected without a busbar fastening, and FIG. 8 is an exploded perspective view of an ultracapacitor module connected without a busbar fastening.

도 7 및 도 8에서는 설명의 편의를 위해 2개의 베어셀을 이용하여 구성된 울트라 커패시터 모듈을 도시하였지만, 도 7 및 도 8에 도시된 연결방법을 이용하여 3개 이상의 베어셀을 이용하여 울트라 커패시터 모듈을 구성할 수도 있을 것이다.7 and 8 illustrate an ultracapacitor module configured by using two bare cells for the sake of convenience of description, it is also possible to use three or more bare cells using the connection method shown in Figs. 7 and 8, . ≪ / RTI >

도 7 및 도 8에 도시된 바와 같이, 울트라 커패시터 모듈(700)은 하우징(710), 제1 베어셀(720), 제2 베어셀(730), 및 커버(740)를 포함한다.7 and 8, the ultracapacitor module 700 includes a housing 710, a first bare cell 720, a second bare cell 730, and a cover 740.

하우징(710)은 일면은 패쇄되고, 타면은 개방되어 그 내부에 제1 베어셀(720)및 제2 베어셀(730)을 수용한다. 이를 위해, 하우징(710)에는 제1 베어셀(720)의 수용을 위한 제1 수용홀(712) 및 제2 베어셀(730)의 수용을 위한 제2 수용홀(714)이 형성되어 있고, 제1 수용홀(712) 및 제2 수용홀(714)은 격벽(716)에 의해 분리된다.The housing 710 is closed on one side and opened on the other side to receive the first bare cell 720 and the second bare cell 730 therein. To this end, a first receiving hole 712 for receiving the first bare cell 720 and a second receiving hole 714 for receiving the second bare cell 730 are formed in the housing 710, The first receiving hole 712 and the second receiving hole 714 are separated by a partition wall 716. [

제1 베어셀(720) 및 제2 베어셀(730)을 제1 수용홀(712) 및 제2 수용홀(714)에 각각 삽입시, 제1 베어셀(720)의 제1 전극 리드탭(722) 및 제2 전극 리드탭(724)과 제2 베어셀(730)의 제1 전극 리드탭(732) 및 제2 전극 리드탭(734)이 하우징(710)의 타면을 통해 노출될 수 있도록 제1 베어셀(720) 및 제2 베어셀(730)이 제1 수용홀(712) 및 제2 수용홀(714) 내에 삽입된다.When the first bare cell 720 and the second bare cell 730 are inserted into the first receiving hole 712 and the second receiving hole 714, 722 and the second electrode lead tab 724 and the first electrode lead tab 732 and the second electrode lead tab 734 of the second bare cell 730 are exposed through the other surface of the housing 710, The first bare cell 720 and the second bare cell 730 are inserted into the first housing hole 712 and the second housing hole 714.

일 실시예에 있어서, 하우징(710)은 플라스틱 재질로 형성될 수 있다.In one embodiment, the housing 710 may be formed of a plastic material.

하우징(710) 내에는 전기 에너지의 충전을 위한 전해액(미도시)이 함침된다. 다른 실시예에 있어서, 제1 및 제2 베어셀(720, 730)을 전해액이 채워져 있는 용기속에 일정시간 보관함으로써 제1 및 제2 베어셀(720, 730)내에 전해액이 함침되도록 할 수도 있다. 또 다른 실시예에 있어서, 전해액이 제1 및 제2 베어셀(720, 730)의 제1 전극(미도시) 및 제2 전극(미도시)에 직접 코팅될 수도 있다.An electrolyte (not shown) for filling electric energy is impregnated in the housing 710. In another embodiment, the electrolyte may be impregnated into the first and second bare cells 720 and 730 by storing the first and second bare cells 720 and 730 in a container filled with an electrolyte for a certain period of time. In another embodiment, an electrolyte may be coated directly on the first electrode (not shown) and the second electrode (not shown) of the first and second bare cells 720 and 730.

제1 및 제2 베어셀(720, 730)은 도 2에 도시된 것과 동일한 것이므로 구체적인 설명은 생략하기로 한다. Since the first and second bare cells 720 and 730 are the same as those shown in FIG. 2, a detailed description thereof will be omitted.

커버(740)는 하우징(710)의 타면에 결합되어 하우징(710)의 타면을 패쇄시킨다. 커버(740)로 인해 하우징(710) 내부의 전해액이 외부로 유출되는 것이 방지된다.The cover 740 is coupled to the other surface of the housing 710 to close the other surface of the housing 710. The cover 740 prevents the electrolyte in the housing 710 from flowing out.

커버(740)에는 제1 및 제2 베어셀(720, 730)에 상응하는 영역 별로 제1 베어셀(720)의 제1 전극 리드탭(722)을 노출시키기 위한 제1 홈(742), 제1 베어셀(720)의 제2 전극 리드탭(724)을 노출시키기 위한 제2 홈(744), 제2 베어셀(730)의 제1 전극 리드탭(732)을 노출시키기 위한 제3 홈(746), 제2 베어셀(730)의 제2 전극 리드탭(734)을 노출시키기 위한 제4 홈(748)이 형성되어 있다.The cover 740 is provided with a first groove 742 for exposing the first electrode lead tab 722 of the first bare cell 720 for each region corresponding to the first and second bare cells 720 and 730, A second groove 744 for exposing the second electrode lead tab 724 of the first bare cell 720 and a third groove 744 for exposing the first electrode lead tab 732 of the second bare cell 730 746 and a fourth groove 748 for exposing the second electrode lead tab 734 of the second bare cell 730 are formed.

제1 홈(742)을 통해 제1 베어셀(720)의 제1 전극 리드탭(722)이 외부로 노출되어 외부부하의 제1 전극단자(미도시)에 연결된다.The first electrode lead tab 722 of the first bare cell 720 is exposed to the outside through the first groove 742 and connected to the first electrode terminal (not shown) of the external load.

제2 홈(744)을 통해 노출된 제1 베어셀(720)의 제2 전극 리드탭(724)과 제3 홈(746)을 통해 노출된 제2 베어셀(730)의 제1 전극 리드탭(732)이 전기적으로 연결된다. 제1 베어셀(720)의 제2 전극 리드탭(724)과 제2 베어셀(730)의 제1 전극 리드탭(732)은 레이저 용접을 통해 결합될 수 있다. 이를 통해 제1 베어셀(720)과 제2 베어셀(730)이 서로 직렬로 연결된다. 이때, 제1 베어셀(720)의 제2 전극 리드탭(724) 및 제2 베어셀(730)의 제1 전극 리드탭(732) 중 적어도 하나를 절곡하여 제1 베어셀(720)의 제2 전극 리드탭(724)과 제2 베어셀(730)의 제1 전극 리드탭(732)을 레이저 용접할 수 있다.The first electrode lead tab 724 of the first bare cell 720 exposed through the second groove 744 and the first electrode lead tab 724 of the second bare cell 730 exposed through the third groove 746, (732) are electrically connected. The second electrode lead tab 724 of the first bare cell 720 and the first electrode lead tab 732 of the second bare cell 730 may be coupled by laser welding. The first bare cell 720 and the second bare cell 730 are connected in series with each other. At this time, at least one of the second electrode lead tab 724 of the first bare cell 720 and the first electrode lead tab 732 of the second bare cell 730 is bent to form the first bare cell 720 The two electrode lead tabs 724 and the first electrode lead tabs 732 of the second bare cell 730 can be laser welded.

일 실시예에 있어서, 제1 베어셀(720)의 제2 전극 리드탭(724) 및 제2 베어셀(730)의 제1 전극 리드탭(732) 중 적어도 하나를 절곡함에 있어서, 각 전극 리드탭(724, 732) 중 적어도 일부가 중첩될 수 있도록 각 전극 리드탭(724, 732)들을 절곡할 수 있다. 이러한 실시예에 따르는 경우 각 전극 리드탭(724, 732)들의 용접 이후에 각 전극 리드탭(724, 732)들이 중첩되는 영역이 존재하게 된다.In one embodiment, in bending at least one of the second electrode lead tab 724 of the first bare cell 720 and the first electrode lead tab 732 of the second bare cell 730, The electrode lead tabs 724 and 732 can be bent so that at least a part of the tabs 724 and 732 can be overlapped. According to this embodiment, after the welding of the respective electrode lead tabs 724 and 732, there is a region where the electrode lead tabs 724 and 732 overlap each other.

다른 실시예에 있어서, 각 전극 리드탭(724, 732)들을 절곡함에 있어서 각 전극 리드탭(724, 732)들이 서로 중첩되지 않도록, 즉 각 전극 리드탭(724, 732)들의 끝단이 맞닿도록 절곡할 수도 있다. 다만, 위의 2가지 실시예들 중 각 전극 리드탭(724, 732)들간의 중첩 영역이 존재하도록 각 전극 리드탭(724, 732)들을 절곡하는 실시예가 작업 편이성과 접촉 신뢰성 측면에서 보다 더 우수하다.In another embodiment, when the electrode lead tabs 724 and 732 are bent, the electrode lead tabs 724 and 732 are bent so that the ends of the electrode lead tabs 724 and 732 are in contact with each other, You may. However, the embodiment of bending each electrode lead tab 724, 732 such that there is an overlapped area between each electrode lead tab 724, 732 in the above two embodiments is more excellent in terms of ease of operation and contact reliability Do.

제4 홈(748)을 통해 제2 베어셀(730)의 제2 전극 리드탭(734)이 외부로 노출되어 외부 부하의 제2 전극단자(미도시)에 연결된다.The second electrode lead tab 734 of the second bare cell 730 is exposed to the outside through the fourth groove 748 and connected to the second electrode terminal (not shown) of the external load.

도 7 및 도 8에 도시된 바와 같이, 별도의 부스바 체결 없이 울트라 커패시터 모듈을 구성하는 경우 제1 및 제2 베어셀(720, 730)을 별도의 케이싱 없이 하우징(710)에 바로 삽입할 수 있어, 이중 케이싱(각 베어셀의 케이싱과 하우징)으로 인한 제조단가의 상승을 방지함과 동시에 제품무게를 감소시킬 수 있다.7 and 8, when the ultracapacitor module is constructed without a separate bus bar fastening, the first and second bare cells 720 and 730 can be directly inserted into the housing 710 without a separate casing Therefore, it is possible to prevent an increase in manufacturing cost due to the double casing (casing and housing of each bare cell) and to reduce the weight of the product.

본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof.

그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

200: 베어셀 210: 제1 전극
220: 제2 전극 230: 분리막
600: 저저항 울트라 커패시터 610: 하우징
620: 커버200: bare cell 210: first electrode
220: second electrode 230: separator
600: low-resistance ultracapacitor 610: housing
620: cover

Claims (8)

제1 극성을 갖는 제1 전극 플레이트 및 상기 제1 전극 플레이트에 연결된 복수개의 제1 전극 리드탭을 갖는 제1 전극;
상기 제1 극성과 반대되는 제2 극성을 갖는 제2 전극 플레이트 및 상기 제2 전극 플레이트에 연결된 복수개의 제2 전극 리드탭을 갖는 제2 전극; 및
상기 제1 전극 및 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 제2 전극을 전기적으로 절연시키는 하나 이상의 분리막을 갖는 베어셀을 포함하고,
상기 베어셀은 상기 복수개의 제1 전극 리드탭이 서로 중첩되고, 상기 복수개의 제2 전극 리드탭이 서로 중첩되도록 상기 제1 전극, 상기 분리막, 및 상기 제2 전극이 권취되어 형성되고,
상기 제1 및 제2 전극 플레이트의 길이, 상기 제1 및 제2 전극 리드탭의 개수, 및 상기 제1 및 제2 전극 리드탭 간의 간격은
수학식
Figure pat00005
Figure pat00006
Figure pat00007
에 따라 결정되며,
상기 수학식에서 W는 상기 제1 또는 제2 전극 리드탭 간의 간격이고, QLT는 상기 제1 또는 제2 전극 리드탭의 개수이며, L은 상기 제1 또는 제2 전극 플레이트의 길이인 것을 특징으로 하는 저저항 울트라 커패시터.A first electrode having a first electrode plate having a first polarity and a plurality of first electrode lead taps connected to the first electrode plate;
A second electrode having a second electrode plate having a second polarity opposite to the first polarity, and a plurality of second electrode lead taps connected to the second electrode plate; And
And a bare cell disposed between the first electrode and the second electrode and having at least one separator for electrically insulating the first electrode and the second electrode,
Wherein the bare cell is formed by winding the first electrode, the separator, and the second electrode so that the plurality of first electrode lead tabs overlap each other and the plurality of second electrode lead tabs overlap each other,
The length of the first and second electrode plates, the number of the first and second electrode lead taps, and the gap between the first and second electrode lead taps are
Equation
Figure pat00005
Figure pat00006
Figure pat00007
Lt; / RTI >
Wherein W is the interval between the first or second electrode lead taps, Q LT is the number of the first or second electrode lead taps, and L is the length of the first or second electrode plate. Low-resistance ultra-capacitor. 제1항에 있어서,
상기 제1 전극 플레이트 및 상기 제2 전극 플레이트는,
집전체; 및
상기 집전체에 형성된 활성층을 포함하고,
상기 집전체 및 상기 활성층은
수학식
Figure pat00008
Figure pat00009
Figure pat00010
를 만족하도록 형성되고,
상기 수학식에서 Tac는 상기 활성층의 두께이고, Tcc는 상기 집전체의 두께인 것을 특징으로 하는 저저항 울트라 커패시터.The method according to claim 1,
The first electrode plate and the second electrode plate may include a first electrode plate,
Collecting house; And
And an active layer formed on the current collector,
The current collector and the active layer
Equation
Figure pat00008
Figure pat00009
Figure pat00010
Respectively,
Wherein Tac is a thickness of the active layer, and Tcc is a thickness of the current collector. 제2항에 있어서,
상기 활성층은 활성탄을 포함하고,
상기 활성탄의 기공 내 전체 비표면적 중 메조포러스(Mesoporous) 및 매크로포러스(Macroporous) 비표면적 합의 비율은 1.5% 내지 2.5%인 것을 특징으로 하는 저저항 울트라 커패시터.3. The method of claim 2,
Wherein the active layer comprises activated carbon,
Wherein a ratio of mesoporous and macroporous specific surface area sum of the total specific surface area in the pores of the activated carbon is 1.5% to 2.5%. 제2항에 있어서,
상기 집전체의 두께는 22μm 내지 52μm 인 것을 특징으로 하는 울트라 커패시터.3. The method of claim 2,
Wherein the current collector has a thickness of 22 to 52 占 퐉. 제2항에 있어서,
상기 활성층의 두께는 210 μm 이하인 것을 특징으로 하는 저저항 울트라 커패시터.3. The method of claim 2,
Wherein the thickness of the active layer is 210 [mu] m or less. 제1항에 있어서,
일면은 패쇄되고 타면은 개방되어 상기 베어셀을 수용하는 하우징;
상기 하우징 내에 함침된 전해액; 및
상기 하우징의 타면을 덮는 커버를 더 포함하는 것을 특징으로 하는 저저항 울트라 커패시터.The method according to claim 1,
A housing having one surface thereof closed and the other surface being opened to receive the bare cell;
An electrolytic solution impregnated in the housing; And
And a cover covering the other surface of the housing. ≪ RTI ID = 0.0 > 11. < / RTI > 제6항에 있어서,
상기 커버는,
상기 복수개의 제1 전극 리드탭을 상기 울트라 커패시터로부터 전력을 공급받는 부하의 제1 전극단자와 연결시키는 제1 전극단자; 및
상기 복수개의 제2 전극 리드탭을 상기 부하의 제2 전극단자와 연결시키는 제2 전극단자를 포함하는 것을 특징으로 하는 저저항 울트라 커패시터.The method according to claim 6,
The cover
A first electrode terminal connecting the plurality of first electrode lead tabs to a first electrode terminal of a load supplied with power from the ultracapacitor; And
And a second electrode terminal connecting the plurality of second electrode lead taps to the second electrode terminal of the load. 제1항에 있어서,
상기 복수개의 제1 전극 리드탭은 상기 제1 전극 플레이트의 일변에서 제1 방향으로 돌출되어 형성되고,
상기 복수개의 제2 전극 리드탭은 상기 제2 전극 플레이트의 일변에서 상기 제1 방향으로 돌출되어 형성된 것을 특징으로 하는 저저항 울트라 커패시터.The method according to claim 1,
The plurality of first electrode lead taps may protrude from a first side of the first electrode plate in a first direction,
Wherein the plurality of second electrode lead taps protrude from one side of the second electrode plate in the first direction.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190259549A1 (en) * 2018-02-22 2019-08-22 Avx Corporation Encapsulated Supercapacitor Module having a High Voltage and Low Equivalent Series Resistance

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091585A (en) * 2006-09-30 2008-04-17 Nippon Chemicon Corp Electric double layer capacitor, and its manufacturing method
US8050013B2 (en) * 2007-07-09 2011-11-01 Panasonic Corporation Capacitor and method of producing the same
JP5431130B2 (en) * 2009-11-24 2014-03-05 三洋電機株式会社 Electrolytic capacitor manufacturing method
KR101097704B1 (en) * 2010-02-03 2011-12-22 엘에스엠트론 주식회사 Cylinderical energy storage device
KR20130006076A (en) * 2011-07-08 2013-01-16 삼성전기주식회사 Case of energy storage and energy storage including the same
JP5735368B2 (en) * 2011-07-20 2015-06-17 ニチコン株式会社 Electric double layer capacitor
JP6273665B2 (en) * 2012-09-28 2018-02-07 Tdk株式会社 Electrochemical devices
JP2016046388A (en) * 2014-08-22 2016-04-04 日本ケミコン株式会社 Capacitor and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190259549A1 (en) * 2018-02-22 2019-08-22 Avx Corporation Encapsulated Supercapacitor Module having a High Voltage and Low Equivalent Series Resistance
US11875942B2 (en) * 2018-02-22 2024-01-16 KYOCERA AVX Components Corporation Encapsulated supercapacitor module having a high voltage and low equivalent series resistance

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