KR20170108633A - Semiconductor Device Module And Method For Fabricating The Same - Google Patents

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Abstract

The present invention provides a semiconductor device where a semiconductor device is formed on both surfaces of a substrate by using two solder balls, and a method for manufacturing the same. For example, a semiconductor device module includes a substrate having a wiring pattern formed on a first surface and a second surface; a semiconductor device disposed on the first surface of the substrate and on the second surface opposite to the first surface; a first solder ball coupled to the second surface of the substrate; a first molding part encapsulating the semiconductor device on the first surface of the substrate; and a second molding part encapsulating the semiconductor device on the second surface of the substrate and having a land part formed by exposing a part of the first solder ball.

Description

반도체 디바이스 모듈 및 그 제조 방법{Semiconductor Device Module And Method For Fabricating The Same}Technical Field [0001] The present invention relates to a semiconductor device module and a fabrication method thereof,

본 발명은 반도체 디바이스 모듈 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device module and a manufacturing method thereof.

전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.2. Description of the Related Art [0002] As miniaturization of electrical and electronic products is required and high performance is required, various technologies for providing a high-capacity semiconductor module have been researched and developed. As a method for providing a high-capacity semiconductor module, there is a capacity increase of a memory chip, that is, a high integration of a memory chip, and such a high integration is realized by integrating a larger number of cells in a space of a limited semiconductor chip .

그러나 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 반도체 다이를 적층(stack)하는 기술이 제안되었으며, 차세대 패키지로 다수의 반도체 다이가 형성된 웨이퍼 레벨에서 패키지를 제작하는 기술이 제안되었다.However, such a high integration of the memory chip requires high technology and a lot of development time, such as requiring a precise line width. Therefore, as another method for providing a high-capacity semiconductor module, a technique for stacking semiconductor dies has been proposed, and a technique for fabricating a package at a wafer level in which a plurality of semiconductor dies are formed in a next generation package has been proposed.

일반적으로 배선패턴이 형성되어 있는 기판 상면에 IC(Integrated Circuit) 반도체를 부착하고, 그 하면에 I/O 전극을 전기적, 물리적으로 연결시킬 수 있는 솔더 범프를 접합한다. 솔더 범프의 형성에는 솔더볼을 이용하는 방법이 있다. 솔더 볼은 일반적으로 주석-납(Sn-Pb)계 솔더가 이용되고, 용도와 공정에 맞게 그 재질이 선택되어 사용될 수 있다.In general, an IC (Integrated Circuit) semiconductor is attached to the upper surface of a substrate on which a wiring pattern is formed, and a solder bump capable of electrically and physically connecting the I / O electrode is bonded to the lower surface. Solder balls are used to form the solder bumps. The solder ball is generally made of tin-lead (Sn-Pb) type solder, and its material can be selected and used according to the application and process.

본 발명은 두개의 솔더볼을 이용하여 기판의 양면에 반도체 디바이스를 배치한 반도체 디바이스 및 그 제조 방법을 제공한다.The present invention provides a semiconductor device in which semiconductor devices are disposed on both sides of a substrate using two solder balls, and a method of manufacturing the semiconductor device.

본 발명에 따른 반도체 디바이스 모듈은 제1면과 제2면에 배선 패턴이 형성된 기판; 상기 기판의 제1면 및 상기 제1면의 반대면인 제2면에 배치된 반도체 디바이스; 상기 기판의 제2면에 결합된 제1솔더볼; 상기 기판의 제1면의 반도체 디바이스를 인캡슐레이션하는 제1몰딩부; 및 상기 기판의 제2면의 반도체 디바이스를 인캡슐레이션하고, 상기 제1솔더볼의 일부가 노출되어 랜드부가 형성된 제2몰딩부를 포함할 수 있다.A semiconductor device module according to the present invention includes: a substrate having wiring patterns formed on a first surface and a second surface; A semiconductor device disposed on a first side of the substrate and on a second side opposite to the first side; A first solder ball coupled to a second side of the substrate; A first molding part encapsulating a semiconductor device on a first side of the substrate; And a second molding part encapsulating a semiconductor device on a second surface of the substrate, and a part of the first solder ball is exposed to form a land part.

여기서 상기 제2몰딩부로 노출된 제1솔더볼의 랜드부에 결합된 솔더범프를 더 포함할 수 있다.The solder bump may further include a solder bump coupled to a land portion of the first solder ball exposed by the second molding portion.

그리고 상기 솔더범프는 제2솔더볼일 수 있다.And the solder bump may be a second solder ball.

또한, 상기 제1솔더볼은 금속 재질로 이루어진 코어볼 및 솔더층을 포함할 수 있다.The first solder ball may include a core ball made of a metal material and a solder layer.

또한, 상기 코어볼의 재질은 상기 솔더층의 재질보다 용융점이 높고, 강성이 높은 재질일 수 있다.The material of the core ball may be a material having a higher melting point than the material of the solder layer and a higher rigidity.

또한, 상기 코어볼이 상기 제2몰딩부로 노출된 제1솔더볼의 랜드부에 의해서 노출될 수 있다.In addition, the core ball may be exposed by the land portion of the first solder ball exposed by the second molding portion.

또한, 상기 기판의 제2면으로부터 상기 제2몰딩부의 상기 랜드부가 형성된 면까지의 높이는 상기 기판의 제2면으로부터 상기 제1솔더볼의 중심까지의 높이보다 높을 수 있다.The height from the second surface of the substrate to the surface of the second molding portion where the land portion is formed may be higher than the height from the second surface of the substrate to the center of the first solder ball.

또한, 상기 제1솔더볼의 랜드부와 랜드부의 경계선에서의 접선이 이루는 각도가 둔각일 수 있다.The angle formed by the tangent line at the boundary between the land portion and the land portion of the first solder ball may be an obtuse angle.

또한, 상기 기판의 제1면에 형성된 제1몰딩부에 형성된 금속 차폐막을 더 포함할 수 있다.The display device may further include a metal shielding film formed on the first molding part formed on the first surface of the substrate.

본 발명에 따른 반도체 디바이스 모듈 제조 방법은 제1면과 제2면에 배선 패턴이 형성된 기판을 준비하는 단계(S1); 상기 기판의 제1면에 반도체 디바이스를 배치하고, 상기 기판의 제1면의 반도체 디바이스를 인캡슐레이션하는 제1몰딩부를 형성하며, 상기 기판의 제2면에 반도체 디바이스를 배치하고, 제1솔더볼을 결합하며, 상기 기판의 제2면의 반도체 디바이스 및 제1솔더볼을 인캡슐레이션하는 제2몰딩부를 형성하는 단계(S2); 및 상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)를 포함할 수 있다.A method of fabricating a semiconductor device module according to the present invention includes the steps of: (S1) preparing a substrate on which wiring patterns are formed on a first surface and a second surface; Forming a first molding portion for encapsulating a semiconductor device on a first surface of the substrate; disposing a semiconductor device on a second surface of the substrate; Forming a second molding part for encapsulating the semiconductor device and the first solder ball on the second side of the substrate (S2); And grinding the second molding portion to form a land portion in which a part of the first solder ball is exposed (S3).

여기서 상기 제1솔더볼의 랜드부에 솔더범프를 결합하는 단계(S4)를 더 포함할 수 있다.The method may further include coupling a solder bump to a land portion of the first solder ball (S4).

그리고 상기 솔더범프는 제2솔더볼일 수 있다.And the solder bump may be a second solder ball.

또한, 상기 제1솔더볼은 금속 재질로 이루어진 코어볼 및 솔더층을 포함할 수 있다.The first solder ball may include a core ball made of a metal material and a solder layer.

또한, 상기 코어볼의 재질은 상기 솔더층의 재질보다 용융점이 높고, 강성이 높은 재질일 수 있다.The material of the core ball may be a material having a higher melting point than the material of the solder layer and a higher rigidity.

또한, 상기 코어볼의 재질은 구리일 수 있다.Also, the material of the core ball may be copper.

또한, 상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)에서, 상기 코어볼은 상기 제1솔더볼의 랜드부에 의해서 노출되도록 그라인딩될 수 있다.The core ball may be ground to be exposed by the land portion of the first solder ball in a step S3 of grinding the second molding portion and forming a land portion in which a part of the first solder ball is exposed.

또한, 상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)에서, 상기 기판의 제2면으로부터 상기 제2몰딩부의 상기 랜드부가 형성된 면까지의 높이는 상기 기판의 제2면으로부터 상기 제1솔더볼의 중심까지의 높이보다 높도록 그라인딩될 수 있다.Further, in the step (S3) of grinding the second molding part and forming a land part in which a part of the first solder ball is exposed, the height from the second surface of the substrate to the surface of the second molding part, May be higher than the height from the second surface of the substrate to the center of the first solder ball.

또한, 상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)에서, 상기 제1솔더볼의 랜드부와 랜드부의 경계선에서의 접선이 이루는 각도가 둔각을 이루도록 그라인딩될 수 있다.In the step (S3) of grinding the second molding part and forming a land portion in which a part of the first solder ball is exposed, an angle formed by a tangent line at the boundary line between the land part and the land part of the first solder ball is made obtuse Can be ground.

또한, 상기 기판의 제1면에 형성된 제1몰딩부에 금속막을 증착시켜 금속 차폐막을 형성하는 단계(S5)를 더 포함할 수 있다.The method may further include forming a metal shielding layer by depositing a metal layer on the first molding portion formed on the first surface of the substrate (S5).

본 발명의 반도체 디바이스 모듈 및 그 제조 방법은 기판의 양면에 반도체 디바이스를 배치하기 위하여 두개의 솔더볼을 이용할 때, 금속 재질로 이루어진 코어볼이 포함된 하나의 솔더볼을 사용함으로써, 그 솔더볼이 기판위에 안정적이게 결합될 수 있고, 다른 솔더볼을 결합시키기 위하여 그라인딩되는 높이를 줄일 수 있으며, 그라인딩된 솔더볼이 결합된 면에 배치되는 반도체 디바이스를 위한 공간이 확보될 수 있다.The semiconductor device module and the method of manufacturing the same according to the present invention use a single solder ball including a core ball made of a metal material when two solder balls are used to dispose a semiconductor device on both sides of the substrate, This can be combined, reduce the height of the grinding to bond different solder balls, and ensure space for the semiconductor device to be placed on the bonded surface of the solder balls.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제1면에 반도체 다이 및 수동소자를 배치한 것의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제1면을 몰딩한 것의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면에 반도체 다이 및 수동소자를 배치한 것의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면에 제1솔더볼을 결합한 것의 단면도이다.
도 5b는 도 5a의 A 부분을 확대하여 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면을 몰딩한 것의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제1면에 형성된 몰딩부에 금속 차폐막을 형성한 것의 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면에 형성된 몰딩부를 그라인딩한 것의 단면도이다.
도 8b는 도 8a의 B 부분을 확대하여 도시한 것이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 단면도를 도시한 것이다.
도 9b는 도 9의 C 부분을 확대하여 도시한 것이다.1 is a cross-sectional view of a substrate of a semiconductor device module according to an embodiment of the present invention.
2 is a cross-sectional view of a semiconductor die and a passive element disposed on a first side of a substrate of a semiconductor device module according to an embodiment of the present invention.
3 is a cross-sectional view of a first surface of a substrate of a semiconductor device module molded according to an embodiment of the present invention.
4 is a cross-sectional view of a semiconductor die and a passive element disposed on a second side of a substrate of a semiconductor device module according to an embodiment of the present invention.
5A is a cross-sectional view of a first solder ball coupled to a second surface of a substrate of a semiconductor device module according to an embodiment of the present invention.
FIG. 5B is an enlarged view of a portion A in FIG. 5A.
6 is a cross-sectional view of a second surface of a substrate of a semiconductor device module according to an embodiment of the present invention.
7 is a cross-sectional view illustrating a metal shielding film formed on a molding portion formed on a first surface of a substrate of a semiconductor device module according to an embodiment of the present invention.
FIG. 8A is a cross-sectional view of a molding part formed on a second surface of a substrate of a semiconductor device module according to an embodiment of the present invention; FIG.
8B is an enlarged view of a portion B in FIG. 8A.
9A is a cross-sectional view of a semiconductor device module according to an embodiment of the present invention.
FIG. 9B is an enlarged view of a portion C in FIG.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more faithful and complete, and will fully convey the scope of the invention to those skilled in the art.

또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.In the following drawings, thickness and size of each layer are exaggerated for convenience and clarity of description, and the same reference numerals denote the same elements in the drawings. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items. In the present specification, the term " connected "means not only the case where the A member and the B member are directly connected but also the case where the C member is interposed between the A member and the B member and the A member and the B member are indirectly connected do.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise, include)" 및/또는 "포함하는(comprising, including)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a," "an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise, " and / or "comprising, " when used in this specification, are intended to be interchangeable with the said forms, numbers, steps, operations, elements, elements and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, components, regions, layers and / or portions, these members, components, regions, layers and / It is obvious that no. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, a first member, component, region, layer or section described below may refer to a second member, component, region, layer or section without departing from the teachings of the present invention.

"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용될 수 있다. 이러한 공간에 관련된 용어는 본 발명의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 요소 또는 특징이 뒤집어지면, "하부" 또는 "아래"로 설명된 요소 또는 특징은 "상부" 또는 "위에"로 된다. 따라서, "아래"는 "상부" 또는 "아래"를 포괄하는 개념이다.It is to be understood that the terms related to space such as "beneath," "below," "lower," "above, But may be utilized for an easy understanding of other elements or features. Terms related to such a space are for easy understanding of the present invention depending on various process states or use conditions of the present invention, and are not intended to limit the present invention. For example, if an element or feature of the drawing is inverted, the element or feature described as "lower" or "below" will be "upper" or "above." Thus, "below" is a concept covering "upper" or "lower ".

다음은 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 디바이스 모듈 및 그 제조 방법을 설명한다.Next, a semiconductor device module and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to FIGS. 1 to 7. FIG.

상기 도 1, 도 2, 도 3, 도 4, 도 5a, 도 6, 도 7, 도 8a 및 도 9는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈 제조 방법을 순차적으로 도시한 것이다.FIG. 1, FIG. 2, FIG. 3, FIG. 4, FIG. 5A, FIG. 6, FIG. 7, FIG. 8A and FIG. 9 sequentially illustrate a method of manufacturing a semiconductor device module according to an embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 단면도이다.1 is a cross-sectional view of a substrate of a semiconductor device module according to an embodiment of the present invention.

도 1을 참조하면, 우선 기판(110)을 준비한다. 상기 기판(110)은 절연층(111), 배선 패턴(112), 보호층(113) 및 관통 전극(114)을 포함할 수 있다.Referring to FIG. 1, first, a substrate 110 is prepared. The substrate 110 may include an insulating layer 111, a wiring pattern 112, a passivation layer 113, and a penetrating electrode 114.

상기 절연층(111)은 층간 절연소재로 사용되는 복합 고분자 수지수지(프리프레그, ABF(Ajinomoto Buildup Film), FR-4 또는 BT(Bismaleimide Triazine) 등의 에폭시계 수지)일 수 있으나, 이를 상기 물질로 한정하는 것은 아니다.The insulating layer 111 may be a composite polymer resin (prepreg, an epoxy resin such as ABF (Ajinomoto Buildup Film), FR-4 or BT (Bismaleimide Triazine)) used as an interlayer insulating material, The present invention is not limited thereto.

상기 배선 패턴(112) 및 보호층(113)은 상기 절연층(111)의 상면과 하면에 형성될 수 있다. 상기 배선 패턴(112)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등으로 이루어질 수 있고, 상기 보호층(113)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 등으로 이루어질 수 있으며, 이를 상기 재질로 한정하는 것은 아니다.The wiring pattern 112 and the protective layer 113 may be formed on the upper surface and the lower surface of the insulating layer 111. The wiring pattern 112 may be formed of copper (Cu), titanium (Ti), nickel (Ni), palladium (Pd), or the like, and the protective layer 113 may be formed of conventional polyimide, epoxy, BCB (Benzo Cyclo Butene), PBO (Poly Benz Oxazole), and the like.

상기 배선 패턴(112)은 상기 보호층(113)을 통하여 그 일부가 외부로 노출될 수 있다. 즉, 상기 절연층(111)의 상면에는 제1보호층(113a)을 통하여 제1배선 패턴(112a)의 일부가 외부로 노출될 수 있고, 상기 절연층(111)의 하면에는 제2보호층(113b)를 통하여 제2배선 패턴(112b)의 일부가 외부로 노출될 수 있다.A portion of the wiring pattern 112 may be exposed to the outside through the protective layer 113. That is, a part of the first wiring pattern 112a may be exposed to the outside through the first protective layer 113a on the upper surface of the insulating layer 111, A part of the second wiring pattern 112b may be exposed to the outside through the through hole 113b.

상기 관통 전극(114)은 상기 절연층(111)을 관통하여 형성되고, 상기 배선 패턴(112)과 동일한 재질로 형성될 수 있다. 상기 절연층(111)의 상면과 하면에 형성된 제1배선 패턴(112a) 및 제2배선 패턴(112b)은 상기 관통 전극(114)을 통하여 전기적으로 연결될 수 있다. The penetrating electrode 114 is formed through the insulating layer 111 and may be formed of the same material as the wiring pattern 112. The first wiring patterns 112a and the second wiring patterns 112b formed on the upper and lower surfaces of the insulating layer 111 may be electrically connected through the penetrating electrodes 114. [

따라서, 상기 기판(110)의 제1면(110a)에 제1배선 패턴(112a)의 일부가 외부로 노출되어 형성되고, 상기 제1면(110a)에 배치된 반도체 다이와 전기적으로 연결될 수 있다. 그리고 상기 기판(110)의 제1면(110a)과 반대면인 제2면(110b)에는 제2배선 패턴(112b)의 일부가 외부로 노출되어 상기 제2면(110b)에 배치된 반도체 다이와 전기적으로 연결될 수 있다. 또한, 상기 제1배선 패턴(112a) 및 제2배선 패턴(112b)에 전기적으로 연결된 반도체 다이는 상기 관통 전극(114)를 통하여 전기적으로 연결될 수 있다.Therefore, a part of the first wiring pattern 112a may be formed on the first surface 110a of the substrate 110 by being exposed to the outside, and may be electrically connected to the semiconductor die disposed on the first surface 110a. A part of the second wiring pattern 112b is exposed to the outside on the second surface 110b opposite to the first surface 110a of the substrate 110 so that the semiconductor die, And can be electrically connected. The semiconductor die electrically connected to the first wiring pattern 112a and the second wiring pattern 112b may be electrically connected through the penetrating electrode 114.

도 2는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제1면에 반도체 다이 및 수동소자를 배치한 것의 단면도이다.2 is a cross-sectional view of a semiconductor die and a passive element disposed on a first side of a substrate of a semiconductor device module according to an embodiment of the present invention.

도 2를 참조하면, 상기 기판(110)의 제1면(110a)에 제1반도체 디바이스(120), 제2반도체 디바이스(130) 및 제1수동소자(141)가 배치될 수 있다.Referring to FIG. 2, a first semiconductor device 120, a second semiconductor device 130, and a first passive device 141 may be disposed on a first surface 110a of the substrate 110. Referring to FIG.

상기 제1반도체 디바이스(120)는 상기 제1반도체 다이(121), 제2반도체 다이(122), 제1접착층(123), 제2접착층(124), 제1도전성 와이어(125) 및 제2도전성 와이어(126)를 포함할 수 있다.The first semiconductor device 120 includes a first semiconductor die 121, a second semiconductor die 122, a first adhesive layer 123, a second adhesive layer 124, a first conductive wire 125, And may include a conductive wire 126.

상기 제1반도체 다이(121)는 상기 기판(110)의 제1면(110a)에 배치될 수 있고, 상기 제2반도체 다이(122)는 상기 제1반도체 다이(121)의 상면에 적층될 수 있다. 상기 제1반도체 다이(121)는 상기 기판(110)의 제1면(110a)에 형성된 제1보호층(113a)에 제1접착층(123)을 형성하여 접착될 수 있다. 상기 제2반도체 다이(122)는 상기 제1반도체 다이(121)에 가로방향 단면적의 넓이가 작고, 상기 제1반도체 다이(121)의 상면에 제2접착층(124)에 의하여 접착될 수 있다. 상기 제2접착층(124)은 상기 제1반도체 다이(121)와 제2반도체 다이(122)가 상기 제2접착층(124)을 통하여 접촉된 부분을 절연시키기 위하여 절연성 재질로 이루어 진다. 한편, 상기 제2접착층(124)도 절연성 재질로 이루어 질 수 있다. 또한, 상기 접착층(123,124)은 에폭시 접착제, 양면접착 테이프 등일 수 있으나, 이를 상기 물질로 한정하는 것은 아니다.The first semiconductor die 121 may be disposed on a first surface 110a of the substrate 110 and the second semiconductor die 122 may be disposed on an upper surface of the first semiconductor die 121 have. The first semiconductor die 121 may be bonded to the first protective layer 113a formed on the first surface 110a of the substrate 110 by forming a first adhesive layer 123 thereon. The second semiconductor die 122 may have a smaller cross sectional area in the first semiconductor die 121 and be adhered to the upper surface of the first semiconductor die 121 by the second adhesive layer 124. The second adhesive layer 124 is made of an insulating material in order to insulate a portion where the first semiconductor die 121 and the second semiconductor die 122 are in contact with each other through the second adhesive layer 124. Meanwhile, the second adhesive layer 124 may be made of an insulating material. The adhesive layers 123 and 124 may be an epoxy adhesive, a double-sided adhesive tape, or the like, but are not limited thereto.

상기 제1반도체 다이(121)는 제1도전성 와이어(125)를 통하여 상기 기판(110)의 제1면(110a)에 노출되어 있는 상기 제1배선 패턴(112a)에 전기적으로 연결된다. 상기 제1도전성 와이어(125)의 일단은 상기 제1반도체 다이(121)의 상면에 형성되어 있는 본드패드에 전기적·기계적으로 연결되고, 그 타단은 상기 제1배선 패턴(112a)과 전기적·기계적으로 연결된다. 상기 제2반도체 다이(122)는 제2도전성 와이어(126)를 통하여 상기 기판(110)의 제1면(110a)에 노출되어 있는 상기 제1배선 패턴(112a)에 전기적으로 연결된다. 상기 제2도전성 와이어(126)의 일단은 상기 제2반도체 다이(122)의 상면에 형성되어 있는 본드패드에 전기적·기계적으로 연결되고, 그 타단은 상기 제1배선 패턴(112a)과 전기적·기계적으로 연결된다. 한편, 상기 도전성 와이어(125,126)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금으로 이루어질 수 있고, 이를 상기 재질로 한정하는 것은 아니다. The first semiconductor die 121 is electrically connected to the first wiring pattern 112a exposed on the first surface 110a of the substrate 110 through the first conductive wire 125. [ One end of the first conductive wire 125 is electrically and mechanically connected to a bond pad formed on the upper surface of the first semiconductor die 121 and the other end is electrically and mechanically connected to the first wiring pattern 112a. Lt; / RTI > The second semiconductor die 122 is electrically connected to the first wiring pattern 112a exposed on the first surface 110a of the substrate 110 through the second conductive wire 126. [ One end of the second conductive wire 126 is electrically and mechanically connected to a bond pad formed on the upper surface of the second semiconductor die 122 and the other end is electrically and mechanically connected to the first wiring pattern 112a. Lt; / RTI > Meanwhile, the conductive wires 125 and 126 may be made of any one of gold (Au), aluminum (Al), and copper (Cu) or an alloy thereof, but the present invention is not limited thereto.

상기 제2반도체 디바이스(130)는 제3반도체 다이(131), 도전성 범프(132) 및 언더필(133)을 포함할 수 있다.The second semiconductor device 130 may include a third semiconductor die 131, a conductive bump 132, and an underfill 133.

상기 제3반도체 다이(131)는 상기 기판(110)의 제1면(110a)에 배치될 수 있고, 상기 도전성 범프(132)를 통하여 상기 기판(110)의 제1면(110a)에 노출되어 있는 상기 제1배선 패턴(112a)에 전기적으로 연결된다. 상기 도전성 범프(132)는 주석-납(Sn-Pb), 납없는 주석(Leadless Sn)의 금속 재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있고, 이를 상기 재질로 한정하는 것은 아니다.The third semiconductor die 131 may be disposed on the first surface 110a of the substrate 110 and exposed to the first surface 110a of the substrate 110 through the conductive bump 132 And is electrically connected to the first wiring pattern 112a. The conductive bump 132 may be formed using any one selected from the group consisting of tin-lead (Sn-Pb), leadless Sn, and the like, and is not limited thereto.

상기 제3반도체 다이(131)와 상기 기판(110)의 제1면(110a) 사이에는 언더필(133)이 충진 후 경화될 수 있다. 상기 언더필(133)은 제조 공정상에서 발생되는 기계적 충격 및 부식과 같은 외부의 영향으로부터 상기 도전성 범프(132)의 접합부를 보호한다. 상기 언더필(133)은 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필 및 그 등가물 중 선택된 어느 하나로 형성할 수 있고, 이를 상기 재질로 한정하는 것은 아니다.An underfill 133 may be filled between the third semiconductor die 131 and the first surface 110a of the substrate 110 and then cured. The underfill 133 protects the junction of the conductive bump 132 from external influences such as mechanical impact and corrosion that occur during the manufacturing process. The underfill 133 may be formed from a material selected from the group consisting of epoxy, a thermoplastic material, a thermoset material, a polyimide, a polyurethane, a polymeric material, a filled epoxy, a filled thermoplastic material, a filled thermoset material, a filled polyimide, A polymeric material, a fluxing underfill, and the like, and is not limited thereto.

상기 제1수동소자(141)는 상기 기판(110)의 제1면(110a)에 노출되어 있는 상기 제1도전성 패턴(112a)에 연결될 수 있다. 상기 제1수동소자(141)는 커패시터, 저항 등일 수 있으며, 이를 상기 구성으로 한정하는 것은 아니다. The first passive element 141 may be connected to the first conductive pattern 112a exposed on the first surface 110a of the substrate 110. [ The first passive element 141 may be a capacitor, a resistor, or the like, and is not limited thereto.

도 3은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제1면을 몰딩한 것의 단면도이다.3 is a cross-sectional view of a first surface of a substrate of a semiconductor device module molded according to an embodiment of the present invention.

도 3을 참조하면, 상기 기판(110)의 제1면(110a)에 제1몰딩부(151)가 형성될 수 있다.Referring to FIG. 3, a first molding part 151 may be formed on a first surface 110a of the substrate 110. Referring to FIG.

상기 기판(110)의 제1면(110a)에 배치된 제1반도체 디바이스(120), 제2반도체 디바이스(130) 및 제1수동소자(141)를 밀봉하기 위하여 인캡슐런트로 제1몰딩부(151)를 형성할 수 있다. 또한, 상기 제1몰딩부(151)를 형성하기 위한 인캡슐런트는 에폭시 컴파운드, 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 이를 상기 재질로 한정하는 것은 아니다.In order to seal the first semiconductor device 120, the second semiconductor device 130 and the first passive element 141 disposed on the first surface 110a of the substrate 110, (151) can be formed. The encapsulant for forming the first molding part 151 may be any one selected from an epoxy compound, a liquid encapsulant, and the like, but is not limited thereto.

도 4는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면에 반도체 다이 및 수동소자를 배치한 것의 단면도이다.4 is a cross-sectional view of a semiconductor die and a passive element disposed on a second side of a substrate of a semiconductor device module according to an embodiment of the present invention.

도 4를 참조하면, 상기 기판(110)의 제2면(110b)에 제3반도체 디바이스(160) 및 제2수동소자(142)가 배치될 수 있다.Referring to FIG. 4, a third semiconductor device 160 and a second passive device 142 may be disposed on a second surface 110b of the substrate 110. Referring to FIG.

상기 제3반도체 디바이스(160)는 상기 제4반도체 다이(161), 접착층(162) 및 도전성 와이어(163)를 포함할 수 있다.The third semiconductor device 160 may include the fourth semiconductor die 161, the adhesive layer 162, and the conductive wire 163.

상기 제4반도체 다이(161)는 상기 기판(110)의 제2면(110b)에 배치될 수 있고, 상기 제4반도체 다이(161)는 상기 기판(110)의 제2면(110b)에 형성된 제2보호층(113b)에 접착층(162)을 형성하여 접착될 수 있다. 상기 접착층(162)은 절연성 재질로 이루어 질 수 있다. 또한, 상기 접착층(162)은 에폭시 접착제, 양면접착 테이프 등일 수 있으나, 이를 상기 물질로 한정하는 것은 아니다.The fourth semiconductor die 161 may be disposed on the second surface 110b of the substrate 110 and the fourth semiconductor die 161 may be disposed on the second surface 110b of the substrate 110. [ And an adhesive layer 162 is formed on the second protective layer 113b. The adhesive layer 162 may be made of an insulating material. The adhesive layer 162 may be an epoxy adhesive, a double-sided adhesive tape, or the like, but is not limited thereto.

상기 제4반도체 다이(161)는 도전성 와이어(163)를 통하여 상기 기판(110)의 제2면(110b)에 노출되어 있는 상기 제2배선 패턴(112b)에 전기적으로 연결된다. 상기 도전성 와이어(125)의 일단은 상기 제4반도체 다이(161)의 상면에 형성되어 있는 본드패드에 전기적·기계적으로 연결되고, 그 타단은 상기 제2배선 패턴(112b)과 전기적·기계적으로 연결된다. 한편, 상기 도전성 와이어(163)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금으로 이루어질 수 있고, 이를 상기 재질로 한정하는 것은 아니다.The fourth semiconductor die 161 is electrically connected to the second wiring pattern 112b exposed on the second surface 110b of the substrate 110 through the conductive wire 163. [ One end of the conductive wire 125 is electrically and mechanically connected to a bond pad formed on the upper surface of the fourth semiconductor die 161 and the other end is electrically and mechanically connected to the second wiring pattern 112b do. Meanwhile, the conductive wire 163 may be made of any one of gold (Au), aluminum (Al) and copper (Cu) or an alloy thereof, but is not limited thereto.

상기 제2수동소자(142)는 상기 기판(110)의 제2면(110b)에 노출되어 있는 상기 제2도전성 패턴(112b)에 연결될 수 있다. 상기 제2수동소자(142)는 커패시터 저항 등일 수 있으며, 이를 상기 구성으로 한정하는 것은 아니다.The second passive element 142 may be connected to the second conductive pattern 112b exposed on the second surface 110b of the substrate 110. [ The second passive element 142 may be a capacitor resistor or the like, and is not limited thereto.

도 5a는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면에 제1솔더볼을 결합한 것의 단면도이다. 도 5b는 도 5a의 A 부분을 확대하여 도시한 것이다.5A is a cross-sectional view of a first solder ball coupled to a second surface of a substrate of a semiconductor device module according to an embodiment of the present invention. FIG. 5B is an enlarged view of a portion A in FIG. 5A.

도 5a를 참조하면, 상기 기판(110)의 제2면(110b)에는 제1솔더볼(170)이 결합될 수 있다. 상기 제1솔더볼(170)은 상기 기판(110)의 제2면(110b)에 노출된 상기 제2배선 패턴(112b)에 전기적·기계적으로 연결된다.Referring to FIG. 5A, a first solder ball 170 may be coupled to a second surface 110b of the substrate 110. FIG. The first solder ball 170 is electrically and mechanically connected to the second wiring pattern 112b exposed on the second surface 110b of the substrate 110. [

도 5b를 참조하면, 상기 제1솔더볼(170)은 코어볼(Core ball,171) 및 솔더층(172)을 포함할 수 있다. 상기 코어볼(171)은 금속 재질로 이루어질 수 있고, 구리-코어볼(Cu-core ball)일 수 있다. 상기 솔더층(172)은 상기 코어볼(171)의 표면에 형성될 수 있다. 상기 솔더층(172)은 금속 재질인 주석-납(Sn-Pb) 및 납없는 주석(Leadless Sn)으로 이루어질 수 있고, 주석-은(Sn-Ag)계, 주석-비스무스(Sn-Bi)계, 주석-구리(Sn-Cu)계, 주석-아연(Sn-Zn)계 및 여기에 다시 은(Ag), 구리(Cu), 아연(Zn), 인듐(In), 니켈(Ni), 인(P), 갈륨(Ga), 크롬(Cr) 등을 용도에 맞춰 첨가될 수 있다. 또한, 상기 코어볼(171)의 재질은 상기 솔더층(172)의 재질보다 용융점이 높고, 그 강성이 높을 수 있다.Referring to FIG. 5B, the first solder ball 170 may include a core ball 171 and a solder layer 172. The core ball 171 may be made of a metal or may be a Cu-core ball. The solder layer 172 may be formed on the surface of the core ball 171. The solder layer 172 may be made of tin-lead (Sn-Pb) or leadless tin (Sn-Ag) or tin-bismuth (Sn), tin-zinc (Sn-Zn), and silver (Ag), copper (Cu), zinc (Zn), indium (P), gallium (Ga), chromium (Cr), or the like. The material of the core ball 171 may have a higher melting point than the material of the solder layer 172 and its rigidity may be high.

따라서, 상기 코어볼(171)은 상기 제1솔더볼(170)의 전체 강성을 높일 수 있다. 그리고 상기 솔더층(172)은 제1솔더볼(170)을 연결시키기 위한 리플로우(Reflow)과정에서 용융되어 상기 제1솔더볼(170)을 상기 기판(110)의 제2면(110b)에 결합시킬 수 있다. 또한, 상기 솔더층(172)은 외부로부터의 충격을 완화시킬 수 있다.Therefore, the core ball 171 can increase the overall rigidity of the first solder ball 170. The solder layer 172 is melted in a reflow process for connecting the first solder ball 170 to bond the first solder ball 170 to the second surface 110b of the substrate 110 . In addition, the solder layer 172 can alleviate the impact from the outside.

한편, 상기 기판(110)의 제2면(110b)에 상기 제3반도체 디바이스(160)가 배치되는 것보다, 상기 제1솔더볼(170)이 먼저 결합될 수 있다.The first solder ball 170 may be first coupled to the third semiconductor device 160 on the second surface 110b of the substrate 110. [

도 6은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면을 몰딩한 것의 단면도이다.6 is a cross-sectional view of a second surface of a substrate of a semiconductor device module according to an embodiment of the present invention.

도 6를 참조하면, 상기 기판(110)의 제2면(110b)에 제2몰딩부(152)가 형성될 수 있다.Referring to FIG. 6, a second molding part 152 may be formed on a second surface 110b of the substrate 110. Referring to FIG.

상기 기판(110)의 제2면(110b)에 배치된 제3반도체 디바이스(160), 제2수동소자(142) 및 제1솔더볼(170)을 밀봉하기 위하여 인캡슐런트로 이용하여 제2몰딩부(152)를 형성할 수 있다. 또한, 상기 제2몰딩부(152)를 형성하기 위한 인캡슐런트는 에폭시 컴파운드, 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 이를 상기 재질로 한정하는 것은 아니다.The second passive element 142 and the first solder ball 170 disposed on the second surface 110b of the substrate 110 may be used as an encapsulant to seal the first and second passive elements 142, Thereby forming a part 152. [ In addition, the encapsulant for forming the second molding part 152 may be any one selected from an epoxy compound, a liquid encapsulant, and the like, but is not limited thereto.

한편, 상기 기판(110)의 제1면(110a)에 상기 제1반도체 디바이스(120), 제2반도체 디바이스(130) 및 제1수동소자(141)를 배치하고, 상기 제1반도체 디바이스(120), 제2반도체 디바이스(130) 및 제1수동소자(141)를 밀봉하기 위하여 제1몰딩부(151)가 형성되는 것보다, 먼저 상기 기판(110)의 제2면(110b)에 상기 제3반도체 디바이스(160) 및 제2수동소자(142)를 배치하고, 제1솔더볼(170)이 결합되며, 상기 제3반도체 디바이스(160), 제2수동소자(142) 및 제1솔더볼(170)을 밀봉하기 위하여 제2몰딩부(152)가 형성될 수 있다. The first semiconductor device 120, the second semiconductor device 130 and the first passive device 141 are disposed on the first surface 110a of the substrate 110 and the first semiconductor device 120 The first molding part 151 is first formed on the second surface 110b of the substrate 110 to seal the second semiconductor device 130 and the first passive device 141, 3 semiconductor device 160 and a second passive device 142 are disposed and a first solder ball 170 is coupled and the third semiconductor device 160, the second passive device 142, and the first solder ball 170 The second molding part 152 may be formed.

도 7은 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제1면에 형성된 몰딩부에 금속 차폐막을 형성한 것의 단면도이다.7 is a cross-sectional view illustrating a metal shielding film formed on a molding portion formed on a first surface of a substrate of a semiconductor device module according to an embodiment of the present invention.

도 7을 참조하면, 상기 기판(110)의 제1면(110a)에 형성된 제1몰딩부(151)의 표면에 금속 차폐막(180)을 형성할 수 있다. 상기 금속 차폐막(180)은 금속 스퍼터링(Sputtering)으로 형성될 수 있다. 즉, 상기 금속 차폐막(180)은 레이져를 이용하여 금속막을 증착시킬 수 있다. 따라서, 상기 제1몰딩부(151)에 의해서 밀봉된 전기적 소자가 전자파로부터 보호될 수 있다.Referring to FIG. 7, a metal shielding layer 180 may be formed on the surface of the first molding part 151 formed on the first surface 110a of the substrate 110. FIG. The metal shielding layer 180 may be formed by metal sputtering. That is, the metal shielding film 180 can deposit a metal film using a laser. Therefore, the electric element sealed by the first molding part 151 can be protected from electromagnetic waves.

또한, 상기 금속막은 상기 기판(110)의 측면 및 상기 제2몰딩부(152)의 측면까지 연장되어 형성될 수 있다. 상기 금속막이 연장됨으로써, 상기 기판(110), 및 제2몰딩부(152)에 의해서 밀봉된 전기적 소자도 전자파로부터 보호될 수 있다.The metal film may extend to the side surface of the substrate 110 and the side surface of the second molding part 152. By extending the metal film, the electrical elements sealed by the substrate 110 and the second molding part 152 can also be protected from electromagnetic waves.

한편, 상기 기판(110)의 제1면(110a)에 상기 제1반도체 디바이스(120), 제2반도체 디바이스(130) 및 제1수동소자(141)를 밀봉하기 위하여 제1몰딩부(151)를 형성한 바로 다음에 상기 제1몰딩부(151)의 표면에 상기 금속 차폐막(180)을 형성할 수 있다.A first molding part 151 is formed on the first surface 110a of the substrate 110 to seal the first semiconductor device 120, the second semiconductor device 130, and the first passive device 141, The metal shielding film 180 may be formed on the surface of the first molding part 151. [

도 8a는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 기판의 제2면에 형성된 몰딩부를 그라인딩한 것의 단면도이다. 도 8b는 도 8a의 B 부분을 확대하여 도시한 것이다. 도 9a는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 단면도를 도시한 것이다. 도 9b는 도 9의 C 부분을 확대하여 도시한 것이다.FIG. 8A is a cross-sectional view of a molding part formed on a second surface of a substrate of a semiconductor device module according to an embodiment of the present invention; FIG. 8B is an enlarged view of a portion B in FIG. 8A. 9A is a cross-sectional view of a semiconductor device module according to an embodiment of the present invention. FIG. 9B is an enlarged view of a portion C in FIG.

도 8a, 도 8b 및 도 9b를 참조하면, 상기 기판(110)의 제2면(110b)에 형성된 제2몰딩부(152´)가 그라인딩된다. 상기 제2몰딩부(152´)는 상기 제1솔더볼(170´)의 코어볼(171´) 및 솔더층(172´)이 상기 제2몰딩부(152´)의 외부로 노출될되도록 그라인딩될 수 있다. 따라서, 상기 제2몰딩부(152´)를 그라인딩 함으로써, 상기 제1솔더볼(170´)이 상기 제2몰딩부(152´)의 표면에 노출되어 랜드부(170´a) 및 상기 랜드부(170´a)의 경계선(170´b)이 형성될 수 있다.8A, 8B and 9B, the second molding part 152 'formed on the second surface 110b of the substrate 110 is ground. The second molding part 152'is grounded so that the core ball 171'of the first solder ball 170'and the solder layer 172'are exposed to the outside of the second molding part 152' . Accordingly, by grinding the second molding part 152 ', the first solder ball 170' is exposed on the surface of the second molding part 152 ', so that the land part 170'a and the land part 170'a may be formed.

또한, 상기 기판(110)의 제2면(110b)으로부터 상기 제2몰딩부(152´)의 그라인딩되어 랜드부(170´a)가 형성된 면까지의 높이를 제1높이(h1)로 하고, 상기 기판(110)의 제2면(110b)으로부터 상기 제1솔더볼(170´)의 중심까지의 높이를 제2높이(h2)로 하였을 때, 상기 제1높이(h1)가 상기 제2높이(h2)보다 클 수 있다. 그리고 상기 제1높이(h1)가 상기 제2높이(h2)보다 높은 경우, 상기 제1솔더볼(170´)에 제2솔더볼(190)이 결합될 때 상기 제1솔더볼(170´)과 상기 제2솔더볼(190)의 결합부(CP)에 솔더넥(Solder Neck,SN)이 형성될 수 있다. 즉, 상기 랜드부(170´a)와 경계선(170´b)에서 상기 제1솔더볼(170´)의 표면으로 그려진 접선이 이루는 각도(θ)는 둔각인 경우 상기 결합부(CP)에 솔더넥(SN)이 형성될 수 있다. 따라서, 상기 솔더넥(SN)이 형성된다면 상기 랜드부(170´a)에 다른 솔더볼이 결합되거나 표면실장기술(SMT,Surface Mount Technology)에 의하여 반도체 디바이스 모듈을 다른 기판에 실장한 이후 신뢰성 테스트에 의한 피로도 누적에 의하여 상기 솔더넥(SN)에 물리적 스트레스가 집중될 수 있다. 그러나 상기 제1솔더볼(170´)이 상기 강성이 높은 금속 재질로된 코어볼(171´)을 포함함으로써, 상기 솔더넥(SN)에 물리적 스트레스가 집중되더라도 상기 솔더볼(170´)이 상기 기판(110)과 전기적·기계적으로 단절되지 않을 수 있다.The height from the second surface 110b of the substrate 110 to the surface of the second molding part 152 'where the ground part 170'a is formed is defined as a first height h1, The first height h1 is greater than the second height h1 when the height from the second surface 110b of the substrate 110 to the center of the first solder ball 170 ' h2). When the first height h1 is higher than the second height h2, when the second solder ball 190 is coupled to the first solder ball 170 ', the first solder ball 170' 2 solder balls (SN) may be formed on the joint parts (CP) of the solder balls (190). That is, when the angle θ formed by the tangent drawn on the surface of the first solder ball 170 'at the land portion 170'a and the boundary line 170'b is an obtuse angle, (SN) may be formed. Therefore, if the solder neck SN is formed, another solder ball may be coupled to the land 170 'a, or a semiconductor device module may be mounted on another substrate by surface mounting technology (SMT) Physical stress can be concentrated on the solder neck SN by accumulation of fatigue by the solder neck SN. However, since the first solder ball 170 'includes the core ball 171' made of the highly rigid metal, even if physical stress is concentrated on the solder neck SN, the solder ball 170 ' 110 may not be electrically and mechanically disconnected.

한편, 상기 코어볼(171´)을 포함하지 않는 솔더볼의 경우 다른 솔더볼이 상기 랜드부(170´a)에 결합되어 상기 솔더넥(SN)이 형성된다면, 표면실장기술(SMT)에 의하여 반도체 디바이스 모듈을 다른 기판에 실장한 이후 상황에서 추가 공정에 의한 열 스트레스나 혹은 신뢰성 테스트에 의한 피로도 누적에 따라 상기 솔더넥(SN)에 물리적 스트레스가 집중되어 기판과의 전기적·기계적으로 단절될 수 있다. 따라서, 상기 솔더넥(SN)이 형성되지 않게 하기 위하여, 그라인딩된 면까지의 높이인 제1높이(h1)가 솔더볼의 중심까지의 높이인 제2높이(h2)보다 낮도록 그라인딩될 수 있다. 즉, 몰딩부의 외부로 노출되는 솔더볼의 랜드부와, 경계선에서 상기 솔더볼의 표면으로 그려진 접선과 이루는 각도(θ)는 예각일 수 있다. 따라서, 다른 솔더볼이 랜드부에 결합되어도 상기 솔더넥(SN)이 형성되지 않아서, 상기 솔더볼의 한곳에 물리적 스트레스가 집중되지 않는다. 그러나 상기 제1높이(h1)가 상기 제2높이(h2)보다 낮을 경우, 상기 제3반도체 디바이스(160)를 상기 기판(110)의 제2면(110b)에 배치하기 위한 충분한 공간이 형성되지 않을 수 있다.In the case of the solder ball not including the core ball 171 ', if another solder ball is coupled to the land portion 170'a to form the solder neck SN, the surface mount technology (SMT) Physical stress is concentrated on the solder neck SN due to thermal stress caused by an additional process or accumulation of fatigue due to reliability test in a state after the module is mounted on another substrate, so that the module can be electrically and mechanically disconnected from the substrate. Therefore, in order to prevent the solder neck SN from being formed, the first height h1 to the ground plane may be lower than the second height h2 to the center of the solder ball. That is, the angle θ formed between the land portion of the solder ball exposed to the outside of the molding portion and the tangent drawn to the surface of the solder ball at the boundary line may be an acute angle. Therefore, even if another solder ball is coupled to the land portion, the solder neck SN is not formed, so that physical stress is not concentrated on one side of the solder ball. However, when the first height h1 is lower than the second height h2, a sufficient space for arranging the third semiconductor device 160 on the second surface 110b of the substrate 110 is formed .

따라서, 상기 제1솔더볼(170´)이 상기 코어볼(171´)을 포함함으로써, 상기 제2몰딩부(152´)의 그라인딩된 면까지의 제1높이(h1)가 상기 제1솔더볼(170´)의 중심까지의 제2높이(h2)보다 높게 형성될 수 있으므로, 상기 제3반도체 디바이스(160)를 상기 기판(110)의 제2면(110b)에 배치하기 위한 충분한 공간이 확보할 수 있다.Accordingly, since the first solder ball 170 'includes the core ball 171', the first height h1 to the ground plane of the second molding part 152 ' The second semiconductor device 160 can be formed to have a sufficient height to place the third semiconductor device 160 on the second surface 110b of the substrate 110. Therefore, have.

도 9a는 본 발명의 일 실시예에 따른 반도체 디바이스 모듈의 단면도를 도시한 것이다. 도 9b는 도 9의 C 부분을 확대하여 도시한 것이다.9A is a cross-sectional view of a semiconductor device module according to an embodiment of the present invention. FIG. 9B is an enlarged view of a portion C in FIG.

도 9를 참조하면, 상기 제2몰딩부(152´)의 외부로 노출된 상기 제1솔더볼(170´)의 랜드부(170´a)에 상기 제2솔더볼(190)이 결합될 수 있다. 상기 제2솔더볼(190)은 상기 제1솔더볼(170´)과 전기적·기계적으로 연결될 수 있다. 상기 제2솔더볼(180)은 주석-납(Sn-Pb) 및 납없는 주석(Leadless Sn)으로 이루어질 수 있고, 주석-은(Sn-Ag)계, 주석-비스무스(Sn-Bi)계, 주석-구리(Sn-Cu)계, 주석-아연(Sn-Zn)계 및 여기에 다시 은(Ag), 구리(Cu), 아연(Zn), 인듐(In), 니켈(Ni), 인(P), 갈륨(Ga), 크롬(Cr) 등을 용도에 맞춰 첨가될 수 있다. 따라서, 반도체 디바이스 모듈(100)은 상기 제1솔더볼(170´) 및 제2솔더볼(190)로 이루어진 두개의 솔더볼을 포함할 수 있고, 상기 제1반도체 디바이스(120), 제2반도체 디바이스(130) 및 제3반도체 디바이스(160)는 상기 제1솔더볼(170´) 및 제2솔더볼(190)을 통하여, 다른 기판에 전기적으로 접속할 수 있다.Referring to FIG. 9, the second solder ball 190 may be coupled to a land 170 'a of the first solder ball 170' exposed to the outside of the second molding part 152 '. The second solder ball 190 may be electrically and mechanically connected to the first solder ball 170 '. The second solder ball 180 may be made of tin-lead (Sn-Pb) and leadless tin, and may be made of tin-silver (Sn-Ag), tin- (Ag), copper (Cu), zinc (Zn), indium (In), nickel (Ni), phosphorus (P) ), Gallium (Ga), chromium (Cr), or the like. Accordingly, the semiconductor device module 100 may include two solder balls composed of the first solder ball 170 'and the second solder ball 190, and the first semiconductor device 120, the second semiconductor device 130 And the third semiconductor device 160 can be electrically connected to the other substrate through the first solder ball 170 'and the second solder ball 190.

한편, 제2솔더볼(190)로 BGA(Ball Grid Array)를 형성하는 것을 대신하여, 상기 제1솔더볼(170´)의 랜드부(170´a)에 LGA(Land Grid Array)의 솔더범프(Solder Bump)를 형성할 수 있다.Instead of forming a ball grid array (BGA) with the second solder ball 190, solder bumps (Solder Bumps) of an LGA (Land Grid Array) may be formed on the land portions 170'a of the first solder balls 170 ' Bump) can be formed.

따라서, 상기 반도체 디바이스 모듈(100)은 상기 기판(110)의 양면에 반도체 디바이스(120,130,160)를 배치하기 위하여 두개의 솔더볼을 이용할 때, 제1솔더볼(170,170´)이 금속 재질로된 코어볼(171,171´)을 포함함으로써, 제1솔더볼(170,170´)이 기판위에 안정적이게 결합될 수 있고, 다른 솔더볼을 결합시키기 위한 그라인딩 높이를 줄일 수 있으며, 그라인딩된 제1솔더볼(160,160´)이 결합된 면에 배치되는 제3반도체 디바이스(160)를 위한 공간이 확보될 수 있다.Accordingly, when the semiconductor device module 100 uses two solder balls for disposing the semiconductor devices 120, 130 and 160 on both sides of the substrate 110, the first solder balls 170 and 170 'are connected to the core balls 171 and 171 ', The first solder balls 170 and 170' can be stably coupled onto the substrate and the grinding height for joining other solder balls can be reduced, and the grounded first solder balls 160 and 160 ' A space for the disposed third semiconductor device 160 can be secured.

이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 모듈 및 그 제조 방법를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.As described above, the present invention is not limited to the above-described embodiments, but can be applied to the semiconductor device module according to the present invention It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention.

100 : 반도체 디바이스 모듈 110 : 기판
120 : 제1반도체 디바이스 130 : 제2반도체 디바이스
141 : 제1수동소자 142 : 제2수동소자
151 : 제1몰딩부 152,152´: 제2몰딩부
160 : 제3반도체 디바이스 170,170´: 제1솔더볼
180 : 금속 차폐막 190 : 제2솔더볼100: semiconductor device module 110: substrate
120: first semiconductor device 130: second semiconductor device
141: first passive element 142: second passive element
151: first molding part 152, 152 ': second molding part
160: third semiconductor device 170, 170 ': first solder ball
180: metal shielding film 190: second solder ball

Claims (20)

제1면과 제2면에 배선 패턴이 형성된 기판;
상기 기판의 제1면 및 상기 제1면의 반대면인 제2면에 배치된 반도체 디바이스;
상기 기판의 제2면에 결합된 제1솔더볼;
상기 기판의 제1면의 반도체 디바이스를 인캡슐레이션하는 제1몰딩부; 및
상기 기판의 제2면의 반도체 디바이스를 인캡슐레이션하고, 상기 제1솔더볼의 일부가 노출되어 랜드부가 형성된 제2몰딩부를 포함하는 반도체 디바이스 모듈.A substrate on which wiring patterns are formed on a first surface and a second surface;
A semiconductor device disposed on a first side of the substrate and on a second side opposite to the first side;
A first solder ball coupled to a second side of the substrate;
A first molding part encapsulating a semiconductor device on a first side of the substrate; And
And a second molding portion encapsulating a semiconductor device on a second surface of the substrate, and a portion of the first solder ball is exposed to form a land portion. 제 1 항에 있어서,
상기 제2몰딩부로 노출된 제1솔더볼의 랜드부에 결합된 솔더범프를 더 포함하는 반도체 디바이스 모듈.The method according to claim 1,
And a solder bump coupled to a land portion of the first solder ball exposed to the second molding portion. 제 2 항에 있어서,
상기 솔더범프는 제2솔더볼인 반도체 디바이스 모듈.3. The method of claim 2,
And the solder bump is a second solder ball. 제 1 항에 있어서,
상기 제1솔더볼은 금속 재질로 이루어진 코어볼 및 솔더층을 포함하는 반도체 디바이스 모듈.The method according to claim 1,
Wherein the first solder ball comprises a core ball of a metal material and a solder layer. 제 4 항에 있어서,
상기 코어볼의 재질은 상기 솔더층의 재질보다 용융점이 높고, 강성이 높은 재질인 반도체 디바이스 모듈.5. The method of claim 4,
Wherein the material of the core ball is a material having a higher melting point than the material of the solder layer and a higher rigidity. 제 4 항에 있어서,
상기 코어볼의 재질은 구리인 반도체 디바이스 모듈.5. The method of claim 4,
Wherein the core ball is made of copper. 제 4 항에 있어서,
상기 코어볼이 상기 제2몰딩부로 노출된 제1솔더볼의 랜드부에 의해서 노출된 반도체 디바이스 모듈.5. The method of claim 4,
And the core ball is exposed by a land portion of the first solder ball exposed by the second molding portion. 제 1 항에 있어서,
상기 기판의 제2면으로부터 상기 제2몰딩부의 상기 랜드부가 형성된 면까지의 높이는 상기 기판의 제2면으로부터 상기 제1솔더볼의 중심까지의 높이보다 높은 반도체 디바이스 모듈.The method according to claim 1,
Wherein the height from the second surface of the substrate to the surface of the second molding portion where the land portion is formed is higher than the height from the second surface of the substrate to the center of the first solder ball. 제 1 항에 있어서,
상기 제1솔더볼의 랜드부와 랜드부의 경계선에서의 접선이 이루는 각도가 둔각인 반도체 디바이스 모듈.The method according to claim 1,
Wherein an angle formed by a tangent line at the boundary between the land portion and the land portion of the first solder ball is an obtuse angle. 제 1 항에 있어서,
상기 기판의 제1면에 형성된 제1몰딩부에 형성된 금속 차폐막을 더 포함하는 반도체 디바이스 모듈.The method according to claim 1,
And a metal shielding film formed on the first molding part formed on the first surface of the substrate. 제1면과 제2면에 배선 패턴이 형성된 기판을 준비하는 단계(S1);
상기 기판의 제1면에 반도체 디바이스를 배치하고, 상기 기판의 제1면의 반도체 디바이스를 인캡슐레이션하는 제1몰딩부를 형성하며,
상기 기판의 제2면에 반도체 디바이스를 배치하고, 제1솔더볼을 결합하며, 상기 기판의 제2면의 반도체 디바이스 및 제1솔더볼을 인캡슐레이션하는 제2몰딩부를 형성하는 단계(S2); 및
상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)를 포함하는 반도체 디바이스 모듈 제조 방법.(S1) preparing a substrate on which wiring patterns are formed on a first surface and a second surface;
Disposing a semiconductor device on a first side of the substrate and forming a first molding portion that encapsulates a semiconductor device on a first side of the substrate,
Forming a second molding portion for disposing a semiconductor device on a second side of the substrate, coupling a first solder ball, and encapsulating a semiconductor device and a first solder ball on a second side of the substrate; And
And grinding the second molding portion to form a land portion in which a part of the first solder ball is exposed (S3). 제 11 항에 있어서,
상기 제1솔더볼의 랜드부에 솔더범프를 결합하는 단계(S4)를 더 포함하는 반도체 디바이스 모듈 제조 방법.12. The method of claim 11,
(S4) joining a solder bump to a land portion of the first solder ball. 제 12 항에 있어서,
상기 솔더범프는 제2솔더볼인 반도체 디바이스 모듈 제조 방법.13. The method of claim 12,
And the solder bump is a second solder ball. 제 11 항에 있어서,
상기 제1솔더볼은 금속 재질로 이루어진 코어볼 및 솔더층을 포함하는 반도체 디바이스 모듈 제조 방법.12. The method of claim 11,
Wherein the first solder ball includes a core ball made of a metal material and a solder layer. 제 14 항에 있어서,
상기 코어볼의 재질은 상기 솔더층의 재질보다 용융점이 높고, 강성이 높은 재질인 반도체 디바이스 모듈 제조 방법.15. The method of claim 14,
Wherein the material of the core ball is a material having a higher melting point and a higher rigidity than the material of the solder layer. 제 14 항에 있어서,
상기 코어볼의 재질은 구리인 반도체 디바이스 모듈 제조 방법.15. The method of claim 14,
Wherein the core ball is made of copper. 제 14 항에 있어서,
상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)에서,
상기 코어볼은 상기 제1솔더볼의 랜드부에 의해서 노출되도록 그라인딩되는 반도체 디바이스 모듈 제조 방법. 15. The method of claim 14,
In the step (S3) of grinding the second molding part to form a land part in which a part of the first solder ball is exposed,
Wherein the core ball is ground to be exposed by the land portion of the first solder ball. 제 11 항에 있어서,
상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)에서,
상기 기판의 제2면으로부터 상기 제2몰딩부의 상기 랜드부가 형성된 면까지의 높이는 상기 기판의 제2면으로부터 상기 제1솔더볼의 중심까지의 높이보다 높도록 그라인딩되는 반도체 디바이스 모듈 제조 방법.12. The method of claim 11,
In the step (S3) of grinding the second molding part to form a land part in which a part of the first solder ball is exposed,
Wherein the height from the second surface of the substrate to the surface of the second molding portion where the land portion is formed is higher than the height from the second surface of the substrate to the center of the first solder ball. 제 11 항에 있어서,
상기 제2몰딩부를 그라인딩하여, 상기 제1솔더볼의 일부가 노출된 랜드부를 형성하는 단계(S3)에서,
상기 제1솔더볼의 랜드부와 랜드부의 경계선에서의 접선이 이루는 각도가 둔각을 이루도록 그라인딩되는 반도체 디바이스 모듈 제조 방법.12. The method of claim 11,
In the step (S3) of grinding the second molding part to form a land part in which a part of the first solder ball is exposed,
Wherein the first solder ball is grounded so that an angle formed by a tangent line at the boundary line between the land portion and the land portion becomes an obtuse angle. 제 11 항에 있어서,
상기 기판의 제1면에 형성된 제1몰딩부에 금속막을 증착시켜 금속 차폐막을 형성하는 단계(S5)를 더 포함하는 반도체 디바이스 모듈 제조 방법.12. The method of claim 11,
And forming a metal shielding film by depositing a metal film on the first molding portion formed on the first surface of the substrate (S5).
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