KR20170080318A - Silicon carbide epi wafer and semiconductor device comprising the same - Google Patents
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Abstract
실시예에 따른 탄화규소 에피 웨이퍼는, 베이스 기판; 상기 베이스 기판 상에 배치되고, 홈이 형성되는 제 1 에피층; 및 상기 홈 내에 배치되는 제 2 에피층을 포함하고, 상기 제 1 에피층은 N형(N-type)의 특성을 가지고, 상기 제 2 에피층은 P형(P-type)의 특성을 가진다.A silicon carbide epitaxial wafer according to an embodiment includes: a base substrate; A first epitaxial layer disposed on the base substrate and having a groove formed therein; And a second epi-layer disposed in the groove, wherein the first epi-layer has an N-type characteristic and the second epi-layer has a P-type characteristic.
Description
실시예는 탄화규소 에피 웨이퍼 및 이를 포함하는 반도체 소자에 관한 것이다.An embodiment relates to a silicon carbide epitaxial wafer and a semiconductor device including the silicon carbide epitaxial wafer.
반도체 소자의 특성을 결정하는 요인으로서 누설 전류, 항복 전압 및 저항 등을 들 수 있다.Leakage current, breakdown voltage, and resistance are examples of factors that determine the characteristics of semiconductor devices.
즉, 누설 전류 및 저항이 작고, 항복 전압이 증가될수록 반도체 소자의 전기적 특성이 향상될 수 있다.That is, as the leakage current and the resistance are small and the breakdown voltage is increased, the electrical characteristics of the semiconductor device can be improved.
한편, 탄화규소는, 밴드갭이 크고 열전도율은 실리콘에 비하여 큰 한편, 캐리어의 이동도는 실리콘과 같은 정도로 크고, 전자의 포화 드리프트(drift) 속도 및 내압도 크다. 이 때문에, 고효율화, 고내압화 및 대용량화가 요구되는 반도체 소자에의 적용이 기대되는 물질이다.On the other hand, silicon carbide has a large band gap and a high thermal conductivity as compared with silicon, while the carrier mobility is as large as that of silicon, and the saturation drift rate and breakdown voltage of electrons are large. For this reason, it is a material expected to be applied to semiconductor devices requiring high efficiency, high-voltage conversion, and large capacity.
따라서, 상기 탄화규소 에피층을 포함하는 반도체 소자에 있어서, 누설 전류 및 저항 및 항복 전압을 제어하여 향상된 전기적 특성을 가질 수 있는 새로운 구조의 반도체 소자가 요구된다.Therefore, there is a demand for a semiconductor device having a new structure capable of controlling leakage current, resistance, and breakdown voltage to have improved electrical characteristics in the semiconductor device including the silicon carbide epi layer.
실시예는 향상된 전력 효율을 가지는 반도체 소자를 제공하고자 한다.The embodiment attempts to provide a semiconductor device with improved power efficiency.
실시예에 따른 탄화규소 에피 웨이퍼는, 베이스 기판; 상기 베이스 기판 상에 배치되고, 홈이 형성되는 제 1 에피층; 및 상기 홈 내에 배치되는 제 2 에피층을 포함하고, 상기 제 1 에피층은 N형(N-type)의 특성을 가지고, 상기 제 2 에피층은 P형(P-type)의 특성을 가진다.A silicon carbide epitaxial wafer according to an embodiment includes: a base substrate; A first epitaxial layer disposed on the base substrate and having a groove formed therein; And a second epi-layer disposed in the groove, wherein the first epi-layer has an N-type characteristic and the second epi-layer has a P-type characteristic.
실시예에 따른 반도체 소자는 향상된 전기적 특성을 가질 수 있다. 자세하게, 전극과 대응되는 제 1 에피층 영역에 홈을 형성하고, 제 2 에피층을 배치할 수 있다.The semiconductor device according to the embodiment can have improved electrical characteristics. In detail, grooves can be formed in the first epi layer region corresponding to the electrode, and the second epi layer can be arranged.
이에 따라, 실시예에 따른 반도체 소자는 관통홈이 형성되지 않는 영역 즉, 공핍층의 영역을 증가함으로써, 누설 전류(Leakage Current)를 감소시킬 수 있고, 항복 전압(Breakdown Voltage)를 증가시킬 수 있다. 따라서, 실시예에 따른 반도체 소자는 향상된 전기적 특성을 가질 수 있다.Accordingly, the semiconductor device according to the embodiment can reduce the leakage current and increase the breakdown voltage by increasing the region where the through-hole is not formed, that is, the region of the depletion layer . Thus, the semiconductor device according to the embodiment can have improved electrical characteristics.
도 1은 실시예에 따른 반도체 소자의 단면도를 도시한 도면이다.
도 2는 실시예들에 따른 반도체 소자의 효율을 설명하기 위한 전류(I)-전압(V) 그래프를 도시한 도면이다.
도 3 내지 도 7은 실시예에 따른 반도체 소자의 공정을 설명하기 위한 도면들이다.1 is a cross-sectional view of a semiconductor device according to an embodiment.
FIG. 2 is a graph showing a current (I) -voltage (V) graph for explaining the efficiency of a semiconductor device according to the embodiments.
3 to 7 are views for explaining a process of a semiconductor device according to an embodiment.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 “상/위(on)”에 또는 “하/아래(under)”에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다. In the description of the embodiments, it is to be understood that each layer (film), area, pattern or structure may be referred to as being "on" or "under / under" Quot; includes all that is formed directly or through another layer. The criteria for top / bottom or bottom / bottom of each layer are described with reference to the drawings.
도면에서 각 층(막), 영역, 패턴 또는 구조물들의 두께나 크기는 설명의 명확성 및 편의를 위하여 변형될 수 있으므로, 실제 크기를 전적으로 반영하는 것은 아니다. The thickness or the size of each layer (film), region, pattern or structure in the drawings may be modified for clarity and convenience of explanation, and thus does not entirely reflect the actual size.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 실시예에 따른 반도체 소자의 단면도를 도시한 도면이다.1 is a cross-sectional view of a semiconductor device according to an embodiment.
도 1을 참조하면, 실시예에 따른 반도체 소자는 탄화규소 에피 웨이퍼 및 전극을 포함할 수 있다.Referring to FIG. 1, a semiconductor device according to an embodiment may include a silicon carbide epitaxial wafer and an electrode.
자세하게, 상기 전극은 상기 탄화규소 에피 웨이퍼 상에 배치될 수 있다.In detail, the electrode can be disposed on the silicon carbide epitaxial wafer.
상기 탄화규소 에피 웨이퍼는 베이스 기판(100), 상기 베이스 기판(100) 상의 에피층(200)을 포함할 수 있다.The silicon carbide epitaxial wafer may include a
상기 베이스 기판(100)은 탄화규소(SiC)를 포함할 수 있다. 이러한 탄화규소는, 밴드갭이 크고 열전도율은 실리콘에 비하여 큰 한편, 캐리어의 이동도는 실리콘과 같은 정도로 크고, 전자의 포화 드리프트(drift) 속도 및 내압도 크다. 이 때문에, 고효율화, 고내압화 및 대용량화가 요구되는 반도체 소자에의 적용이 기대되는 물질이다.The
상기 에피층(200)은 제 1 에피층(210) 및 제 2 에피층(220)을 포함할 수 있다.The
상기 제 1 에피층(210)은 상기 베이스 기판(100) 상에 배치될 수 있다.The
상기 제 1 에피층(210)은 상기 베이스 기판(100)의 일면과 접촉하며 배치될 수 있다. 상기 제 1 에피층(210)은 상기 베이스 기판(100)과 동일 또는 유사한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 에피층(210)은 탄화규소를 포함할 수 있다.The
상기 제 1 에피층(210)의 두께는 약 5㎛ 내지 약 150㎛일 수 있다.The thickness of the
상기 제 1 에피층(210)에는 홈이 형성될 수 있다. 자세하게, 상기 홈은 상기 제 1 에피층(210)과 상기 베이스 기판(100)이 접촉하는 면과 반대되는 면 상에 형성될 수 있다.A groove may be formed in the
자세하게, 상기 제 1 에피층(210)은 상기 베이스 기판(100)과 마주보는 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함할 수 있다.In detail, the
상기 홈은 상기 제 1 면에서 상기 제 2 면으로 연장할수록 폭이 넓어지도록 형성될 수 있다.The groove may be formed to have a wider width as it extends from the first surface to the second surface.
또한, 상기 홈의 폭은 약 0.5㎛ 내지 약 10㎛일 수 있다. 또한, 상기 홈의 깊이는 약 0.3㎛ 내지 약 3㎛일 수 있다.Further, the width of the groove may be about 0.5 占 퐉 to about 10 占 퐉. Further, the depth of the groove may be about 0.3 탆 to about 3 탆.
상기 홈의 하면과 상기 홈의 측면은 일정한 경사 각도를 가지면서 형성될 수 있다. 예르 들어, 상기 홈의 하면과 상기 홈의 측면이 이루는 경사 각도는 둔각일 수 있다. 자세하게, 상기 홈의 하면과 상기 홈의 측면이 이루는 경사 각도는 약 90° 내지 약 150°일 수 있다.The bottom surface of the groove and the side surface of the groove may be formed with a predetermined inclination angle. For example, the angle of inclination between the lower surface of the groove and the side surface of the groove may be an obtuse angle. In detail, the angle of inclination between the lower surface of the groove and the side surface of the groove may be about 90 ° to about 150 °.
상기 홈의 폭 및 상기 홈의 깊이가 상기 범위를 벗어나는 경우, 공핍층이 충분하게 넓어지지 않아, 항복 전압(Breakdown Voltage) 및 누설 전류(Leakage Current)의 특성을 향상시킬 수 없다.
When the width of the groove and the depth of the groove are out of the above range, the depletion layer does not sufficiently expand and the breakdown voltage and leakage current characteristics can not be improved.
상기 제 2 에피층(220)은 상기 홈 내에 배치될 수 있다. 상기 제 2 에피층(220)은 상기 베이스 기판(100)과 동일 또는 유사한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 에피층(220)은 탄화규소를 포함할 수 있다.The
상기 제 1 에피층(210)에는 5족 물질이 도핑될 수 있다. 예를 들어, 상기 제 1 에피층(210)에는 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 하나의 5족 물질이 도핑될 수 있다.The first epi-
자세하게, 상기 제 1 에피층(210)에는 제 1 도핑 농도로 상기 5족 물질이 도핑될 수 있다. 이에 따라, 상기 제 1 에피층(210)은 N형(N-type)의 특성을 가질 수 있다.In detail, the first epi-
또한, 상기 제 2 에피층(220)에는 3족 물질이 도핑될 수 있다. 예를 들어, 상기 제 2 에피층(220)에는 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나의 3족 물질이 도핑될 수 있다.In addition, the second epi-
자세하게, 상기 제 2 에피층(220)에는 제 2 도핑 농도로 상기 3족 물질이 도핑될 수 있다. 이에 따라, 상기 제 2 에피층(210)은 P형(P-type)의 특성을 가질 수 있다.In detail, the second
상기 제 1 도핑 농도와 상기 제 2 도핑 농도는 서로 다를 수 있다. 자세하게, 상기 제 1 도핑 농도는 상기 제 2 도핑 농도보다 클 수 있다.The first doping concentration and the second doping concentration may be different from each other. In detail, the first doping concentration may be greater than the second doping concentration.
자세하게, 상기 제 1 도핑 농도는 약 1*1017㎤ 미만일 수 있다. 또한, 상기 제 2 도핑 농도는 약 1*1015㎤ 내지 약 5*1016㎤이 수 있다.In detail, the first doping concentration may be less than about 1 * 10 < 17 > Also, the second doping concentration may be about 1 * 10 15 cm 3 to about 5 * 10 16 cm 3.
상기 제 1 에피층(210)에는 p 영역(p) 및 n 영역(n)이 도핑될 수 있다. 자세하게, 상기 홈이 형성된 즉, 상기 제 2 에피층(220)이 형성된 영역과 이격되는 영역에 p형 물질 및 n형 물질을 도핑하여 p형 채널 및 n형 채널을 형성할 수 있다.
The
상기 전극은 제 1 전극(310) 및 제 2 전극(320)을 포함할 수 있다. The electrode may include a
상기 제 1 전극(310)은 상기 베이스 기판(100)의 하부에 배치될 수 있다. 상기 제 1 전극(310)은 드레인 전극을 포함할 수 있다.The
상기 제 2 전극(320)은 상기 에피층 상에 배치될 수 있다. 자세하게, 상기 제 2 전극(320)은 상기 제 2 에피층(220) 상에 배치될 수 있다. 상기 제 2 전극(320)은 상기 제 2 에피층(220)과 접촉하며 배치될 수 있다. 상기 제 2 전극(320)은 게이트 전극을 포함할 수 있다.
The
실시예에 따른 반도체 소자는 향상된 전기적 특성을 가질 수 있다. 자세하게, 상기 게이트 전극과 접촉하는 영역에 홈을 형성하여 p형 특성을 가지는 제 2 에피층을 배치함으로써, 도 2에 도시되어 있듯이, 공핍층의 영역을 증가함으로써, 누설 전류(Leakage Current)를 감소시킬 수 있고, 항복 전압(Breakdown Voltage)을 증가시킬 수 있다. 이에 따라, 실시예에 따른 반도체 소자는 향상된 전기적 특성을 가질 수 있다.
The semiconductor device according to the embodiment can have improved electrical characteristics. In detail, a groove is formed in a region in contact with the gate electrode to dispose a second epi layer having a p-type characteristic, thereby reducing the leakage current by increasing the region of the depletion layer, as shown in Fig. And the breakdown voltage can be increased. Thus, the semiconductor device according to the embodiment can have improved electrical characteristics.
이하, 도 3 내지 도 7을 참조하여, 실시예에 따른 반도체 소자의 제조 방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment will be described with reference to FIGS. 3 to 7. FIG.
도 3을 참조하면, 베이스 기판(100) 상에 제 1 에피층(210)을 형성할 수 있다. 상기 베이스 기판(100) 및 상기 제 1 에피층(210)은 탄화규소를 포함할 수 있다. 상기 제 1 에피층(210)은 약 5㎛ 내지 약 150㎛의 두께로 형성할 수 있다.Referring to FIG. 3, a
이어서, 상기 제 1 에피층(210) 내에 5족 물질을 도핑할 수 있다. 예를 들어, 상기 제 1 에피층(210) 내에 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 하나의 5족 물질을 도핑할 수 있다.Subsequently, a Group 5 material may be doped in the first epi-
이어서, 도 4를 참조하면, 상기 제 1 에피층(210)의 일면을 에칭하여 상기 제 1 에피층(210)의 일면 상에 홈(H)을 형성할 수 있다. Referring to FIG. 4, one surface of the
상기 홈(H)은 일정한 깊이 및 폭으로 형성할 수 있다. 자세하게, 상기 홈은 약 0.5㎛ 내지 약 10㎛의 폭 및 약 0.3㎛ 내지 약 3㎛의 깊이로 형성할 수 있다.The grooves H can be formed with a predetermined depth and width. In detail, the grooves can be formed with a width of about 0.5 탆 to about 10 탆 and a depth of about 0.3 탆 to about 3 탆.
이어서, 도 5를 참조하면, 상기 홈(H) 내부에 제 2 에피층(220)을 형성할 수 있다. 상기 제 2 에피층(220)은 상기 홈(H)을 메우면서 형성될 수 있다.Next, referring to FIG. 5, a
이어서, 상기 제 2 에피층(220) 내에 3족 물질을 도핑할 수 있다. 예를 들어, 상기 제 2 에피층(220) 내에 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나의 3족 물질을 도핑할 수 있다.Subsequently, a Group III material may be doped in the second epi-
이어서, 도 6을 참조하면, 상기 제 1 에피층(210)에 채널을 형성할 수 있다. 자세하게, 상기 제 1 에피층(210)에 p형 물질 및 n형 물질을 주입하여, p 영역(p) 및 n 영역(n)을 형성할 수 있다.Referring to FIG. 6, a channel may be formed in the first epi-
이어서, 도 7을 참조하면, 상기 베이스 기판(100)의 하부에 제 1 전극(310)을 형성할 수 있다. 상기 제 1 전극(310)은 드레인 전극일 수 있다. 또한, 상기 제 2 에피층(220) 상부에 제 2 전극(320)을 형성할 수 있다. 상기 제 2 전극(320)은 게이트 산화막층일 수 있다.
Referring to FIG. 7, a
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. The features, structures, effects and the like described in the foregoing embodiments are included in at least one embodiment of the present invention and are not necessarily limited to one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be construed as limiting the scope of the present invention. It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiments may be modified and implemented. It is to be understood that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.
Claims (9)
상기 베이스 기판 상에 배치되고, 홈이 형성되는 제 1 에피층; 및
상기 홈 내에 배치되는 제 2 에피층을 포함하고,
상기 제 1 에피층은 N형(N-type)의 특성을 가지고,
상기 제 2 에피층은 P형(P-type)의 특성을 가지는 탄화규소 에피 웨이퍼.A base substrate;
A first epitaxial layer disposed on the base substrate and having a groove formed therein; And
And a second epi layer disposed in the groove,
The first epitaxial layer has an N-type characteristic,
And the second epi layer is a P-type silicon carbide epitaxial wafer.
상기 제 1 에피층의 도핑 농도는 1*1017㎤ 미만인 탄화규소 에피 웨이퍼.The method according to claim 1,
Wherein the doping concentration of the first epitaxial layer is less than 1 * 10 < 17 > cm < 3 >.
상기 제 2 에피층의 도핑 농도는 1*1015㎤ 내지 5*1016㎤인 탄화규소 에피 웨이퍼.3. The method of claim 2,
And the second epitaxial layer has a doping concentration of 1 * 10 15 cm 3 to 5 * 10 16 cm 3.
상기 제 2 에피층의 두께는 5㎛ 내지 150㎛인 탄화규소 에피 웨이퍼.The method of claim 3,
And the thickness of the second epilayer is 5 탆 to 150 탆.
상기 제 1 에피층은 상기 베이스 기판과 마주보는 제 1 면; 및
상기 제 1 면과 반대되는 제 2 면을 포함하고,
상기 홈은 상기 제 1 면에서 상기 제 2 면으로 연장할수록 폭이 넓어지는 탄화규소 에피 웨이퍼.The method according to claim 1,
Wherein the first epi layer has a first side facing the base substrate; And
And a second surface opposite to the first surface,
Wherein the grooves are wider as they extend from the first surface to the second surface.
상기 홈의 폭은 0.5㎛ 내지 10㎛인 탄화규소 에피 웨이퍼.The method according to claim 1,
Wherein the groove has a width of 0.5 to 10 占 퐉.
상기 홈의 깊이는 0.3㎛ 내지 3㎛인 탄화규소 에피 웨이퍼.The method according to claim 1,
Wherein the depth of the groove is 0.3 탆 to 3 탆.
상기 홈의 하면과 상기 홈의 측면이 이루는 각도는 90° 내지 150°인 탄화규소 에피 웨이퍼.The method according to claim 1,
And the angle between the lower surface of the groove and the side surface of the groove is 90 ° to 150 °.
상기 제 1 에피층의 내부에 형성되는 p 영역 및 n 영역;
상기 베이스 기판의 하부에 배치되는 제 1 전극
상기 제 2 에피층의 상에 배치되는 제 2 전극을 포함하는 반도체 소자.9. A silicon carbide epitaxial wafer as claimed in any one of claims 1 to 8;
A p-region and an n-region formed in the first epi-layer;
A first electrode disposed on a lower portion of the base substrate,
And a second electrode disposed on the second epi-layer.
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