KR20170071826A - 전자 부품 패키지 및 그 제조방법 - Google Patents

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KR20170071826A
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Abstract

본 발명의 일 실시 형태에 따른 전자 부품 패키지는 제1 배선부와, 상기 제1 배선부 상에 배치되며 관통 홀을 갖는 프레임과, 상기 제1 배선부 상에서 상기 관통 홀에 배치된 배리어층과, 상기 관통 홀에서 상기 배리어층 상에 배치된 전자 부품 및 상기 프레임 및 상기 전자 부품 상에 배치된 제2 배선부를 포함한다.

Description

전자 부품 패키지 및 그 제조방법 {ELECTRONIC COMPONENT PACKAGE AND MANUFACTRUING METHOD OF THE SAME}
본 발명은 전자 부품 패키지 및 그 제조방법에 관한 것이다.
전자 부품 패키지란 전자 부품을 회로 기판(Printed Circuit Board: PCB), 예를 들면, 전자 기기의 메인 보드 등에 전기적으로 연결시키고, 외부의 충격으로부터 전자 부품을 보호하기 위한 패키지 기술을 의미한다. 한편, 최근 전자 부품에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 전자 부품 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
상기와 같은 기술적 요구에 부합하기 제시된 패키지 기술 중의 하나가 웨이퍼 상에 형성된 전자 부품의 전극 패드의 재배선을 이용하는 웨이퍼 레벨 패키지(Wafer Level Package: WLP)이다. 웨이퍼 레벨 패키지에는 팬-인 웨이퍼 레벨 패키지(fan-in WLP)와 팬-아웃 웨이퍼 레벨 패키지(fan-out WLP)가 있으며, 특히 팬-아웃 웨이퍼 레벨 패키지의 경우 소형의 크기를 가지면서 다수의 핀을 구현함에 유용한바 최근 활발히 개발되고 있다.
이러한 반도체 패키지의 경우, 패키지의 사이즈를 소형화 하면서도 고성능 확보를 위하여 메모리나 수동 소자 등의 실장 밀도는 증가시킬 필요성이 높아지고 있다.
본 발명의 일 목적은 전자부품 상하부에 충분한 배선부 영역을 확보함으로써 전자 부품의 실장 밀도가 향상된 전자 부품 패키지를 제공하는 것이다.
본 발명의 다른 목적은 상술한 전자 부품 패키지를 효율적으로 제조할 수 있는 제조방법을 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 형태를 통하여 전자 부품 패키지의 신규한 구조를 제안하고자 하며, 구체적으로, 제1 배선부와, 상기 제1 배선부 상에 배치되며 관통 홀을 갖는 프레임과, 상기 제1 배선부 상에서 상기 관통 홀에 배치된 배리어층과, 상기 관통 홀에서 상기 배리어층 상에 배치된 전자 부품 및 상기 프레임 및 상기 전자 부품 상에 배치된 제2 배선부를 포함하는 구성이다.
또한, 본 발명은 일 형태를 통하여 전자 부품 패키지의 효율적 제조 공정을 제안하고자 하며, 구체적으로, 제1 배선부 상에 배리어층을 형성하는 단계와, 상기 제1 배선부 및 배리어층 상에 프레임을 형성하는 단계와, 상기 프레임의 일부를 식각하여 상기 프레임에 관통 홀을 형성하는 단계와, 상기 관통 홀에서 상기 배리어층 상에 전자 부품을 배치하는 단계 및 상기 프레임 및 상기 전자 부품 상에 제2 배선부를 형성하는 단계를 포함하는 공정이다.
본 발명의 일 실시 형태에서 제안하는 전자 부품 패키지를 사용함으로써 패키지의 사이즈를 소형화하면서도 전자 부품의 실장 밀도가 향상된 전자 부품 패키지를 얻을 수 있다. 나아가, 본 발명의 일 실시 형태의 제조방법을 사용함으로써 상술한 전자 부품 패키지를 효율적으로 제조할 수 있다.
도 1은 전자 기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자 기기에 적용된 전자 부품 패키지의 예를 개략적으로 도시한다.
도 3은 전자 부품 패키지의 일례를 개략적으로 나타내는 단면도이다.
도 4 내지 11은 본 발명의 일 실시 형태에 따른 전자 부품 패키지의 제조방법을 개략적으로 나타낸 공정도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
전자 기기
도 1은 전자 기기 시스템의 예를 개략적으로 나타내는 블록도이다. 도면을 참조하면, 전자 기기(1000)는 메인 보드(1010)를 수용한다. 메인 보드(1010)에는 칩 관련 부품(1020), 네트워크 관련 부품(1030), 및 기타 부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호 라인(1090)을 형성한다.
칩 관련 부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련 부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있음은 물론이다. 또한, 이들 부품(1030)이 상술한 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타 부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동 부품 등이 포함될 수 있음은 물론이다. 또한, 이들 부품(1040)이 상술한 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자 기기(1000)의 종류에 따라, 전자 기기(1000)는 메인 보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 이 다른 부품은, 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등을 포함하며, 이에 한정되는 것은 아니고, 이 외에도 전자 기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자 기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자 기기일 수 있음은 물론이다.
도 2는 전자 기기에 적용된 전자 부품 패키지의 예를 개략적으로 도시한다. 전자 부품 패키지는 상술한 바와 같은 다양한 전자 기기(1000)에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인 보드(1110)가 수용되어 있으며, 상기 메인 보드(1110)에는 다양한 전자 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인 보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 이때, 상기 전자 부품(1120) 중 일부는 상술한 바와 같은 칩 관련 부품일 수 있으며, 전자 부품 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다.
전자 부품 패키지 및 그 제조방법
도 3은 전자 부품 패키지의 일례를 개략적으로 나타내는 단면도이다. 본 실시 형태에 따른 전자 부품 패키지(100)의 주요 구성 요소는 제1 및 제2 배선부(110, 120), 프레임(150), 배리어층(133)과 그 위에 배치된 전자 부품(130)을 포함한다.
제1 배선부(110)는 전자 부품(130)의 배치 영역을 제공하며 일 예로서 절연층(111), 도전성 패턴(112) 및 도전성 비아(113)를 포함하여 구성될 수 있다. 제1 배선부(110)는 메모리나 수동 소자 등의 추가적인 전자 부품(180)와 접속될 수 있다. 이 경우, 필요에 따라 도 3의 도시된 형태보다 더 많은 수의 절연층(111), 도전성 패턴(112) 및 도전성 비아(113)가 제1 배선부(110)에 구비될 수 있다.
절연층(111)에 포함될 수 있는 절연 물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있다. 또한, 절연 물질로서 광 경화성 물질(PID)을 사용하는 경우 절연층(111)을 보다 얇게 형성할 수 있고, 미세 패턴을 보다 용이하게 구현할 수 있다. 제1 배선부(110)에서 각 층을 이루는 절연층(111)은 서로 동일한 물질로 이루어질 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(111)의 두께 역시 특별히 한정되지 않으며, 예를 들면, 각 층은 도전성 패턴(112)을 제외한 두께가 5㎛ 내지 20㎛ 정도, 도전성 패턴(112)의 두께를 고려하면 15㎛ 내지 70㎛ 정도일 수 있다.
도전성 패턴(112)은 배선 패턴 및/또는 패드 패턴의 역할을 수행하며, 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 또는 이들의 합금 등의 전기 전도성 물질을 사용할 수 있다. 도전성 패턴(112)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 재배선 패턴으로써 그라운드(Ground: GND) 패턴, 파워(Power: PWR) 패턴, 신호(Signal: S) 패턴 등의 역할을 수행할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 패드 패턴으로써 비아 패드, 외부 접속 단자 패드 등의 역할을 수행할 수 있다. 도전성 패턴(112)의 두께 역시 특별히 한정되지 않으며, 예를 들면, 각각 10㎛ 내지 50㎛ 정도일 수 있다.
한편, 도 3에 도시된 형태와 같이, 도전성 패턴(112) 중 추가적인 전자 부품(180)을 향하는 부분은 절연층(111)에 매립된 형태로 제공될 수 있으며, 이에 따라 보다 미세한 패턴을 구현할 수 있다. 물론, 이는 본 발명에서 필수적인 사항은 아니라 할 것이며, 절연층(111) 표면에 돌출된 형태로 도전성 패턴을 형성할 수도 있을 것이다. 한편, 도전성 패턴(112) 중 절연층(111)의 외부로 노출된 것, 예컨대, 전자 부품(130)과 접속되는 것에는 필요에 따라 표면처리 층이 더 형성될 수 있다. 상기 표면처리 층은 당해 기술분야에 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금 등에 의해 형성될 수 있다.
도전성 비아(113)는 서로 다른 층에 형성된 도전성 패턴(112) 등을 서로 전기적으로 연결되도록 하며, 그 결과 패키지(100) 내에 전기적 경로를 형성시킨다. 도전성 비아(113) 역시 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 또는 이들의 합금 등의 전도성 물질을 사용할 수 있다. 도전성 비아(113) 역시 전도성 물질로 완전히 충전될 수 있으며, 또는 전도성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 하면으로 갈수록 직경이 작아지는 테이퍼 형상, 하면으로 갈수록 직경이 커지는 역 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
프레임(150)은 제1 배선부(110) 상에 배치되어 패키지(100)의 지지나 강성 유지 등의 기능을 위하여 제공될 수 있다. 프레임(150)은 전자 부품(130)을 배치하기 위한 관통 홀을 갖는데, 이러한 관통 홀은 전자 부품(130)을 둘러싸는 내벽에 의하여 형성될 수 있다.
프레임(150)을 구성하는 물질은 특별히 제한되지는 아니하며, 몰딩 수지나 프리프레그(prepreg), 나아가서는 금속, 세라믹 계열의 물질을 이용할 수 있다. 이 경우, 패키지(100)의 휨(warpage)을 완화하기 위하여 프레임(150)은 상대적으로 높은 모듈러스를 갖는 물질을 이용할 수 있으며, 예컨대, 봉합재(140)보다 높은 강성을 가질 수 있다.
이 경우, 프레임(150)에는 상하부 전기 연결을 위한 구조물이 구비될 수 있다. 구체적으로 도 3에 도시된 예와 같이, 도전성 연결구조물(151)은 프레임(150)을 관통하여 제1 및 제2 배선부(110, 120)를 전기적으로 연결할 수 있으며, 이러한 구조물의 예로서, 구리(Cu) 등으로 이루어진 도전성 포스트일 수 있다. 이 경우, 제1 및 제2 배선부(110, 120)의 전기 연결을 위하여 봉합재(140)를 관통하는 도전성 비아(152)가 구비될 수 있다. 이 경우, 도 3에 도시된 예와 같이, 도전성 연결구조물(151)은 봉합재(140)를 관통하는 도전성 비아(152)와 패드 구조 등에 의하지 않고 직접 연결될 수 있다. 이러한 직접 연결 구조는 도 9, 도 10 등과 관련하여 후술할 제조 공정에 의하여 얻어질 수 있는 특유의 형태로서 제1 및 제2 배선부(110, 120)의 전기 연결 경로를 단축함으로써 효과적인 전기 연결 구조를 구현할 수 있다.
배리어층(133)은 제1 배선부(110) 상에서 프레임(150)의 관통 홀에 배치되며, 후술할 바와 같이 프레임(150)에 관통 홀을 형성하기 위한 식각 공정 시에 식각 저지층으로서 기능할 수 있다. 이러한 기능을 고려하였을 때, 배리어층(133)은 일 예로서 구리(Cu) 등의 금속 재질로 이루어질 수 있다. 또한, 도 3에 도시된 형태와 같이 배리어층(133)은 프레임(150)과 접촉하도록 형성될 수 있다. 한편, 배리어층(133)과 전자 부품(130) 사이에는 접착층(134)이 배치되어 보다 안정적으로 전자 부품(130)을 실장할 수 있다.
전자 부품(130)은 제1 배선부(110)의 관통 홀에서 배리어층(133) 상에 배치되며, 다양한 능동 부품(예컨대, 다이오드, 진공관, 트랜지스터 등) 또는 수동 부품(예컨대, 인덕터, 콘덴서, 저항기 등)일 수 있다. 또한, 전자 부품(130)은 수백 내지 수백만 개 이상의 소자가 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC) 칩일 수 있다. 필요에 따라서는 집적회로가 플립칩 형태로 패키지 된 전자 부품일 수도 있다. 집적회로 칩은, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다. 이 경우, 도 3에서는 제1 배선부(110) 상에 1개의 전자 부품(130)이 실장된 형태를 나타내고 있지만 2개 이상의 부품이 사용될 수도 있을 것이다.
또한, 도 3에 도시된 형태와 같이, 전자 부품(130)은 일면, 즉, 활성면에 형성된 전극 패드(131)를 포함하며, 전극 패드(131)는 제2 배선부(120)를 향하도록 배치되어 도전성 비아(132)와 접속될 수 있다. 이 경우, 전자 부품(130)의 비 활성면은 제1 배선부(110)를 향하면서 접착층(134)과 결합된 형태를 가질 수 있다.
봉합재(140)는 전자 부품(130) 등을 보호하기 위한 것으로서 프레임(150)의 관통 홀을 충진하여 전자 부품(130)을 봉합하며, 이 경우, 도 3에 도시된 형태와 같이 전자 부품(130)과 봉합재(140)을 덮도록 형성될 수 있다. 봉합재(140)는 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, 봉합재(140)는 미경화 상태의 수지 필름을 제1 배선부(110)와 프레임(150) 상에 적층한 후 경화하는 방법 등을 이용하여 얻어질 수 있으며, 이러한 방법 외에도 EMC 등의 공지의 몰딩 방식을 사용할 수 있음은 물론이다.
한편, 봉합재(140)에는 전자파 차단을 위하여 필요에 따라 전도성 입자가 포함될 수 있다. 전도성 입자는 전자파 차단이 가능한 것이면 어떠한 것이든 사용할 수 있으며, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 특별히 이에 한정되는 것은 아니다.
제2 배선부(120)는 프레임(150)과 전자 부품(130) 상에 배치되며, 전자 부품(130), 제1 배선부(110) 등과 전기적으로 연결된다. 제1 배선부(110)와 마찬가지로 제2 배선부(120)는 절연층(121), 도전성 패턴(122) 및 도전성 비아(123)를 포함하며, 제1 배선부(110)와 동일한 구성으로 채용될 수 있다. 제2 배선부(120)는 전자 부품(130)의 배선 구조를 재배선하는 기능 등을 수행할 수 있다. 이 경우, 도 3의 예에서는 제2 배선부(120)가 다층 구조를 갖는 것으로 표현되어 있지만, 필요에 따라 단층의 배선부로 구성될 수도 있다. 또한, 설계 사항에 따라서 더 많은 층을 가질 수도 있을 것이다. 본 실시 예의 전자 부품 패키지(100)의 경우, 전자 부품(130)의 상부 및 하부 모두에 배선부(110, 120)가 배치되며, 전자 부품, 예컨대, 메모리나 수동 소자 등의 추가적인 전자 부품(180)을 고밀도로 실장할 수 있다. 이에 따라, 고성능을 구현하면서도 패키지의 사이즈를 줄일 수 있다.
한편, 제1 및 제2 배선부(110, 120)의 외층에는 외부층(161, 162)과 접속 단자(171, 172)가 구비될 수 있다. 외부층(161, 162)은 제1 배선부(110) 등을 물리적, 화학적 영향 등으로부터 보호하는 기능을 수행하며, 도전성 패턴(112, 122) 중 적어도 일부를 노출시키는 개구부를 가질 수 있다. 외부층(161, 162)의 물질은 특별히 한정되지 않으며, 예를 들면, 솔더 레지스트를 사용할 수 있다. 그 외에도 절연층(111, 121)과 동일한 물질을 사용할 수도 있으며, 또한, 제1 및 제2 외부층(161, 162)은 단층인 것이 일반적이나, 필요에 따라 다층으로 구성될 수도 있다.
접속 단자(171, 172) 중 제1 접속 단자(171)는 전자 부품 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성으로 제공될 수 있으며, 예를 들면, 전자 부품 패키지(100)는 제1 접속 단자(171)를 통하여 전자 기기의 메인 보드에 실장 된다. 또한, 제2 접속 단자(172)는 추가적인 전자 부품(180)의 접속 패드(181)와 연결될 수 있다. 다만, 제1 및 제2 접속 단자(171, 172)의 기능은 설계 방식에 따라 달라질 수 있을 것이다.
제1 및 제2 접속 단자(171, 172)는 전도성 물질, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속 단자(151)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속 단자는 다중층 또는 단일층으로 형성될 수 있다. 다중 층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일 층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
한편, 접속 단자(171, 172) 중 일부는 팬-아웃(fan-out) 영역에 배치될 수 있다. 팬-아웃(fan-out) 영역이란 전자 부품이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 전자 부품 패키지(100)는 팬-아웃(fan-out) 패키지이다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 접속 (3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자 기기에 실장이 가능한바 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
제1 배선부(110)의 하부에는 메모리나 수동 소자 등의 추가적인 전자 부품(180)이 배치됨으로써 패키지 온 패키지 (Package-On-Package) 구조가 구현될 수 있으며, 일 예로서, 전극 패드(181)와 접속 단자(171)가 결합된 형태로 전자 부품(180)이 실장될 수 있다. 이 경우, 도시하지는 않았지만, 추가적인 전자 부품(180)을 봉합하는 추가적인 봉합재가 구비될 수도 있을 것이다.
전자 부품 패키지 제조방법
이하, 본 발명의 일 예에 따른 전자 부품 패키지의 제조방법을 설명한다. 제조방법에 대한 설명을 통하여 상술한 실시 예 또는 변형된 예에 따른 패키지 구조가 더욱 명확히 이해될 수 있을 것이다.
도 4 내지 11은 본 발명의 일 실시 형태에 따른 전자 부품 패키지의 제조방법을 개략적으로 나타낸 공정도이다.
우선, 도 4 및 도 5에 도시된 예와 같이, 서포트(200) 상에 제1 배선부(110)를 형성하고, 제1 배선부(110) 상에 배리어층(133)을 형성한다. 서포트(200)는 두께가 상대적으로 얇은 제1 배선부(110)를 핸들링 하기 위한 것이며 배선부(110)를 지지할 수 있는 기능을 한다면 특별히 채용될 수 있는 물질이 제한되는 것은 아니다. 서포트(200)는 다층 구조일 수 있으며, 후속 공정에서 배선부(110)와 용이하게 제거될 수 있도록 이형층, 금속층 등을 포함할 수 있다.
제1 배선부(110)를 구현하기 위하여 절연층(111), 도전성 패턴(112), 도전성 비아(113)를 의도하는 형상에 맞게 형성하며, 이를 필요한 횟수만큼 반복할 수 있다. 구체적으로, 절연층(111)을 형성하는 방법은 공지의 방법으로 가능하며, 예를 들면, 라미네이션 한 후 경화하는 방법, 도포 및 경화 방법 등으로 형성할 수 있다. 라미네이션 방법으로는, 예를 들면, 고온에서 일정시간 가압한 후 감압하여 실온까지 식히는 핫 프레스 후, 콜드 프레스에서 식혀 작업 툴을 분리하는 방법 등이 이용될 수 있다. 도포 방법으로는, 예를 들면, 스퀴즈로 잉크를 도포하는 스크린 인쇄법, 잉크를 안개화하여 도포하는 방식의 스프레이 인쇄법 등을 이용할 수 있다. 경화는 후 공정으로 포토 리소그래피 공법 등을 이용하기 위하여 완전 경화되지 않게 건조하는 것일 수 있다.
한편, 본 실시 형태의 경우, 전자 부품(130)을 실장하기 전 본 단계에서 전기 검사를 수행할 수 있다. 구체적으로, 제1 배선부(110)가 전기 연결 측면에서 불량이 있는지 여부를 확인하며, 이러한 방법의 일 예로서, 제1 배선부(110) 상부의 도전성 패턴(112)에 검사용 지그를 연결할 수 있다. 이러한 전기 검사에 의하여 제1 배선부(110)의 불량 여부를 사전에 확인할 수 있으므로 전자 부품의 불필요한 소모를 최소화할 수 있다. 즉, 본 검사 과정에서 불량인 것으로 판정된 제1 배선부(110)는 폐기 또는 다른 목적으로 재활용될 수 있으며, 후속 공정을 진행하지 아니함으로써 공정 비용을 절감할 수 있다. 이러한 제1 배선부(110)는 전기 검사를 위하여 데이지 체인과 같은 부가적인 구조를 구비할 수 있으며, 이에 따라 서포트(200)가 하부에 접합된 상태에서도 제1 배선부(110)의 상부를 통하여 전기 검사가 가능하다.
배리어층(133)은 상술한 바와 같이 전자 부품의 실장 영역을 마련하는 식각 공정 중에 제1 배선부(110)를 보호하기 위하여 채용되며, 구리 등의 금속을 적절한 형상으로 패터닝하여 얻어질 수 있다. 이 경우, 공정 예로서, 배리어층(133)은 제1 배선부(110) 상면의 도전성 패턴(111)과 동일한 물질로 이루어질 수 있고, 단일의 패터닝 공정을 통하여 도전성 패턴(111)과 함께 형성될 수 있다.
다음으로, 도 6a 및 도 6b에 도시된 예와 같이, 제1 배선부(110) 상에 상하부 전기 도통을 위하여 도전성 연결구조물(151), 예컨대, 도전성 포스트를 형성하며, 도 6b의 평면도는 도전성 연결구조물(151)의 형상과 형성되는 위치의 일 예를 나타낸다. 다만, 도전성 연결구조물(151)은 반드시 본 단계에서 형성되어야 하는 것은 아니며, 전자 부품(130)의 배치 후나 봉합재(140)를 형성한 후에 만들어질 수도 있을 것이다.
다음으로, 도 7에 도시된 일련의 공정 예와 같이, 프레임(150)을 형성한 후 캐비티(C) 형태의 관통 홀을 형성한다. 또한, 관통 홀의 형성과 함께 도전성 연결구조물(151)을 노출하도록 마스크 패턴(210)과 프레임(150)의 일부를 제거한다. 상술한 바와 같이 프레임(150)은 다양한 방법으로 얻어질 수 있으며, 일 예로서, PPG 등을 제1 배선부(110) 상에 적층하는 방법 등을 이용할 수 있을 것이다. 프레임(150)에 관통 홀을 형성하기 위하여 레이저 가공이나 샌드 블라스트 공정을 이용할 수 있으며, 이 경우, 프레임(150) 상에는 관통 홀에 대응하는 영역을 노출시키는 마스크 패턴(210)을 형성할 수 있다. 또한, 제1 배선부(110) 상에 형성된 배리어층(133)에 의하여 제1 배선부(110)에 미치는 피해를 최소화하였다.
다음으로, 도 8에 도시된 예와 같이, 제1 배선부(110) 및 배리어층(133) 상에 전자 부품(130)을 배치하고 실장하며, 안정적인 결합 구조를 얻기 위하여 배리어층(133)과 전자 부품(130) 사이에 접착층(134)을 배치할 수 있다. 이 경우, 전자 부품(130)은 전극 패드(131)가 도 8을 기준으로 상부, 즉, 이후에 형성될 제2 배선부(120)를 향하도록 배치될 수 있다. 이에 따라, 전자 부품(130)의 비 활성면은 제1 배선부(110)를 향하며, 접착층(134)과 결합된 구조를 이룰 수 있다.
다음으로, 도 9에 도시된 예와 같이, PPG, ABF 등의 시트를 적층하거나 몰딩 공정 등을 이용하여 봉합재(140)를 형성하고 제2 배선부(120)와의 연결을 위한 도전성 비아(132, 152)를 형성한다.
다음으로, 도 10에 도시된 일련의 공정 예와 같이, 절연층(121), 도전성 패턴(122) 및 도전성 비아(123)를 구비하는 제2 배선부(120)를 형성하며, 또한, 서포트(200)를 제거하며, 제1 배선부(110)를 노출시킨다. 이 경우, 서포트(200)를 분리한 후에 잔존하는 물질 들은 당 업계에서 사용되는 에칭과 디스미어(desmear) 공정 등을 적절히 활용하여 제거될 수 있다. 다만, 서포트(200)는 본 단계 이전에 제거될 수도 있으며, 예를 들어, 봉합재(140)가 형성된 후에 제거될 수도 있을 것이다. 이후, 상하부에 솔더 레지스트와 같은 외부층(161)을 적절한 패턴으로 형성하며, 접속 단자와 추가적인 전자 부품을 배치함으로써 앞서 설명한 패키지 구조를 얻을 수 있다.
한편, 도 11은 변형된 형태의 제1 배선부(110`)를 나타내며, 도 4에 대응하는 단계에 해당한다. 본 변형 예의 경우, 제1 배선부(110`)를 관통하는 방열 비아(H)가 구비되며, 방열 비아(H)는 상부에 형성되는 배리어층(133)과 연결된다. 이러한 방열 비아(H)는 하부의 도전성 패턴(112)이나 접속 단자와 연결되어 전자 부품(130) 등에서 방출된 열을 효율적으로 배출하는데 도움이 될 수 있다. 방열 비아(H)는 제1 배선부(110`)의 도전성 비아(113)와 동일한 물질로 동일 공정에 의하여 얻어질 수 있으며, 다만, 전기적 배선을 이룰 필요는 없으므로 전자 부품(130) 등과는 전기적으로 분리될 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 전자 부품 패키지
110, 120: 배선부
111, 121: 절연층
112, 122: 도전성 패턴
113, 123, 132, 152: 도전성 비아
130, 180: 전자 부품
133: 배리어층
134: 접착층
140: 봉합재
150: 프레임
151: 도전성 연결구조물
161, 162: 외부층
171, 172: 접속 단자

Claims (16)

  1. 제1 배선부;
    상기 제1 배선부 상에 배치되며 관통 홀을 갖는 프레임;
    상기 제1 배선부 상에서 상기 관통 홀에 배치된 배리어층;
    상기 관통 홀에서 상기 배리어층 상에 배치된 전자 부품; 및
    상기 프레임 및 상기 전자 부품 상에 배치된 제2 배선부;
    를 포함하는 전자 부품 패키지.
  2. 제1항에 있어서,
    상기 배리어층은 금속 재질로 이루어진 것을 특징으로 하는 전자 부품 패키지.
  3. 제1항에 있어서,
    상기 배리어층과 상기 전자 부품 사이에 배치된 접착층을 더 포함하는 전자 부품 패키지.
  4. 제1항에 있어서,
    상기 배리어층은 상기 프레임과 접촉하도록 형성된 것을 특징으로 하는 전자 부품 패키지.
  5. 제1항에 있어서,
    상기 제1 및 제2 배선부는 각각 절연층, 상기 절연층에 형성된 도전성 패턴 및 상기 절연층을 관통하여 상기 도전성 패턴과 연결된 도전성 비아를 포함하는 전자 부품 패키지.
  6. 제1항에 있어서,
    적어도 상기 관통 홀의 일부를 충진하여 상기 전자 부품을 봉합하는 봉합재를 더 포함하는 전자 부품 패키지.
  7. 제1항에 있어서,
    상기 전자 부품은 일면에 형성된 전극 패드를 포함하며, 상기 전극 패드는 상기 제2 배선부를 향하도록 배치된 것을 특징으로 하는 전자 부품 패키지.
  8. 제1항에 있어서,
    상기 프레임을 관통하여 상기 제1 및 제2 배선부를 전기적으로 연결하는 도전성 연결구조물을 더 포함하는 전자 부품 패키지.
  9. 제8항에 있어서,
    상기 도전성 연결구조물은 도전성 포스트인 것을 특징으로 하는 전자 부품 패키지.
  10. 제8항에 있어서,
    상기 프레임 상부에 형성된 봉합재와 이를 관통하는 도전성 비아를 더 포함하며,
    상기 도전성 연결구조물은 상기 봉합재의 도전성 비아와 패드 구조에 의하지 않고 직접 연결된 것을 특징으로 하는 전자 부품 패키지.
  11. 제1항에 있어서,
    상기 제1 배선부의 하부에 배치된 추가적인 전자 부품을 더 포함하는 전자 부품 패키지.
  12. 제1항에 있어서,
    상기 제1 배선부를 관통하여 상기 배리어층과 연결된 방열 비아를 더 포함하는 전자 부품 패키지.
  13. 제1 배선부 상에 배리어층을 형성하는 단계;
    상기 제1 배선부 및 배리어층 상에 프레임을 형성하는 단계;
    상기 프레임의 일부를 식각하여 상기 프레임에 관통 홀을 형성하는 단계;
    상기 관통 홀에서 상기 배리어층 상에 전자 부품을 배치하는 단계; 및
    상기 프레임 및 상기 전자 부품 상에 제2 배선부를 형성하는 단계;
    를 포함하는 전자 부품 패키지 제조방법.
  14. 제13항에 있어서,
    상기 관통 홀을 형성하는 단계는 레이저 가공 또는 샌드 블라스트 공정으로 실행되는 것을 특징으로 하는 전자 부품 패키지 제조방법.
  15. 제14항에 있어서,
    상기 배리어층은 상기 레이저 가공 또는 샌드 블라스트 공정 시에 식각 저지층으로 기능하는 것을 특징으로 하는 전자 부품 패키지 제조방법.
  16. 제12항에 있어서,
    상기 프레임을 형성하는 단계 전에 상기 제1 배선부 상에 도전성 포스트를 형성하는 단계를 더 포함하며,
    상기 프레임을 형성하는 단계는 상기 프레임이 상기 도전성 포스트를 덮도록 형성되며, 상기 프레임을 일부 제거하여 상기 도전성 포스트를 노출시키는 단계를 더 포함하는 전자 부품 패키지 제조방법.
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101939046B1 (ko) * 2017-10-31 2019-01-16 삼성전기 주식회사 팬-아웃 반도체 패키지
KR20190019804A (ko) * 2017-08-18 2019-02-27 삼성전기주식회사 팬-아웃 반도체 패키지
KR101963292B1 (ko) * 2017-10-31 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR101973445B1 (ko) * 2017-11-07 2019-04-29 삼성전기주식회사 팬-아웃 센서 패키지 및 카메라 모듈
CN109727958A (zh) * 2017-10-27 2019-05-07 三星电机株式会社 扇出型半导体封装件
CN109755234A (zh) * 2017-11-03 2019-05-14 三星电机株式会社 扇出型半导体封装件
KR20190064370A (ko) * 2017-11-30 2019-06-10 삼성전자주식회사 팬-아웃 반도체 패키지
KR20190066940A (ko) * 2017-12-06 2019-06-14 삼성전자주식회사 안테나 모듈
US10347586B2 (en) 2017-11-30 2019-07-09 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
CN110137149A (zh) * 2018-02-09 2019-08-16 三星电子株式会社 扇出型半导体封装件
US10418317B2 (en) 2017-10-26 2019-09-17 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US10483197B2 (en) 2017-12-18 2019-11-19 Samsung Electronics Co., Ltd. Semiconductor package
US10511080B2 (en) 2017-08-18 2019-12-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
CN110867418A (zh) * 2018-08-28 2020-03-06 三星电子株式会社 扇出型半导体封装件
CN111199945A (zh) * 2018-11-20 2020-05-26 三星电子株式会社 扇出型半导体封装件

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210047457A (ko) 2019-10-22 2021-04-30 삼성전자주식회사 팬-아웃 타입 반도체 패키지 및 그의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007043714A1 (ja) * 2005-10-14 2007-04-19 Ibiden Co., Ltd. 多層プリント配線板およびその製造方法
JP2007104401A (ja) * 2005-10-05 2007-04-19 Sony Corp 半導体装置及びその製造方法
KR20080025949A (ko) * 2006-09-19 2008-03-24 삼성전기주식회사 전자소자 내장 인쇄회로기판 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007104401A (ja) * 2005-10-05 2007-04-19 Sony Corp 半導体装置及びその製造方法
WO2007043714A1 (ja) * 2005-10-14 2007-04-19 Ibiden Co., Ltd. 多層プリント配線板およびその製造方法
KR20080046275A (ko) * 2005-10-14 2008-05-26 이비덴 가부시키가이샤 다층 프린트 배선판 및 그 제조 방법
KR20080025949A (ko) * 2006-09-19 2008-03-24 삼성전기주식회사 전자소자 내장 인쇄회로기판 제조방법

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190019804A (ko) * 2017-08-18 2019-02-27 삼성전기주식회사 팬-아웃 반도체 패키지
US10511080B2 (en) 2017-08-18 2019-12-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10418317B2 (en) 2017-10-26 2019-09-17 Samsung Electronics Co., Ltd. Fan-out semiconductor package
CN109727958B (zh) * 2017-10-27 2023-03-28 三星电子株式会社 扇出型半导体封装件
CN109727958A (zh) * 2017-10-27 2019-05-07 三星电机株式会社 扇出型半导体封装件
US10410961B2 (en) 2017-10-27 2019-09-10 Samsung Electronics Co., Ltd. Fan-out semiconductor package
KR101963292B1 (ko) * 2017-10-31 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10522497B2 (en) 2017-10-31 2019-12-31 Samsung Electronics Co., Ltd. Fan-out semiconductor package
KR101939046B1 (ko) * 2017-10-31 2019-01-16 삼성전기 주식회사 팬-아웃 반도체 패키지
US10475748B2 (en) 2017-10-31 2019-11-12 Samsung Electronics Co., Ltd. Fan-out semiconductor package
CN109755234A (zh) * 2017-11-03 2019-05-14 三星电机株式会社 扇出型半导体封装件
CN109755234B (zh) * 2017-11-03 2023-12-12 三星电子株式会社 扇出型半导体封装件
US10504825B2 (en) 2017-11-03 2019-12-10 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US10475842B2 (en) 2017-11-07 2019-11-12 Samsung Electronics Co., Ltd. Fan-out sensor package and camera module
US10923521B2 (en) 2017-11-07 2021-02-16 Samsung Electronics Co., Ltd. Fan-out sensor package and camera module
KR101973445B1 (ko) * 2017-11-07 2019-04-29 삼성전기주식회사 팬-아웃 센서 패키지 및 카메라 모듈
US10347586B2 (en) 2017-11-30 2019-07-09 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR20190064370A (ko) * 2017-11-30 2019-06-10 삼성전자주식회사 팬-아웃 반도체 패키지
KR20190066940A (ko) * 2017-12-06 2019-06-14 삼성전자주식회사 안테나 모듈
US10547119B2 (en) 2017-12-06 2020-01-28 Samsung Electronics Co., Ltd. Antenna Module
US11038279B2 (en) 2017-12-06 2021-06-15 Samsung Electronics Co., Ltd. Antenna module
US10483197B2 (en) 2017-12-18 2019-11-19 Samsung Electronics Co., Ltd. Semiconductor package
US10504836B2 (en) 2018-02-09 2019-12-10 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US11195790B2 (en) 2018-02-09 2021-12-07 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR20190096562A (ko) * 2018-02-09 2019-08-20 삼성전자주식회사 팬-아웃 반도체 패키지
CN110137149B (zh) * 2018-02-09 2023-04-11 三星电子株式会社 扇出型半导体封装件
CN110137149A (zh) * 2018-02-09 2019-08-16 三星电子株式会社 扇出型半导体封装件
US10685916B2 (en) 2018-08-28 2020-06-16 Samsung Electronics Co., Ltd. Fan-out semiconductor package
KR20200024502A (ko) * 2018-08-28 2020-03-09 삼성전자주식회사 팬-아웃 반도체 패키지
CN110867418A (zh) * 2018-08-28 2020-03-06 三星电子株式会社 扇出型半导体封装件
CN110867418B (zh) * 2018-08-28 2023-12-22 三星电子株式会社 扇出型半导体封装件
CN111199945A (zh) * 2018-11-20 2020-05-26 三星电子株式会社 扇出型半导体封装件
KR20200058776A (ko) * 2018-11-20 2020-05-28 삼성전자주식회사 팬-아웃 반도체 패키지

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