KR20170067481A - 인쇄회로기판, 전자소자 패키지 및 그 제조방법 - Google Patents

인쇄회로기판, 전자소자 패키지 및 그 제조방법 Download PDF

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KR20170067481A
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강승민
김상근
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삼성전기주식회사
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Abstract

본 발명의 일 실시예에 따른 인쇄회로기판 제조방법은, 제1 절연층의 일면에 매립된 회로패턴을 형성하는 단계, 회로패턴을 커버하도록 제1 절연층의 일면에 회로패턴과 이종의 물질로 이루어진 보호층을 형성하는 단계, 보호층을 노출시키는 관통홀이 형성된 제2 절연층을 제1 절연층의 일면에 형성하는 단계 및 보호층을 제거하여 회로패턴을 노출시키는 단계를 포함한다.

Description

인쇄회로기판, 전자소자 패키지 및 그 제조방법{PRINTED CIRCUIT BOARD, ELETRONIC DEVICE PACKAGE THE SAME AND METHOD FOR MANUFACTURING FOR PRINTED CIRCUIT BOARD}
본 발명은 인쇄회로기판, 전자소자 패키지 및 그 제조방법에 관한 것이다.
휴대폰을 비롯한 IT 분야의 전자기기들이 경박 단소화 되면서 이에 대한 기술적 요구에 부응하여 IC, 능동소자 또는 수동소자 등의 전자부품들이 기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 기판 내에 부품이 내장되는 기술이 개발되고 있다.
기판 내에 다양한 부품을 삽입하기 위하여 다양한 홈 구조를 형성하고 있다. 이에 따라 다양한 가공 기술이 요구되고 있다. 또한, 가공으로 인한 회로의 손상을 방지하는 기술도 요구되고 있다.
미국 등록특허 제7886433호
본 발명은 전자소자가 삽입되는 홈 구조 형성과정에서 회로에 손상을 가하지 않고 홈 구조를 정밀하게 가공할 수 있는 인쇄회로기판, 전자소자 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 인쇄회로기판 제조방법은 제1 절연층의 일면에 매립된 회로패턴을 형성하는 단계, 상기 회로패턴을 커버하도록, 상기 제1 절연층의 일면에 상기 회로패턴과 이종의 물질로 이루어진 보호층을 형성하는 단계, 상기 보호층을 노출시키는 관통홀이 형성된 제2 절연층을 상기 제1 절연층의 일면에 형성하는 단계 및 상기 보호층을 제거하여 상기 회로패턴을 노출시키는 단계를 포함한다.
본 발명의 일 실시예에 따른 인쇄회로기판은 제1 절연층, 상기 제1 절연층에 매립되며, 상기 제1 절연층의 일면으로 노출된 회로패턴, 상기 제1 절연층의 일면에 적층되며, 상기 회로패턴을 노출시키는 관통홀이 형성된 제2 절연층 및 상기 제1 절연층과 상기 제2 절연층 사이에 개재되면 상기 회로패턴과 이종의 물질로 이루어진 보호층을 포함한다.
본 발명의 일 실시예에 따른 전자소자 패키지는 상기의 인쇄회로기판, 상기 인쇄회로기판의 상기 관통홀에 배치되는 전자소자 및 상기 전자소자를 매립시키는 몰딩(molding)부재를 포함한다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 인쇄회로기판과 전자소자 패키지의 제조방법을 설명하는 도면.
본 발명에 따른 인쇄회로기판, 전자소자 패키지 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
인쇄회로기판 제조방법
도 1 내지 도 12는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 설명하는 도면이다.
본 발명의 일 실시예에 따른 인쇄회로기판 제조방법은, 제1 절연층(10)에 매립된 회로패턴(22)을 형성하는 단계, 보호층(30)을 형성하는 단계, 관통홀(55)이 형성된 제2 절연층(50)을 형성하는 단계 및 보호층(30)을 제거하는 단계를 포함한다.
제1 절연층(10)에 매립된 회로패턴(22)을 형성하는 단계는, 제1 절연층(10)의 일면에 제1 절연층(10)의 내부로 매립된 구조의 회로패턴(22)을 형성한다. 예를 들면, 매립된 회로패턴(22)은 미세한 회로가 기판에 매립되는 임베디드 트레이스 기판(embedded trace substrate)의 회로 구조를 가질 수 있다. 임베디드 트레이스 구조의 미세한 회로는 추후에 결합되는 전자소자(1)의 미세한 패드(24)에도 대응이 가능하다.
도 1 내지 도 3을 참조하면, 이형층(6)을 가지는 캐리어 기판(5) 위에 회로패턴(20)을 형성하고, 캐리어 기판(5)에 형성된 회로패턴(20)에 제1 절연층(10)을 적층한다. 예를 들면, 캐리어 기판(5)의 이형층(6) 상에 도전성의 금속 물질을 도포한 후에 패터닝 공정 등을 실시함으로써, 회로패턴(20)을 형성할 수 있다. 또는 도금으로 금속층의 형성하고 선택적 에칭을 통하여 패터닝 공정을 실시할 수 있다. 패터닝 공정은 텐팅법(Tenting) 또는 MSAP(Modified Semi-Additive Process) 공법 또는 SAP(Semi-Additive Process) 공법 등을 이용할 수 있으며, 캐리어 기판(5)으로 메탈 또는 수지 등과 같은 다양한 재질의 더미 기판이 이용될 수 있다. 캐리어 기판(5)에 회로패턴(20)을 형성한 후에 캐리어 기판(5)에 제1 절연층(10)을 압착하여 적층함으로써, 제1 절연층(10)에 회로패턴(20)을 매립시킬 수 있다. 이 때, 제1 절연층(10)은 반경화 상태의 프리프레그(Prepreg)일 수 있다. 또는 절연성 수지를 캐리어 기판(5)에 도포하여 회로패턴(20)을 매립시키는 제1 절연층(10)을 형성할 수 있다. 한편, 캐리어 기판(5)에 적층된 제1 절연층(10)의 내부 또는 타면에도 회로패턴(20)을 추가로 형성할 수 있다. 캐리어 기판(5)에 놓여진 회로패턴(20)은 한 면을 제외한 나머지 면이 제1 절연층(10)에 의하여 둘러싸인 매립된 구조를 가지게 되므로, 캐리어 기판(5)이 분리되면 회로패턴(20)은 제1 절연층(10)의 일면으로만 노출되는 매립된 구조를 가지게 된다.
도 4를 참조하면, 제1 절연층(10)의 일부로서 솔더레지스트층(12)을 추가로 적층함으로써, 외부로 노출된 회로패턴(20)을 커버하여 보호할 수 있다. 이 때, 다른 절연층의 회로패턴(20) 또는 외부와 전기적으로 연결될 수 있도록, 회로패턴(20)을 노출시키는 오프닝(opening)이 선택적으로 형성될 수 있다. 예를 들면, 후술할 도전성 포스트(40)가 연결될 패드(24) 또는 전자소자(1)가 결합될 매립된 회로패턴(22) 영역이 솔더레지스트층(12)의 오프닝을 통하여 노출될 수 있다.
보호층(30)을 형성하는 단계는, 매립된 회로패턴(22)을 이후의 기판 공정에서 보호하는 임시적인 보호층(30)을 형성한다. 보호층(30)은 매립된 회로패턴(22)을 덮는 형태로 형성되며, 회로패턴(20)과 이종의 물질로 이루어진다. 회로패턴(20)과 다른 물질로 이루어진 보호층(30)은 회로패턴(20)의 패터닝과 관련된 공정에서도 손상되지 않고 매립된 회로패턴(22)을 보호할 수 있다.
도 5를 참조하면, 보호층(30)의 일 예로서, 제1 절연층(10)의 일면에 도금으로 금속층을 형성할 수 있다. 이 때, 회로패턴(20)이 구리를 포함하여 이루어진 경우에, 보호층(30)은 니켈 도금으로 형성될 수 있다. 니켈 도금층은 구리재질의 회로패턴(20)을 에칭하는 물질에 대하여 내식성이 있으므로, 이후의 회로패턴(20) 형성과정에서 니켈 도금층에 덮인 회로패턴(22)이 손상되는 것을 방지할 수 있다. 또한, 레이저 및 물리적 가공에 대하여 잘 견디므로 후술할 관통홀(55) 가공공정에서 매립된 회로패턴(22)이 손상되는 것도 효과적으로 방지할 수 있다. 특히, 임베디드 트레이스 구조의 미세한 회로패턴(20)은 그 두께와 폭이 매우 작으므로, 에칭 또는 가공의 작은 오차로도 크게 손상을 입을 수 있다. 따라서, 니켈 금속층과 같이 내식성과 기계적 내마모성이 우수한 보호층(30)에 의해 커버되면, 인쇄회로기판 제조의 신뢰성과 효율성이 향상될 수 있다.
도 6을 참조하면, 솔더레지스트층(12)의 오프닝을 통하여 노출된 패드(24)에는 도전성 포스트(40)가 결합될 수 있다. 예를 들면, 구리재질의 포스트가 피닝(pinning) 공정을 통하여 패드(24)에 결합될 수 있다. 구리 포스트와 패드(24)의 결합을 위하여, 은 페이스트와 같은 도전성 페이스트(45)가 구리 포스트와 패드(24) 사이에 개재되도록 오프닝에 채워질 수 있다.
관통홀(55)이 형성된 제2 절연층(50)을 형성하는 단계는, 보호층(30)을 노출시키는 관통홀(55)이 형성된 제2 절연층(50)을 제1 절연층(10)의 일면에 형성한다. 제2 절연층(50)에 관통홀(55)을 형성함으로써 전자소자(1) 등이 내부에 삽입되어 배치될 수 있는 오목한 홈 구조를 형성된다. 그리고, 관통홀(55)을 통하여 보호층(30)을 노출되게 함으로써, 후술할 보호층(30) 제거 단계 이후에 노출된 매립된 회로패턴(22)과 전자소자(1)가 전기적으로 연결될 수 있다.
도 7 및 도 8을 참조하면, 제1 절연층(10)에 제2 절연층(50)을 적층하고, 제2 절연층(50)에 관통홀(55)을 가공할 수 있다. 예를 들면, RCC(resin coated copper)의 레진 부분을 제1 절연층(10)을 향하여 압착하여 적층함으로써 제2 절연층(50)을 형성할 수 있다. RCC는 레이저 가공이 용이하게 구성된 부재로서, 관통홀(55)이 형성될 영역의 구리 호일(52)을 에칭하고 레이저 드릴로 관통하여 제2 절연층(50)의 관통홀(55)을 형성할 수 있다. 이 때, 레이저 가공에서 보호층(30)은 가공을 멈추는 스토퍼(stopper) 역할을 할 수 있다. 예를 들면, 보호층(30)으로 사용되는 니켈 금속층은 CO2 레이저 가공에 의하여 제거되지 않으므로, CO2 레이저 가공을 멈추는 스토퍼 역할을 할 수 있다. 한편, 본 실시예에서는 RCC 적층하는 법을 제시하였으나, 제2 절연층(50)의 형성은 프리프레그(PPG)를 적층하거나 절연 수지를 도포하는 등과 같은 다양한 방법으로 이루어질 수 있다. 또한, 관통홀(55) 가공은 레이저 가공 이외에도 샌드 블라스트와 같은 물리적 가공 등 다양한 방법으로 이루어질 수 있고, 니켈 금속층은 높은 기계적 내마모성을 가지므로 기계적 가공에 대해서도 스토퍼 역할을 할 수 있다.
보호층(30)을 제거하는 단계는, 보호층(30)을 제거하여 매립된 회로패턴(22)을 노출시킨다. 보호층(30)은 그 재질에 따라 화학적 또는 물리적 방법 중 용이한 방법에 의해 제거될 수 있다. 예를 들면, 니켈 금속층으로 이루어진 보호층(30)은 구리 재질의 회로를 식각하는 에칭액에는 내식성이 있으나, 니켈 에칭액에는 용해되어 제거될 수 있다. 이 때, 매립된 회로패턴(22)은 니켈 에칭액에는 내식성을 가지므로 손상되지 않고 보존될 수 있다.
도 9를 참조하면, 니켈 에칭액을 이용하여 관통홀(55)을 통하여 노출된 니켈 금속층을 제거할 수 있다. 이 때, 제1 절연층(10)과 제2 절연층(50) 사이에 개재된 일부 니켈 금속층은 제거되지 않을 수 있다.
도 10을 참조하면, 관통홀(55) 내부에 전자소자(1)가 삽입되고, 삽입된 전자소자(1)는 솔더볼 등을 통하여 매립된 회로패턴(22)과 전기적으로 연결되게 결합될 수 있다.
도 11을 참조하면, 관통홀(55) 삽입된 전자소자(1)의 하부는 언더필(underfill)부재(65)로 채워지고, 몰딩부재(60)에 의하여 전자소자(1)가 매립될 수 있다.
도 12를 참조하면, 제2 절연층(50)의 상면 일부를 제거하여 제2 절연층(50)에 매립된 도전성 포스트(40)를 노출시킬 수 있다. 예를 들면, 제2 절연층(50)의 상면을 연마시켜서 도전성 포스트(40)의 단부 면을 노출시킬 수 있다. 노출된 도전성 포스트(40)를 이용하면, POP(package on the package) 구조의 패키지에서 다른 기판과 용이하게 전기적으로 연결될 수 있다.
인쇄회로기판 및 전자소자 패키지
도 12를 참조하면, 본 발명의 일 실시예에 따른 인쇄회로기판은 제1 절연층(10), 제2 절연층(50), 회로패턴(20) 및 보호층(30)을 포함한다.
제1 절연층(10)은 회로패턴(20)을 전기적으로 절연시킨다. 제1 절연층(10)은 수지재일 수 있다. 제1 절연층(10)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드(PI)와 같은 열가소성 수지를 포함할 수 있으며 프리프레그(PPG)나 빌드업 필름(build-up film)으로 형성될 수 있다.
제1 절연층(10)의 일부로서 솔더레지스트층(12)을 추가로 형성되어, 노출된 회로패턴(20)을 커버하여 보호할 수 있다. 이 때, 다른 절연층의 회로패턴(20) 또는 외부와 전기적으로 연결될 수 있도록, 회로패턴(20)을 노출시키는 오프닝(opening)이 선택적으로 형성될 수 있다. 예를 들면, 후술할 도전성 포스트(40)가 연결될 패드(24) 또는 전자소자(1)가 결합될 매립된 회로패턴(22) 영역이 솔더레지스트층(12)의 오프닝을 통하여 노출될 수 있다.
회로패턴(20)은 제1 절연층(10)에 형성된다. 회로패턴(20)은 구리 등의 금속으로 형성되며, 제1 절연층(10)의 일면, 타면 또는 내부에도 형성될 수 있다. 예를 들면, 회로패턴(20)은 제1 절연층(10)을 관통하여 제1 절연층(10)의 일면과 타면을 연결하는 비아와, 제1 절연층(10)의 일면 또는 타면에 형성되고 비아에 연결된 패드(24)를 포함할 수 있다. 특히, 제1 절연층(10)의 일면에 제1 절연층(10)의 내부로 매립된 구조의 회로패턴(20)이 형성된다. 예를 들면, 회로패턴(20)은 미세한 회로가 기판에 매립되는 임베디드 트레이스 기판(embedded trace substrate)의 회로 구조를 가질 수 있다. 임베디드 트레이스 구조의 미세한 회로패턴(20)은 추후에 결합되는 전자소자(1)의 미세한 패드(24)에도 대응이 가능하다.
본 실시예에 따른 인쇄회로기판은 회로패턴(20)과 연결된 도전성 포스트(40)를 더 포함할 수 있다. 솔더레지스트층(12)의 오프닝을 통하여 노출된 회로패턴(20)의 패드(24)에 도전성 포스트(40)가 결합될 수 있다. 예를 들면, 구리재질의 포스트가 피닝(pinning) 공정을 통하여 패드(24)에 결합될 수 있다. 구리 포스트와 패드(24)의 결합을 위하여, 은 페이스트와 같은 도전성 페이스트(45)가 구리 포스트와 패드(24) 사이에 개재되도록 오프닝에 채워질 수 있다. 도전성 포스트(40)를 이용하면, POP(package on the package) 구조의 패키지에서 다른 기판과 용이하게 전기적으로 연결될 수 있다.
제2 절연층(50)은 회로패턴(20)을 전기적으로 절연시킨다. 제2 절연층(50)은 제1 절연층(10)과 유사한 재질로 프리프레그(PPG)나 빌드업 필름(build-up film)같은 형태로 형성되거나, 제1 절연층(10)과는 다른 재질 또는 다른 방법으로 형성될 수도 있다. 제2 절연층(50)에는 매립된 회로패턴(22)을 노출시키는 관통홀(55)이 형성된다. 관통홀(55)에는 전자소자(1)가 삽입되고, 삽입된 전자소자(1)는 매립된 회로패턴(22)과 결합될 수 있다.
보호층(30)은 상술한 인쇄회로기판 제조과정에서 매립된 회로패턴(22)을 덮는 형태로 임시적으로 형성되고 회로패턴(20)과 이종의 물질로 이루어진다. 회로패턴(20)과 다른 물질로 이루어진 보호층(30)은 회로패턴(20)의 패턴닝과 관련된 공정에서도 손상되지 않고 매립된 회로패턴(22)을 보호할 수 있다. 보호층(30)은 인쇄회로기판 제조과정에서 대부분이 제거되나, 일부가 제1 절연층(10)과 제2 절연층(50) 사이에 개재되는 형태로 남을 수 있다.
구체적으로 예를 들면, 보호층(30)은 니켈 도금과 같은 금속층으로 형성될 수 있다. 니켈 도금층은 구리재질의 회로패턴(20)을 에칭하는 물질에 대하여 내식성이 있으므로, 회로패턴(20) 형성과정에서 니켈 도금층에 덮인 회로패턴(20)이 손상되는 것을 방지할 수 있다. 또한, 레이저 및 물리적 가공에 대하여 잘 견디므로 관통홀(55) 가공공정에서 매립된 회로패턴(22)이 손상되는 것도 효과적으로 방지할 수 있다. 특히, 임베디드 트레이스 구조의 미세한 회로패턴(20)은 그 두께와 폭이 매우 작으므로, 에칭 또는 가공의 작은 오차로도 크게 손상을 입을 수 있다. 따라서, 니켈 금속층과 같이 내식성과 기계적 내마모성이 우수한 보호층(30)에 의해 커버되면, 인쇄회로기판 제조의 신뢰성과 효율성이 향상될 수 있다.
한편, 상술한 인쇄회로기판은 전자소자 패키지에 이용될 수 있다. 본 발명의 실시예에 따른 전자소자 패키지는 상술한 인쇄회로기판, 인쇄회로기판의 관통홀(55)에 배치되는 전자소자(1) 및 전자소자(1)를 매립시키는 몰딩(molding)부재(60)를 포함한다.
전자소자(1)는 IC, 능동소자 또는 수동소자 등의 전자부품으로서, 제2 절연층(50)의 관통홀(55) 내에 삽입되고 매립된다.
몰딩부재(60)는 전자소자(1)를 매립시키는 역할을 하며, 외부 환경 및 충격으로부터 전자소자(1)와 전자소자(1)와 연결된 매립된 회로패턴(22)을 보호할 수 있다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
1: 전자소자
5: 캐리어 기판
6: 이형층
10: 제1 절연층
12: 솔더레지스트층
20: 회로패턴
22: 매립된 회로패턴
24: 패드
30: 보호층
40: 도전성 포스트
45: 도전성 페이스트
50: 제2 절연층
55: 관통홀
60: 몰딩부재
65: 언더필부재

Claims (14)

  1. 제1 절연층의 일면에 매립된 회로패턴을 형성하는 단계;
    상기 회로패턴을 커버하도록, 상기 제1 절연층의 일면에 상기 회로패턴과 이종의 물질로 이루어진 보호층을 형성하는 단계;
    상기 보호층을 노출시키는 관통홀이 형성된 제2 절연층을 상기 제1 절연층의 일면에 형성하는 단계; 및
    상기 보호층을 제거하여 상기 회로패턴을 노출시키는 단계를 포함하는 인쇄회로기판 제조방법.
  2. 제1항에 있어서,
    상기 보호층을 형성하는 단계는, 상기 제1 절연층의 일면에 도금으로 금속층을 형성하는 단계를 포함하고,
    상기 보호층을 제거하는 단계는, 에칭으로 상기 금속층을 제거하는 단계를 포함하는 인쇄회로기판 제조방법.
  3. 제2항에 있어서,
    상기 금속층은 니켈 도금층인 인쇄회로기판 제조방법.
  4. 제1항에 있어서,
    상기 제2 절연층을 형성하는 단계는,
    상기 제1 절연층에 상기 제2 절연층을 적층하는 단계; 및
    상기 제2 절연층에 상기 관통홀을 가공하는 단계를 포함하는 인쇄회로기판 제조방법.
  5. 제4항에 있어서,
    상기 관통홀을 가공 단계에서,
    상기 보호층은 가공을 멈추는 스토퍼(stopper)인 인쇄회로기판 제조방법.
  6. 제1항에 있어서,
    상기 제1 절연층의 일면에 도전성 포스트를 형성하는 단계; 및
    상기 제2 절연층을 적층한 후에, 상기 도전성 포스트가 노출되도록 상기 제2 절연층의 일부를 제거하는 단계를 더 포함하는 인쇄회로기판 제조방법.
  7. 제1항에 있어서,
    상기 매립된 회로패턴을 형성하는 단계는,
    캐리어 기판에 상기 회로패턴을 형성하는 단계;
    상기 캐리어 기판에 상기 제1 절연층을 적층하여 상기 회로패턴을 매립하는 단계;
    상기 캐리어 기판을 분리하여, 상기 매립된 회로패턴을 노출시키는 단계를 포함하는 인쇄회로기판 제조방법.
  8. 제1 절연층;
    상기 제1 절연층에 매립되며, 상기 제1 절연층의 일면으로 노출된 회로패턴;
    상기 제1 절연층의 일면에 적층되며, 상기 회로패턴을 노출시키는 관통홀이 형성된 제2 절연층; 및
    상기 제1 절연층과 상기 제2 절연층 사이에 개재되면 상기 회로패턴과 이종의 물질로 이루어진 보호층을 포함하는 인쇄회로기판.
  9. 제8항에 있어서,
    상기 보호층은 금속층을 포함하는 인쇄회로기판.
  10. 제9항에 있어서,
    상기 금속층은 니켈 도금층을 포함하는 인쇄회로기판.
  11. 제8항에 있어서,
    상기 회로패턴과 연결된 도전성 포스트를 더 포함하는 인쇄회로기판.
  12. 제11항에 있어서,
    상기 제1 절연층은, 상기 도전성 포스트에 상응하여 오프닝(opening)이 형성된 솔더 레지스트층을 포함하는 인쇄회로기판.
  13. 제12항에 있어서,
    상기 도전성 포스트와 상기 회로패턴 사이에 개재되도록, 상기 오프닝에 채워진 도전성 페이스트를 더 포함하는 인쇄회로기판.
  14. 제8항 내지 제13항 중 어느 한 항에 따른 인쇄회로기판;
    상기 인쇄회로기판의 상기 관통홀에 배치되는 전자소자; 및
    상기 전자소자를 매립시키는 몰딩(molding)부재를 포함하는 전자소자 패키지.
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