KR20170065418A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- KR20170065418A KR20170065418A KR1020160010593A KR20160010593A KR20170065418A KR 20170065418 A KR20170065418 A KR 20170065418A KR 1020160010593 A KR1020160010593 A KR 1020160010593A KR 20160010593 A KR20160010593 A KR 20160010593A KR 20170065418 A KR20170065418 A KR 20170065418A
- Authority
- KR
- South Korea
- Prior art keywords
- drain
- source
- region
- substrate
- fin
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 238000000034 method Methods 0.000 claims description 33
- 229910052751 metal Inorganic materials 0.000 description 141
- 239000002184 metal Substances 0.000 description 141
- 230000006870 function Effects 0.000 description 118
- 229910021332 silicide Inorganic materials 0.000 description 59
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 50
- 239000010410 layer Substances 0.000 description 42
- 239000011229 interlayer Substances 0.000 description 34
- 125000006850 spacer group Chemical group 0.000 description 23
- 229910052710 silicon Inorganic materials 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 15
- 239000000463 material Substances 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 230000004888 barrier function Effects 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 150000001875 compounds Chemical class 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 229910004166 TaN Inorganic materials 0.000 description 6
- 229910004200 TaSiN Inorganic materials 0.000 description 6
- 229910010038 TiAl Inorganic materials 0.000 description 6
- 229910010037 TiAlN Inorganic materials 0.000 description 6
- 229910034327 TiC Inorganic materials 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910003468 tantalcarbide Inorganic materials 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- 150000002739 metals Chemical class 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000003860 storage Methods 0.000 description 3
- 102100031102 C-C motif chemokine 4 Human genes 0.000 description 2
- 102100026620 E3 ubiquitin ligase TRAF3IP2 Human genes 0.000 description 2
- 101710140859 E3 ubiquitin ligase TRAF3IP2 Proteins 0.000 description 2
- 101000777470 Mus musculus C-C motif chemokine 4 Proteins 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- XWCMFHPRATWWFO-UHFFFAOYSA-N [O-2].[Ta+5].[Sc+3].[O-2].[O-2].[O-2] Chemical compound [O-2].[Ta+5].[Sc+3].[O-2].[O-2].[O-2] XWCMFHPRATWWFO-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 239000004964 aerogel Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- VKJLWXGJGDEGSO-UHFFFAOYSA-N barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Ba+2] VKJLWXGJGDEGSO-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- VTGARNNDLOTBET-UHFFFAOYSA-N gallium antimonide Chemical compound [Sb]#[Ga] VTGARNNDLOTBET-UHFFFAOYSA-N 0.000 description 1
- 229910021480 group 4 element Inorganic materials 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- JQJCSZOEVBFDKO-UHFFFAOYSA-N lead zinc Chemical compound [Zn].[Pb] JQJCSZOEVBFDKO-UHFFFAOYSA-N 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- QLOAVXSYZAJECW-UHFFFAOYSA-N methane;molecular fluorine Chemical compound C.FF QLOAVXSYZAJECW-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- KJXBRHIPHIVJCS-UHFFFAOYSA-N oxo(oxoalumanyloxy)lanthanum Chemical compound O=[Al]O[La]=O KJXBRHIPHIVJCS-UHFFFAOYSA-N 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OCGWQDWYSQAFTO-UHFFFAOYSA-N tellanylidenelead Chemical compound [Pb]=[Te] OCGWQDWYSQAFTO-UHFFFAOYSA-N 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Manufacturing & Machinery (AREA)
- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
반도체 장치가 제공된다. 상기 반도체 장치는 제1 및 제2 영역을 포함하는 기판, 상기 제1 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 제1 간격으로 이격되는 제1 및 제2 게이트 전극, 상기 제2 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 상기 제1 간격보다 큰 제2 간격으로 이격되는 제3 및 제4 게이트 전극, 상기 제1 영역에서 상기 제1 및 제2 게이트 전극 사이에 상기 기판에 형성되는 제1 리세스, 상기 제2 영역에서 상기 제3 및 제4 게이트 전극 사이에 상기 기판에 형성되는 제2 리세스, 상기 제1 리세스를 채우는 제1 소오스/드레인 및 상기 제2 리세스에 채우는 제2 소오스/드레인을 포함하되, 상기 제1 소오스/드레인의 상면의 최상부는 상기 제2 소오스/드레인의 상면의 최상부보다 높다.A semiconductor device is provided. The semiconductor device comprising a substrate including first and second regions, first and second gate electrodes formed in parallel with each other on the substrate in the first region and spaced apart from each other by a first distance, Third and fourth gate electrodes formed on the substrate in parallel with each other and spaced apart from each other by a second spacing greater than the first spacing, a second gate electrode formed between the first and second gate electrodes in the first region, A first recess formed in the substrate between the third and fourth gate electrodes in the second region, a first source / drain filling the first recess, and a second recess formed in the second region, Drain, the uppermost portion of the upper surface of the first source / drain is higher than the uppermost portion of the upper surface of the second source / drain.
Description
본 발명은 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다. As one of scaling techniques for increasing the density of semiconductor devices, there is a scaling technique for forming a fin body or a nanowire-shaped silicon body on a substrate and forming a gate on the surface of the silicon body (multi gate transistors have been proposed.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.Since such a multi-gate transistor uses a three-dimensional channel, scaling is easy. Further, the current control capability can be improved without increasing the gate length of the multi-gate transistor. In addition, the short channel effect (SCE) in which the potential of the channel region is affected by the drain voltage can be effectively suppressed.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.A problem to be solved by the present invention is to provide a semiconductor device with improved operational characteristics.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other matters not mentioned can be clearly understood by those skilled in the art from the following description.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 및 제2 영역을 포함하는 기판, 상기 제1 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 제1 간격으로 이격되는 제1 및 제2 게이트 전극, 상기 제2 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 상기 제1 간격보다 큰 제2 간격으로 이격되는 제3 및 제4 게이트 전극, 상기 제1 영역에서 상기 제1 및 제2 게이트 전극 사이에 상기 기판에 형성되는 제1 리세스, 상기 제2 영역에서 상기 제3 및 제4 게이트 전극 사이에 상기 기판에 형성되는 제2 리세스, 상기 제1 리세스를 채우는 제1 소오스/드레인 및 상기 제2 리세스에 채우는 제2 소오스/드레인을 포함하되, 상기 제1 소오스/드레인의 상면의 최상부는 상기 제2 소오스/드레인의 상면의 최상부보다 높다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a substrate including first and second regions; a second region formed in parallel with the first region; First and second gate electrodes spaced apart from each other on the substrate in the second region and spaced apart from each other by a second spacing greater than the first spacing, A first recess formed in the substrate between the first and second gate electrodes in the second region, a second recess formed in the substrate between the third and fourth gate electrodes in the second region, A first source / drain for filling the recess and a second source / drain for filling the second recess, wherein the top of the top surface of the first source / drain is higher than the top of the top surface of the second source / drain.
상기 제1 소오스/드레인의 상면은 위로 볼록한 볼록부를 포함할 수 있다.The upper surface of the first source / drain may include a convex portion convex upward.
상기 볼록부의 최상부는 상기 기판의 상면보다 높을 수 있다.The top of the convex portion may be higher than the top surface of the substrate.
상기 제2 소오스/드레인의 상면은 아래로 볼록한 오목부를 포함할 수 있다.The upper surface of the second source / drain may include a downwardly convex concave portion.
상기 오목부의 상면의 최하부는 상기 기판의 상면보다 높을 수 있다.The lowermost portion of the upper surface of the concave portion may be higher than the upper surface of the substrate.
상기 오목부의 상면의 최하부는 상기 기판의 상면보다 낮을 수 있다.The lowermost portion of the upper surface of the concave portion may be lower than the upper surface of the substrate.
상기 제1 및 제2 영역은 NMOS 영역일 수 있다.The first and second regions may be NMOS regions.
상기 기판은 제3 및 제4 영역을 더 포함하고, 상기 제3 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 제1 간격으로 이격되는 제5 및 제6 게이트 전극과, 상기 제4 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 제2 간격으로 이격되는 제7 및 제8 게이트 전극과, 상기 제3 영역에서 상기 제5 및 제6 게이트 전극 사이에 상기 기판에 형성되는 제3 리세스와, 상기 제4 영역에서 상기 제7 및 제8 게이트 전극 사이에 상기 기판에 형성되는 제4 리세스와, 상기 제3 리세스를 채우는 제3 소오스/드레인과, 상기 제4 리세스에 채우는 제4 소오스/드레인을 더 포함하고, 상기 제3 소오스/드레인의 상면은 상기 제4 소오스/드레인의 상면보다 동일한 높이일 수 있다.The substrate further comprises third and fourth regions, fifth and sixth gate electrodes formed in parallel in the third region on the substrate and spaced apart from each other by a first distance, A seventh and eighth gate electrodes formed in parallel with each other on the substrate and spaced apart from each other by a second gap and a third gate electrode formed between the fifth and sixth gate electrodes in the third region, A fourth recess formed in the substrate between the seventh and eighth gate electrodes in the fourth region, a third source / drain filling the third recess, and a third source / drain filling the fourth recess, 4 source / drain, and the upper surface of the third source / drain may be the same height as the upper surface of the fourth source / drain.
상기 제1 소오스/드레인의 상면은 위로 볼록한 볼록부를 포함하고, 상기 제2 소오스/드레인의 상면은 아래로 볼록한 오목부를 포함할 수 있다.The upper surface of the first source / drain may include a convex portion that is convex upward, and the upper surface of the second source / drain may include a concave portion that is convex downward.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제4 영역을 포함하는 기판, 상기 제1 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 제1 간격으로 이격되는 제1 및 제2 게이트 전극, 상기 제2 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 상기 제1 간격과 다른 제2 간격으로 이격되는 제3 및 제4 게이트 전극, 상기 제3 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 제1 간격으로 이격되는 제5 및 제6 게이트 전극, 상기 제4 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 상기 제2 간격으로 이격되는 제7 및 제8 게이트 전극, 상기 제1 영역에서 상기 제1 및 제2 게이트 전극 사이에 상기 기판에 형성되는 제1 리세스, 상기 제2 영역에서 상기 제3 및 제4 게이트 전극 사이에 상기 기판에 형성되는 제2 리세스, 상기 제3 영역에서 상기 제5 및 제6 게이트 전극 사이에 상기 기판에 형성되는 제3 리세스, 상기 제4 영역에서 상기 제7 및 제8 게이트 전극 사이에 상기 기판에 형성되는 제4 리세스 및 상기 제1 내지 제4 리세스를 각각 채우는 제1 내지 제4 소오스/드레인을 포함하되, 상기 제1 및 제2 소오스/드레인의 상면의 높이는 서로 다르고, 상기 제3 및 제4 소오스/드레인의 상면의 높이는 서로 같다.In order to achieve the above object, a semiconductor device according to some embodiments of the present invention includes a substrate including first to fourth regions, first and second regions formed in parallel with each other on the substrate, Third and fourth gate electrodes formed in parallel with each other on the substrate in the second region and spaced apart from each other by a second gap different from the first gap, Fifth and sixth gate electrodes formed in parallel with each other on the substrate and spaced apart from each other by a first distance, the first and second gate electrodes being formed in parallel with each other on the substrate in the fourth region, A first recess formed in the substrate between the first and second gate electrodes in the first region, and a second recess formed in the second region between the third and fourth gate electrodes in the second region. On the substrate A third recess formed in the substrate between the fifth and sixth gate electrodes in the third region, a second recess formed in the substrate between the seventh and eighth gate electrodes in the fourth region, And the first to fourth sources / drains, respectively, the heights of the top surfaces of the first and second source / drain are different from each other, and the heights of the third and fourth sources / 4 Height of top surface of source / drain is equal to each other.
상기 제2 간격은 상기 제1 간격보다 더 크고, 상기 제1 소오스/드레인의 상면은 상기 제2 소오스/드레인의 상면보다 더 높을 수 있다.The second spacing may be greater than the first spacing and the top surface of the first source / drain may be higher than the top surface of the second source / drain.
제1 및 제2 영역은 NMOS 영역이고, 제3 및 제4 영역은 PMOS 영역일 수 있다.The first and second regions may be NMOS regions, and the third and fourth regions may be PMOS regions.
제1 내지 제4 영역에서, 상기 기판에서 돌출되는 제1 내지 제4 핀형 패턴을 더 포함하고, 상기 제1 및 제2 게이트 전극은 상기 제1 핀형 패턴 상에 교차되고, 상기 제3 및 제4 게이트 전극은 상기 제2 핀형 패턴 상에 교차되고, 상기 제5 및 제6 게이트 전극은 상기 제3 핀형 패턴 상에 교차되고, 상기 제7 및 제8 게이트 전극은 상기 제4 핀형 패턴 상에 교차될 수 있다.Wherein the first and second gate electrodes are further formed on the first to fourth regions, wherein the first and second gate patterns intersect on the first fin pattern, and the third and fourth Wherein the gate electrode is crossed over the second fin-shaped pattern, the fifth and sixth gate electrodes are crossed over the third fin-shaped pattern, and the seventh and eighth gate electrodes are crossed over the fourth fin- .
상기 제2 소오스/드레인의 상면은 아래로 볼록한 오목부를 포함할 수 있다.The upper surface of the second source / drain may include a downwardly convex concave portion.
상기 제1 소오스/드레인의 상면은 위로 볼록한 볼록부를 포함할 수 있다.The upper surface of the first source / drain may include a convex portion convex upward.
상기 제2 소오스 드레인의 상면은 상기 오목부 양측에 위로 볼록한 측면 볼록부를 포함할 수 있다.The upper surface of the second source drain may include side convex portions which are convex upward on both sides of the concave portion.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 영역을 포함하는 기판, 제1 및 제2 영역에서 각각 상기 기판으로부터 돌출되는 제1 및 제2 핀형 패턴, 상기 제1 핀형 패턴 상에 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극, 상기 제2 핀형 패턴 상에 상기 제2 핀형 패턴과 교차하는 제2 게이트 전극, 상기 제1 게이트 전극의 양측에 형성되는 제1 소오스/드레인 및 상기 제2 게이트 전극의 양측에 형성되는 제2 소오스/드레인을 포함하되, 상기 제1 소오스/드레인의 폭은 상기 제2 소오스/드레인의 폭보다 작고, 상기 제1 소오스/드레인의 상면은 상기 제2 소오스/드레인의 상면보다 높다.According to an aspect of the present invention, there is provided a semiconductor device including a substrate including first and second regions, first and second fin-shaped patterns protruding from the substrate in first and second regions, A first gate electrode crossing the first fin-shaped pattern on the first fin-shaped pattern, a second gate electrode crossing the second fin-shaped pattern on the second fin-shaped pattern, and a second gate electrode crossing the first fin- A first source / drain and a second source / drain formed on both sides of the second gate electrode, wherein a width of the first source / drain is smaller than a width of the second source / drain, Is higher than the upper surface of the second source / drain.
상기 제1 게이트 전극은 복수이고, 상기 제2 게이트 전극은 복수이고, 상기 복수의 제1 게이트 전극 사이의 간격은 상기 제2 게이트 전극 사이의 간격보다 작을 수 있다.The plurality of first gate electrodes may be plural, the plurality of second gate electrodes may be plural, and the interval between the plurality of first gate electrodes may be smaller than the interval between the second gate electrodes.
상기 제1 및 제2 소오스/드레인의 하부는 U자 형상일 수 있다.The lower portions of the first and second sources / drains may be U-shaped.
상기 제1 핀형 패턴은 제1 방향으로 연장되고, 상기 제1 게이트 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.The first fin-shaped pattern may extend in a first direction, and the first gate electrode may extend in a second direction that intersects the first direction.
상기 제2 핀형 패턴은 제3 방향으로 연장되고, 상기 제2 게이트 전극은 상기 제3 방향과 교차하는 제4 방향으로 연장될 수 있다.The second fin-shaped pattern may extend in a third direction, and the second gate electrode may extend in a fourth direction that intersects the third direction.
상기 제1 및 제2 소오스/드레인은 동일한 물질을 포함할 수 있다.The first and second source / drain may comprise the same material.
상기 제1 및 제2 소오스/드레인은 Si:P를 포함할 수 있다.The first and second source / drain may comprise Si: P.
상기 기판은 제3 및 제4 영역을 더 포함하고, 제3 및 제4 영역에서 각각 상기 기판으로부터 돌출되는 제3 및 제4 핀형 패턴, 상기 제3 핀형 패턴 상에 상기 제3 핀형 패턴과 교차하는 제3 게이트 전극, 상기 제4 핀형 패턴 상에 상기 제4 핀형 패턴과 교차하는 제4 게이트 전극, 상기 제3 게이트 전극의 양측에 형성되는 제3 소오스/드레인, 상기 제4 게이트 전극의 양측에 형성되는 제4 소오스/드레인, 상기 제3 소오스/드레인의 폭은 상기 제4 소오스/드레인의 폭보다 작고, 상기 제3 소오스/드레인의 상면의 높이은 상기 제4 소오스/드레인의 상면의 높이와 동일할 수 있다.The substrate further comprises third and fourth regions, third and fourth pin-like patterns protruding from the substrate in the third and fourth regions, respectively, and a third and a fourth pin- A third gate electrode, a fourth gate electrode crossing the fourth fin-shaped pattern on the fourth fin-shaped pattern, a third source / drain formed on both sides of the third gate electrode, and a third source / drain formed on both sides of the fourth gate electrode The width of the third source / drain is smaller than the width of the fourth source / drain, and the height of the third source / drain is the same as the height of the upper surface of the fourth source / drain .
상기 제3 및 제4 영역은 PMOS 영역일 수 있다.The third and fourth regions may be PMOS regions.
상기 제3 및 제4 소오스/드레인은 SiGe를 포함할 수 있다.The third and fourth sources / drains may comprise SiGe.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제3 영역을 포함하는 기판, 상기 제1 내지 제3 영역 상에 각각 형성되는 제1 내지 제3 게이트 전극, 상기 제1 게이트 전극의 양측에 형성되는 제1 소오스/드레인, 상기 제2 게이트 전극의 양측에 형성되는 제2 소오스/드레인 및 상기 제3 게이트 전극의 양측에 형성되는 제3 소오스/드레인을 포함하되, 상기 제1 소오스/드레인의 폭은 상기 제2 소오스/드레인의 폭보다 작고, 상기 제2 소오스/드레인의 폭은 상기 제3 소오스/드레인의 폭보다 작고, 상기 제1 소오스/드레인의 상면은 상기 제2 소오스/드레인의 상면보다 높고, 상기 제2 소오스/드레인의 상면은 상기 제3 소오스/드레인의 상면보다 높다.According to an aspect of the present invention, there is provided a semiconductor device including a substrate including first to third regions, first to third gate electrodes formed on the first to third regions, A first source / drain formed on both sides of the first gate electrode, a second source / drain formed on both sides of the second gate electrode, and a third source / drain formed on both sides of the third gate electrode, The width of the first source / drain is smaller than the width of the second source / drain, the width of the second source / drain is smaller than the width of the third source / drain, and the upper surface of the first source / Drain and the upper surface of the second source / drain is higher than the upper surface of the third source / drain.
상기 제1 소오스/드레인의 상면은 볼록부를 포함할 수 있다.The upper surface of the first source / drain may include a convex portion.
상기 제3 소오스/드레인의 상면은 오목부를 포함할 수 있다.The upper surface of the third source / drain may include a concave portion.
상기 제2 소오스/드레인의 상면은 평평할 수 있다.The upper surface of the second source / drain may be flat.
상기 기판은 제4 내지 제6 영역을 더 포함하고, 상기 제4 내지 제6 영역 상에 각각 형성되는 제4 내지 제6 게이트 전극과, 상기 제4 게이트 전극의 양측에 형성되는 제4 소오스/드레인과, 상기 제5 게이트 전극의 양측에 형성되는 제5 소오스/드레인과, 상기 제6 게이트 전극의 양측에 형성되는 제6 소오스/드레인을 더 포함하고, 상기 제4 소오스/드레인의 폭은 상기 제5 소오스/드레인의 폭보다 작고, 상기 제5 소오스/드레인의 폭은 상기 제6 소오스/드레인의 폭보다 작고, 상기 제4 내지 제6 소오스/드레인의 상면의 높이는 동일할 수 있다.The substrate further includes fourth to sixth regions, fourth to sixth gate electrodes formed on the fourth to sixth regions, respectively, and a fourth source / drain region formed on both sides of the fourth gate electrode, A fifth source / drain formed on both sides of the fifth gate electrode, and a sixth source / drain formed on both sides of the sixth gate electrode, wherein the width of the fourth source / The width of the fifth source / drain may be smaller than the width of the sixth source / drain, and the heights of the fourth to sixth sources / drains may be the same.
상기 제4 내지 제6 영역은 PMOS 영역일 수 있다.The fourth to sixth regions may be PMOS regions.
상기 제4 내지 제6 소오스/드레인의 상면의 높이는 상기 기판의 상면과 동일할 수 있다.The height of the upper surface of the fourth to sixth source / drain may be the same as the top surface of the substrate.
상기 제1 내지 제3 소오스/드레인은 P를 포함할 수 있다.The first to third sources / drains may include P's.
상기 제1 내지 제3 영역은 NMOS 영역일 수 있다.The first to third regions may be NMOS regions.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 2는 도 1의 A - A' 및 B - B'를 따라서 절단한 단면도이다.
도 3은 도 1의 C - C'를 따라서 절단한 단면도이다.
도 4는 도 1의 D - D'를 따라서 절단한 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 6은 도 5의 A - A' 및 B - B'를 따라서 절단한 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 도 7의 A - A' 및 B - B'를 따라서 절단한 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 비교 단면도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 비교 단면도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대 단면도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대 단면도이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17은 도 16의 제2 영역의 실리사이드의 형상을 설명하기 위한 확대도이다.
도 18은 도 16의 제4 영역의 실리사이드의 형상을 설명하기 위한 확대도이다.
도 19는 도 16의 제6 영역의 실리사이드의 형상을 설명하기 위한 확대도이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 21은 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.1 is a layout diagram for explaining a semiconductor device according to some embodiments of the present invention.
2 is a cross-sectional view taken along line A-A 'and B-B' in Fig.
3 is a cross-sectional view taken along line C-C 'in Fig.
4 is a cross-sectional view taken along line D-D 'in Fig.
5 is a layout diagram illustrating a semiconductor device according to some embodiments of the present invention.
6 is a cross-sectional view taken along line A-A 'and B-B' in Fig. 5.
7 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention.
8 is a cross-sectional view taken along line A-A 'and B-B' in Fig.
9 is a cross-sectional view for explaining a semiconductor device according to some embodiments of the present invention.
10 is a cross-sectional view for explaining a semiconductor device according to some embodiments of the present invention.
11 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention.
12 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention.
13 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention.
14 is an enlarged cross-sectional view for explaining a semiconductor device according to some embodiments of the present invention.
15 is an enlarged cross-sectional view for explaining a semiconductor device according to some embodiments of the present invention.
16 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention.
17 is an enlarged view for explaining the shape of the silicide in the second region of FIG.
18 is an enlarged view for explaining the shape of the silicide in the fourth region in FIG.
19 is an enlarged view for explaining the shape of the silicide in the sixth region in FIG.
20 is a block diagram of a SoC system including a semiconductor device according to a method of manufacturing a semiconductor device according to embodiments of the present invention.
21 is a block diagram of an electronic system including a semiconductor device according to a method of manufacturing a semiconductor device according to embodiments of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. The relative sizes of layers and regions in the figures may be exaggerated for clarity of illustration. Like reference numerals refer to like elements throughout the specification.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. One element is referred to as being "connected to " or" coupled to "another element, either directly connected or coupled to another element, One case. On the other hand, when one element is referred to as being "directly connected to" or "directly coupled to " another element, it does not intervene another element in the middle.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. Like reference numerals refer to like elements throughout the specification. "And / or" include each and every combination of one or more of the mentioned items.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. It is to be understood that when an element or layer is referred to as being "on" or " on "of another element or layer, All included. On the other hand, a device being referred to as "directly on" or "directly above" indicates that no other device or layer is interposed in between.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. Although the first, second, etc. are used to describe various elements, components and / or sections, it is needless to say that these elements, components and / or sections are not limited by these terms. These terms are only used to distinguish one element, element or section from another element, element or section. Therefore, it goes without saying that the first element, the first element or the first section mentioned below may be the second element, the second element or the second section within the technical spirit of the present invention.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.
이하에서, 도 1 내지 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.Hereinafter, with reference to Figs. 1 to 10, a semiconductor device according to some embodiments of the present invention will be described.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 2는 도 1의 A - A' 및 B - B'를 따라서 절단한 단면도이다. 도 3은 도 1의 C - C'를 따라서 절단한 단면도이고, 도 4는 도 1의 D - D'를 따라서 절단한 단면도이다. 도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 6은 도 5의 A - A' 및 B - B'를 따라서 절단한 단면도이다. 도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 8은 도 7의 A - A' 및 B - B'를 따라서 절단한 단면도이다. 도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 비교 단면도이고, 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 비교 단면도이다. FIG. 1 is a layout view for explaining a semiconductor device according to some embodiments of the present invention, and FIG. 2 is a cross-sectional view taken along line A-A 'and B-B' in FIG. FIG. 3 is a cross-sectional view taken along line C-C 'of FIG. 1, and FIG. 4 is a cross-sectional view taken along a line D-D' of FIG. FIG. 5 is a layout view for explaining a semiconductor device according to some embodiments of the present invention, and FIG. 6 is a sectional view taken along line A-A 'and B-B' in FIG. FIG. 7 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention, and FIG. 8 is a cross-sectional view taken along line A-A 'and B-B' in FIG. FIG. 9 is a cross-sectional view for explaining a semiconductor device according to some embodiments of the present invention, and FIG. 10 is a cross-sectional view for explaining a semiconductor device according to some embodiments of the present invention.
설명의 편의를 위해, 제1 영역(Ⅰ) 내지 제6 영역(Ⅵ)의 레이아웃도를 도 1, 도 5 및 도 7에 나누어서 도시하였다. 그리고, 도 1, 도 5 및 도 7의 단면도를 각각 도 2 내지 도 4, 도 6 및 도 8에 도시하였다. 그리고, 각각의 영역의 비교를 위해서 제1 영역(Ⅰ), 제3 영역(Ⅲ) 및 제5 영역(Ⅴ)의 비교 단면도를 도 9에 도시하였고, 제2 영역(Ⅱ), 제4 영역(Ⅳ) 및 제6 영역(Ⅵ)의 비교 단면도를 도 10에 도시하였다.Layout views of the first region (I) to the sixth region (VI) are shown separately in Figs. 1, 5, and 7 for convenience of explanation. 1, 5, and 7 are shown in Figs. 2 to 4, 6, and 8, respectively. A comparison sectional view of the first region I, the third region III and the fifth region V is shown in Fig. 9 for comparison of the respective regions, and the second region II, the fourth region And a sixth cross-sectional view of the sixth region (VI) are shown in Fig.
먼저, 도 1 내지 도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(10), 제1 핀형 패턴(F1), 제2 핀형 패턴(F2), 제1 내지 제6 쉘로우 트렌치(ST1~ST6), 제1 내지 제3 트렌치(T1~T3), 제1 층간 절연막(20), 제2 층간 절연막(30), 제1 게이트 전극(200), 제2 게이트 전극(300), 제3 게이트 전극(201), 제4 게이트 전극(301), 게이트 절연막(130, 140), 게이트 스페이서(160), 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2) 등을 포함할 수 있다.1 to 4, a semiconductor device according to some embodiments of the present invention includes a
기판(10)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(10)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. The
기판(10)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 서로 인접한 영역일 수도 있고, 서로 이격된 영역일 수도 있다. 따라서, 제1 영역(Ⅰ)의 제1 핀형 패턴(F1)과 제2 영역(Ⅱ)의 제2 핀형 패턴(F2)은 서로 다른 방향으로 연장될 수도 있다. 단, 설명의 편의를 위해서 제1 영역(Ⅰ)의 제1 핀형 패턴(F1)과 제2 영역(Ⅱ)의 제2 핀형 패턴(F2)은 서로 동일한 방향으로 연장된 것으로 설명한다.The
제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 서로 다른 도전형의 트랜지스터가 형성될 수 있다. 예를 들어, 제1 영역(Ⅰ)은 PMOS가 형성되는 영역일 수 있고, 제2 영역(Ⅱ)은 NMOS가 형성되는 영역일 수 있으나 이에 제한되는 것은 아니다.Transistors of different conductivity types may be formed in the first region I and the second region II. For example, the first region I may be a region where a PMOS is formed, and the second region II may be a region where an NMOS is formed, but the present invention is not limited thereto.
제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 제1 트렌치(T1), 제2 트렌치(T2) 및 제3 트렌치(T3)에 의해서 정의될 수 있다. 제1 트렌치(T1)는 서로 대향하는 제1 및 제2 측면을 가질 수 있다. 제1 트렌치(T1)는 상기 제1 측면에서 제1 영역(Ⅰ)과 접하고, 상기 제2 측면에서 제2 영역(Ⅱ)과 접할 수 있다.The first region I and the second region II may be defined by a first trench T1, a second trench T2 and a third trench T3. The first trenches T1 may have first and second sides facing each other. The first trench T1 may be in contact with the first region I on the first side and the second region II on the second side.
제1 영역(Ⅰ)은 제1 액티브 영역(ACT1)을 포함하고, 제2 영역(Ⅱ)은 제2 액티브 영역(ACT2)을 포함할 수 있다. 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)은 서로 인접할 수도 있고, 서로 이격될 수도 있다.The first region I may comprise a first active region ACT1 and the second region II may comprise a second active region ACT2. The first active area ACT1 and the second active area ACT2 may be adjacent to each other or may be spaced apart from each other.
제2 트렌치(T2)는 제1 영역(Ⅰ)에 접할 수 있다. 즉, 제1 영역(Ⅰ)은 제1 트렌치(T1)와 제2 트렌치(T2) 사이에 위치할 수 있다. 제3 트렌치(T3)는 제2 영역(Ⅱ)에 접할 수 있다. 즉, 제2 영역(Ⅱ)은 제1 트렌치(T1)와 제2 트렌치(T2) 사이에 위치할 수 있다.The second trench T2 can be in contact with the first region I. That is, the first region I may be located between the first trench T1 and the second trench T2. The third trench T3 may be in contact with the second region II. That is, the second region II may be located between the first trench T1 and the second trench T2.
도 1을 참조하면, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 제1 방향(X)으로 길게 연장될 수 있다. 도 1에서는 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 직사각형 형태로 도시되었지만, 이에 한정되는 것은 아니다. 만일 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 직사각형 형태인 경우에는 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 제1 방향(X)으로 연장되는 장변과 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다. 이 때, 제2 방향(Y)은 제1 방향(X)과 평행하지 않고 교차되는 방향일 수 있다.Referring to FIG. 1, the first fin type pattern F1 and the second fin type pattern F2 may be elongated in the first direction X. Although the first pin-type pattern F1 and the second pin-type pattern F2 are shown in a rectangular shape in Fig. 1, the present invention is not limited thereto. If the first and second pinned patterns F1 and F2 are rectangular, the first pinned pattern F1 and the second pinned pattern F2 are parallel to the long side extending in the first direction X, And may include short sides extending in two directions (Y). At this time, the second direction Y may be a direction that is not parallel to the first direction X but intersects with the first direction X.
제1 핀형 패턴(F1)은 복수이고, 제1 핀형 패턴(F1)들은 제2 방향(Y)으로 서로 이격되어 배치될 수 있다. 제2 핀형 패턴(F2)은 복수이고, 제2 핀형 패턴(F2)들은 제2 방향(Y)으로 서로 이격되어 배치될 수 있다.The first fin type pattern F1 may be plural and the first fin type patterns F1 may be arranged to be spaced apart from each other in the second direction Y. [ The second fin-shaped patterns F2 may be plural and the second fin-shaped patterns F2 may be disposed apart from each other in the second direction Y. [
복수의 제1 핀형 패턴(F1)은 제1 내지 제3 쉘로우 트렌치(ST1~ST3)에 의해서 정의될 수 있다. 또한, 복수의 제2 핀형 패턴(F2)은 제4 내지 제6 쉘로우 트렌치(ST4~ST6)에 의해서 정의될 수 있다. 즉, 제1 영역(Ⅰ)에서는 제1 트렌치(T1), 제2 트렌치(T2) 및 제1 내지 제3 쉘로우 트렌치(ST1~ST3)에 의해서 제1 핀형 패턴(F1)이 정의되고, 제2 영역(Ⅱ)에서는 제1 트렌치(T1), 제3 트렌치(T3) 및 제4 내지 제6 쉘로우 트렌치(ST4~ST6)에 의해서 제2 핀형 패턴(F2)이 정의된다.The plurality of first fin-shaped patterns F1 may be defined by the first to third shallow trenches ST1 to ST3. Further, the plurality of second fin-shaped patterns F2 may be defined by the fourth to sixth shallow trenches ST4 to ST6. That is, in the first region I, the first fin type pattern F1 is defined by the first trench T1, the second trench T2 and the first to third shallow trenches ST1 to ST3, In the region II, the second fin type pattern F2 is defined by the first trench T1, the third trench T3 and the fourth to sixth shallow trenches ST4 to ST6.
제1 내지 제6 쉘로우 트렌치(ST1~ST6)의 깊이는 제1 내지 제3 트렌치(T1~T3)의 깊이보다 얕거나 같을 수 있다. 다만, 제1 내지 제6 쉘로우 트렌치(ST1~ST6)의 폭은 제1 내지 제3 트렌치(T1~T3)의 폭보다 좁을 수 있다. 이에 따라, 제1 내지 제3 트렌치(T1~T3) 내에 형성되는 제1 층간 절연막(20)의 부피가 제1 내지 제6 쉘로우 트렌치(ST1~ST6) 내에 형성되는 제1 층간 절연막(20)의 부피보다 클 수 있다.The depths of the first to sixth shallow trenches ST1 to ST6 may be shallower than the depths of the first to third trenches T1 to T3. However, the widths of the first to sixth shallow trenches ST1 to ST6 may be narrower than the widths of the first to third trenches T1 to T3. The volume of the first
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 기판(10)의 일부를 식각하여 형성된 것일 수도 있고, 기판(10)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. The first fin type pattern F1 and the second fin type pattern F2 may be formed by etching a part of the
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.For example, in the case of the IV-IV group compound semiconductor, the first and second fin patterns F1 and F2 may be formed of carbon (C), silicon (Si), germanium (Ge) A binary compound containing at least two or more ternary compounds, or a compound doped with a Group IV element thereon.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.The first fin type pattern F1 and the second fin type pattern F2 are group III elements and include at least one of aluminum (Al), gallium (Ga), and indium (In) A ternary compound, a ternary compound or a siliceous compound in which one of phosphorus (P), arsenic (As) and antimony (Sb) is combined and formed.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 실리콘을 포함하는 것으로 설명한다. In the semiconductor device according to the embodiments of the present invention, the first fin type pattern F1 and the second fin type pattern F2 are described as including silicon.
제1 층간 절연막(20)은 제1 내지 제6 쉘로우 트렌치(ST1~ST6) 및 제1 내지 제3 트렌치(T1~T3)의 일부를 채울 수 있다. 제1 층간 절연막(20)은 제1 내지 제8 핀형 패턴(F1~F8)의 측면의 일부를 둘러쌀 수 있다.The first
제1 층간 절연막(20)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The first
제1 층간 절연막(20)은 특정한 응력(stress) 특성을 가질 수 있다. 즉, 제1 층간 절연막(20)은 증착된 뒤에 열처리에 의해서 그 부피가 수축되어 인장 응력(tensile stresss) 특성을 가질 수 있다. 제1 층간 절연막(20)이 가지는 인장 응력 특성에 의해서 제1 층간 절연막(20)의 부피에 따른 제1 내지 제8 핀형 패턴(F1~F8)의 기울기가 결정될 수 있다. 즉, 양 측면에 위치하는 제1 층간 절연막(20)의 부피가 서로 다른 경우에, 그 부피의 차가 클수록 핀형 패턴의 기울기가 커질 수 있다. 이는, 큰 부피의 제1 층간 절연막(20)의 수축률(shirink rate)이 작은 부피의 제1 층간 절연막(20)의 수축률보다 작기 때문이다.The first
구체적으로, 제1 핀형 패턴(F1) 중 제1 트렌치(T1) 및 제2 트렌치(T2)와 직접 접하는 제1 핀형 패턴(F1)은 각각 제1 트렌치(T1) 및 제2 트렌치(T2) 방향으로 기울어질 수 있다.Specifically, the first fin-shaped pattern F1 directly contacting the first trench T1 and the second trench T2 among the first fin-shaped patterns F1 extends in the direction of the first trench T1 and the second trench T2 . ≪ / RTI >
즉, 제1 핀형 패턴(F1) 중 제1 트렌치(T1) 및 제2 트렌치(T2)와 직접 접하는 제1 핀형 패턴(F1)의 제1 트렌치(T1) 및 제2 트렌치(T2) 방향의 기립각도는 각각 제1 각도(θ1) 및 제2 각도(θ2)이다.That is, the first trench T1 of the first fin-shaped pattern F1 and the uprising of the second trench T2 in the direction of the second trench T2, which are in direct contact with the first trench T1 and the second trench T2, The angles are the first angle? 1 and the second angle? 2, respectively.
제2 핀형 패턴(F2) 중 제2 트렌치(T2) 및 제3 트렌치(T3)와 직접 접하는 제2 핀형 패턴(F2)은 각각 제2 트렌치(T2) 및 제3 트렌치(T3) 방향으로 기울어질 수 있다.The second fin type pattern F2 directly contacting the second trench T2 and the third trench T3 of the second fin pattern F2 is tilted in the direction of the second trench T2 and the third trench T3 .
즉, 제2 핀형 패턴(F2) 중 제2 트렌치(T2) 및 제3 트렌치(T3)와 직접 접하는 제2 핀형 패턴(F2)의 제2 트렌치(T2) 및 제3 트렌치(T3) 방향의 기립각도는 각각 제3 각도(θ3) 및 제4 각도(θ4)이다.That is, the second trench T2 of the second fin-shaped pattern F2 and the upstanding trench T2 of the third trench T3, which are in direct contact with the second trench T2 and the third trench T3, The angles are the third angle [theta] 3 and the fourth angle [theta] 4, respectively.
제1 내지 제4 각도(θ1~θ4)는 예각일 수 있다. 즉, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 더 큰 트렌치 방향으로 예각만큼 기울어질 수 있다.The first to fourth angles? 1 to? 4 may be acute angles. That is, the first fin-shaped pattern F1 and the second fin-shaped pattern F2 can be inclined at an acute angle in a larger trench direction.
제1 게이트 전극(200) 및 제2 게이트 전극(300)은 서로 나란하게 연장될 수 있다. 제1 게이트 전극(200) 및 제2 게이트 전극(300)은 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 전극(200) 및 제2 게이트 전극(300)은 제1 방향(X)으로 서로 이격될 수 있다. 제1 게이트 전극(200)은 제2 게이트 전극(300)과 제1 거리(D1)만큼 이격될 수 있다.The
제3 게이트 전극(201) 및 제4 게이트 전극(301)은 서로 나란하게 연장될 수 있다. 제3 게이트 전극(201) 및 제4 게이트 전극(301)은 제2 방향(Y)으로 연장될 수 있다. 제3 게이트 전극(201) 및 제4 게이트 전극(301)은 제2 방향(Y)으로 서로 이격될 수 있다. 제3 게이트 전극(201)은 제4 게이트 전극(301)과 제1 거리(D1)만큼 이격될 수 있다. 즉, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에서 2개의 게이트 전극이 서로 이격되는 거리는 동일할 수 있다.The
제1 게이트 전극(200) 및 제3 게이트 전극(201)은 제2 방향으로 연장될 수 있다. 제1 게이트 전극(200)은 제1 핀형 패턴(F1)과 각각 교차될 수 있다. 즉, 제1 게이트 전극(200)은 서로 이격된 복수의 제1 핀형 패턴(F1)들과 각각 오버랩되는 부분을 포함할 수 있다. 제1 핀형 패턴(F1)은 제1 게이트 전극(200)과 오버랩되는 부분과 오버랩되지 않는 부분을 각각 포함할 수 있다.The
제3 게이트 전극(201)은 제2 핀형 패턴(F2)과 각각 교차될 수 있다. 즉, 제3 게이트 전극(201)은 서로 이격된 복수의 제2 핀형 패턴(F2)들과 각각 오버랩되는 부분을 포함할 수 있다. 제2 핀형 패턴(F2)은 제3 게이트 전극(201)과 오버랩되는 부분과 오버랩되지 않는 부분을 각각 포함할 수 있다.And the
제2 게이트 전극(300) 및 제4 게이트 전극(301)은 제2 방향으로 연장될 수 있다. 제2 게이트 전극(300)은 제1 핀형 패턴(F1)과 각각 교차될 수 있다. 즉, 제2 게이트 전극(300)은 서로 이격된 복수의 제1 핀형 패턴(F1)들과 각각 오버랩되는 부분을 포함할 수 있다. 제1 핀형 패턴(F1)은 제2 게이트 전극(300)과 오버랩되는 부분과 오버랩되지 않는 부분을 각각 포함할 수 있다.The
제4 게이트 전극(301)은 제2 핀형 패턴(F2)과 각각 교차될 수 있다. 즉, 제4 게이트 전극(301)은 서로 이격된 복수의 제2 핀형 패턴(F2)들과 각각 오버랩되는 부분을 포함할 수 있다. 제2 핀형 패턴(F2)은 제4 게이트 전극(301)과 오버랩되는 부분과 오버랩되지 않는 부분을 각각 포함할 수 있다.And the
제1 게이트 전극(200) 및 제3 게이트 전극(201)은 서로 연결될 수도 있고, 아닐 수도 있다. 마찬가지로, 제2 게이트 전극(300) 및 제4 게이트 전극(301)은 서로 연결될 수도 있고, 아닐 수도 있다.The
도 2 및 도 3을 참고하면, 제1 게이트 전극(200)은 제1 일함수 메탈(210) 및 제1 필 메탈(220)을 포함할 수 있다. 제1 일함수 메탈(210)은 일함수 조절을 하고, 제1 필 메탈(220)은 제1 일함수 메탈(210)에 의해 형성된 공간을 채우는 역할을 한다. 제1 일함수 메탈(210)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.Referring to FIGS. 2 and 3, the
제3 게이트 전극(201)은 제3 일함수 메탈(210) 및 제3 필 메탈(320)을 포함할 수 있다. 제3 일함수 메탈(310)은 일함수 조절을 하고, 제3 필 메탈(320)은 제3 일함수 메탈(310)에 의해 형성된 공간을 채우는 역할을 한다. 제3 일함수 메탈(310)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.The
본 발명의 몇몇 실시예에서 제1 영역(Ⅰ)은 PMOS 영역일 수 있으므로, 제1 일함수 메탈(210) 및 제3 일함수 메탈(310)은 N형 일함수 메탈 및 P형 일함수 메탈의 조합일 수 있다. 예를 들어, 제1 일함수 메탈(210) 및 제3 일함수 메탈(310)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제1 필 메탈(220) 및 제3 필 메탈(320)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.In some embodiments of the present invention, the first region I may be a PMOS region, so that the first
제2 게이트 전극(201)은 제2 일함수 메탈(211) 및 제2 필 메탈(221)을 포함할 수 있다. 제2 일함수 메탈(211)은 일함수 조절을 하고, 제2 필 메탈(221)은 제2 일함수 메탈(211)에 의해 형성된 공간을 채우는 역할을 한다. 제2 일함수 메탈(211)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.The
제4 게이트 전극(301)은 제4 일함수 메탈(311) 및 제4 필 메탈(321)을 포함할 수 있다. 제4 일함수 메탈(311)은 일함수 조절을 하고, 제4 필 메탈(321)은 제4 일함수 메탈(311)에 의해 형성된 공간을 채우는 역할을 한다. 제4 일함수 메탈(311)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.The
본 발명의 몇몇 실시예에서 제2 영역(Ⅱ)은 NMOS 영역일 수 있으므로, 제2 일함수 메탈(211) 및 제4 일함수 메탈(311)은 N형 일함수 메탈일 수 있다. 제2 일함수 메탈(211) 및 제4 일함수 메탈(311)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 필 메탈(221) 및 제4 필 메탈(321)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.In some embodiments of the present invention, the second region II may be an NMOS region, so that the second
이러한 제1 게이트 전극(200), 제2 게이트 전극(201), 제3 게이트 전극(201) 및 제4 게이트 전극(301)은 예를 들어, 리플레이스먼트 공정(replacement process)또는 게이트 라스트 공정(gate last process)을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.The
게이트 절연막(130, 140)은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)과 제1 및 제2 게이트 전극(200, 201) 사이 및 제1 층간 절연막(20)과 제1 및 제2 게이트 전극(200, 201) 사이에 형성될 수 있다.The
또한, 게이트 절연막(130, 140)은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)과 제3 및 제4 게이트 전극(300, 301) 사이 및 제1 층간 절연막(20)과 제3 및 제4 게이트 전극(300, 301) 사이에 형성될 수 있다.The
게이트 절연막(130, 140)은 계면막(130)과 고유전율막(140)을 포함할 수 있다.The
계면막(130)은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)의 일부를 산화시켜 형성될 수 있다. 계면막(130)은 제1 층간 절연막(20)의 상면보다 위로 돌출된 제1 핀형 패턴(F1) 내지 제2 핀형 패턴(F2)의 프로파일을 따라서 형성될 수 있다. 제1 핀형 패턴(F1) 내지 제2 핀형 패턴(F2)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(130)은 실리콘 산화막을 포함할 수 있다.The
도 3에서, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 계면막(130)의 형성 방법에 따라서, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성될 수도 있다.3, the
또는, 제1 층간 절연막(20)이 실리콘 산화물을 포함하는 경우여도, 제1 층간 절연막(20)에 포함된 실리콘 산화물의 물성과 계면막(130)에 포함된 실리콘 산화막의 물성이 다를 경우, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성될 수도 있다.Alternatively, even if the first
고유전율막(140)은 계면막(130)과 제1 및 제2 게이트 전극(200, 201)과, 제3 및 제4 게이트 전극(300, 301) 사이에 형성될 수 있다. 제1 층간 절연막(20)의 상면보다 위로 돌출된 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율막(140)은 제1 및 제2 게이트 전극(200, 201)과 제1 층간 절연막(20)사이 및 제3 및 제4 게이트 전극(300, 301)과 제1 층간 절연막(20) 사이에 형성될 수 있다.The
고유전율막(140)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전율막(140)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.The high-
게이트 스페이서(160)는 제2 방향(Y)으로 연장된 제1 내지 제4 게이트 전극(200, 201, 300, 301)의 측벽 상에 배치될 수 있다. 게이트 스페이서(160)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.The gate spacers 160 may be disposed on the sidewalls of the first to
게이트 스페이서(160)는 도면에서는 예시적으로 단일막으로 도시하였지만, 복수의 막이 적층된 다중 스페이서일 수 있다. 게이트 스페이서(160)의 형상 및 게이트 스페이서(160)를 이루는 다중 스페이서 각각의 형상은 제조 공정 또는 용도에 따라 I 또는 L자형 혹은 이들의 조합일 수 있다.Although the
도 2 및 도 4를 참고하면, 제1 소오스/드레인(E1)은 제1 게이트 전극(200) 및 제2 게이트 전극(300)의 제1 방향(X)의 양측에, 제1 핀형 패턴(F1) 상에 각각 형성될 수 있다. 제1 소오스/드레인(E1)은 제1 핀형 패턴(F1) 상에서 각각의 트랜지스터의 소오스/드레인 영역이 될 수 있다.2 and 4, a first source / drain E1 is formed on both sides of the
제2 소오스/드레인(E2)은 제3 게이트 전극(201) 및 제4 게이트 전극(301)의 제1 방향(X)의 양측에, 제2 핀형 패턴(F2) 상에 각각 형성될 수 있다. 제2 소오스/드레인(E2)은 제2 핀형 패턴(F2) 상에서 각각의 트랜지스터의 소오스/드레인 영역이 될 수 있다.The second source / drain E2 may be formed on the second fin-shaped pattern F2 on both sides of the
제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 또한, 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)은 상승된 소오스/드레인일 수 있다. 제1 영역(Ⅰ)은 PMOS 영역이고, 제2 영역(Ⅱ)은 NMOS 영역일 수 있으므로, 제1 소오스/드레인(E1)은 예를 들어, SiGe 에피택셜층일 수 있다. 제2 소오스/드레인(E2)은 예를 들어, Si 에피택셜층일 수 있다. 이 때, 제2 소오스/드레인(E2)은 P가 고농도로 도핑된 Si:P를 포함할 수 있다.The first source / drain E1 and the second source / drain E2 may comprise an epi layer formed by an epitaxial process. Also, the first source / drain E1 and the second source / drain E2 may be an elevated source / drain. The first region I may be a PMOS region and the second region II may be an NMOS region so that the first source / drain E1 may be a SiGe epitaxial layer, for example. The second source / drain E2 may be, for example, an Si epitaxial layer. At this time, the second source / drain E2 may include Si: P doped with P at a high concentration.
제1 소오스/드레인(E1)은 제1 핀형 패턴(F1)의 리세스(F1r)를 채울 수 있다. 마찬가지로, 제2 소오스/드레인(E2)은 제2 핀형 패턴(F2)의 리세스(F2r)를 채울 수 있다. 이에 따라, 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)은 리세스(F1r, F2r)의 바닥면을 따라 U자형의 하부를 가질 수 있다. 본 발명의 몇몇 실시예에서 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)은 리세스(F1r, F2r)의 형성에 따라서 W형태 혹은 U자가 연속된 "UU"형태의 하부를 가질 수 있다.The first source / drain E1 may fill the recess F1r of the first fin-shaped pattern F1. Similarly, the second source / drain E2 may fill the recess F2r of the second fin-shaped pattern F2. Accordingly, the first source / drain E1 and the second source / drain E2 may have a U-shaped bottom portion along the bottom surface of the recesses Flr and F2r. In some embodiments of the present invention, the first source / drain E1 and the second source / drain E2 are formed in a W-shaped or U-shaped continuous "UU" -type bottom according to the formation of recesses F1r, F2r Lt; / RTI >
도 2는 제1 방향(X)의 단면도이고, 도 4는 제2 방향(Y)의 단면도이다. Fig. 2 is a sectional view in the first direction X, and Fig. 4 is a sectional view in the second direction Y. Fig.
도 2를 먼저 참고하면, 제1 영역(Ⅰ)에서 제1 소오스/드레인(E1)은 제1 핀형 패턴(F1)의 상면에 형성된 리세스(F1r)를 채우도록 형성될 수 있다. 이 때, 제1 핀형 패턴(F1)의 상면에 리세스(F1r)가 형성되지 않은 부분에 제1 게이트 전극(200) 및 제2 게이트 전극(300)이 형성되므로, 제1 소오스/드레인(E1)은 제1 게이트 전극(200) 및 제2 게이트 전극(300) 사이에 형성될 수 있다. 2, in the first region I, the first source / drain E1 may be formed to fill the recess F1r formed on the upper surface of the first fin-shaped pattern F1. At this time, since the
제1 소오스/드레인(E1)은 제1 핀형 패턴(F1)과 동일한 상면을 가질 수 있다. 즉, 제1 소오스/드레인(E1)의 상면의 높이와 제1 핀형 패턴(F1)의 상면의 높이는 동일할 수 있다. 제1 소오스/드레인(E1)의 상면은 평평할 수 있다. 제1 소오스/드레인(E1)의 상면의 일부는 게이트 스페이서(160)의 하면의 일부와 오버랩될 수 있다.The first source / drain E1 may have the same top surface as the first fin-shaped pattern F1. That is, the height of the upper surface of the first source / drain E1 and the height of the upper surface of the first fin-shaped pattern F1 may be the same. The upper surface of the first source / drain E1 may be flat. A part of the upper surface of the first source / drain E1 may overlap with a part of the lower surface of the
제2 영역(Ⅱ)에서 제2 소오스/드레인(E2)은 제2 핀형 패턴(F2)의 상면에 형성된 리세스(F2r)를 채우도록 형성될 수 있다. 이 때, 제2 핀형 패턴(F2)의 상면에 리세스(F2r)가 형성되지 않은 부분에 제3 게이트 전극(201) 및 제4 게이트 전극(301)이 형성되므로, 제2 소오스/드레인(E2)은 제3 게이트 전극(201) 및 제4 게이트 전극(301) 사이에 형성될 수 있다. In the second region II, the second source / drain E2 may be formed to fill the recess F2r formed on the upper surface of the second fin-shaped pattern F2. At this time, since the
제2 소오스/드레인(E2)은 제2 핀형 패턴(F2)보다 높은 상면을 가질 수 있다. 즉, 제2 소오스/드레인(E2)의 상면의 높이는 제2 핀형 패턴(F2)의 상면의 높이보다 높을 수 있다. 제2 소오스/드레인(E2)의 상면은 볼록부(CV)를 가질 수 있다. 제2 소오스/드레인(E2)의 상면의 일부는 게이트 스페이서(160)의 하면의 일부와 오버랩될 수 있다.And the second source / drain E2 may have a top surface higher than the second fin-shaped pattern F2. That is, the height of the upper surface of the second source / drain E2 may be higher than the height of the upper surface of the second fin-shaped pattern F2. The upper surface of the second source / drain E2 may have a convex portion CV. A part of the upper surface of the second source / drain E2 may overlap with a part of the lower surface of the
제2 소오스/드레인(E2)의 상면의 볼록부(CV)는 제2 핀형 패턴(F2)에 형성된 리세스(F2r)의 바닥면으로부터 제1 높이(h1)만큼 볼록하게 형성될 수 있다. 상기 제1 높이(h1)는 제1 소오스/드레인(E1)의 상면이 리세스(F1r)의 바닥면으로부터 이격된 높이보다 더 클 수 있다.The convex portion CV of the upper surface of the second source / drain E2 may be formed to be convex by the first height h1 from the bottom surface of the recess F2r formed in the second fin pattern F2. The first height h1 may be greater than the height of the top surface of the first source / drain E1 away from the bottom surface of the recess F1r.
도 4를 참고하면, 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 4에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.Referring to FIG. 4, the outer circumferential surfaces of the first source / drain E1 and the second source / drain E2 may have various shapes. For example, the outer circumferential surfaces of the first source / drain E1 and the second source / drain E2 may be at least one of a diamond shape, a circular shape, and a rectangular shape. In FIG. 4, a diamond shape (or a pentagonal shape or a hexagonal shape) is exemplarily shown.
제1 영역(Ⅰ)에서는 본 발명의 실시예에 따른 반도체 장치가 PMOS 트랜지스터이므로, 제1 소오스/드레인(E1)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. In the first region I, since the semiconductor device according to the embodiment of the present invention is a PMOS transistor, the first source / drain E1 may include a compressive stress material. For example, the compressive stress material may be a material having a larger lattice constant than Si, and may be, for example, SiGe. For example, the compressive stress material can increase the mobility of carriers in the channel region by applying compressive stress to the first pinned pattern F1.
제2 영역(Ⅱ)에서는 본 발명의 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우, 제2 소오스/드레인(E2)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제2 핀형 패턴(F2)이 실리콘일 때, 제2 소오스/드레인(E2)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다. 예를 들어, 인장 스트레스 물질은 제2 핀형 패턴(F2)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.In the second region II, when the semiconductor device according to the embodiment of the present invention is an NMOS transistor, the second source / drain E2 may include a tensile stress material. For example, when the second fin type pattern F2 is silicon, the second source / drain E2 may comprise a material having a smaller lattice constant than silicon (e.g., SiC). For example, the tensile stress material may apply tensile stress to the second fin-shaped pattern F2 to improve the mobility of carriers in the channel region.
도 4를 참조하면, 제1 영역(Ⅰ)의 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)은 볼록 다각형 형상일 수 있다. 도 5에 도시되었듯이, 상기 볼록 다각형은 5각형일 수 있다. Referring to FIG. 4, the first source / drain E1 and the second source / drain E2 of the first region I may have a convex polygonal shape. As shown in FIG. 5, the convex polygon may be pentagonal.
제1 소오스/드레인(E1)은 각각 볼록 다각형 형상일 수 있다. 이 때, 복수의 제1 소오스/드레인(E1)은 서로 동일한 형상을 가질 수 있다. 이 때, "동일한"이란 서로 완전히 동일한 형상만을 의미하는 것은 아니고, 볼록 다각형의 내각이 서로 동일한 것을 포함하는 개념이다.The first source / drain E1 may each have a convex polygonal shape. At this time, the plurality of first source / drain E1 may have the same shape. In this case, "identical" does not mean only completely identical shapes but includes concepts in which the internal angles of the convex polygons are the same.
또한, 제1 소오스/드레인(E1)은 각각 서로 좌우 대칭일 수 있다. 또한, 제1 소오스/드레인(E1)은 하부 영역과, 상기 하부 영역 상에 형성되는 상부 영역을 포함하고, 상기 하부 영역은 높이가 높아질수록 폭이 넓어지고, 상기 상부 영역은 높이가 높아질수록 폭이 좁아질 수 있다.Also, the first source / drain E1 may be symmetrical with respect to each other. Also, the first source / drain E1 includes a lower region and an upper region formed on the lower region, the width of the lower region being increased as the height is increased, and the width of the upper region Can be narrowed.
상기 상부 영역은 서로 대칭되는 제1 외면과 제2 외면을 포함하고, 상기 제1 및 제2 외면의 법선 방향은 상기 제1 소오스/드레인(E1)에서 동일할 수 있다.The upper region may include a first outer surface and a second outer surface that are symmetrical to each other, and a normal direction of the first and second outer surfaces may be the same in the first source / drain E1.
복수의 제1 소오스/드레인(E1)은 서로 내각 동일할 수 있다. 본 발명의 몇몇 실시예에서 내각은 제1 핀형 패턴(F1)과 접하지 않는 3개의 내각만을 의미할 수 있다. 즉, 제1 소오스/드레인(E1)의 상기 3개의 내각은 결정방향에 따라 일정한 값을 가질 수 밖에 없다. The plurality of first source / drain E1 may be identical to each other in the inner angle. In some embodiments of the present invention, the interior angle may refer to only three interior angles that do not touch the first pinned pattern F1. That is, the three internal angles of the first source / drain E1 have a constant value depending on the crystal direction.
제1 영역(Ⅰ)은 PMOS 영역이므로, 제1 소오스/드레인(E1)이 SiGe을 포함할 수 있고, 이의 에피택셜 성장은 결정 방향으로 반듯하게 수행될 수 있다. 따라서, 제1 소오스/드레인(E1)은 서로 동일한 형상을 가질 수 있다.Since the first region I is a PMOS region, the first source / drain E1 may include SiGe, and the epitaxial growth thereof may be performed in a straight direction in the crystal direction. Therefore, the first source / drain E1 may have the same shape.
도 4를 참조하면, 제2 영역(Ⅱ)의 제2 소오스/드레인(E2)은 볼록 다각형 형상일 수 있다. 도 4에 도시되었듯이, 상기 볼록 다각형은 5각형일 수 있다. 이 때, "볼록 다각형"은 내각 외에는 반드시 평평한 면을 가지는 도형만을 의미하는 것이 아니라, 크게 특징되는 복수의 내각을 가지되, 상기 복수의 내각들을 곡면으로 연결하는 형상을 포함한다. 즉, 도 4에서 도시된 바와 같이 본 명세서의 "볼록 다각형"은 내각을 크게 특징되게 가지되, 그 외의 다른 내각도 가질 수 있고, 각각의 내각을 연결하는 면이 평면이 아닐 수도 있다. Referring to FIG. 4, the second source / drain E2 of the second region II may have a convex polygonal shape. As shown in FIG. 4, the convex polygon may be pentagonal. At this time, the "convex polygon" does not necessarily mean only a figure having a flat surface other than the cabinet but has a plurality of internal angles which are greatly characterized, and includes a shape connecting the plural internal angles to a curved surface. That is, as shown in FIG. 4, the "convex polygon" herein is characterized by a large extent of the interior angle, other interior angles, and the plane connecting each interior angle may not be plane.
제2 소오스/드레인(E2)은 서로 다른 형상일 수 있다. 구체적으로, 제2 소오스/드레인(E2)의 내각()은 서로 다를 수 있다. The second source / drain E2 may have a different shape. Specifically, the internal angles? Of the second source / drain E2 may be different from each other.
제2 영역(Ⅱ)은 NMOS 영역이므로, 제2 소오스/드레인(E2)이 Si 또는 Si:P를 포함할 수 있고, 이의 에피택셜 성장은 제1 영역(Ⅰ)과 달리 결정 방향으로 반듯하게 수행되지 않을 수 있다. 따라서, 복수의 제2 소오스/드레인(E2)은 서로 다른 형상을 가질 수 있다.Since the second region II is an NMOS region, the second source / drain E2 may include Si or Si: P, and the epitaxial growth thereof may be performed in a crystal direction unlike the first region I . Accordingly, the plurality of second source / drain E2 may have different shapes.
제2 소오스/드레인(E2)은 하부 영역과, 상기 하부 영역 상에 형성되는 상부 영역을 포함하고, 상기 하부 영역은 높이가 높아질수록 폭이 넓어지고, 상기 상부 영역은 높이가 높아질수록 폭이 좁아질 수 있다.The second source / drain E2 includes a lower region and an upper region formed on the lower region, and the width of the lower region increases as the height increases, and the width of the upper region increases as the height increases. Can be.
제2 소오스/드레인(E2)에서, 상기 상부 영역은 서로 대칭되는 제3 외면과 제4 외면을 포함하고, 상기 제3 및 제4 외면의 법선 방향은 상기 제3 및 제4 에피택셜 패턴에서 서로 다를 수 있다.In the second source / drain (E2), the upper region includes a third outer surface and a fourth outer surface that are symmetrical with respect to each other, and the normal direction of the third and fourth outer surfaces includes a third outer surface and a fourth outer surface, can be different.
제1 영역(Ⅰ)에서의 제1 소오스/드레인(E1)과 제1 핀형 패턴(F1)이 만나는 계면의 높이는 제2 영역(Ⅱ)에서의 제2 소오스/드레인(E2)과 제2 핀형 패턴(F2)이 만나는 계면의 높이보다 낮을 수 있다. 즉, 제1 소오스/드레인(E1)의 하면이 제2 소오스/드레인(E2)의 하면보다 더 낮을 수 있다.The height of the interface at which the first source / drain E1 and the first fin-shaped pattern F1 meet in the first region I is the height of the second source / drain E2 in the second region II and the second fin- May be lower than the height of the interface at which the second interface F2 meets. That is, the lower surface of the first source / drain E1 may be lower than the lower surface of the second source / drain E2.
이는 제1 영역(Ⅰ)에서 제1 핀형 패턴(F1)의 리세스된 깊이가 더 깊기 때문이다. 제1 영역(Ⅰ)에서는 제1 소오스/드레인(E1)의 형상이 균일(regular)하게 형성되기 때문에 제1 핀형 패턴(F1)의 리세스(F1r) 정도에 따라, 제1 소오스/드레인(E1)의 전체 부피가 결정될 수 있다. 즉, 핀형 패턴의 기판(10)에서 멀어질수록 좁아질 수 있다. 따라서, 리세스(F1r)가 깊어질수록 리세스된 핀형 패턴의 상면의 폭이 넓어질 수 있다. 즉, 제1 소오스/드레인(E1)의 전체 부피는 결정 방향에 따라 형성되므로 노출된 핀형 패턴의 상면의 폭에 따라 결정될 수 있다.This is because the recessed depth of the first fin-shaped pattern F1 in the first region I is deeper. In the first region I, the first source / drain E1 is regularly formed, and therefore, the first source / drain E1 is formed in accordance with the recess F1r of the first fin type pattern F1. ) Can be determined. That is, the distance from the
이에 반해, 제2 영역(Ⅱ)에서는 제2 소오스/드레인(E2)의 형상이 불균일(irregular)하므로 노출된 핀형 패턴의 상면의 폭이 제2 소오스/드레인(E2)의 부피에 영향을 주지 못한다. 단지, 얼만큼의 시간 동안 제2 소오스/드레인(E2)이 성장하였는지가 제2 소오스/드레인(E2)의 부피를 결정할 수 있다. 따라서, 제1 영역(Ⅰ)과 달리 제2 영역(Ⅱ)에서는 굳이 핀형 패턴의 리세스를 깊게 형성할 필요가 없다. 따라서, 제1 영역(Ⅰ)의 핀형 패턴과 에피택셜 패턴의 계면의 높이는 제2 영역(Ⅱ)의 핀형 패턴과 에피택셜 패턴의 계면의 높이보다 낮을 수 있다.On the contrary, in the second region II, the shape of the second source / drain E2 is irregular, so that the width of the upper surface of the exposed fin pattern does not affect the volume of the second source / drain E2 . However, the volume of the second source / drain E2 can be determined by how much the second source / drain E2 has grown for as long as the second source / drain E2 has grown. Therefore, unlike the first region (I), it is not necessary to deeply form the recess of the pin-shaped pattern in the second region (II). Therefore, the height of the interface between the fin-shaped pattern and the epitaxial pattern of the first region I may be lower than the height of the interface between the fin-shaped pattern of the second region II and the epitaxial pattern.
제2 영역(Ⅱ)의 제2 핀형 패턴(F2)의 상면은 제1 영역(Ⅰ)의 제1 핀형 패턴(F1)의 상면보다 높을 수 있다. 이에 따라 제2 영역(Ⅱ)의 제2 핀형 패턴(F2)의 상면의 폭은 제1 영역(Ⅰ)의 제1 핀형 패턴(F1)의 상면의 폭보다 좁을 수 있다.The upper surface of the second fin-shaped pattern F2 of the second region II may be higher than the upper surface of the first fin-shaped pattern F1 of the first region I. The width of the upper surface of the second fin type pattern F2 of the second region II may be narrower than the width of the upper surface of the first fin type pattern F1 of the first region I.
제2 영역(Ⅱ)의 제2 소오스/드레인(E2) 중 일부는 서로 접할 수 있다. 즉, 제2 소오스/드레인(E2) 중 일부는 서로 머지(merge)될 수 있다. Some of the second source / drain E2 of the second region II may be in contact with each other. That is, some of the second source / drain E2 may be merged with each other.
제1 영역(Ⅰ)의 제1 소오스/드레인(E1)은 서로 접하지 않고 각각 서로에게서 이격될 수 있다. 이에 반해서, 제2 소오스/드레인(E2) 중 적어도 하나는 서로 접할 수 있다. 이는, 제1 영역(Ⅰ)의 제1 소오스/드레인(E1)보다 제2 영역(Ⅱ)의 제2 소오스/드레인(E2)의 폭이 더 크게 성장되기 때문이다.The first source / drain E1 of the first region I may not be in contact with each other and may be spaced apart from each other. On the other hand, at least one of the second source / drain E2 may be in contact with each other. This is because the width of the second source / drain E2 of the second region II is larger than that of the first source / drain E1 of the first region I.
본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 영역(Ⅱ)에서 제2 소오스/드레인(E2) 중 일부가 서로 접함에 따라, 에어 갭(G)이 형성될 수 있다.The semiconductor device according to some embodiments of the present invention may be formed with an air gap G as portions of the second source / drain E2 contact with each other in the second region II.
에어 갭(G)은 서로 접하는 2개의 제2 소오스/드레인(E2) 사이에 형성될 수 있다. 에어 갭(G)은 제1 층간 절연막(20) 상에 형성될 수 있다. 에어 갭(G)은 서로 접하는 2개의 제2 소오스/드레인(E2)으로 덮힐 수 있다.The air gap G may be formed between the two second sources / drains E2 that are in contact with each other. The air gap G may be formed on the first
이어서, 도 5 및 도 6을 참조하여, 본원 발명의 몇몇 실시예에 따른 반도체 장치의 다른 영역에 대해서 설명한다. 도 5 및 도 6의 영역은 제3 핀형 패턴(), 제4 핀형 패턴(), 제1 내지 제6 쉘로우 트렌치(ST1'~ST6'), 제1 내지 제3 트렌치(T1'~T3'), 제1 층간 절연막(20), 제2 층간 절연막(30), 제5 게이트 전극(200'), 제6 게이트 전극(300'), 제7 게이트 전극(201'), 제8 게이트 전극(301'), 게이트 절연막(130', 140'), 게이트 스페이서(160'), 제3 소오스/드레인(E3) 및 제4 소오스/드레인(E4) 등을 포함할 수 있다.Next, another region of the semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 5 and 6. FIG. The regions of FIGS. 5 and 6 are the third fin pattern, the fourth fin pattern, the first to sixth shallow trenches ST1 'to ST6', the first to third trenches T1 'to T3' The fifth gate electrode 200 ', the sixth gate electrode 300', the seventh gate electrode 201 ', the eighth gate electrode 301', the first
제3 영역(Ⅲ) 및 제4 영역(Ⅳ)은 상술한 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)과 유사한 구조를 가질 수 있다. 단, 제3 영역(Ⅲ)의 제5 게이트 전극(200') 및 제6 게이트 전극(300')과, 제4 영역(Ⅳ)의 제7 게이트 전극(201') 및 제8 게이트 전극(301') 사이의 간격은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)의 제1 거리(D1)보다 큰 제2 거리(D2)일 수 있다.The third region III and the fourth region IV may have a structure similar to the first region I and the second region II described above. However, the fifth gate electrode 200 'and the sixth gate electrode 300' of the third region III and the seventh gate electrode 201 'and the eighth gate electrode 301' of the fourth region IV May be a second distance D2 greater than the first distance D1 of the first region I and the second region II.
제5 게이트 전극(200')은 제5 일함수 메탈(210') 및 제5 필 메탈(220')을 포함할 수 있다. 제5 일함수 메탈(210')은 일함수 조절을 하고, 제5 필 메탈(220')은 제5 일함수 메탈(210')에 의해 형성된 공간을 채우는 역할을 한다. 제5 일함수 메탈(210')은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.The fifth gate electrode 200 'may include a fifth work function metal 210' and a fifth fill metal 220 '. The fifth work metal 210 'serves to adjust the work function and the fifth fill metal 220' serves to fill the space formed by the fifth work metal 210 '. The fifth work function metal 210 'may be, for example, an N-type work function metal, a P-type work function metal, or a combination thereof.
제7 게이트 전극(201')은 제7 일함수 메탈(310') 및 제7 필 메탈(320')을 포함할 수 있다. 제7 일함수 메탈(310')은 일함수 조절을 하고, 제7 필 메탈(320')은 제7 일함수 메탈(310')에 의해 형성된 공간을 채우는 역할을 한다. 제7 일함수 메탈(310')은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.The seventh gate electrode 201 'may include a seventh working metal 310' and a seventh fill metal 320 '. The seventh function metal 310 'performs work function adjustment and the seventh fill metal 320' functions to fill the space formed by the seventh function metal 310 '. The seventh work function metal 310 'may be, for example, an N-type work function metal, a P-type work function metal, or a combination thereof.
본 발명의 몇몇 실시예에서 제3 영역(Ⅲ)은 PMOS 영역일 수 있으므로, 제5 일함수 메탈(210') 및 제7 일함수 메탈(211')은 N형 일함수 메탈 및 P형 일함수 메탈의 조합일 수 있다. 예를 들어, 제5 일함수 메탈(210') 및 제7 일함수 메탈(211')은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제5 필 메탈(220') 및 제7 필 메탈(221')은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.In some embodiments of the present invention, the third region III may be a PMOS region, so that the fifth work function metal 210 'and the seventh work function metal 211' are N-type work function metals and P-type work functions Metal combination. For example, the fifth work function metal 210 'and the seventh work function metal 211' may be formed of, for example, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN, But is not limited thereto. The fifth fill metal 220 'and the seventh fill metal 221' may include at least one of W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe, But is not limited thereto.
제6 게이트 전극(300')은 제6 일함수 메탈(211') 및 제6 필 메탈(221')을 포함할 수 있다. 제6 일함수 메탈(211')은 일함수 조절을 하고, 제6 필 메탈(221')은 제6 일함수 메탈(211')에 의해 형성된 공간을 채우는 역할을 한다. 제6 일함수 메탈(211')은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.The sixth gate electrode 300 'may include a sixth work function metal 211' and a sixth fill metal 221 '. The sixth work metal 211 'serves to adjust the work function and the sixth fill metal 221' serves to fill the space formed by the sixth work metal 211 '. The sixth work function metal 211 'may be, for example, an N-type work function metal, a P-type work function metal, or a combination thereof.
제8 게이트 전극(301')은 제8 일함수 메탈(311') 및 제8 필 메탈(321')을 포함할 수 있다. 제8 일함수 메탈(311')은 일함수 조절을 하고, 제8 필 메탈(321')은 제8 일함수 메탈(311')에 의해 형성된 공간을 채우는 역할을 한다. 제8 일함수 메탈(311')은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.The eighth gate electrode 301 'may include an eighth working metal 311' and an eighth fill metal 321 '. The eighth work function metal 311 'controls the work function and the eighth work metal 321' functions to fill the space formed by the eighth work function metal 311 '. The eighth working metal 311 'may be, for example, an N-type work function metal, a P-type work function metal, or a combination thereof.
본 발명의 몇몇 실시예에서 제4 영역(Ⅳ)은 NMOS 영역일 수 있으므로, 제6 일함수 메탈(211') 및 제8 일함수 메탈(311')은 N형 일함수 메탈일 수 있다. 제6 일함수 메탈(211') 및 제8 일함수 메탈은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제6 필 메탈(221') 및 제8 필 메탈(321')은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.In some embodiments of the present invention, the fourth region IV may be an NMOS region, so that the sixth work function metal 211 'and the eighth work function metal 311' may be an N-type work function metal. The sixth work function metal 211 'and the eighth working metal may comprise at least one of TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN, But is not limited thereto. In addition, the sixth fill metal 221 'and the eighth fill metal 321' may include at least one of W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe, But is not limited thereto.
이러한 제5 게이트 전극(200'), 제6 게이트 전극(300'), 제7 게이트 전극(201') 및 제8 게이트 전극(301')은 예를 들어, 리플레이스먼트 공정(replacement process)또는 게이트 라스트 공정(gate last process)을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.The fifth gate electrode 200 ', the sixth gate electrode 300', the seventh gate electrode 201 'and the eighth gate electrode 301' may be, for example, a replacement process or May be formed through a gate last process, but is not limited thereto.
제3 소오스/드레인(E3)은 제5 게이트 전극(200') 및 제6 게이트 전극(300')의 제1 방향(X)의 양측에, 제3 핀형 패턴(F3) 상에 각각 형성될 수 있다. 제3 소오스/드레인(E3)은 제3 핀형 패턴(F3) 상에서 각각의 트랜지스터의 소오스/드레인 영역이 될 수 있다.The third source / drain E3 may be formed on the third fin pattern F3 on both sides of the fifth gate electrode 200 'and the sixth gate electrode 300' in the first direction X have. And the third source / drain E3 may be the source / drain region of each transistor on the third fin pattern F3.
제4 소오스/드레인(E4)은 제7 게이트 전극(201') 및 제8 게이트 전극(301')의 제1 방향(X)의 양측에, 제4 핀형 패턴(F4) 상에 각각 형성될 수 있다. 제4 소오스/드레인(E4)은 제4 핀형 패턴(F4) 상에서 각각의 트랜지스터의 소오스/드레인 영역이 될 수 있다.The fourth source / drain E4 may be formed on the fourth fin pattern F4 on both sides of the seventh gate electrode 201 'and the eighth gate electrode 301' in the first direction X have. The fourth source / drain E4 may be the source / drain region of each transistor on the fourth fin-shaped pattern F4.
제3 소오스/드레인(E3) 및 제4 소오스/드레인(E4)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 또한, 제3 소오스/드레인(E3) 및 제4 소오스/드레인(E4)은 상승된 소오스/드레인일 수 있다. 제3 영역(Ⅲ)은 PMOS 영역이고, 제4 영역(Ⅳ)은 NMOS 영역일 수 있으므로, 제3 소오스/드레인(E3)은 예를 들어, SiGe 에피택셜층일 수 있다. 제4 소오스/드레인(E4)은 예를 들어, Si 에피택셜층일 수 있다. 이 때, 제4 소오스/드레인(E4)은 P가 고농도로 도핑된 Si:P를 포함할 수 있다.The third source / drain E3 and the fourth source / drain E4 may include an epi layer formed by an epitaxial process. Also, the third source / drain E3 and the fourth source / drain E4 may be raised source / drain. The third region III may be a PMOS region and the fourth region IV may be an NMOS region and therefore the third source / drain E3 may be a SiGe epitaxial layer, for example. The fourth source / drain E4 may be, for example, an Si epitaxial layer. At this time, the fourth source / drain E4 may include Si: P doped with P at a high concentration.
제3 소오스/드레인(E3)은 제3 핀형 패턴(F3)의 리세스(F3r)를 채울 수 있다. 마찬가지로, 제4 소오스/드레인(E4)은 제4 핀형 패턴(F4)의 리세스(F4r)를 채울 수 있다.And the third source / drain E3 may fill the recess F3r of the third fin-shaped pattern F3. Similarly, the fourth source / drain E4 can fill the recess F4r of the fourth fin-shaped pattern F4.
도 6은 제1 방향(X)의 단면도이다. 도 6을 참고하면, 제3 영역(Ⅲ)에서 제3 소오스/드레인(E3)은 제3 핀형 패턴()의 상면에 형성된 리세스(F3r)를 채우도록 형성될 수 있다. 이 때, 제3 핀형 패턴()의 상면에 리세스(F3r)가 형성되지 않은 부분에 제5 게이트 전극(200') 및 제6 게이트 전극(300')이 형성되므로, 제3 소오스/드레인(E3)은 제5 게이트 전극(200') 및 제6 게이트 전극(300') 사이에 형성될 수 있다. Fig. 6 is a sectional view in the first direction X. Fig. Referring to FIG. 6, in the third region III, the third source / drain E3 may be formed to fill the recess F3r formed on the upper surface of the third fin-shaped pattern (). At this time, since the fifth gate electrode 200 'and the sixth gate electrode 300' are formed on the upper surface of the third fin pattern () without the recess F3r, the third source / drain E3 may be formed between the fifth gate electrode 200 'and the sixth gate electrode 300'.
제3 소오스/드레인(E3)은 제3 핀형 패턴()과 동일한 상면을 가질 수 있다. 즉, 제3 소오스/드레인(E3)의 상면의 높이와 제3 핀형 패턴()의 상면의 높이는 동일할 수 있다. 제3 소오스/드레인(E3)의 상면은 평평할 수 있다. 제3 소오스/드레인(E3)의 상면의 일부는 게이트 스페이서(160')의 하면의 일부와 오버랩될 수 있다.The third source / drain E3 may have the same top surface as the third fin pattern (). That is, the height of the upper surface of the third source / drain E3 and the height of the upper surface of the third fin-shaped pattern may be the same. The upper surface of the third source / drain E3 may be flat. A part of the upper surface of the third source / drain E3 may overlap with a part of the lower surface of the gate spacer 160 '.
제4 영역(Ⅳ)에서 제4 소오스/드레인(E4)은 제4 핀형 패턴()의 상면에 형성된 리세스(F4r)를 채우도록 형성될 수 있다. 이 때, 제4 핀형 패턴()의 상면에 리세스(F4r)가 형성되지 않은 부분에 제7 게이트 전극(201') 및 제8 게이트 전극(301')이 형성되므로, 제4 소오스/드레인(E4)은 제7 게이트 전극(201') 및 제8 게이트 전극(301') 사이에 형성될 수 있다. In the fourth region IV, the fourth source / drain E4 may be formed to fill the recess F4r formed on the upper surface of the fourth fin-shaped pattern (). At this time, since the seventh gate electrode 201 'and the eighth gate electrode 301' are formed in the portion where the recess F4r is not formed on the upper surface of the fourth fin pattern (), the fourth source / drain E4 may be formed between the seventh gate electrode 201 'and the eighth gate electrode 301'.
제4 소오스/드레인(E4)은 제4 핀형 패턴()과 동일한 상면을 가질 수 있다. 즉, 제4 소오스/드레인(E4)의 상면의 높이와 제4 핀형 패턴()의 상면의 높이는 동일할 수 있다. 제4 소오스/드레인(E4)의 상면은 평평할 수 있다. 제4 소오스/드레인(E4)의 상면의 일부는 게이트 스페이서(160')의 하면의 일부와 오버랩될 수 있다.The fourth source / drain E4 may have the same top surface as the fourth fin pattern (). That is, the height of the upper surface of the fourth source / drain E4 and the height of the upper surface of the fourth fin-shaped pattern may be the same. The upper surface of the fourth source / drain E4 may be flat. A part of the upper surface of the fourth source / drain E4 may overlap with a part of the lower surface of the gate spacer 160 '.
제4 소오스/드레인(E4)의 상면은 제4 핀형 패턴()에 형성된 리세스(F4r)의 바닥면으로부터 제2 높이(h2)만큼 이격되어 형성될 수 있다. 상기 제2 높이()는 제4 소오스/드레인(E4)의 상면이 리세스(F4r)의 바닥면으로부터 이격된 높이(h2')보다 더 클 수 있다. 단, 이에 제한되는 것은 아니다.The upper surface of the fourth source / drain E4 may be spaced apart from the bottom surface of the recess F4r formed in the fourth fin pattern by a second height h2. The second height may be greater than the height h2 'of the upper surface of the fourth source / drain E4 spaced from the bottom surface of the recess F4r. However, the present invention is not limited thereto.
이어서, 도 7 및 도 8을 참조하여, 본원 발명의 몇몇 실시예에 따른 반도체 장치의 다른 영역에 대해서 설명한다. 도 7 및 도 8의 영역은 제5 핀형 패턴(), 제6 핀형 패턴(), 제1 내지 제6 쉘로우 트렌치(ST1''~ST6''), 제1 내지 제3 트렌치(T1''~T3''), 제1 층간 절연막(20), 제2 층간 절연막(30), 제9 게이트 전극(200''), 제10 게이트 전극(300''), 제11 게이트 전극(201''), 제12 게이트 전극(301''), 게이트 절연막(130'', 140''), 게이트 스페이서(160''), 제5 소오스/드레인(E5) 및 제6 소오스/드레인(E6) 등을 포함할 수 있다.Next, other regions of the semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 7 and 8. FIG. The regions in FIGS. 7 and 8 are the fifth fin pattern, the sixth fin pattern, the first through sixth shallow trenches ST1 "to ST6", the first through third trenches T1 " The first
제5 영역(Ⅴ) 및 제6 영역(Ⅵ)은 상술한 제3 영역(Ⅲ) 및 제4 영역(Ⅳ)과 유사한 구조를 가질 수 있다. 단, 제5 영역(Ⅴ)의 제9 게이트 전극(200'') 및 제10 게이트 전극(300'')과, 제6 영역(Ⅵ)의 제11 게이트 전극(201'') 및 제12 게이트 전극(301'') 사이의 간격은 제3 영역(Ⅲ) 및 제4 영역(Ⅳ)의 제2 거리(D2)보다 큰 제3 거리(D3)일 수 있다.The fifth region V and the sixth region VI may have a structure similar to the third region III and the fourth region IV described above. However, the ninth gate electrode 200 '' and the tenth gate electrode 300 '' of the fifth region V and the eleventh gate electrode 201 '' and the twelfth gate The distance between the electrodes 301 '' may be a third distance D3 which is larger than the second distance D2 of the third region III and the fourth region IV.
제9 게이트 전극(200'')은 제9 일함수 메탈(210'') 및 제9 필 메탈(220'')을 포함할 수 있다. 제9 일함수 메탈(210'')은 일함수 조절을 하고, 제9 필 메탈(220'')은 제9 일함수 메탈(210'')에 의해 형성된 공간을 채우는 역할을 한다. 제9 일함수 메탈(210'')은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.The
제11 게이트 전극(201'')은 제11 일함수 메탈(310'') 및 제11 필 메탈(320'')을 포함할 수 있다. 제11 일함수 메탈(310'')은 일함수 조절을 하고, 제11 필 메탈(320'')은 제11 일함수 메탈(310'')에 의해 형성된 공간을 채우는 역할을 한다. 제11 일함수 메탈(310'')은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.The
본 발명의 몇몇 실시예에서 제5 영역(Ⅴ)은 PMOS 영역일 수 있으므로, 제9 일함수 메탈(210') 및 제11 일함수 메탈(211')은 N형 일함수 메탈 및 P형 일함수 메탈의 조합일 수 있다. 예를 들어, 제9 일함수 메탈(210') 및 제11 일함수 메탈(211')은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제9 필 메탈(220') 및 제11 필 메탈(221')은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.In some embodiments of the present invention, the fifth region V may be a PMOS region, so that the ninth function metal 210 'and the eleventh function metal 211' are N-type work function metals and P-type work functions Metal combination. For example, the ninth function metal 210 'and the eleventh work function metal 211' may be formed of, for example, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN, But is not limited thereto. In addition, the ninth fill metal 220 'and the eleventh fill metal 221' may include at least one of W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe, But is not limited thereto.
제10 게이트 전극(300'')은 제10 일함수 메탈(211'') 및 제10 필 메탈(221'')을 포함할 수 있다. 제10 일함수 메탈(211'')은 일함수 조절을 하고, 제10 필 메탈(221'')은 제10 일함수 메탈(211'')에 의해 형성된 공간을 채우는 역할을 한다. 제10 일함수 메탈(211'')은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.The tenth gate electrode 300 '' may include a tenth function metal 211 '' and a tenth fill metal 221 ''. The tenth function metal 211 '' performs work function adjustment and the tenth fill metal 221 '' functions to fill the space formed by the tenth function metal 211 ''. The tenth
제12 게이트 전극(301'')은 제12 일함수 메탈(311'') 및 제12 필 메탈(321'')을 포함할 수 있다. 제12 일함수 메탈(311'')은 일함수 조절을 하고, 제12 필 메탈(321'')은 제12 일함수 메탈(311'')에 의해 형성된 공간을 채우는 역할을 한다. 제12 일함수 메탈(311'')은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.The twelfth gate electrode 301 '' may include a twelfth functional metal 311 '' and a twelfth ferroelectric metal 321 ''. The twelfth day function metal 311 '' performs work function adjustment and the twelfth fill metal 321 '' functions to fill a space formed by the twelfth work function metal 311 ''. The
본 발명의 몇몇 실시예에서 제6 영역(Ⅵ)은 NMOS 영역일 수 있으므로, 제10 일함수 메탈(211'') 및 제12 일함수 메탈(311'')은 N형 일함수 메탈일 수 있다. 제10 일함수 메탈(211'') 및 제12 일함수 메탈은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제10 필 메탈(221'') 및 제12 필 메탈(321'')은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.In some embodiments of the present invention, the sixth region VI may be an NMOS region, so that the tenth and twelfth functional metals 211 '' and 311 '' may be N-type workfunction metals . The tenth day
이러한 제9 게이트 전극(200''), 제10 게이트 전극(300''), 제11 게이트 전극(201'') 및 제12 게이트 전극(301'')은 예를 들어, 리플레이스먼트 공정(replacement process)또는 게이트 라스트 공정(gate last process)을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.The ninth gate electrode 200 '', the tenth gate electrode 300 '', the eleventh gate electrode 201 '' and the twelfth gate electrode 301 '' may be formed, for example, replacement process, or a gate last process, but the present invention is not limited thereto.
제5 소오스/드레인(E5)은 제9 게이트 전극(200'') 및 제10 게이트 전극(300'')의 제1 방향(X)의 양측에, 제5 핀형 패턴(F5) 상에 각각 형성될 수 있다. 제5 소오스/드레인(E5)은 제5 핀형 패턴(F5) 상에서 각각의 트랜지스터의 소오스/드레인 영역이 될 수 있다.The fifth source / drain E5 is formed on the fifth pin-type pattern F5 on both sides of the ninth gate electrode 200 '' and the tenth gate electrode 300 '' in the first direction X, . The fifth source / drain E5 may be the source / drain region of each transistor on the fifth fin-shaped pattern F5.
제6 소오스/드레인(E6)은 제11 게이트 전극(201'') 및 제12 게이트 전극(301'')의 제1 방향(X)의 양측에, 제6 핀형 패턴(F6) 상에 각각 형성될 수 있다. 제6 소오스/드레인(E6)은 제6 핀형 패턴(F6) 상에서 각각의 트랜지스터의 소오스/드레인 영역이 될 수 있다.The sixth source / drain E6 is formed on the sixth pinned pattern F6 on both sides of the eleventh gate electrode 201 '' and the twelfth gate electrode 301 '' in the first direction X, . The sixth source / drain E6 may be the source / drain region of each transistor on the sixth fin-shaped pattern F6.
제5 소오스/드레인(E5) 및 제6 소오스/드레인(E6)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 또한, 제5 소오스/드레인(E5) 및 제6 소오스/드레인(E6)은 상승된 소오스/드레인일 수 있다. 제5 영역(Ⅴ)은 PMOS 영역이고, 제6 영역(Ⅵ)은 NMOS 영역일 수 있으므로, 제5 소오스/드레인(E5)은 예를 들어, SiGe 에피택셜층일 수 있다. 제6 소오스/드레인(E6)은 예를 들어, Si 에피택셜층일 수 있다. 이 때, 제6 소오스/드레인(E6)은 P가 고농도로 도핑된 Si:P를 포함할 수 있다.The fifth source / drain E5 and the sixth source / drain E6 may include an epi layer formed by an epitaxial process. In addition, the fifth source / drain E5 and the sixth source / drain E6 may be raised source / drain. The fifth region V may be a PMOS region and the sixth region VI may be an NMOS region, so that the fifth source / drain E5 may be, for example, a SiGe epitaxial layer. The sixth source / drain E6 may be, for example, an Si epitaxial layer. At this time, the sixth source / drain E6 may include Si: P doped with P at a high concentration.
제5 소오스/드레인(E5)은 제5 핀형 패턴(F5)의 리세스(F5r)를 채울 수 있다. 마찬가지로, 제6 소오스/드레인(E6)은 제6 핀형 패턴(F6)의 리세스(F6r)를 채울 수 있다.The fifth source / drain E5 may fill the recess F5r of the fifth fin-shaped pattern F5. Likewise, the sixth source / drain E6 may fill the recess F6r of the sixth fin type pattern F6.
도 8은 제1 방향(X)의 단면도이다. 도 8을 참고하면, 제5 영역(Ⅴ)에서 제5 소오스/드레인(E5)은 제5 핀형 패턴()의 상면에 형성된 리세스(F5r)를 채우도록 형성될 수 있다. 이 때, 제5 핀형 패턴()의 상면에 리세스(F5r)가 형성되지 않은 부분에 제9 게이트 전극(200'') 및 제10 게이트 전극(300'')이 형성되므로, 제5 소오스/드레인(E5)은 제9 게이트 전극(200'') 및 제10 게이트 전극(300'') 사이에 형성될 수 있다. 8 is a sectional view in the first direction (X). Referring to FIG. 8, the fifth source / drain E5 in the fifth region V may be formed to fill the recess F5r formed on the upper surface of the fifth fin-shaped pattern (). At this time, since the ninth gate electrode 200 '' and the tenth gate electrode 300 '' are formed on the upper surface of the fifth fin-shaped pattern () at the portion where the recess F5r is not formed, The drain E5 may be formed between the
제5 소오스/드레인(E5)은 제5 핀형 패턴()과 동일한 상면을 가질 수 있다. 즉, 제5 소오스/드레인(E5)의 상면의 높이와 제5 핀형 패턴()의 상면의 높이는 동일할 수 있다. 제5 소오스/드레인(E5)의 상면은 평평할 수 있다. 제5 소오스/드레인(E5)의 상면의 일부는 게이트 스페이서(160'')의 하면의 일부와 오버랩될 수 있다.The fifth source / drain E5 may have the same top surface as the fifth fin-shaped pattern (). That is, the height of the upper surface of the fifth source / drain E5 and the height of the upper surface of the fifth fin-shaped pattern may be the same. The upper surface of the fifth source / drain E5 may be flat. A part of the upper surface of the fifth source / drain E5 may overlap with a part of the lower surface of the
제6 영역(Ⅵ)에서 제6 소오스/드레인(E6)은 제6 핀형 패턴()의 상면에 형성된 리세스(F6r)를 채우도록 형성될 수 있다. 이 때, 제6 핀형 패턴()의 상면에 리세스(F6r)가 형성되지 않은 부분에 제11 게이트 전극(201'') 및 제12 게이트 전극(301'')이 형성되므로, 제6 소오스/드레인(E6)은 제11 게이트 전극(201'') 및 제12 게이트 전극(301'') 사이에 형성될 수 있다.In the sixth region VI, the sixth source / drain E6 may be formed to fill the recess F6r formed on the upper surface of the sixth fin-shaped pattern (). At this time, since the eleventh gate electrode 201 '' and the twelfth gate electrode 301 '' are formed on the upper surface of the sixth fin pattern () at the portion where the recess F6r is not formed, The drain E6 may be formed between the eleventh gate electrode 201 '' and the twelfth gate electrode 301 ''.
제6 소오스/드레인(E6)은 제6 핀형 패턴()보다 높은 상면을 가질 수 있다. 즉, 제6 소오스/드레인(E6)의 상면의 높이보다 제6 핀형 패턴()의 상면의 높이가 낮을 수 있다. 제6 소오스/드레인(E6)의 상면은 오목부(CC)를 포함할 수 있다. 제6 소오스/드레인(E6)의 상면의 일부는 게이트 스페이서(160'')의 하면의 일부와 오버랩될 수 있다.The sixth source / drain E6 may have a top surface higher than the sixth fin pattern (). That is, the height of the top surface of the sixth fin pattern () may be lower than the height of the top surface of the sixth source / drain E6. The upper surface of the sixth source / drain E6 may include a concave portion CC. A part of the upper surface of the sixth source / drain E6 may overlap with a part of the lower surface of the
제6 소오스/드레인(E6)의 상면의 오목부(CC)는 제6 소오스/드레인과 게이트 스페이서(160'')가 만나는 지점보다 낮게 형성될 수 있다. 오목부(CC)의 양 측에는 제1 볼록부(CV1) 및 제2 볼록부(CV2)가 형성될 수 있다. 제1 볼록부(CV1)는 게이트 스페이서(160'')와 제6 소오스/드레인(E6)이 맞닿는 지점일 수 있다. 단, 이에 제한되는 것은 아니다. 제2 볼록부(CV2)는 게이트 스페이서(160'')와 제6 소오스/드레인(E6)이 맞닿는 지점으로부터 일정간격 이격된 부분일 수 있다. 단, 이에 제한되는 것은 아니다. 즉, 볼록한 부분의 위치는 게이트 스페이서(160'')와 맞닿는 위치일 수도 있고, 아닐 수도 있다.The concave portion CC on the upper surface of the sixth source / drain E6 may be formed lower than the point where the sixth source / drain and the gate spacer 160 '' meet. The first convex portion CV1 and the second convex portion CV2 may be formed on both sides of the concave portion CC. The first convex portion CV1 may be a point where the
오목부(CC)는 제6 핀형 패턴()에 형성된 리세스(F6r)의 바닥면으로부터 제3 높이(h3)만큼 높게 형성될 수 있다. 상기 제3 높이()는 제5 소오스/드레인(E5)의 상면이 리세스(F5r)의 바닥면으로부터 이격된 높이보다 더 클 수 있다. 단, 이에 제한되는 것은 아니다. The concave portion CC may be formed to be as high as the third height h3 from the bottom surface of the recess F6r formed in the sixth pin pattern. The third height may be greater than the height of the top surface of the fifth source / drain E5 away from the bottom surface of the recess F5r. However, the present invention is not limited thereto.
제6 소오스/드레인(E6)의 상면의 최하부는 제6 핀형 패턴()보다 높게 위치할 수 있다. 즉, 제6 소오스/드레인(E6)의 상면의 최하부는 오목부(CC)의 상면의 최하부이다. 오목부(CC)의 상면의 최하부()는 제6 핀형 패턴()의 상면보다 제4 높이()만큼 높게 형성될 수 있다.And the lowermost part of the upper surface of the sixth source / drain E6 may be positioned higher than the sixth fin-shaped pattern (). That is, the lowermost portion of the upper surface of the sixth source / drain E6 is the lowermost portion of the upper surface of the concave portion CC. The lowermost portion () of the upper surface of the concave portion CC may be formed to be higher than the upper surface of the sixth fin-shaped pattern () by a fourth height ().
이어서, 도 9를 참조하여, 제1 영역(Ⅰ), 제3 영역(Ⅲ) 및 제5 영역(Ⅴ)을 비교하고, 도 10을 참조하여, 제2 영역(Ⅱ), 제4 영역(Ⅳ) 및 제6 영역(Ⅵ)을 비교한다.9, the first region I, the third region III and the fifth region V are compared with each other, and the second region II, the fourth region IV, ) And the sixth region (VI).
먼저 도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 영역(Ⅰ), 제3 영역(Ⅲ) 및 제5 영역(Ⅴ)을 비교할 수 있다.Referring first to FIG. 9, the first region I, the third region III and the fifth region V of the semiconductor device according to some embodiments of the present invention can be compared.
제1 영역(Ⅰ), 제3 영역(Ⅲ) 및 제5 영역(Ⅴ)은 게이트 전극 사이의 간격이 점차 넓어질 수 있다. 즉, 제1 영역(Ⅰ)에서는 제1 게이트 전극(200) 및 제2 게이트 전극(300) 사이의 간격이 제1 거리(D1)이고, 제3 영역(Ⅲ)에서는 제5 게이트 전극(200') 및 제6 게이트 전극(300') 사이의 간격이 제2 거리(D2)이고, 제5 영역(Ⅴ)에서는 제9 게이트 전극(200'') 및 제10 게이트 전극(300'') 사이의 간격이 제3 거리(D3)일 수 있다. 제1 거리(D1)는 제2 거리(D2)보다 작고, 제2 거리(D2)는 제3 거리(D3)보다 작을 수 있다.The spacing between the gate electrodes of the first region I, the third region III and the fifth region V may gradually increase. That is, in the first region I, the distance between the
제1 영역(Ⅰ), 제3 영역(Ⅲ) 및 제5 영역(Ⅴ)에서 게이트 전극 사이의 간격이 점차 넓어짐에 따라, 제1 소오스/드레인(E1)의 폭보다 제3 소오스/드레인(E3)의 폭이 더 넓어지고, 제3 소오스/드레인(E3)의 폭보다 제5 소오스/드레인(E5)의 폭이 더 넓어질 수 있다. As the distance between the gate electrodes in the first region I, the third region III and the fifth region V gradually increases, the width of the third source / drain E3 And the width of the fifth source / drain E5 may be wider than the width of the third source / drain E3.
이에 반해, 제1 소오스/드레인(E1), 제3 소오스/드레인(E3) 및 제5 소오스/드레인(E5)의 상면의 높이는 모두 동일할 수 있다. 제1 영역(Ⅰ), 제3 영역(Ⅲ) 및 제5 영역(Ⅴ)은 PMOS 영역일 수 있다. 따라서, 제1 소오스/드레인(E1), 제3 소오스/드레인(E3) 및 제5 소오스/드레인(E5)은 SiGe를 포함하고, (111)면으로 완전히 포화(saturation)되는 성장을 하기에 시간이 지나면 리세스(F1r, F3r, F5r)가 완전히 채워질 수 있다. 따라서, 제1 소오스/드레인(E1), 제3 소오스/드레인(E3) 및 제5 소오스/드레인(E5)이 모두 동일한 높이로 모두 채워질 수 있다.On the other hand, the heights of the top surfaces of the first source / drain E1, the third source / drain E3, and the fifth source / drain E5 may all be the same. The first region I, the third region III and the fifth region V may be PMOS regions. Therefore, the first source / drain E1, the third source / drain E3 and the fifth source / drain E5 contain SiGe and are completely saturated with the (111) The recesses F1r, F3r, and F5r may be completely filled. Therefore, the first source / drain E1, the third source / drain E3, and the fifth source / drain E5 may all be all filled with the same height.
이어서 도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제2 영역(Ⅱ), 제4 영역(Ⅳ) 및 제6 영역(Ⅵ)을 비교할 수 있다.Referring now to FIG. 10, a second region II, a fourth region IV and a sixth region VI of a semiconductor device according to some embodiments of the present invention may be compared.
제2 영역(Ⅱ), 제4 영역(Ⅳ) 및 제6 영역(Ⅵ)은 게이트 전극 사이의 간격이 점차 넓어질 수 있다. 즉, 제2 영역(Ⅱ)에서는 제3게이트 전극() 및 제4 게이트 전극(301) 사이의 간격이 제1 거리(D1)이고, 제4 영역(Ⅳ)에서는 제7 게이트 전극(201') 및 제8 게이트 전극(301') 사이의 간격이 제2 거리(D2)이고, 제6 영역(Ⅵ)에서는 제11 게이트 전극(201'') 및 제12 게이트 전극(301'') 사이의 간격이 제3 거리(D3)일 수 있다. 제1 거리(D1)는 제2 거리(D2)보다 작고, 제2 거리(D2)는 제3 거리(D3)보다 작을 수 있다.The spacing between the gate electrodes of the second region II, the fourth region IV and the sixth region VI may gradually increase. That is, in the second region II, the interval between the third gate electrode and the
제2 영역(Ⅱ), 제4 영역(Ⅳ) 및 제6 영역(Ⅵ)에서 게이트 전극 사이의 간격이 점차 넓어짐에 따라, 제2 소오스/드레인(E2)의 폭보다 제4 소오스/드레인(E4)의 폭이 더 넓어지고, 제4 소오스/드레인(E4)의 폭보다 제6 소오스/드레인(E6)의 폭이 더 넓어질 수 있다. As the distance between the gate electrodes in the second region II, the fourth region IV and the sixth region VI gradually widens, the width of the fourth source / drain E4 And the width of the sixth source / drain E6 may be wider than the width of the fourth source / drain E4.
제2 소오스/드레인(E2)의 상면은 볼록부(CV)를 포함할 수 있다. 또한, 제4 소오스/드레인(E4)의 상면은 평평할 수 있다. 나아가, 제6 소오스/드레인(E6)의 상면은 오목부(CC)를 포함할 수 있다. 즉, 게이트 전극 간의 거리가 멀어짐에 따라서, 소오스/드레인의 상면의 형상이 위로 볼록에서 점차 아래로 볼록으로 변할 수 있다. The upper surface of the second source / drain E2 may include a convex portion CV. Further, the upper surface of the fourth source / drain E4 may be flat. Furthermore, the upper surface of the sixth source / drain E6 may include a concave portion CC. That is, as the distance between the gate electrodes becomes larger, the shape of the upper surface of the source / drain can be changed from upward convex to gradually downward convex.
이는, 게이트 전극의 사이 간격 즉, 오픈(open)된 공간에 따라 고농도로 P가 도핑된 Si:P의 에피택셜 성장의 속도가 달라지므로 발생될 수 있다. 에피택셜 성장은 성장면의 방향에 따라 그 속도가 다를 수 있다. 즉, (100) 면 방향이 가장 성장 속도가 높고, (110) 면 방향의 성장 속도가 그 다음으로 높을 수 있다. 또한, 상기 (100) 면과 (110) 면이 접하는 (111) 면 방향에서는 성장 속도가 가장 더딜 수 있다.This can be caused by a change in the rate of epitaxial growth of Si: P doped with P at a high concentration depending on the interval between the gate electrodes, that is, the open space. The epitaxial growth may vary in speed depending on the direction of the growth surface. That is, the (100) plane direction has the highest growth rate and the (110) plane growth rate is the next highest. In addition, the growth rate may be the slowest in the (111) plane direction where the (100) plane and the (110) plane are in contact with each other.
즉, 원칙적으로, 리세스(F2r, F4r, F6r)가 바닥면이 평평하게 형성이 되는 경우 바닥면의 (100) 면에서의 성장 속도, 측면의 (110) 면에서의 성장 속도 및 측면의 (110) 면과 바닥면의 (100) 면이 만나는 즉 중첩되는 부분인 (111) 면에서의 성장 속도에 따라 어느 정도 평평한 상면을 가지는 소오스/드레인을 형성할 수 있다.That is, in principle, when the bottoms F2r, F4r and F6r are formed flat, the growth rate on the (100) plane of the bottom surface, the growth rate on the side (110) 110) plane and the (100) plane of the bottom surface, that is, the (111) plane, which is the overlapped portion, can be formed.
다만, 실제 리세스(F2r, F4r, F6r)의 바닥면은 평평하지 않으므로, 실제로 순수한 (100) 면은 얼마되지 않고, (100) 면, (110) 면 및 (111) 면 중 적어도 하나가 중첩되므로, 리세스(F2r, F4r, F6r) 면에 따라 성장속도의 분포가 다양할 수 있다. 따라서, NMOS 영역에서 소오스/드레인의 형상은 다양할 수 있다. 또한, 바닥면에서의 성장속도가 낮아질 수 있다. 이에 따라, 측면에서의 성장속도가 상대적으로 높아질 수 있다.However, since the bottom surfaces of the actual recesses F2r, F4r and F6r are not flat, at least one of the (100) plane, the (110) plane and the (111) The distribution of growth rates may vary depending on the recesses (F2r, F4r, F6r). Therefore, the shape of the source / drain in the NMOS region may vary. In addition, the growth rate at the bottom surface can be lowered. As a result, the growth rate at the side can be relatively increased.
또한, 실제로 에피택셜 성장은 바닥면 및 측면의 표면에서 성장이 시작이 되긴 하지만, Si의 원자가 실제로는 절연막의 측벽을 따라서 확산되므로, 절연막의 측벽과 연결되는 리세스(F2r, F4r, F6r)의 측벽에 Si의 에피택셜 성장이 상대적으로 바닥면보다 많이될 수 있다.In fact, although epitaxial growth actually starts to grow on the bottom and side surfaces, Si atoms are actually diffused along the sidewalls of the insulating film, so that the recesses F2r, F4r and F6r connected to the sidewalls of the insulating film The epitaxial growth of Si on the sidewall can be relatively more than the bottom.
이에 따라서, 게이트 전극 간의 간격이 제1 거리(D1)에서 제2 거리(D2)를 거쳐 제3 거리(D3)로 점점 늘어나는 경우에는 이에 따라, NMOS 영역에서 소오스/드레인의 형상이 달라질 수 있다.Accordingly, when the distance between the gate electrodes gradually increases from the first distance D1 to the third distance D3 through the second distance D2, the shape of the source / drain in the NMOS region can be changed accordingly.
즉, 구체적으로 게이트 전극 간의 간격이 짧을 때는, 제2 영역(Ⅱ)과 같이 제2 소오스/드레인(E2)의 상면이 볼록부(CV)를 포함할 수 있다. 나아가, 게이트 전극 간의 간격이 조금 커지면 제4 영역(Ⅳ)과 같이 제4 소오스/드레인(E4)의 상면이 평평하게 될 수 있다. 이 때도, 상술한 이유에 따라서, 복수의 제4 소오스/드레인(E4)은 정형적이지 않고, 불균일한 모습을 가질 수 있다. 따라서, 제4 소오스/드레인(E4)은 평평하지 않고 미세한 굴곡들을 포함하는 상면을 포함할 수도 있다.Specifically, when the interval between the gate electrodes is short, the upper surface of the second source / drain E2 may include the convex portion CV like the second region II. Further, when the distance between the gate electrodes is slightly increased, the top surface of the fourth source / drain E4 may be flat like the fourth region IV. Also in this case, the fourth source / drain E4 may not have a uniform shape and may have a non-uniform shape in accordance with the above-described reason. Thus, the fourth source / drain E4 may include a top surface that is not flat and includes fine bends.
이어서, 게이트 전극 간의 간격이 커지면 제6 영역(Ⅵ)과 같이 제6 소오스/드레인(E6)의 상면이 오목부(CC)를 포함할 수 있다. 즉, 리세스(F6r)의 측벽에서 소오스/드레인의 에피택셜 성장이 더 많이 일어나면서, 가운데가 움푹들어간 형상이 될 수 있다. 이는 고농도의 P를 포함하는 NMOS 영역에서의 고효율의 동작 특성의 반도체 장치의 제조 공정에 따른 필연적인 형상일 수 있다. 오목부(CC)가 제6 소오스/드레인(E6)의 가운데에 형성되면서 상대적으로 볼록한 제1 볼록부(CV1) 및 제2 볼록부(CV2)가 오목부(CC)의 양 측에 형성될 수 있다.Then, when the distance between the gate electrodes is increased, the top surface of the sixth source / drain E6 may include the concave portion CC like the sixth region VI. That is, the epitaxial growth of the source / drain is more likely to occur at the sidewall of the recess F6r, so that the center may be recessed. This may be an inevitable shape depending on the manufacturing process of the semiconductor device having the high-efficiency operation characteristic in the NMOS region including the high concentration P. The first convex portion CV1 and the second convex portion CV2 which are relatively convex can be formed on both sides of the concave portion CC while the concave portion CC is formed in the middle of the sixth source / have.
높이는 모두 동일할 수 있다. 제1 영역(Ⅰ), 제3 영역(Ⅲ) 및 제5 영역(Ⅴ)은 PMOS 영역일 수 있다. 따라서, 제1 소오스/드레인(E1), 제3 소오스/드레인(E3) 및 제5 소오스/드레인(E5)은 SiGe를 포함하고, (111)면으로 완전히 포화(saturation)되는 성장을 하기에 시간이 지나면 리세스(F1r, F3r, F5r)가 완전히 채워질 수 있다. 따라서, 제1 소오스/드레인(E1), 제3 소오스/드레인(E3) 및 제5 소오스/드레인(E5)이 모두 동일한 높이로 모두 채워질 수 있다.The height can all be the same. The first region I, the third region III and the fifth region V may be PMOS regions. Therefore, the first source / drain E1, the third source / drain E3 and the fifth source / drain E5 contain SiGe and are completely saturated with the (111) The recesses F1r, F3r, and F5r may be completely filled. Therefore, the first source / drain E1, the third source / drain E3, and the fifth source / drain E5 may all be all filled with the same height.
이하, 도 1 및 도 11을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.Hereinafter, with reference to Figs. 1 and 11, a semiconductor device according to some embodiments of the present invention will be described. The parts overlapping with the above-described embodiment are omitted or briefly described.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 11은 도 1의 A - A' 및 B - B'로 자른 단면도이다.11 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention. 11 is a sectional view taken along line A-A 'and B-B' in Fig.
도 1 및 도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 영역(Ⅰ)의 리세스(F1r) 및 제1 소오스/드레인(E1)의 하부는 U자 형태일 수 있다. 즉, 제1 소오스/드레인(E1)의 하부는 평평하게 형성되지 않고, 곡면이 중첩된 형태로 형성될 수 있다. 즉, 상술한 설명처럼 PMOS의 경우, 리세스(F1r)의 하부가 평평하지 않아 에피택셜 성장의 성장 속도가 면에 따라 다르게되어도 시간이 지나면 리세스(F1r)를 모두 채우는 형태로 제1 소오스/드레인(E1)이 형성될 수 있다.1 and 11, the recesses F1r and the first source / drain E1 of the first region I of the semiconductor device according to some embodiments of the present invention may be U-shaped . That is, the lower part of the first source / drain E1 is not formed flat, but curved surfaces may be formed in an overlapping manner. That is, in the case of the PMOS as described above, even if the growth rate of the epitaxial growth is different depending on the plane because the bottom of the recess F1r is not flat, the first source / A drain E1 may be formed.
또한, 제2 영역(Ⅱ)에서도 리세스(F2r) 및 제2 소오스/드레인()의 하부는 U자 형태일 수 있다. 즉, 제2 소오스/드레인(E2)의 하부는 평평하게 형성되지 않고, 곡면이 중첩된 형태로 형성될 수 있다. 상술한 설명처럼, NMOS에서는 PMOS와 달리 P가 고농도로 도핑되어 각각의 중첩된 면의 성장속도가 다름에 따라 에피택셜 성장층의 형상이 균일하지 않을 수 있다. 따라서, 제2 소오스/드레인(E2)의 상면이 균일하지 않을 수 있다.Also, in the second region II, the recesses F2r and the lower portion of the second source / drain may be U-shaped. That is, the lower portion of the second source / drain E2 is not formed flat, but curved surfaces may be formed in an overlapping manner. As described above, in the NMOS, unlike the PMOS, the epitaxially grown layers may not be uniform in shape as P is doped at a high concentration and the growth rates of the respective superposed surfaces are different. Therefore, the upper surface of the second source / drain E2 may not be uniform.
도면에는 도시되지 않았지만, 제3 내지 제6 영역(Ⅲ~Ⅵ)에서의 리세스(F3r~F6r) 역시 도 11의 리세스(F1r, F2r)과 같이 U자 형태의 하부를 가질 수 있다. Although not shown in the figure, the recesses F3r to F6r in the third to sixth regions III to VI may have a U-shaped bottom like the recesses F1r and F2r in FIG.
이하, 도 7 및 도 12를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.Hereinafter, with reference to FIGS. 7 and 12, a semiconductor device according to some embodiments of the present invention will be described. FIG. The parts overlapping with the above-described embodiment are omitted or briefly described.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 12는 도 7의 A - A' 및 B - B'로 자른 단면도이다.12 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention. 12 is a cross-sectional view taken along line A-A 'and B-B' in FIG.
도 7 및 도 12를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제6 소오스/드레인(E6)의 오목부(CC)의 최하부는 제6 핀형 패턴(E6)의 상면보다 낮게 위치할 수 있다. 즉, 오목부(CC)의 최하부보다 제6 핀형 패턴(E6)의 상면이 제4 거리(h4)만큼 위에 위치할 수 있다.7 and 12, the lowermost portion of the concave portion CC of the sixth source / drain E6 of the semiconductor device according to some embodiments of the present invention is positioned lower than the upper surface of the sixth fin type pattern E6 . That is, the upper surface of the sixth fin type pattern E6 may be located above the lowermost portion of the concave portion CC by the fourth distance h4.
이는 제11 게이트 전극(201'') 및 제12 게이트 전극(301'')의 간격이 제3 거리(D3)로 멀어짐에 따라, 제6 소오스/드레인(E6)의 상면의 오목부(CC)가 제6 핀형 패턴(E6)의 상면보다 내려갈 수 있다.This is because the distance between the eleventh gate electrode 201 '' and the twelfth gate electrode 301 '' is distant from the third distance D3, the concave portion CC on the top surface of the sixth source / drain E6, Can be lower than the upper surface of the sixth fin type pattern E6.
이하, 도 1 및 도 13을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.Hereinafter, with reference to FIGS. 1 and 13, a semiconductor device according to some embodiments of the present invention will be described. The parts overlapping with the above-described embodiment are omitted or briefly described.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.13 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention.
도 13을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 캡핑막(150)과, 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2) 상에 각각 제1 실리사이드(S1) 및 제2 실리사이드(S2)를 포함할 수 있다.13, a semiconductor device according to some embodiments of the present invention includes a
캡핑막(150)은 고유전율막(140) 및 제1 게이트 전극(200) 상에 형성될 수 있다. 캡핑막(150)은 예를 들어, SiN을 포함할 수 있다. 캡핑막(150)은 게이트 스페이서(160)의 내벽과 접할 수 있다. 캡핑막(150)의 상면은 게이트 스페이서(160)의 상면과 동일한 레벨일 수도 있으나, 이에 제한되는 것은 아니다. 캡핑막(150)의 상면은 게이트 스페이서(160)의 상면보다 높을 수도 있다.The
제1 및 제2 실리사이드(S1, S2)는 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2) 상에 형성될 수 있다. 실리사이드는 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)의 일부가 변형되어 형성될 수 있다. 실리사이드는 메탈을 포함할 수 있다. 상기 메탈은 예를 들어, Ni, Co, Pt, Ti, W, Hf, Yb, Tb, Dy, Er, Pd 및 이들의 합금을 적어도 하나 포함할 수 있다.The first and second silicides S1 and S2 may be formed on the first source / drain E1 and the second source / drain E2. The silicide may be formed by partially deforming the first source / drain E1 and the second source / drain E2. The silicide may comprise a metal. The metal may include at least one of Ni, Co, Pt, Ti, W, Hf, Yb, Tb, Dy, Er, Pd and their alloys.
컨택홀(ch1, ch2)은 제2 층간 절연막(30)과 제3 층간 절연막(40)을 관통하고 제1 및 제2 실리사이드(S1, S2)의 적어도 일부를 노출시킨다. 베리어층(L1, L2)은 컨택홀(ch1, ch2)의 측면과 바닥면을 따라서 컨포말하게 형성되고, 컨택(C1, C2)은 베리어층(L1, L2) 상에 컨택홀(ch1, ch2)을 채우도록 형성될 수 있다.The contact holes ch1 and ch2 penetrate the second
여기서, 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)은 기판(10) 즉, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)의 표면보다 돌출되어, 제1 및 제2 실리사이드(S1, S2)의 양측을 감싸는 돌출부를 포함할 수 있다. The first source / drain E1 and the second source / drain E2 protrude from the surface of the
도시된 것과 같이, 돌출부는 기판(10)의 표면으로부터 멀어질수록 폭이 좁아지는 형상일 수 있다. As shown, the protrusions may be of a shape that becomes narrower as the distance from the surface of the
또한, 돌출부는 제1 및 제2 실리사이드(S1, S2)의 수직 길이의 1/2 이상을 감싸는 형상일 수 있다. 도면에서, 돌출부가 제1 및 제2 실리사이드(S1, S2)의 측면 전체를 감싸는 형상으로 도시되었으나, 이에 한정되는 것은 아니다. In addition, the protrusions may have a shape that covers at least 1/2 of the vertical length of the first and second silicides S1 and S2. In the figure, protrusions are shown in the form of wrapping the entire side surfaces of the first and second silicides S1 and S2, but are not limited thereto.
또한, 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)의 표면의 적어도 일부에는, 제1 및 제2 실리사이드(S1, S2)가 미형성될 수 있다. 즉, 도 12에 도시된 것과 같이, 제1 및 제2 실리사이드(S1, S2)와 제1 내지 제4 게이트 전극(200, 201, 300, 301) 사이의 영역에서, 실리사이드화되지 않은 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)의 표면이 있을 수 있다.The first and second silicides S1 and S2 may not be formed on at least a part of the surfaces of the first source / drain E1 and the second source / drain E2. 12, in the region between the first and second silicides S1 and S2 and the first to
제1 및 제2 실리사이드(S1, S2)는 도시된 것과 같이, 뒤집어진 콘 형상(reversed cone type)일 수 있다. 따라서, 좁은 팁 영역이 아래쪽으로(기판(10) 쪽으로) 위치하고, 바닥면이 위쪽으로(기판(10)과 반대쪽으로) 위치할 수 있다. 또한, 제1 및 제2 실리사이드(S1, S2)는 아래쪽은 좁고 위로 올라갈수록 넓어지는 구조이기 때문에, 측면은 소정 각도(θ)로 기울어질 수 있다. 소정 각도는 예를 들어, 30° 내지 70° 일 수 있으나, 이에 한정되는 것은 아니다. 보다 구체적으로, 소정 각도는 40° 이상 60° 일 수 있으나, 이에 한정되는 것은 아니다. The first and second silicides S1 and S2 may be a reversed cone type, as shown. Therefore, the narrow tip region can be located downward (toward the substrate 10), and the bottom surface can be positioned upward (opposite to the substrate 10). Further, since the first and second silicides S1 and S2 are narrow in the lower part and widened in the upward direction, the side faces can be inclined at a predetermined angle?. The predetermined angle may be, for example, 30 DEG to 70 DEG, but is not limited thereto. More specifically, the predetermined angle may be 40 ° or more and 60 °, but is not limited thereto.
또한, 제1 및 제2 실리사이드(S1, S2)의 팁 영역은 기판(10)의 표면보다 높게 위치할 수 있다. 이와 같이 함으로써, 트랜지스터의 채널 길이를 충분히 확보할 수 있고, 트랜지스터의 동작 특성을 높일 수 있다.In addition, the tip regions of the first and second silicides S1 and S2 may be positioned higher than the surface of the
제1 실리사이드(S1)는 제1 소오스/드레인(E1) 상에 형성될 수 있다. 이에 따라, 제1 실리사이드(S1)의 상면은 평평할 수 있다. 다만, 제1 실리사이드(S1)에 제1 컨택(C1) 및 제1 배리어 층(L1)이 형성되는 부분에 의한 리세스가 형성될 수 있다. 즉, 제1 컨택(C1) 및 제1 배리어 층(L1)이 형성되는 부분을 제외하고는 제1 실리사이드(S1)의 상면은 제1 소오스/드레인(E1)에 의해서 평평할 수 있다.The first silicide S1 may be formed on the first source / drain E1. Accordingly, the upper surface of the first silicide S1 can be flat. However, a recess may be formed by the portion where the first contact C1 and the first barrier layer L1 are formed in the first silicide S1. That is, the upper surface of the first silicide S1 can be flattened by the first source / drain E1, except for the portion where the first contact C1 and the first barrier layer L1 are formed.
제1 컨택홀(ch1)은 제1 실리사이드(S1)의 상부의 일부에 형성될 수 있다. 즉, 제1 실리사이드(S1)의 상부의 일부에는 리세스가 형성될 수 있다. 상기 리세스는 도시된 바와 같이 사각형의 형상일 수 있다. 단, 이에 제한되는 것은 아니다.The first contact hole ch1 may be formed in a part of the upper portion of the first silicide S1. That is, a recess may be formed in a part of the upper portion of the first silicide S1. The recess may be in the shape of a rectangle as shown. However, the present invention is not limited thereto.
제2 실리사이드(S2)는 제2 소오스/드레인(E2) 상에 형성될 수 있다. 이에 따라, 제2 실리사이드(S2)의 상면은 위로 볼록할 수 있다. 다만, 제2 실리사이드(S2)에 제2 컨택(C2) 및 제2 배리어 층(L2)이 형성되는 부분에 의한 리세스가 형성될 수 있다. 즉, 제2 컨택(C2) 및 제2 배리어 층(L2)이 형성되는 부분을 제외하고는 제2 실리사이드(S2)의 상면은 제2 소오스/드레인(E2)에 의해서 위로 볼록할 수 있다.And the second silicide S2 may be formed on the second source / drain E2. Thus, the upper surface of the second silicide S2 can be convex upward. However, a recess may be formed by the portion where the second contact C2 and the second barrier layer L2 are formed in the second silicide S2. That is, the upper surface of the second silicide S2 except the portion where the second contact C2 and the second barrier layer L2 are formed can be convexed upward by the second source / drain E2.
제2 컨택홀(ch2)은 제2 실리사이드(S2)의 상부의 일부에 형성될 수 있다. 즉, 제2 실리사이드(S2)의 상부의 일부에는 리세스가 형성될 수 있다. 상기 리세스는 도시된 바와 같이 사각형의 형상일 수 있다. 단, 이에 제한되는 것은 아니다.And the second contact hole ch2 may be formed in a part of the upper portion of the second silicide S2. That is, a recess may be formed in a part of the upper portion of the second silicide S2. The recess may be in the shape of a rectangle as shown. However, the present invention is not limited thereto.
이하, 도 1, 도 13 및 도 14를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.Hereinafter, with reference to Figs. 1, 13 and 14, a semiconductor device according to some embodiments of the present invention will be described. The parts overlapping with the above-described embodiment are omitted or briefly described.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대 단면도이다. 도 14는 도 13의 J부분만이 다른 실시예를 설명하기 위한 확대도이다.14 is an enlarged cross-sectional view for explaining a semiconductor device according to some embodiments of the present invention. Fig. 14 is an enlarged view for explaining another embodiment only in part J of Fig.
도 14를 참고하면, 제1 실리사이드(S1-1)가 제1 소오스/드레인(E1) 상에 형성될 수 있다. 제1 실리사이드(S1-1)는 제1 소오스/드레인(E1)의 상부가 변환되어 형성될 수 있다. 제1 실리사이드(S1-1)의 하부는 U 형상일 수 있다. 단, 이에 제한되는 것은 아니고, 실리사이드화의 과정에 따라, 다양한 형상일 수 있다. 제1 실리사이드(S1-1)의 상부에는 제1 컨택홀(ch1-1)이 형성될 수 있다. 제1 컨택홀(ch1-1)은 제2 층간 절연막(30)을 관통하고, 제1 실리사이드(S1-1)의 상부의 일부를 식각해서 형성될 수 있다.Referring to FIG. 14, a first silicide S1-1 may be formed on the first source / drain E1. The first silicide S1-1 may be formed by converting the upper portion of the first source / drain E1. The lower portion of the first silicide S1-1 may be U-shaped. However, the present invention is not limited thereto, and may be various shapes depending on the process of silicidation. A first contact hole ch1-1 may be formed on the first silicide S1-1. The first contact holes ch1-1 may be formed by penetrating the second
제1 실리사이드(S1-1)의 상부는 리세스를 포함할 수 있다. 상기 리세스의 형상은 도시된 바와 같이 U자 형상일 수 있다. 단, 이에 제한되는 것은 아니고, 실리사이드 공정 및 소오스/드레인의 물질에 따라 여러가지 형상이 가능할 수 있다.The upper portion of the first silicide S1-1 may include a recess. The shape of the recess may be U-shaped as shown. However, the present invention is not limited thereto, and various shapes may be possible depending on the material of the silicide process and the source / drain.
이하, 도 1, 도 13 및 도 15를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.Hereinafter, with reference to Figs. 1, 13 and 15, a semiconductor device according to some embodiments of the present invention will be described. The parts overlapping with the above-described embodiment are omitted or briefly described.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대 단면도이다. 도 15는 도 13의 J부분만이 다른 실시예를 설명하기 위한 확대도이다.15 is an enlarged cross-sectional view for explaining a semiconductor device according to some embodiments of the present invention. FIG. 15 is an enlarged view for explaining another embodiment only at portion J in FIG.
도 15를 참고하면, 제1 실리사이드(S1-2)가 제1 소오스/드레인(E1) 상에 형성될 수 있다. 제1 실리사이드(S1-2)는 제1 소오스/드레인(E1)의 상부가 변환되어 형성될 수 있다. 제1 실리사이드(S1-2)의 하부는 U 형상일 수 있다. 단, 이에 제한되는 것은 아니고, 실리사이드화의 과정에 따라, 다양한 형상일 수 있다. 제1 실리사이드(S1-2)의 상부에는 제1 컨택홀(ch1-2)이 형성될 수 있다. 제1 컨택홀(ch1-2)은 제2 층간 절연막(30)을 관통하고, 제1 실리사이드(S1-2)의 상면을 노출시킬 수 있다.Referring to FIG. 15, the first silicide S1-2 may be formed on the first source / drain E1. The first silicide S1-2 may be formed by converting the upper portion of the first source / drain E1. The lower portion of the first silicide S1-2 may be U-shaped. However, the present invention is not limited thereto, and may be various shapes depending on the process of silicidation. A first contact hole ch1-2 may be formed on the first silicide S1-2. The first contact holes ch1-2 may pass through the second
제1 실리사이드(S1-2)의 상면은 제1 컨택홀(ch1-2)에 의해서 리세스되지 않을 수 있다. 따라서, 제1 실리사이드(S1-2)의 상면은 평평하게 형성될 수 있다. 제1 컨택홀(ch1-2)을 제1 실리사이드(S1-2)에 접함에 따라 제1 배리어 층(L1-2) 및 제1 컨택(C1-2)이 제1 실리사이드(S1-2)와 접할 수 있다. 이에 따라, 제1 실리사이드(S1-2)의 상면은 평평한 형상을 유지할 수 있다.The upper surface of the first silicide S1-2 may not be recessed by the first contact holes ch1-2. Therefore, the upper surface of the first silicide S1-2 may be formed flat. The first barrier layer L1-2 and the first contact C1-2 are electrically connected to the first silicide S1-2 and the second contact layer C1-2 by contacting the first contact hole ch1-2 with the first silicide S1-2. . Thus, the upper surface of the first silicide S1-2 can maintain a flat shape.
이하, 도 1, 도 5, 도 7 및 도 16 내지 도 19를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.Hereinafter, a semiconductor device according to some embodiments of the present invention will be described with reference to Figs. 1, 5, 7, and 16 to 19. The parts overlapping with the above-described embodiment are omitted or briefly described.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 17은 도 16의 제2 영역의 실리사이드의 형상을 설명하기 위한 확대도이다. 도 18은 도 16의 제4 영역의 실리사이드의 형상을 설명하기 위한 확대도이고, 도 19는 도 16의 제6 영역의 실리사이드의 형상을 설명하기 위한 확대도이다. 도 16은 도 1, 도 5 및 도 7의 B - B'로 자른 단면도이고, 도 17 내지 도 19는 도 16의 실리사이드를 확대한 도면으로, 편의상 컨택(C2~C6) 및 배리어 층(L2~L6)을 생략한 도면이다.FIG. 16 is a cross-sectional view for explaining a semiconductor device according to some embodiments of the present invention, and FIG. 17 is an enlarged view for explaining a shape of a silicide in a second region in FIG. FIG. 18 is an enlarged view for explaining the shape of the silicide in the fourth region in FIG. 16, and FIG. 19 is an enlarged view for explaining the shape of the silicide in the sixth region in FIG. FIGS. 17 to 19 are enlarged views of the silicide of FIG. 16. For convenience, the contacts C2 to C6 and the barrier layers L2 to L6 are shown in FIG. L6 are omitted.
도 1, 도 5, 도 7 및 도 16 내지 도 19를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 실리사이드(S2), 제4 실리사이드(S4), 제6 실리사이드(S6), 컨택홀(ch2~ch6), 배리어 층(L2~L6) 및 컨택(C2~C6)을 포함한다.Referring to FIGS. 1, 5, 7 and 16 to 19, a semiconductor device according to some embodiments of the present invention includes a second silicide S2, a fourth silicide S4, a sixth silicide S6, Contact holes ch2 to ch6, barrier layers L2 to L6, and contacts C2 to C6.
먼저, 도 16 및 도 17을 참조하면, 제2 영역(Ⅱ)에서의 제2 실리사이드(S2)는 제1 리세스(R1), 제3 볼록부(CV3) 및 제4 볼록부(CV4)를 포함할 수 있다. 제2 소오스/드레인(E2)의 상면이 위로 볼록하게 형성되므로, 제1 리세스(R1)를 제외한 제2 실리사이드(S2)의 상면은 위로 볼록한 형상일 수 있다.Referring to FIGS. 16 and 17, the second silicide S2 in the second region II includes a first recess R1, a third convex portion CV3, and a fourth convex portion CV4. . Since the upper surface of the second source / drain E2 is convex upward, the upper surface of the second silicide S2 except for the first recess R1 may be convex upward.
제1 리세스(R1)는 제2 컨택홀(ch2)이 형성되는 부분일 수 있다. 즉, 제1 리세스(R1)는 제2 배리어 층(L2) 및 제2 컨택(C2)이 형성되는 위치일 수 있다.The first recess R1 may be a portion where the second contact hole ch2 is formed. That is, the first recess R1 may be a position where the second barrier layer L2 and the second contact C2 are formed.
즉, 제3 볼록부(CV3) 및 제4 볼록부(CV4)는 제1 리세스(R1)의 양 옆에 형성될 수 있다. 제3 볼록부(CV3) 및 제4 볼록부(CV4)는 제2 소오스/드레인(E2)의 상면이 볼록함에 따라서, 제1 리세스(R1)의 형성에 의해서 형성될 수 있다.That is, the third convex portion CV3 and the fourth convex portion CV4 may be formed on both sides of the first recess R1. The third convex portion CV3 and the fourth convex portion CV4 can be formed by forming the first recess R1 as the upper surface of the second source / drain E2 is convex.
이어서, 도 16 및 도 18을 참조하면, 제4 영역(Ⅳ)에서의 제4 실리사이드(S4)는 제2 리세스(R2)를 포함할 수 있다. 제4 소오스/드레인(E4)의 상면은 평평하게 형성되므로, 제2 리세스(R2)를 제외한 제4 실리사이드(S4)의 상면은 평평한 형상일 수 있다.16 and 18, the fourth silicide S4 in the fourth region IV may include a second recess R2. Since the upper surface of the fourth source / drain E4 is formed flat, the upper surface of the fourth silicide S4, except for the second recess R2, may be flat.
제2 리세스(R2)는 제4 컨택홀(ch4)이 형성되는 부분일 수 있다. 즉, 제2 리세스(R2)는 제4 배리어 층(L4) 및 제4 컨택(C4)이 형성되는 위치일 수 있다.And the second recess R2 may be a portion where the fourth contact hole ch4 is formed. That is, the second recess R2 may be a position where the fourth barrier layer L4 and the fourth contact C4 are formed.
이어서, 도 16 및 도 19를 참조하면, 제6 영역(Ⅵ)에서의 제6 실리사이드(S6)는 제3 리세스(R3) 및 2개의 단차(ST)를 포함할 수 있다. 제6 소오스/드레인(E6)의 상면이 아래로 볼록하게 형성되므로, 제3 리세스(R3)를 포함한 제6 실리사이드(S6)의 상면은 아래로 볼록한 형상일 수 있다.16 and 19, the sixth silicide S6 in the sixth region VI may include a third recess R3 and two steps ST. Since the top surface of the sixth source / drain E6 is convex downward, the top surface of the sixth silicide S6 including the third recess R3 may be convex downward.
제3 리세스(R3)는 제6 컨택홀(ch6)이 형성되는 부분일 수 있다. 즉, 제3 리세스(R3)는 제6 배리어 층(L6) 및 제6 컨택(C6)이 형성되는 위치일 수 있다.And the third recess R3 may be a portion where the sixth contact hole ch6 is formed. That is, the third recess R3 may be a position where the sixth barrier layer L6 and the sixth contact C6 are formed.
즉, 단차(ST)는 제3 리세스(R3)의 양 옆에 형성될 수 있다. 단차(ST)는 제3 리세스(R3)에 의해서 기울기가 급격히 변하는 부분일 수 있다. 즉, 제6 소오스/드레인(E6)의 상면이 아래로 볼록하지만, 제3 리세스(R3)의 기울기가 더욱 급격하게 아래로 볼록한 바 단차(ST)가 형성될 수 있다. 단, 이에 제한되는 것은 아니고, 리세스가 아예 없이 제6 컨택(C6) 및 제6 배리어 층(L6)이 형성될 수 있다.That is, the step ST may be formed on both sides of the third recess R3. The step ST may be a part where the inclination is abruptly changed by the third recess R3. That is, the top surface of the sixth source / drain E6 may be convex downward, but the bar ST may be formed so that the inclination of the third recess R3 is more sharply downwardly convex. However, the present invention is not limited thereto, and the sixth contact C6 and the sixth barrier layer L6 may be formed without any recesses.
도 20은 본 발명의 실시예들에 따른 반도체 장치 제조방법에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.20 is a block diagram of a SoC system including a semiconductor device according to a method of manufacturing a semiconductor device according to embodiments of the present invention.
도 20을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.Referring to FIG. 20, the
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.The
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.The
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.The
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.The
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.The
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.The
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.At least one of the elements of the
도 21은 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다. 21 is a block diagram of an electronic system including a semiconductor device according to a method of manufacturing a semiconductor device according to embodiments of the present invention.
도 21을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.21, an
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. The
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.Although not shown, the
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.The semiconductor device according to the embodiments of the present invention described above may be provided in the
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, You will understand. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.
10: 기판
F1: 제1 핀형 패턴
F2: 제1 핀형 패턴
200: 제1 게이트 전극
201: 제3 게이트 전극
300: 제2 게이트 전극
301: 제4 게이트 전극
E1: 제1 소오스/드레인
E2: 제2 소오스/드레인10: substrate F1: first pinned pattern
F2: first fin type pattern 200: first gate electrode
201: third gate electrode 300: second gate electrode
301: fourth gate electrode E1: first source / drain
E2: Second source / drain
Claims (20)
상기 제1 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 제1 간격으로 이격되는 제1 및 제2 게이트 전극;
상기 제2 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 상기 제1 간격보다 큰 제2 간격으로 이격되는 제3 및 제4 게이트 전극;
상기 제1 영역에서 상기 제1 및 제2 게이트 전극 사이에 상기 기판에 형성되는 제1 리세스;
상기 제2 영역에서 상기 제3 및 제4 게이트 전극 사이에 상기 기판에 형성되는 제2 리세스;
상기 제1 리세스를 채우는 제1 소오스/드레인; 및
상기 제2 리세스에 채우는 제2 소오스/드레인을 포함하되,
상기 제1 소오스/드레인의 상면의 최상부는 상기 제2 소오스/드레인의 상면의 최상부보다 높은 반도체 장치.A substrate comprising first and second regions;
First and second gate electrodes formed in parallel in the first region on the substrate and spaced apart from each other by a first distance;
Third and fourth gate electrodes formed in parallel in the second region on the substrate and spaced apart from each other by a second gap larger than the first gap;
A first recess formed in the substrate between the first and second gate electrodes in the first region;
A second recess formed in the substrate between the third and fourth gate electrodes in the second region;
A first source / drain to fill the first recess; And
And a second source / drain to fill the second recess,
And the uppermost portion of the upper surface of the first source / drain is higher than the uppermost portion of the upper surface of the second source / drain.
상기 제1 소오스/드레인의 상면은 위로 볼록한 볼록부를 포함하는 반도체 장치.The method according to claim 1,
And an upper surface of the first source / drain includes a convex portion convex upward.
상기 볼록부의 최상부는 상기 기판의 상면보다 높은 반도체 장치.3. The method of claim 2,
And the uppermost portion of the convex portion is higher than the upper surface of the substrate.
상기 제2 소오스/드레인의 상면은 아래로 볼록한 오목부를 포함하는 반도체 장치.The method according to claim 1,
And an upper surface of the second source / drain includes a downward convex concave portion.
상기 오목부의 상면의 최하부는 상기 기판의 상면보다 높은 반도체 장치.5. The method of claim 4,
And the lowermost portion of the upper surface of the concave portion is higher than the upper surface of the substrate.
상기 오목부의 상면의 최하부는 상기 기판의 상면보다 낮은 반도체 장치.5. The method of claim 4,
And the lowermost portion of the upper surface of the concave portion is lower than the upper surface of the substrate.
상기 제1 및 제2 영역은 NMOS 영역인 반도체 장치.The method according to claim 1,
And the first and second regions are NMOS regions.
상기 기판은 제3 및 제4 영역을 더 포함하고,
상기 제3 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 제1 간격으로 이격되는 제5 및 제6 게이트 전극과,
상기 제4 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 제2 간격으로 이격되는 제7 및 제8 게이트 전극과,
상기 제3 영역에서 상기 제5 및 제6 게이트 전극 사이에 상기 기판에 형성되는 제3 리세스와,
상기 제4 영역에서 상기 제7 및 제8 게이트 전극 사이에 상기 기판에 형성되는 제4 리세스와,
상기 제3 리세스를 채우는 제3 소오스/드레인과,
상기 제4 리세스에 채우는 제4 소오스/드레인을 더 포함하고,
상기 제3 소오스/드레인의 상면은 상기 제4 소오스/드레인의 상면보다 동일한 높이인 반도체 장치.The method according to claim 1,
Wherein the substrate further comprises third and fourth regions,
Fifth and sixth gate electrodes formed on the substrate in the third region, the fifth and sixth gate electrodes being spaced apart from each other by a first distance,
Seventh and eighth gate electrodes formed in the fourth region on the substrate in parallel to each other and spaced apart from each other by a second gap,
A third recess formed in the substrate between the fifth and sixth gate electrodes in the third region,
A fourth recess formed in the substrate between the seventh and eighth gate electrodes in the fourth region,
A third source / drain for filling the third recess,
And a fourth source / drain to be filled in the fourth recess,
And the upper surface of the third source / drain is the same height as the upper surface of the fourth source / drain.
제3 및 제4 영역은 PMOS 영역인 반도체 장치.9. The method of claim 8,
And the third and fourth regions are PMOS regions.
상기 제1 소오스/드레인의 상면의 최상부는 상기 제3 소오스/드레인의 상면보다 높은 반도체 장치.9. The method of claim 8,
And the uppermost portion of the upper surface of the first source / drain is higher than the upper surface of the third source / drain.
상기 제2 소오스/드레인의 상면의 최하부는 상기 제4 소오스/드레인의 상면보다 낮은 반도체 장치.9. The method of claim 8,
And the lowermost portion of the upper surface of the second source / drain is lower than the upper surface of the fourth source / drain.
상기 기판은 제5 영역을 더 포함하고,
상기 제5 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 상기 제1 간격보다 크고 상기 제2 간격보다 작은 제3 간격으로 이격되는 제9 및 제10 게이트 전극과,
상기 제5 영역에서 상기 제9 및 제10 게이트 전극 사이에 상기 기판에 형성되는 제5 리세스와,
상기 제5 리세스에 채우는 제5 소오스/드레인을 더 포함하고,
상기 제1 소오스/드레인의 상면은 볼록부 및 오목부를 포함하지 않는 반도체 장치.The method according to claim 1,
The substrate further comprises a fifth region,
Ninth and tenth gate electrodes formed in the fifth region in parallel with each other on the substrate and spaced apart from each other by a third gap larger than the first gap and smaller than the second gap,
A fifth recess formed in the substrate between the ninth and tenth gate electrodes in the fifth region,
And a fifth source / drain to be filled in the fifth recess,
And the upper surface of the first source / drain does not include the convex portion and the concave portion.
상기 제1 소오스/드레인의 상면은 위로 볼록한 볼록부를 포함하고,
상기 제2 소오스/드레인의 상면은 아래로 볼록한 오목부를 포함하는 반도체 장치.13. The method of claim 12,
The upper surface of the first source / drain includes a convex portion convex upward,
And an upper surface of the second source / drain includes a downward convex concave portion.
상기 제1 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 제1 간격으로 이격되는 제1 및 제2 게이트 전극;
상기 제2 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 상기 제1 간격과 다른 제2 간격으로 이격되는 제3 및 제4 게이트 전극;
상기 제3 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 제1 간격으로 이격되는 제5 및 제6 게이트 전극;
상기 제4 영역에서, 상기 기판 상에 서로 나란하게 형성되고, 서로 상기 제2 간격으로 이격되는 제7 및 제8 게이트 전극;
상기 제1 영역에서 상기 제1 및 제2 게이트 전극 사이에 상기 기판에 형성되는 제1 리세스;
상기 제2 영역에서 상기 제3 및 제4 게이트 전극 사이에 상기 기판에 형성되는 제2 리세스;
상기 제3 영역에서 상기 제5 및 제6 게이트 전극 사이에 상기 기판에 형성되는 제3 리세스;
상기 제4 영역에서 상기 제7 및 제8 게이트 전극 사이에 상기 기판에 형성되는 제4 리세스; 및
상기 제1 내지 제4 리세스를 각각 채우는 제1 내지 제4 소오스/드레인을 포함하되,
상기 제1 및 제2 소오스/드레인의 상면의 높이는 서로 다르고,
상기 제3 및 제4 소오스/드레인의 상면의 높이는 서로 같은 반도체 장치.A substrate comprising first to fourth regions;
First and second gate electrodes formed in parallel in the first region on the substrate and spaced apart from each other by a first distance;
Third and fourth gate electrodes formed in parallel in the second region on the substrate and spaced apart from each other by a second spacing different from the first spacing;
Fifth and sixth gate electrodes formed in the third region in parallel with each other on the substrate and spaced apart from each other by a first distance;
Seventh and eighth gate electrodes formed in the fourth region in parallel with each other on the substrate and spaced apart from each other by the second gap;
A first recess formed in the substrate between the first and second gate electrodes in the first region;
A second recess formed in the substrate between the third and fourth gate electrodes in the second region;
A third recess formed in the substrate between the fifth and sixth gate electrodes in the third region;
A fourth recess formed in the substrate between the seventh and eighth gate electrodes in the fourth region; And
And first to fourth sources / drains respectively filling the first to fourth recesses,
The heights of the upper surfaces of the first and second source / drain are different from each other,
And the heights of the third and fourth source / drain upper surfaces are equal to each other.
상기 제2 간격은 상기 제1 간격보다 더 크고,
상기 제1 소오스/드레인의 상면은 상기 제2 소오스/드레인의 상면보다 더 높은 반도체 장치.15. The method of claim 14,
The second spacing being greater than the first spacing,
And the upper surface of the first source / drain is higher than the upper surface of the second source / drain.
제1 및 제2 영역은 NMOS 영역이고,
제3 및 제4 영역은 PMOS 영역인 반도체 장치.15. The method of claim 14,
The first and second regions are NMOS regions,
And the third and fourth regions are PMOS regions.
제1 내지 제4 영역에서, 상기 기판에서 돌출되는 제1 내지 제4 핀형 패턴을 더 포함하고,
상기 제1 및 제2 게이트 전극은 상기 제1 핀형 패턴 상에 교차되고,
상기 제3 및 제4 게이트 전극은 상기 제2 핀형 패턴 상에 교차되고,
상기 제5 및 제6 게이트 전극은 상기 제3 핀형 패턴 상에 교차되고,
상기 제7 및 제8 게이트 전극은 상기 제4 핀형 패턴 상에 교차되는 반도체 장치.15. The method of claim 14,
Further comprising first to fourth fin-shaped patterns protruding from the substrate in the first to fourth regions,
The first and second gate electrodes crossing over the first fin pattern,
The third and fourth gate electrodes crossing over the second fin-shaped pattern,
The fifth and sixth gate electrodes crossing over the third fin pattern,
And the seventh and eighth gate electrodes cross on the fourth fin-shaped pattern.
상기 제2 소오스/드레인의 상면은 아래로 볼록한 오목부를 포함하는 반도체 장치.15. The method of claim 14,
And an upper surface of the second source / drain includes a downward convex concave portion.
상기 제1 소오스/드레인의 상면은 위로 볼록한 볼록부를 포함하는 반도체 장치.19. The method of claim 18,
And an upper surface of the first source / drain includes a convex portion convex upward.
상기 제1 및 제2 영역에서 상기 기판으로부터 각각 돌출되는 제1 및 제2 핀형 패턴;
상기 제1 핀형 패턴 상에 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극;
상기 제2 핀형 패턴 상에 상기 제2 핀형 패턴과 교차하는 제2 게이트 전극;
상기 제1 게이트 전극의 양측에 형성되는 제1 소오스/드레인; 및
상기 제2 게이트 전극의 양측에 형성되는 제2 소오스/드레인을 포함하되,
상기 제1 소오스/드레인의 폭은 상기 제2 소오스/드레인의 폭보다 작고,
상기 제1 소오스/드레인의 상면은 상기 제2 소오스/드레인의 상면보다 높은 반도체 장치.
A substrate comprising first and second regions;
First and second fin-shaped patterns protruding from the substrate in the first and second regions, respectively;
A first gate electrode crossing the first fin-shaped pattern on the first fin-shaped pattern;
A second gate electrode crossing the second fin-shaped pattern on the second fin-shaped pattern;
A first source / drain formed on both sides of the first gate electrode; And
And a second source / drain formed on both sides of the second gate electrode,
The width of the first source / drain is smaller than the width of the second source / drain,
And the upper surface of the first source / drain is higher than the upper surface of the second source / drain.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611093812.0A CN106972053B (en) | 2015-12-03 | 2016-12-01 | Semiconductor device with a plurality of transistors |
| US15/368,723 US9871042B2 (en) | 2015-12-03 | 2016-12-05 | Semiconductor device having fin-type patterns |
| US15/850,183 US10083965B2 (en) | 2015-12-03 | 2017-12-21 | Semiconductor device having fin-type patterns |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20150171393 | 2015-12-03 | ||
| KR1020150171393 | 2015-12-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170065418A true KR20170065418A (en) | 2017-06-13 |
| KR102308747B1 KR102308747B1 (en) | 2021-10-05 |
Family
ID=59218662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160010593A KR102308747B1 (en) | 2015-12-03 | 2016-01-28 | Semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR102308747B1 (en) |
| CN (1) | CN106972053B (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190033770A (en) * | 2017-09-22 | 2019-04-01 | 삼성전자주식회사 | Semiconductor device |
| KR102038569B1 (en) * | 2018-05-29 | 2019-10-31 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Transistor device gate structure formation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050094576A (en) * | 2004-03-23 | 2005-09-28 | 삼성전자주식회사 | Three dimensional cmos field effect transistor and method of fabricating the same |
| KR20060071429A (en) * | 2003-10-02 | 2006-06-26 | 인텔 코포레이션 | 6t finfet cmos sram cell with an increased cell ratio |
| KR20130025314A (en) * | 2011-09-01 | 2013-03-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Multi-fin device and method of making same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090040989A (en) * | 2007-10-23 | 2009-04-28 | 삼성전자주식회사 | Semiconductor device and method of manufacturing a semiconductor device |
| KR20090075064A (en) * | 2008-01-03 | 2009-07-08 | 삼성전자주식회사 | Method of fabricating semiconductor device having differential gate dielectric layer and related device |
| US7863201B2 (en) * | 2008-03-24 | 2011-01-04 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors having silicided source/drain contacts with low contact resistance |
| KR20090101592A (en) * | 2008-03-24 | 2009-09-29 | 삼성전자주식회사 | Method of forming an oxide layer and method of forming a gate using the same |
| US9006811B2 (en) * | 2012-12-03 | 2015-04-14 | Infineon Technologies Austria Ag | Semiconductor device including a fin and a drain extension region and manufacturing method |
-
2016
- 2016-01-28 KR KR1020160010593A patent/KR102308747B1/en active IP Right Grant
- 2016-12-01 CN CN201611093812.0A patent/CN106972053B/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060071429A (en) * | 2003-10-02 | 2006-06-26 | 인텔 코포레이션 | 6t finfet cmos sram cell with an increased cell ratio |
| KR20050094576A (en) * | 2004-03-23 | 2005-09-28 | 삼성전자주식회사 | Three dimensional cmos field effect transistor and method of fabricating the same |
| KR20130025314A (en) * | 2011-09-01 | 2013-03-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Multi-fin device and method of making same |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190033770A (en) * | 2017-09-22 | 2019-04-01 | 삼성전자주식회사 | Semiconductor device |
| KR102038569B1 (en) * | 2018-05-29 | 2019-10-31 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Transistor device gate structure formation |
| US10515955B1 (en) | 2018-05-29 | 2019-12-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier |
| US11127741B2 (en) | 2018-05-29 | 2021-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier |
| US11133307B2 (en) | 2018-05-29 | 2021-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs with locally thinned gate structures and having different distances therebetween |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102308747B1 (en) | 2021-10-05 |
| CN106972053A (en) | 2017-07-21 |
| CN106972053B (en) | 2020-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106558618B (en) | Semiconductor device with a plurality of semiconductor chips | |
| KR102343209B1 (en) | Semiconductor device | |
| CN106653851B (en) | Semiconductor device with a plurality of semiconductor chips | |
| TWI685103B (en) | Semiconductor device | |
| US10083965B2 (en) | Semiconductor device having fin-type patterns | |
| KR102340313B1 (en) | Semiconductor device and method for fabricating the same | |
| US11581311B2 (en) | Semiconductor device | |
| KR20150000546A (en) | Semiconductor device and method for fabricating the same | |
| KR20150111807A (en) | Semiconductor device and method for fabricating the same | |
| KR20160066958A (en) | Semiconductor device | |
| KR102316119B1 (en) | Semiconductor device | |
| US20140225169A1 (en) | Gate All Around Semiconductor Device | |
| KR20160118523A (en) | Semiconductor device | |
| KR20170009669A (en) | Semiconductor device and method of fabricating the same | |
| KR20170021060A (en) | Semiconductor device | |
| KR20170000134A (en) | Semiconductor device and method for fabricating the same | |
| KR102455494B1 (en) | Semiconductor device | |
| KR102308747B1 (en) | Semiconductor device | |
| KR102388364B1 (en) | Semiconductor device | |
| KR102443803B1 (en) | Semiconductor device and method for fabricating the same | |
| KR20160144287A (en) | Semiconductor device and method for fabricating the same | |
| KR20170088260A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |