KR20170064624A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20170064624A
KR20170064624A KR1020150170106A KR20150170106A KR20170064624A KR 20170064624 A KR20170064624 A KR 20170064624A KR 1020150170106 A KR1020150170106 A KR 1020150170106A KR 20150170106 A KR20150170106 A KR 20150170106A KR 20170064624 A KR20170064624 A KR 20170064624A
Authority
KR
South Korea
Prior art keywords
transparent substrate
substrate
package
image sensor
sensor chip
Prior art date
Application number
KR1020150170106A
Other languages
English (en)
Other versions
KR102472566B1 (ko
Inventor
전현수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150170106A priority Critical patent/KR102472566B1/ko
Priority to US15/346,929 priority patent/US10008533B2/en
Publication of KR20170064624A publication Critical patent/KR20170064624A/ko
Application granted granted Critical
Publication of KR102472566B1 publication Critical patent/KR102472566B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

본 발명의 반도체 패키지는 제 1 패키지 기판 및 상기 제 1 패키지 기판 상에 적층된 반도체 칩을 포함하는 제 1 반도체 패키지, 및 상기 제 1 반도체 패키지 상에 적층되며, 제 2 패키지 기판, 상기 제 2 패키지 기판 상에 적층된 이미지센서 칩, 상기 이미지센서 칩 상에 배치된 투명 기판, 상기 이미지센서 칩과 상기 투명 기판 사이에 개재되는 접착 패턴 및 상기 제 2 패키지 기판과 상기 투명 기판 사이에 배치되며, 상기 투명 기판을 둘러싸는 수지막을 포함하는 제 2 반도체 패키지를 포함하되, 상기 접착 패턴은 상기 이미지센서 칩과 접하는 제 1 면 및 상기 제 1 면과 마주보며 상기 투명 기판과 접하는 제 2 면을 포함하되, 상기 접착 패턴의 상기 제 2 면은 상기 제 1 면보다 큰 폭을 가질 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 이미지 센서를 포함하는 반도체 패키지를 제공하는데 있다.
씨씨디(CCD) 센서나 씨모스 이미지 센서와 같은 이미지 센서는 모바일 폰, 디지털 카메라, 광마우스, 감시카메라, 생체 인식 장치와 같은 다양한 전자 제품에 적용되고 있다. 전자제품이 소형화와 다기능화가 될수록, 이미지 센서를 포함하는 반도체 패키지도 역시 소형화/고밀도화, 저전력, 다기능, 초고속 신호처리, 높은 신뢰성, 낮은 가격 및 선명한 화질 등이 요구되고 있다. 이러한 요구에 상응하기 위하여 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 고집적화된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 보다 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 반도체 패키지는 제 1 패키지 기판 및 상기 제 1 패키지 기판 상에 적층된 반도체 칩을 포함하는 제 1 반도체 패키지, 및 상기 제 1 반도체 패키지 상에 적층되며, 제 2 패키지 기판, 상기 제 2 패키지 기판 상에 적층된 이미지센서 칩, 상기 이미지센서 칩 상에 배치된 투명 기판, 상기 이미지센서 칩과 상기 투명 기판 사이에 개재되는 접착 패턴, 및 상기 제 2 패키지 기판과 상기 투명 기판 사이에 배치되며, 상기 투명 기판을 둘러싸는 수지막을 포함하는 제 2 반도체 패키지를 포함하되, 상기 접착 패턴은 상기 이미지센서 칩과 접하는 제 1 면 및 상기 제 1 면과 마주보며 상기 투명 기판과 접하는 제 2 면을 포함하되, 상기 접착 패턴의 상기 제 2 면은 상기 제 1 면보다 큰 폭을 가질 수 있다.
상기 제 2 패키지 기판의 상부면과 상기 수지막의 측벽 사이의 높이는 상기 투명 기판에 멀어질수록 점진적으로 감소할 수 있다.
상기 수지막은 경사진 측벽을 가질 수 있다.
상기 제 2 반도체 패키지는 상기 수지막 상에서 상기 투명 기판을 둘러싸며, 상기 투명 기판의 상부면과 공면을 가지는 상부면을 갖는 몰딩막을 더 포함할 수 있다.
상기 수지막은 상기 몰딩막 보다 큰 탄성계수를 갖는 물질을 포함할 수 있다.
상기 이미지센서 칩은 상기 투명 기판보다 큰 폭을 가질 수 있다.
상기 접착 패턴은 상기 투명 기판의 가장자리를 따라 연장되어 고리 형태를 가지며, 상기 이미지센서 칩과 상기 투명 기판 사이에 빈 공간을 정의할 수 있다.
상기 빈 공간 내에 투명 에폭시 막이 배치될 수 있다.
상기 투명 기판의 측벽 및 상부면은 상기 수지막에 의해 노출될 수 있다.
본 발명의 일 실시예에 따르면, 반도체 패키지는 신호를 전달, 처리 및 저장하는 트랜지스터 및 메모리 소자를 포함하는 하부 패키지와 이미지센서 칩을 포함하는 상부 패키지를 포함하며, 상부 패키지 및 하부 패키지는 상하로 적층될 수 있다. 이에 따라, 고집적도의 이미지 센서를 포함하는 반도체 패키지를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 2b는 도 2a의 A 부분을 확대한 확대도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 7의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 9의 Ⅳ-Ⅳ'선 방향으로 자른 단면도이다.
도 11a 내지 도 11g는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 평면도이다. 도 2a는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 2b는 도 2a의 A 부분을 확대한 확대도이다.
도 1 및 도 2a를 참조하면, 반도체 패키지는 하부 패키지(100) 및 하부 패키지(100) 상에 적층된 상부 패키지(300)를 포함할 수 있다.
하부 패키지(100)는 제 1 패키지 기판(10), 제 1 패키지 기판(10) 상에 배치된 반도체 칩(20)을 포함할 수 있다. 제 1 패키지 기판(10)은 플라스틱 재질이나 세라믹 재질과 같은 절연막들, 절연막들 사이에 개재된 도전 비아 및 도전 패턴들을 포함할 수 있다. 예를 들어, 제 1 패키지 기판(10)은 인쇄회로기판(Printed Circuit Board; PCB)일 수 있다.
반도체 칩(20)은 솔더볼들(22)에 의해 제 1 패키지 기판(10)의 상부면 상에 실장될 수 있다. 솔더볼들(22)은 제 1 패키지 기판(10)과 반도체 칩(20) 사이에 배치될 수 있다. 솔더볼들(22)은 제 1 패키지 기판(10)의 상부면 상에 배치된 패드들(미도시)과 접촉하여, 반도체 칩(20)과 제 1 패키지 기판(10)이 서로 전기적으로 연결될 수 있다. 반도체 칩(20)은 예를 들어, 메모리 소자, 디지털신호처리 집적회로(Digital Signal Process Integrated Circuit), 주문형 반도체(Application Specific Integrated Circuit) 및 드라이버(Driver)를 포함할 수 있다.
제 1 패키지 기판(10) 상에 반도체 칩(20)을 덮는 제 1 몰딩막(26)이 배치될 수 있다. 상세하게, 제 1 몰딩막(26)은 반도체 칩(20)과 제 1 패키지 기판(10) 사이의 공간 및 제 1 패키지 기판(10)과 상부 패키지(300) 사이의 공간 내에 배치될 수 있다. 제 1 몰딩막(26)은 예를 들어, 에폭시 수지 계열의 물질 또는 폴리 이미드를 포함할 수 있다.
다른 예로, 제 1 몰딩막(26)은 제 1 패키지 기판(10) 상에 배치되지 않을 수 있다. 이로써, 하부 패키지(100)와 상부 패키지(300) 사이에 빈 공간이 존재할 수 있다.
제 1 패키지 기판(10)의 하부면 상에 외부 단자들(24)이 배치될 수 있다. 외부 단자들(24)을 통해 반도체 패키지가 외부 장치(미도시)와 전기적으로 연결될 수 있다. 외부 단자들(24)은 예를 들어, 금속 물질(예를 들어, 주석(Sn))을 포함할 수 있다.
상부 패키지(300)는 제 2 패키지 기판(40), 제 2 패키지 기판(40) 상에 적층된 이미지센서 칩(44)을 포함할 수 있다.
제 2 패키지 기판(40)은 플라스틱 재질이나 세라믹 재질과 같은 절연막들, 절연막들 사이에 개재된 도전 비아 및 도전 패턴들을 포함할 수 있다. 예를 들어, 제 2 패키지 기판(40)은 인쇄회로기판(Printed Circuit Board; PCB)일 수 있다.
이미지센서 칩(44)은 제 2 패키지 기판(40)과 이미지센서 칩(44) 사이에 배치되는 절연성 접착제(미도시)에 의해 제 2 패키지 기판(40)의 상부면 상에 부착될 수 있다.
도 2b를 참조하면, 이미지센서 칩(44)은 광전 변환부(2000), 광전 변환부(2000)의 일면 상에 배치된 배선부(1000) 및 광전 변환부(1000)의 일면과 대향하는 타면 상에 배치된 컬러 필터부(3000)가 배치될 수 있다. 광전 변환부(2000)에는 광전 변환 소자들(PD)이 매트릭스 형태로 배열될 수 있다. 배선부(1000)는 절연막들 및 절연막들 사이에 개재된 배선들을 포함할 수 있다. 배선부(1000)는 제 2 패키지 기판(40)에 인접할 수 있다. 컬러 필터부(3000)에는 광전 변환 소자들(PD) 각각 상에 배치되는 컬러 필터들 및 컬러 필터들 상에 배치되는 마이크로 렌즈들(MR)을 포함할 수 있다. 마이크로 렌즈들(MR)을 통해 광이 입사되고, 광전 변환 소자들(PD) 각각에서 입사 광에 대응하는 전하를 생성 및 축적할 수 있다.
다시 도 2a를 참조하면, 이미지센서 칩(44) 상에 투명 기판(46)이 배치될 수 있다. 투명 기판(46)은 이미지센서 칩(44)과 수직적으로 마주보며 배치될 수 있다. 투명 기판(46)은 유리 기판 또는 플라스틱 기판일 수 있다. 투명 기판(46)은 제 1 폭(W1)을 가질 수 있으며, 투명 기판(46)의 제 1 폭(W1)은 이미지센서 칩(44)의 제 2 폭(W2) 보다 작을 수 있다(W1<W2).
이미지센서 칩(44)과 투명 기판(46) 사이에 접착 패턴(48)이 개재될 수 있다. 접착 패턴(48)은 이미지센서 칩(44)과 투명 기판(46)을 접착할 수 있다. 접착 패턴(48)은 투명 기판(46)의 가장자리 부를 따라 연장하여, 평면적으로 고리 형상을 가질 수 있다. 접착 패턴(48)은 필러를 함유하는 에폭시 수지 계열의 물질을 포함할 수 있다. 도면에 도시된 것처럼, 접착 패턴(48)의 측벽은 오목할 수 있다. 그러나, 이에 한정하지 않으며, 접착 패턴(48)은 다양한 형태의 측벽을 가질 수 있다.
접착 패턴(48)은 이미지센서 칩(44)과 투명 기판(46) 사이에 빈 공간(S)을 정의할 수 있다. 빈 공간(S)은 공기로 채워질 수 있다. 마이크로 렌즈들(MR)은 빈 공간(S) 내에 배치될 수 있다. 빈 공간(S) 내에서, 마이크로 렌즈들(MR)의 상부면과 투명 기판(46)의 하부면 사이는 제 1 거리(T1)로 이격될 수 있다. 제 1 거리(T1)는 접착 패턴(48)의 두께(T2) 보다 작거나 같을 수 있다(T1≤T2). 일 예로, 제 1 거리(T1)는 약 100μm 내지 약 200μm일 수 있다.
다른 예로, 도 3에 도시된 것과 같이, 접착 패턴(48)에 의해 둘러싸인 이미지센서 칩(44)과 투명 기판(46) 사이에 투명 수지막(61)이 배치될 수 있다. 투명 수지막(61)은 두께(T3)를 가질 수 있으며, 투명 수지막(61)은 접착 패턴(48)의 두께와 실질적으로 동일할 수 있다(T2=T3). 투명 수지막(61)은 예를 들어, PMMA(PloyMethylMethAcylate), PC(PolyCarbonate), 열경화성 투명 에폭시 및 투명 ABS로 이루어진 투명 고분자 물질 중 어느 하나를 포함할 수 있다.
이미지센서 칩(44)과 제 2 패키지 기판(40) 사이에 본딩 와이어들(45)이 배치될 수 있다. 본딩 와이어들(45)은 접착 패턴(48)의 외측에 위치하며, 이미지센서 칩(44)의 상부면 상에 배치되는 칩 패드들(미도시)과 제 2 패키지 기판(40)의 와이어 패드들(47)을 연결할 수 있다. 이에 따라, 본딩 와이어들(45)에 의해 이미지센서 칩(44) 및 제 2 패키지 기판(40)이 전기적으로 연결될 수 있다. 본딩 와어어들(45)은 금속 물질(예를 들어, 금(Au))을 포함할 수 있다.
제 2 패키지 기판(40)과 투명 기판(46) 사이에 수지막(53)이 배치될 수 있다. 수지막(53)은 제 2 패키지 기판(40)의 상부면, 이미지센서 칩(44)의 측벽, 투명 기판(46)의 측벽, 접착 패턴(48)의 외측벽 및 본딩 와이어들(45)을 덮을 수 있다. 수지막(53)은 투명 기판(46)의 상부면을 노출할 수 있다. 평면적 관점에서, 수지막(53)은 투명 기판(46)을 둘러쌀 수 있다. 수지막(53) 은 경사진 측벽을 가질 수 있다. 구체적으로, 제 2 패키지 기판(40)의 상부면과 수지막(53)의 측벽 사이의 높이는 투명 기판(46)에 멀어질수록 점진적으로 감소할 수 있다.
수지막(53)은 예를 들어, 은(Ag), 구리(Cu) 및 비금속 무기질 중 적어도 어느 하나가 함유된 에폭시 수지 또는 실리콘 수지 계열의 물질을 포함할 수 있다.
수지막(53) 상에 제 2 몰딩막(54)이 배치될 수 있다. 제 2 몰딩막(54)은 수지막(53) 상에서 투명 기판(46)을 둘러싸며, 투명 기판(46)의 상부면을 노출할 수 있다. 제 2 몰딩막(54)의 상부면은 투명 기판(46)의 상부면과 공면을 이룰 수 있다.
제 2 몰딩막(54)은 제 1 몰딩막(26)과 동일한 물질을 포함할 수 있다. 제 2 몰딩막(54)은 수지막(53) 보다 작은 탄성 계수(elastic modulus)를 가질 수 있다. 즉, 제 2 몰딩막(54) 보다 큰 탄성계수를 갖는 수지막(53)은 제 2 몰딩막(54) 보다 외부 응력을 잘 흡수하여, 이미지센서 칩(44), 접착 패턴(48), 투명 기판(46), 및 본딩 와이어들(45) 사이의 계면들에 손상이 덜 가해지도록 할 수 있다.
하부 패키지(100)와 상부 패키지(300) 사이에 연결 단자들(60)이 배치될 수 있다. 연결 단자들(60)은 제 1 몰딩막(26) 내에 배치되며, 반도체 칩(20)을 둘러쌀 수 있다. 연결 단자들(60)은 하부 패키지(100)과 상부 패키지(300) 사이를 전기적으로 연결할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 이미지 센서로부터 전송된 신호를 전달, 처리 및 저장하는 트랜지스터 및 메모리 소자를 포함하는 하부 패키지(100)와 이미지센서 칩(44)을 포함하는 상부 패키지(300)를 포함하며, 하부 패키지(100)와 상부 패키지(300)는 상하로 적층될 수 있다. 이에 따라, 고집적도의 이미지 센서를 포함하는 반도체 패키지를 구현할 수 있으며, 반도체 패키지를 실장하는 보드(board)에 대한 실장면적을 줄일 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 4에 도시된 실시예에서, 도 2a에 개시된 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 4를 참조하면, 이미지센서 칩(44)과 투명 기판(46) 사이에 수지막(53)이 배치될 수 있다. 수지막(53)은 제 2 패키지 기판(40)의 상부면, 이미지센서 칩(44)의 측벽, 접착 패턴(48)의 외측벽 및 본딩 와이어들(45)을 덮을 수 있다. 투명 기판(48)의 측벽 일부분 및 상부면은 수지막(53)에 의해 노출될 수 있다. 평면적 관점에서, 수지막(53)은 투명 기판(46)을 둘러쌀 수 있다. 수지막(53)은 경사진 측벽을 가질 수 있다. 구체적으로, 제 2 패키지 기판(40)의 상부면과 수지막(53)의 측벽 사이의 높이는 투명 기판(46)에 멀어질수록 점진적으로 감소할 수 있다.
이미지센서 칩(44)과 투명 기판(46) 사이에 접착 패턴(68)이 개재될 수 있다. 접착 패턴(68)은 이미지센서 칩(44)과 투명 기판(46)을 접착할 수 있다. 접착 패턴(68)은 투명 기판(46)의 가장자리 부를 따라 연장하여, 평면적으로 고리 형상을 가질 수 있다. 접착 패턴(68)은 에폭시 수지 계열의 물질을 포함할 수 있다. 접착 패턴(68)은 몰드(mold)를 사용하여 형성되므로, 다양한 형태를 가질 수 있다.
일 예에서, 접착 패턴(68)은 이미지센서 칩(44)과 접촉하는 하부면(68a)과 투명 기판(46)과 접촉하는 상부면(68b)을 포함할 수 있다. 접착 패턴(68)의 상부면(68b)의 폭(L1)은 하부면(68a)의 폭(L2) 보다 클 수 있다. 또한, 수지막(53)과 인접하는 접착 패턴(68)의 외측벽은 접착 패턴(68)의 상하부면들(68b, 68a)에 대해 경사진 면을 가질 수 있으며, 빈 공간(S)과 인접하는 접착 패턴(68)의 내측벽은 접착 패턴(68)의 상하부면들(68b, 68a)에 대해 수직할 수 있다.
도 2a 및 도 3에 도시된 것처럼, 수지막(53)이 이미지센서 칩(44)의 측벽 전부를 덮는 것과 달리, 도 4에 도시된 수지막(53)은 투명 기판(46)의 측벽 일부를 덮을 수 있다.
일 예에 따르면, 투명 기판(46)과 접촉하는 접착 패턴(68)의 상부면(68b)의 폭을 하부면(68b)의 폭보다 크게 하여, 접착 패턴(68)과 투명 기판(46) 사이의 접착면적을 증가할 수 있다. 이에 따라, 접착 패턴(68) 상에 안정적으로 투명 기판(46)이 고정될 수 있다. 또한, 이미지센서 칩(44)과 접촉하는 접착 패턴(68)의 하부면(68a)은 상부면(68b)의 폭보다 보다 작게 하여, 접착 패턴(68)이 접착 패턴(68)의 외측에 배치되는 본딩 와이어들(45) 및 접착 패턴(68)의 내측에 배치되는 마이크로 렌즈들(MR)과 접촉하는 것을 방지할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 5 및 도 6에 도시된 실시예에서, 도 2a에 개시된 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 5 및 도 6을 참조하면, 이미지센서 칩(44) 상에 투명 기판(46)이 배치될 수 있다. 투명 기판(46)의 제 1 폭(W1)은 이미지센서 칩(44)의 제 2 폭(W2) 보다 클 수 있다(W1>W2).
제 2 패키지 기판(40)과 투명 기판(46) 사이에 수지막(53)이 배치될 수 있다. 구체적으로, 수지막(53)은 제 2 패키지 기판(40)과 투명 기판(46) 사이의 공간을 채워, 제 2 패키지 기판(40)의 상부면, 이미지센서 칩(44)의 측벽, 투명 기판(46)의 하부면, 접착 패턴(48)의 외측벽 및 본딩 와이어들(45)을 덮을 수 있다. 평면적 관점에서, 수지막(53)은 접착 패턴(48)을 둘러쌀 수 있다. 수지막(53)은 제 1 몰딩막(26) 보다 큰 탄성계수를 갖는 물질을 포함할 수 있다. 제 1 몰딩막(26)은 예를 들어, 에폭시 수지 계열의 물질 또는 폴리 이미드를 포함할 수 있다. 수지막(53)은 예를 들어, 은(Ag), 구리(Cu) 및 비금속 무기질 중 적어도 어느 하나가 함유된 에폭시 수지 또는 실리콘 수지 계열의 물질을 포함할 수 있다.
수지막(53)은 이미지센서 칩(44)과 투명 기판(46) 사이에 배치된 제 1 부분(P1) 및 제 2 패키지 기판(40)과 투명 기판(46) 사이에 배치된 제 2 부분(P2)을 포함할 수 있다. 수지막(53)의 제 2 부분(P2)의 두께(T)는 제 2 패키지 기판(40)의 상부면과 투명 기판(46)의 하부면 사이의 이격 거리(L)와 동일할 수 있다.(L=T). 또한, 수지막(53)의 제 2 부분(P2)의 두께는 균일할 수 있다. 수지막(53)의 측벽(53a)은 투명 기판(46)의 측벽(46a)과 공면을 이룰 수 있다. 이로써, 투명 기판(46)의 측벽(46a)은 수지막(53)에 의해 노출될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 7의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 7 및 도 8에 도시된 실시예에서, 도 2a에 개시된 실시예와 실질적으로 동일한 구성요소에 대한 설명은 생략하도록 한다.
도 7 및 도 8을 참조하면, 반도체 패키지는 하부 패키지(100) 및 하부 패키지(100) 상에 적층된 상부 패키지(500)를 포함할 수 있다.
상부 패키지(500)는 제 2 패키지 기판(40), 제 2 패키지 기판(40) 상에 실장된 이미지센서 칩(44), 이미지센서 칩(44) 상에 배치된 투명 기판(46) 및 제 2 패키지 기판(40)과 투명 기판(46) 사이에 배치되는 지지대(70)를 포함할 수 있다.
지지대(70)는 제 2 패키지 기판(40)의 가장자리 부의 상부면 상에 배치될 수 있다. 지지대(70)는 이미지센서 칩(44)을 둘러싸며 배치될 수 있다. 이에 따라, 이미지센서 칩(44)은 지지대(70)로 인해 외부로부터 보호될 수 있다. 지지대(70)는 유전물질(예를 들어, 실리콘 폴리머 물질)을 포함할 수 있다.
지지대(70) 상에 이미지센서 칩(44)과 수직적으로 마주보는 투명 기판(46)이 배치될 수 있다. 투명 기판(46)의 제 1 폭(W1)은 이미지센서 칩(44)의 제 2 폭 보다 클 수 있다(W1>W2). 투명 기판(46)은 지지대(70)에 의해 지지될 수 있다.
지지대(70)는 제 2 패키지 기판(44)과 투명 기판(46) 사이에 빈 공간(S)을 정의할 수 있다. 이미지센서 칩(44)은 빈 공간(S) 내에 배치될 수 있다. 일 예로, 빈 공간(S)은 공기로 채워질 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 10은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 9의 Ⅳ-Ⅳ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 9 및 도 10에 도시된 실시예에서, 도 2a에 개시된 실시예와 실질적으로 동일한 구성요소에 대한 설명은 생략하도록 한다.
도 9 및 도 10을 참조하면, 반도체 패키지는 하부 패키지(100), 하부 패키지(100) 상에 배치된 인터포저(800) 및 인터포저(800) 상에 배치된 상부 패키지(700)를 포함할 수 있다.
인터포저(800)는 플라스틱 재질이나 세라믹 재질과 같은 절연막들, 관통 비아(미도시), 배선들(미도시) 및/또는 패드들(미도시)을 포함할 수 있다. 인터포저(800)의 하부면 상에 배치된 패드들은 연결 단자들(60)과 접촉할 수 있다. 이에 따라, 인터포저(800)와 하부 패키지(100)는 서로 전기적으로 연결될 수 있다.
상부 패키지(700)는 제 1 PCB 기판(80), 제 1 PCB 기판(80) 상에 배치된 이미지센서 칩(44), 제 1 PCB 기판(80) 상에 배치되는 제 2 PCB 기판(82) 및 제 2 PCB 기판(82) 상에 배치된 투명 기판(46)을 포함할 수 있다.
제 1 PCB 기판(80)의 하부면 상에 단자들(86)이 배치될 수 있다. 단자들(86)은 인터포저(800)의 상부면 상에 배치된 패드들과 접촉할 수 있다. 이에 따라, 인터포저(800)와 상부 패키지(700)는 서로 전기적으로 연결될 수 있다.
제 1 PCB 기판(80)의 상부면 상에 이미지센서 칩(44)이 실장될 수 있다. 이미지센서 칩(44)은 이미지센서 칩(44)과 제 1 PCB 기판(80) 사이에 배치되는 절연성 접착제(미도시) 의해 제 1 PCB 기판(80)의 상부면 상에 부착될 수 있다. 이미지센서 칩(44)의 상부면 상에 솔더볼들(84)이 배치될 수 있다. 솔더볼들(84)은 이미지센서 칩(44)의 가장자리 부를 따라 배열될 수 있다.
제 1 PCB 기판(80)의 가장자리 부의 상부면 상에 제 2 PCB 기판(82)이 배치될 수 있다. 제 2 PCB 기판(82)은 이미지센서 칩(44)을 둘러싸며, 고리 형상을 가질 수 있다. 제 2 PCB 기판(82)은 바디부(BP) 및 바디부(BP)의 상부 내측벽으로부터 이미지센서 칩(44) 쪽으로 돌출된 돌출부(PP)를 포함할 수 있다. 제 2 PCB 기판(82)의 돌출부(PP)는 이미지센서 칩(44)의 가장자리 부를 덮을 수 있다. 제 2 PCB 기판(82)의 돌출부(PP)의 하부면과 이미지센서 칩(44)의 상부면 사이에 솔더볼들(84)이 배치될 수 있다. 솔더볼들(84)은 이미지센서 칩(44)과 제 2 PCB 기판(82) 사이를 전기적으로 연결할 수 있다.
제 2 PCB 기판(82)의 바디부(BP)의 하부면 상에 범프들(미도시)이 제공될 수 있고, 범프들은 제 1 PCB 기판(80)의 상부면에 노출된 배선들(미도시)과 접촉할 수 있다. 이에 따라, 제 2 PCB 기판(82)과 제 1 PCB 기판(80)은 서로 전기적으로 연결될 수 있다.
제 2 PCB 기판(82) 상에 투명 기판(46)이 배치될 수 있다. 투명 기판(46)은 제 2 PCB 기판(82)에 고정될 수 있으며, 이미지센서 칩(44)과 수직적으로 마주보도록 배치될 수 있다.
제 2 PCB 기판(82)은 제 1 PCB 기판(80)과 투명 기판(46) 사이에 빈 공간(S)을 정의할 수 있다. 빈 공간(S) 내에 이미지센서 칩(44)이 배치될 수 있다. 일 예로, 빈 공간(S)은 공기로 채워질 수 있다.
도 11a 내지 도 11g는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
먼저 하부 패키지의 제조 방법을 도 11a 내지 도 11c를 참조하여 설명하도록 한다.
도 11a를 참조하면, 제 1 패키지 기판(10)을 준비한다. 제 1 패키지 기판(10)은 플라스틱 재질이나 세라믹 재질과 같은 절연막들, 절연막들 사이에 개재된 도전 비아 및 도전 패턴들을 포함할 수 있다. 예를 들어, 제 1 패키지 기판(10)은 인쇄회로기판(Printed Circuit Board; PCB)일 수 있다.
제 1 패키지 기판(10) 상에 솔더볼들(22)이 형성될 수 있다. 솔더볼들(22)은 제 1 패키지 기판(10)의 상부면 상에 배치된 패드들(미도시) 상에 형성될 수 있다. 솔더볼들(22)은 스크린 프린트 기술, 잉크젯 기술 또는 솔더링 기술 등을 이용하여 형성될 수 있다. 솔더볼들(22)은 금속과 같은 도전성 물질을 포함할 수 있다.
솔더볼들(22) 상에 반도체 칩(20)이 부착될 수 있다. 이에 따라, 제 1 패키지 기판(10) 상에 반도체 칩(20)이 실장될 수 있다. 다른 예로, 솔더볼들(22)이 반도체 칩(20)의 일면 상에 형성되고, 플립 칩 본딩 방식으로 솔더볼들(22)이 제 1 패키지 기판(10)의 상부면 상에 배치되도록 반도체 칩(20)을 제 1 패키지 기판(10) 상에 부착할 수 있다. 반도체 칩(20)은 솔더볼들(22)을 통하여 제 1 패키지 기판(10)과 전기적으로 연결될 수 있다. 반도체 칩(20)은 예를 들어, 메모리 소자, 디지털신호처리 집적회로(Digital Signal Process Integrated Circuit), 주문형 반도체(Application Specific Integrated Circuit) 및 드라이버(Driver)를 포함할 수 있다.
도 11b를 참조하면, 제 1 패키지 기판(10) 상에 제 1 단자들(5)이 형성될 수 있다. 평면적 관점에서, 제 1 단자들(5)은 반도체 칩(20)을 둘러싸도록 형성될 수 있다. 제 1 단자들(5)은 스크린 프린팅 기술, 잉크젯 기술 또는 솔더링 기술을 이용하여 형성될 수 있다. 도면 상에 도시된 것처럼, 제 1 단자들(5)은 솔더볼들(22)이 형성된 후에 형성될 수 있다. 이와 달리, 제 1 단자들(5)은 솔더볼들(22)이 형성될 때 동시에 형성될 수 있다. 이때, 제 1 단자들(5)과 솔더볼들(22)은 동일한 크기를 가질 수 있다.
제 1 패키지 기판(10) 상에 제 1 몰딩막(26)이 형성될 수 있다. 제 1 몰딩막(26)은 제 1 패키지 기판(10)의 상부면 및 반도체 칩(20)을 덮을 수 있으며, 반도체 칩(20)과 제 1 패키지 기판(10) 사이에 빈 공간을 채울 수 있다. 제 1 몰딩막(26)은 예를 들어, 몰디드 언더필(Molded Under Fill; MUF) 공정을 이용하여 형성될 수 있다. 제 1 몰딩막(26)은 예를 들어, 에폭시 수지 계열의 물질 또는 폴리 이미드를 포함할 수 있다.
제 1 몰딩막(26)의 상부면에 평탄화 공정이 수행될 수 있다. 이에 따라, 제 1 몰딩막(26)에 의해 반도체 칩(20)의 상부면이 노출될 수 있다. 평탄화 공정을 예를 들어, 화학적 기계적 연마 공정(CMP)일 수 있다.
제 1 몰딩막(26)의 상부면에 레이저 드릴링 공정(laser drilling process)이 수행될 수 있다. 레이저 드릴링 공정에 의해, 제 1 몰딩막(26)에 제 1 단자들(5) 각각을 노출하는 오프닝들(H)이 형성될 수 있다.
다른 예로, 도면 상에 도시하지 않았지만, 제 1 단자들(5)은 오프닝들(H)이 형성된 후에, 오프닝들(H) 내에 형성될 수 있다. 또 다른 예로, 도면 상에 도시하지 않았지만, 오프닝들(H)이 형성된 후에, 오프닝들(H) 내에 제 1 단자들(5) 대신에 솔더 페이스트(미도시)를 채울 수 있다.
도 11c를 참조하면, 제 1 패키지 기판(10)의 하부면 상에 외부 단자들(24)이 형성될 수 있다. 외부 단자들(24)은 예를 들어, 솔더링 공정을 이용하여 형성될 수 있다. 외부 단자들(24)이 형성됨으로써, 복수 개의 반도체 칩들(20)이 제 1 패키지 기판(10) 상에 배치된 복수 개의 하부 패키지들이 형성될 수 있다.
상부 패키지의 제조 방법은 도 11d 내지 도 11f를 참조하여 설명하도록 한다.
도 11d를 참조하면, 제 2 패키지 기판(40)을 준비한다. 제 2 패키지 기판(40)은 플라스틱 재질이나 세라믹 재질과 같은 절연막들, 절연막들 사이에 개재된 도전 비아 및 도전 패턴들을 포함할 수 있다. 제 2 패키지 기판(40)의 상부면 상에 와이어 패드들(47)이 제공될 수 있다. 예를 들어, 제 2 패키지 기판(40)은 인쇄회로기판(Printed Circuit Board; PCB)일 수 있다.
제 2 패키지 기판(40)의 상부면 상에 이미지센서 칩(44)이 실장될 수 있다. 이미지센서 칩(44)은 이미지센서 칩(44)과 제 2 패키지 기판(40) 사이에 개재된 절연성 접착제(미도시)에 의해 제 2 패키지 기판(40) 상에 부착될 수 있다. 이미지센서 칩(44)은 광전 변환 소자들(도 2b의 PD) 및 마이크로 렌즈들(MR)를 포함할 수 있다.
도 11e를 참조하면, 이미지센서 칩(44)의 상부면 상에 접착 패턴(48)에 의하여 투명 기판(46)이 부착될 수 있다. 구체적으로, 이미지센서 칩(44) 상에 투명 기판(46)을 부착하는 공정은 투명 기판(46)의 일면의 가장자리 부 상에 액상 상태의 접착 물질을 도포하고, 접착 물질을 이미지센서 칩(44)의 상부면 상에 접착시키고, 접착 물질에 경화 공정을 진행하여 이미지센서 칩(44)과 투명 기판(46) 사이를 접착시키는 접착 패턴(48)을 형성하는 것을 포함할 수 있다. 접착 패턴(48)은 액상 상태의 접착 물질을 경화시켜 형성된 것이기 때문에 접착 패턴(48)의 측벽은 오목하게 형성될 수 있다.
이미지센서 칩(44)과 투명 기판(46) 사이에 접착 패턴(48)에 의해 정의되는 빈 공간(S)이 형성될 수 있다. 빈 공간(S)은 공기로 채워질 수 있다.
제 2 패키지 기판(40)과 이미지센서 칩(44) 사이에 본딩 와이어들(45)이 형성될 수 있다. 본딩 와이어들(45)은 이미지센서 칩(44)의 상부면 상에 형성한 후, 제 2 패키지 기판(40)의 상부면 상에 배치된 와이어 패드들(47) 상으로 연장하여 형성될 수 있다. 이에 따라, 본딩 와이어들(45)을 통해 제 2 패키지 기판(40)과 이미지센서 칩(44)이 전기적으로 연결될 수 있다. 본딩 와이어들(45)은 금속 물질(예를 들어, 금(Au))을 포함할 수 있다.
도 11f를 참조하면, 투명 기판(46)이 형성된 제 2 패키지 기판(40) 상에 수지막(53)이 형성될 수 있다. 수지막(53)은 투명 기판(46)의 둘레를 감싸도록 형성될 수 있다. 구체적으로, 수지막(53)은 이미지센서 칩(44)의 측벽, 투명 기판(46)의 측벽, 접착 패턴(48)의 외측벽, 본딩 와이어들(45) 및 제 2 패키지 기판(40)의 상부면 일부를 덮도록 액상 형태의 수지물질을 도포하고, 수지물질에 경화 공정을 수행하여 형성될 수 있다. 수지물질은 디스펜싱(dispensing) 공정을 이용하여 도포될 수 있다. 수지막(53)은 투명 기판(46)의 상부면을 노출할 수 있다. 빈 공간(S) 내에는 접착 패턴(48)에 의해 수지물질이 침투되지 않아, 빈 공간(S) 내에는 수지막(53)이 형성되지 않을 수 있다. 수지막(53)은 예를 들어, 은(Ag), 구리(Cu) 및 비금속 무기질 중 적어도 어느 하나가 함유된 에폭시 수지 또는 실리콘 수지 계열의 물질을 포함할 수 있다.
수지막(53) 상에 제 2 몰딩막(54)이 형성될 수 있다. 제 2 몰딩막(54)은 수지막(53)의 측벽을 덮으며 인접하는 수지막들(53) 사이의 공간을 채울 수 있다. 제 2 몰딩막(54)은 예를 들어, 에폭시 수지 계열의 물질 또는 폴리 이미드를 포함할 수 있다.
제 2 몰딩막(54)에 평탄화 공정을 수행될 수 있다. 이에 따라, 제 2 몰딩막(54)의 상부면은 수지막(53)의 상부면과 공면(coplanar)을 가질 수 있다. 평탄화 공정은 예를 들어, 화학적 기계적 연마 공정(CMP)일 수 있다.
제 2 패키지 기판(40)의 하부면 상에 제 2 단자들(7)이 형성될 수 있다. 제 2 단자들(7)은 스크린 프린팅 기술, 잉크젯 기술 또는 솔더링 기술을 이용하여 형성될 수 있다. 제 2 단자들(7)이 형성됨에 따라, 제 2 패키지 기판(40) 상에 복수 개의 이미지센서 칩들(44)이 적층된 상부 패키지들이 형성될 수 있다.
도 11g를 참조하면, 하부 패키지들 상에 상부 패키지들이 적층될 수 있다. 구체적으로, 제 2 패키지 기판(40)의 하부면 상에 형성된 제 2 단자들(7)을 제 1 단자들(5; 도 11c 참조)이 노출된 오프닝들(H; 도 11c 참조) 내로 삽입할 수 있다. 제 2 단자들(7)을 오프닝들(H) 내로 확장 및 제 1 단자들(5; 도 11c 참조)과 결합하기 위한 리플로우 공정이 수행될 수 있다. 이로써, 제 1 단자들(5; 도 11c 참조) 및 제 2 단자들(7)이 용융에 의해 서로 결합되어 연결 단자들(60)이 형성될 수 있다. 연결 단자들(60)은 오프닝들(H)을 채울 수 있다.
본 발명의 실시예에 따르면, 빈 공간(S) 내에서 이미지센서 칩(44)과 투명 기판(46) 사이의 이격 거리를 최소화하여 높은 온도가 요구되는 공정 시 빈 공간(S) 내의 공기의 팽창 정도를 줄임으로써, 상부 패키지가 손상되는 것을 방지할 수 있다.
하부 패키지들 및 상부 패키지들이 상하로 적층된 반도체 패키지들 사이에서 절단부분(SR)을 따라 수지막(54), 제 2 패키지 기판(40), 제 1 몰딩막(26) 및 제 1 패키지 기판(10)을 차례로 절단하여, 하나의 반도체 패키지(도 2a 참조)를 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제 1 패키지 기판 및 상기 제 1 패키지 기판 상에 적층된 반도체 칩을 포함하는 제 1 반도체 패키지; 및
    상기 제 1 반도체 패키지 상에 적층되며, 제 2 패키지 기판, 상기 제 2 패키지 기판 상에 적층된 이미지센서 칩, 상기 이미지센서 칩 상에 배치된 투명 기판, 상기 이미지센서 칩과 상기 투명 기판 사이에 개재되는 접착 패턴, 및 상기 제 2 패키지 기판과 상기 투명 기판 사이에 배치되며, 상기 투명 기판을 둘러싸는 수지막을 포함하는 제 2 반도체 패키지를 포함하되,
    상기 접착 패턴은 상기 이미지센서 칩과 접하는 제 1 면 및 상기 제 1 면과 마주보며 상기 투명 기판과 접하는 제 2 면을 포함하되,
    상기 접착 패턴의 상기 제 2 면은 상기 제 1 면보다 큰 폭을 갖는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 2 패키지 기판의 상부면과 상기 수지막의 측벽 사이의 높이는 상기 투명 기판에 멀어질수록 점진적으로 감소하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 수지막은 경사진 측벽을 갖는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 2 반도체 패키지는 상기 수지막 상에서 상기 투명 기판을 둘러싸며, 상기 투명 기판의 상부면과 공면을 가지는 상부면을 갖는 몰딩막을 더 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 수지막은 상기 몰딩막 보다 큰 탄성계수를 갖는 물질을 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 이미지센서 칩은 상기 투명 기판보다 큰 폭을 갖는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 접착 패턴은 상기 투명 기판의 가장자리를 따라 연장되어 고리 형태를 가지며, 상기 이미지센서 칩과 상기 투명 기판 사이에 빈 공간을 정의하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 빈 공간 내에 투명 에폭시 막이 배치되는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 투명 기판의 측벽 및 상부면은 상기 수지막에 의해 노출되는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 수지막은 상기 투명 기판의 측벽 전면을 덮고, 상기 투명 기판의 상부면을 노출하는 반도체 패키지.

KR1020150170106A 2015-12-01 2015-12-01 반도체 패키지 KR102472566B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150170106A KR102472566B1 (ko) 2015-12-01 2015-12-01 반도체 패키지
US15/346,929 US10008533B2 (en) 2015-12-01 2016-11-09 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150170106A KR102472566B1 (ko) 2015-12-01 2015-12-01 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20170064624A true KR20170064624A (ko) 2017-06-12
KR102472566B1 KR102472566B1 (ko) 2022-12-01

Family

ID=58778013

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150170106A KR102472566B1 (ko) 2015-12-01 2015-12-01 반도체 패키지

Country Status (2)

Country Link
US (1) US10008533B2 (ko)
KR (1) KR102472566B1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105530413B (zh) * 2015-12-01 2019-08-30 宁波舜宇光电信息有限公司 摄像模组及其电气支架和线路导通方法
US20170345862A1 (en) * 2016-05-26 2017-11-30 Semiconductor Components Industries, Llc Semiconductor package with interposer
TWI652774B (zh) * 2017-03-03 2019-03-01 矽品精密工業股份有限公司 電子封裝件之製法
US10522505B2 (en) * 2017-04-06 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
KR102380823B1 (ko) * 2017-08-16 2022-04-01 삼성전자주식회사 발열체를 포함하는 칩 구조체
TWI640073B (zh) * 2017-08-16 2018-11-01 勝麗國際股份有限公司 感測器封裝結構
KR102430496B1 (ko) 2017-09-29 2022-08-08 삼성전자주식회사 이미지 센싱 장치 및 그 제조 방법
CN110957334B (zh) * 2018-09-27 2022-04-15 胜丽国际股份有限公司 感测器封装结构
US10903255B2 (en) * 2018-11-08 2021-01-26 Semiconductor Components Industries, Llc Image sensor flip chip package
US11302611B2 (en) * 2018-11-28 2022-04-12 Texas Instruments Incorporated Semiconductor package with top circuit and an IC with a gap over the IC
CN111769125B (zh) * 2019-04-02 2023-08-01 同欣电子工业股份有限公司 感测器封装结构
KR102185047B1 (ko) * 2019-05-20 2020-12-01 삼성전기주식회사 카메라 모듈
CN110911434A (zh) * 2019-09-23 2020-03-24 神盾股份有限公司 图像感测模块
TWI701777B (zh) * 2019-10-22 2020-08-11 財團法人工業技術研究院 影像感測器封裝件及其製造方法
US11183474B2 (en) * 2019-11-04 2021-11-23 Advanced Semiconductor Engineering, Inc. Electronic device package and method for manufacturing the same
US11515220B2 (en) * 2019-12-04 2022-11-29 Advanced Semiconductor Engineering, Inc. Semiconductor package structures and methods of manufacturing the same
US20210246015A1 (en) * 2020-02-06 2021-08-12 Advanced Semiconductor Engineering, Inc. Sensor device package and method for manufacturing the same
US11942496B2 (en) * 2020-06-04 2024-03-26 Stmicroelectronics Pte Ltd Slanted glass edge for image sensor package
KR20220037069A (ko) * 2020-09-17 2022-03-24 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20220051486A (ko) * 2020-10-19 2022-04-26 삼성전자주식회사 투명 커버를 갖는 이미지 센서 패키지 및 이의 제조 방법
TWI807333B (zh) * 2021-03-19 2023-07-01 美律實業股份有限公司 電子裝置
CN114156191A (zh) * 2021-12-06 2022-03-08 青岛歌尔智能传感器有限公司 一种封装***、制作方法及智能穿戴设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566745B1 (en) * 1999-03-29 2003-05-20 Imec Vzw Image sensor ball grid array package and the fabrication thereof
KR20060105517A (ko) * 2005-03-29 2006-10-11 샤프 가부시키가이샤 광학장치용 모듈, 광로획정기, 및 광학장치용 모듈의제조방법
KR100794660B1 (ko) * 2006-07-14 2008-01-14 삼성전자주식회사 이미지 센서 패키지 및 그 제조 방법
KR20140126598A (ko) * 2013-04-23 2014-10-31 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6795120B2 (en) 1996-05-17 2004-09-21 Sony Corporation Solid-state imaging apparatus and camera using the same
US6266197B1 (en) * 1999-12-08 2001-07-24 Amkor Technology, Inc. Molded window array for image sensor packages
US6686588B1 (en) * 2001-01-16 2004-02-03 Amkor Technology, Inc. Optical module with lens integral holder
US6521881B2 (en) 2001-04-16 2003-02-18 Kingpak Technology Inc. Stacked structure of an image sensor and method for manufacturing the same
KR100784103B1 (ko) 2001-04-28 2007-12-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지
KR100428950B1 (ko) 2001-05-09 2004-04-28 킹팍 테크놀로지 인코포레이티드 스택 구조의 영상 센서 및 그의 제조방법
JP3502063B2 (ja) 2001-05-23 2004-03-02 勝開科技股▲ふん▼有限公司 イメージセンサのスタックパッケージ構造
US20060261458A1 (en) 2003-11-12 2006-11-23 Amkor Technology, Inc. Semiconductor package and manufacturing method thereof
US7368695B2 (en) 2004-05-03 2008-05-06 Tessera, Inc. Image sensor package and fabrication method
JP4365743B2 (ja) 2004-07-27 2009-11-18 富士通マイクロエレクトロニクス株式会社 撮像装置
US7429787B2 (en) 2005-03-31 2008-09-30 Stats Chippac Ltd. Semiconductor assembly including chip scale package and second substrate with exposed surfaces on upper and lower sides
US7423335B2 (en) 2006-12-29 2008-09-09 Advanced Chip Engineering Technology Inc. Sensor module package structure and method of the same
JP2009026807A (ja) 2007-07-17 2009-02-05 Fujifilm Corp 撮像装置
US20090224344A1 (en) 2008-03-07 2009-09-10 Impac Technology Co., Ltd. Packaging method of image sensing device
KR102076339B1 (ko) 2013-03-13 2020-02-11 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP2014179470A (ja) 2013-03-14 2014-09-25 Ricoh Co Ltd 撮像センサのパッケージ構造
KR102384157B1 (ko) * 2015-03-04 2022-04-08 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566745B1 (en) * 1999-03-29 2003-05-20 Imec Vzw Image sensor ball grid array package and the fabrication thereof
KR20060105517A (ko) * 2005-03-29 2006-10-11 샤프 가부시키가이샤 광학장치용 모듈, 광로획정기, 및 광학장치용 모듈의제조방법
KR100794660B1 (ko) * 2006-07-14 2008-01-14 삼성전자주식회사 이미지 센서 패키지 및 그 제조 방법
KR20140126598A (ko) * 2013-04-23 2014-10-31 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
US20170154913A1 (en) 2017-06-01
US10008533B2 (en) 2018-06-26
KR102472566B1 (ko) 2022-12-01

Similar Documents

Publication Publication Date Title
KR102472566B1 (ko) 반도체 패키지
US11508776B2 (en) Image sensor semiconductor packages and related methods
US7202460B2 (en) Camera module for compact electronic equipments
US6528869B1 (en) Semiconductor package with molded substrate and recessed input/output terminals
KR20140126598A (ko) 반도체 패키지 및 그 제조 방법
US7944043B1 (en) Semiconductor device having improved contact interface reliability and method therefor
KR20080020069A (ko) 반도체 패키지 및 그 제조방법
US20060016973A1 (en) Multi-chip image sensor package module
US20130264703A1 (en) Semiconductor packages and methods for manufacturing the same
US20220216256A1 (en) Controllable gap height for an image sensor package
US20010004128A1 (en) Semiconductor package and manufacturing method thereof
US9812413B2 (en) Chip module and method for forming the same
US20070164449A1 (en) Build-up package of optoelectronic chip
KR20170073796A (ko) 반도체 패키지 및 패키지 제조 방법
CN107611147B (zh) 多芯片塑胶球状数组封装结构
US11380726B2 (en) Sensor device
KR101515777B1 (ko) 반도체 패키지 제조방법
KR101286571B1 (ko) 반도체 패키지 제조방법 및 반도체 패키지
CN112820749A (zh) 芯片封装结构、方法和电子设备
KR100541650B1 (ko) 고체 촬상용 반도체 장치 및 그 제조방법
KR100784103B1 (ko) 반도체 패키지
US20040263667A1 (en) Solid-state imaging apparatus and method for making the same
EP1093165A1 (en) Integrated circuit assembly
CN210040172U (zh) 芯片封装结构和电子设备
KR100364979B1 (ko) 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right