KR20170064167A - Organic light emitting display panel, organic light emitting display device, line driving circuit, image driving method, and sensing method - Google Patents

Organic light emitting display panel, organic light emitting display device, line driving circuit, image driving method, and sensing method Download PDF

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Abstract

본 실시예들은, 유기발광표시패널, 유기발광표시장치, 라인 구동 회로, 영상 구동 방법 및 센싱 방법에 관한 것으로서, 더욱 상세하게는, 영상 신호를 하나의 데이터 라인을 통해 해당 서브픽셀로 공급되는 관습적인 기존 방식에서 탈피하여 2개의 컬럼 라인을 통해 2개의 컬럼 전압을 하나의 서브픽셀에 공급하여 원하는 영상 표현을 하도록 하는 새로운 개념의 서브픽셀 구조와 그 구동 방식과, 2가지의 컬럼 라인을 교번하면서 배치시키되 각 컬럼 라인은 인접한 2개의 서브픽셀이 공유하는 형태로 설계한 새로운 신호 라인 연결 구조를 통해, 컬럼 방향의 신호 라인 개수를 줄이면서 효과적인 영상 구동 및 센싱 구동을 가능하게 유기발광표시패널, 유기발광표시장치, 라인 구동 회로, 영상 구동 방법 및 센싱 방법에 관한 것이다. The present invention relates to an organic light emitting display panel, an organic light emitting display, a line driving circuit, an image driving method and a sensing method, and more particularly, A new concept of a subpixel structure and driving method in which two column voltages are supplied to one subpixel through two column lines to achieve a desired image representation, and a method of driving the two column lines alternately In order to reduce the number of signal lines in the column direction and enable efficient image driving and sensing driving through a new signal line connection structure designed in such a manner that each column line is shared by two adjacent subpixels, A light emitting display, a line driving circuit, a video driving method, and a sensing method.

Figure P1020150169514
Figure P1020150169514

Description

유기발광표시패널, 유기발광표시장치, 라인 구동 회로, 영상 구동 방법 및 센싱 방법{ORGANIC LIGHT EMITTING DISPLAY PANEL, ORGANIC LIGHT EMITTING DISPLAY DEVICE, LINE DRIVING CIRCUIT, IMAGE DRIVING METHOD, AND SENSING METHOD}TECHNICAL FIELD [0001] The present invention relates to an organic light emitting display panel, an organic light emitting display device, a line driving circuit, an image driving method, and a sensing method.

본 실시예들은 유기발광표시패널, 유기발광표시장치, 라인 구동 회로, 영상 구동 방법 및 센싱 방법에 관한 것이다. The present invention relates to an organic light emitting display panel, an organic light emitting display, a line driving circuit, an image driving method, and a sensing method.

최근, 표시장치로서 각광받고 있는 유기발광표시장치는 스스로 발광하는 유기발광다이오드(OLED: Organic Light Emitting Diode)를 이용함으로써 응답속도가 빠르고, 발광효율, 휘도 및 시야각 등이 크다는 장점이 있다. 2. Description of the Related Art In recent years, an organic light emitting diode (OLED) display device that has been popular as a display device has advantages of high response speed, high luminous efficiency, high brightness, and wide viewing angle by using an organic light emitting diode (OLED)

이러한 유기발광표시장치의 유기발광표시패널에는, 유기발광다이오드와, 이를 구동하기 위한 구동 트랜지스터와, 구동 트랜지스터의 게이트 노드와 소스 노드(드레인 노드) 각각의 전압을 제어하기 위한 둘 이상의 트랜지스터를 포함하는 서브픽셀이 매트릭스 형태로 배열된다. The organic light emitting display panel of the organic light emitting display includes an organic light emitting diode, a driving transistor for driving the organic light emitting diode, and two or more transistors for controlling voltages of a gate node and a source node (drain node) The subpixels are arranged in a matrix form.

이와 같은 서브픽셀 구조에 따라 각 서브픽셀을 구동하기 위해서는, 유기발광표시패널에는 많은 신호 라인이 배치되어야 한다. In order to drive each sub-pixel according to such a sub-pixel structure, a large number of signal lines must be arranged in the organic light emitting display panel.

이로 인해, 유기발광표시패널의 제작하기가 어려울 뿐만 아니라, 신호 라인 결함이 발생할 가능성도 그만큼 높아질 수 있다. As a result, it is not only difficult to fabricate an organic light emitting display panel, but also a possibility that a signal line defect occurs can be increased as much.

또한, 신호 라인 개수를 줄이기 위해, 여러 개의 서브픽셀이 하나의 특정 신호 라인을 공유하는 구조로 만드는 경우, 특정 신호 라인을 공유하는 여러 개의 서브픽셀에 대한 센싱 구동을 동시에 진행할 수 없게 되어 각 서브픽셀 내 구동 트랜지스터의 특성치(예: 문턱전압, 이동도) 또는 유기발광다이오드 등의 특성치(예: 문턱전압)을 센싱하는데 너무 많은 시간이 걸리는 문제점도 발생할 수 있다. In order to reduce the number of signal lines, when a plurality of subpixels share a specific signal line, it is impossible to simultaneously carry out sensing operation for a plurality of subpixels sharing a specific signal line, It may take too much time to sense the characteristic values (e.g., threshold voltage, mobility) of the internal driving transistors or the characteristic values (e.g., threshold voltages) of the organic light emitting diodes and the like.

이와 같이, 유기발광표시패널에서의 서브픽셀 구조로 인한 신호 라인 개수의 증대에 따라 발생할 수 있는 각종 문제점들은, 고해상도의 대형 패널로 갈수록 더욱 심화될 수 있다. As described above, various problems that may occur due to the increase in the number of signal lines due to the sub-pixel structure in the organic light emitting display panel can be further exacerbated to a large-sized high-resolution panel.

본 실시예들의 목적은, 신호 라인 개수를 줄일 수 있는 신 개념의 서브픽셀 구조(서브픽셀에 대한 신호 라인 연결 구조)로 설계된 유기발광표시패널과, 이러한 신 개념의 서브픽셀 구조를 갖는 서브픽셀을 구동하기 위한 라인 구동 회로와, 이들을 포함하는 유기발광표시장치와, 그 영상 구동 방법 및 센싱 방법을 제공하는 데 있다. An object of these embodiments is to provide an organic light emitting display panel designed with a new concept of a subpixel structure (a signal line connection structure to a subpixel) capable of reducing the number of signal lines and a subpixel having such a new concept of a subpixel structure An organic light emitting display including the organic light emitting display, a method of driving the organic light emitting display, and a sensing method.

본 실시예들의 다른 목적은, 신호 라인 개수를 줄이고 센싱 시간을 단축시켜줄 수 있는 유기발광표시패널, 유기발광표시장치, 라인 구동 회로, 영상 구동 방법 및 센싱 방법을 제공하는 데 있다. Another object of the present invention is to provide an organic light emitting display panel, an organic light emitting display, a line driving circuit, a method of driving an image, and a sensing method which can reduce the number of signal lines and shorten sensing time.

본 실시예들의 또 다른 목적은, 높은 개구율을 갖는 유기발광표시패널, 유기발광표시장치, 라인 구동 회로, 영상 구동 방법 및 센싱 방법을 제공하는 데 있다.It is still another object of the present embodiments to provide an organic light emitting display panel, an organic light emitting display, a line driving circuit, a method of driving an image, and a sensing method having a high aperture ratio.

일 측면에서, 본 실시예들은, 컬럼(Column) 방향으로 다수의 제1 컬럼 라인 및 다수의 제2 컬럼 라인을 포함하는 다수의 컬럼 라인이 배치되고, 로우(Row) 방향으로 다수의 로우 라인이 배치되며, 다수의 서브픽셀이 매트릭스 타입으로 배열되는 유기발광표시패널과, 다수의 제1 컬럼 라인 및 다수의 제2 컬럼 라인을 구동하는 컬럼 라인 구동 회로와, 다수의 로우 라인을 구동하는 로우 라인 구동 회로를 포함하는 유기발광표시장치를 제공할 수 있다. In one aspect, the present embodiments are characterized in that a plurality of column lines including a plurality of first column lines and a plurality of second column lines are arranged in a column direction, and a plurality of row lines in a row direction An organic light emitting display panel in which a plurality of subpixels are arranged in a matrix type, a column line driving circuit for driving the plurality of first column lines and the plurality of second column lines, An organic light emitting display device including a driving circuit can be provided.

이러한 유기발광표시장치에서, 각 서브픽셀은, 유기발광다이오드와, 유기발광다이오드를 구동하기 위한 구동 트랜지스터와, 구동 트랜지스터의 제1노드와 제1 컬럼 라인 사이에 전기적으로 연결된 제1 트랜지스터와, 구동 트랜지스터의 제2노드와 제2 컬럼 라인 사이에 전기적으로 연결된 제2 트랜지스터와, 구동 트랜지스터의 제1노드와 제2노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함할 수 있다. In such an organic light emitting display, each sub pixel includes an organic light emitting diode, a driving transistor for driving the organic light emitting diode, a first transistor electrically connected between a first node of the driving transistor and the first column line, A second transistor electrically connected between the second node and the second column line of the transistor, and a storage capacitor electrically connected between the first node and the second node of the drive transistor.

또한, 이러한 유기발광표시장치에서, 제1 컬럼 라인 및 제2 컬럼 라인은 교번하여 위치하고, 제1 컬럼 라인은 i번째 서브픽셀 컬럼과 i+1 번째 서브픽셀 컬럼 사이마다 위치하고, 제2 컬럼 라인은 i+1 번째 서브픽셀 컬럼과 i+2 번째 서브픽셀 컬럼 사이마다 위치할 수 있다. Also, in this organic light emitting display, the first column line and the second column line are alternately located, the first column line is located between the i-th sub pixel column and the (i + 1) th sub pixel column, and may be positioned between the (i + 1) -th subpixel column and the (i + 2) -th subpixel column.

다른 측면에서, 본 실시예들은, 컬럼(Column) 방향으로 배치된 다수의 제1 컬럼 라인과, 컬럼 방향으로 배치된 다수의 제2 컬럼 라인과, 로우(Row) 방향으로 배치된 다수의 로우 라인과, 매트릭스 타입으로 배열된 다수의 서브픽셀을 포함하는 유기발광표시패널을 제공할 수 있다. In another aspect, the present embodiments provide a liquid crystal display device including a plurality of first column lines arranged in a column direction, a plurality of second column lines arranged in a column direction, a plurality of row lines arranged in a row direction, And an organic light emitting display panel including a plurality of subpixels arranged in a matrix type.

이러한 유기발광표시패널에서, 다수의 서브픽셀 각각은, 각 서브픽셀은, 유기발광다이오드와, 유기발광다이오드를 구동하기 위한 구동 트랜지스터와, 구동 트랜지스터의 제1노드와 제1 컬럼 라인 사이에 전기적으로 연결된 제1 트랜지스터와, 구동 트랜지스터의 제2노드와 제2 컬럼 라인 사이에 전기적으로 연결된 제2 트랜지스터와, 구동 트랜지스터의 제1노드와 제2노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함할 수 있다. In such an organic light emitting display panel, each of the plurality of subpixels includes an organic light emitting diode, a driving transistor for driving the organic light emitting diode, and a driving transistor electrically connected between the first node and the first column line of the driving transistor. A second transistor electrically connected between the second node and the second column line of the driving transistor, and a storage capacitor electrically connected between the first node and the second node of the driving transistor.

이러한 유기발광표시패널에서, 제1 컬럼 라인 및 제2 컬럼 라인은 교번하여 위치하고, 제1 컬럼 라인은 i번째 서브픽셀 컬럼과 i+1 번째 서브픽셀 컬럼 사이마다 위치하고, 제2 컬럼 라인은 i+1 번째 서브픽셀 컬럼과 i+2 번째 서브픽셀 컬럼 사이마다 위치할 수 있다. In this organic light emitting display panel, the first column line and the second column line are alternately arranged, the first column line is located between the i-th sub pixel column and the (i + 1) th sub pixel column, 1 < th > subpixel column and the (i + 2) < th > subpixel column.

또 다른 측면에서, 본 실시예들은, K개의 디지털 아날로그 컨버터와, K개의 디지털 아날로그 컨버터와 대응되는 연결된 K개의 출력 버퍼와, K개의 출력 버퍼와 K개의 컬럼 라인 간의 연결을 스위칭 하는 M+N(M+N=K, M, N은 1 이상의 자연수)개의 컬럼 전압 스위치와, 아날로그 디지털 컨버터와, K개의 컬럼 라인에 포함된 M개의 제1 컬럼 라인과 N개의 제2 컬럼 라인 중 N개의 제2 컬럼 라인과 아날로그 디지털 컨버터 간의 연결을 스위칭 하는 N개의 샘플링 스위치와, N개의 제2 컬럼 라인과 초기화 전압 공급 노드 간의 연결을 스위칭 하는 적어도 하나의 초기화 스위치를 포함하는 라인 구동 회로를 제공할 수 있다. In another aspect, the present embodiments provide an analog-to-digital converter comprising K digital-to-analog converters, K output buffers coupled to K digital analog converters, and M + N (M + N = K, M, and N are natural numbers of 1 or more) column voltage switches, an analog digital converter, M first column lines included in K column lines, and N second It is possible to provide a line driving circuit including N sampling switches for switching the connection between the column line and the analog digital converter and at least one initialization switch for switching the connection between the N second column lines and the initialization voltage supply node.

또 다른 측면에서, 본 실시예들은, 유기발광표시장치의 영상 구동 방법은, 제1 컬럼 라인을 통해 i 번째 서브픽셀 내 구동 트랜지스터의 제1노드에 제1 컬럼 전압을 인가하고, 제2 컬럼 라인을 통해 i 번째 서브픽셀 내 구동 트랜지스터의 제2노드에 제2 컬럼 전압을 인가하는 제1 단계와, i 번째 서브픽셀 내 구동 트랜지스터의 제1노드와 제2노드를 플로팅 시키는 제2 단계와, i 번째 서브픽셀 내 유기발광다이오드가 발광하는 제3 단계를 포함할 수 있다. According to another aspect of the present invention, there is provided a method of driving an organic light emitting display, comprising: applying a first column voltage to a first node of a driving transistor in an i-th sub-pixel through a first column line; A second step of applying a second column voltage to the second node of the driving transistor in the i-th sub-pixel through the first sub-pixel, a second step of floating the first node and the second node of the driving transistor in the i- And a third step in which the organic light emitting diode in the ith subpixel emits light.

이러한 영상 구동 방법에서 제1 단계는, 제1 컬럼 라인을 통해 i 번째 서브픽셀 내 구동 트랜지스터의 제1노드에 제1 컬럼 전압을 인가할 때, 제1 컬럼 라인을 통해 i+1 번째 서브픽셀 내 구동 트랜지스터의 제1노드에 제1 컬럼 전압을 동시에 인가하고, 제2 컬럼 라인을 통해 i 번째 서브픽셀 내 구동 트랜지스터의 제2노드에 제2 컬럼 전압을 인가할 때, 제2 컬럼 라인을 통해 i-1 번째 서브픽셀 내 구동 트랜지스터의 제2노드에 제2 컬럼 전압을 동시에 인가할 수 있다. In this image driving method, when the first column voltage is applied to the first node of the driving transistor in the i-th sub-pixel through the first column line, the first column voltage is applied to the i + When a first column voltage is simultaneously applied to the first node of the driving transistor and a second column voltage is applied to the second node of the driving transistor in the i-th sub-pixel through the second column line, i The second column voltage may be simultaneously applied to the second node of the driving transistor in the -1st sub-pixel.

또 다른 측면에서, 본 실시예들은, 유기발광표시장치의 센싱 방법은, 제1 컬럼 라인을 통해, i 번째 서브픽셀 내 구동 트랜지스터의 제1노드와 i+1 번째 서브픽셀 내 구동 트랜지스터의 제1노드에 센싱용 제1 컬럼 전압을 동시에 인가하고, 제2 컬럼 라인을 통해 i 번째 서브픽셀 내 구동 트랜지스터의 제2노드에 초기화 전압을 인가하고 다른 제2 컬럼 라인을 통해 i+1 번째 서브픽셀 내 구동 트랜지스터의 제2노드에 초기화 전압을 인가하는 제1 단계와, i 번째 서브픽셀 내 구동 트랜지스터의 제2노드와 i+1 번째 서브픽셀 내 구동 트랜지스터의 제2노드를 동시에 플로팅 시키는 제2 단계와, i 번째 서브픽셀 내 구동 트랜지스터의 제2노드의 전압을 제2 컬럼 라인을 통해 센싱하고, i+1 번째 서브픽셀 내 구동 트랜지스터의 제2노드의 전압을 다른 제2 컬럼 라인을 통해 센싱하는 제3 단계를 포함할 수 있다. According to another aspect of the present invention, there is provided a method of sensing an organic light emitting display, comprising the steps of: connecting a first node of a driving transistor in an i-th sub-pixel and a first node of a driving transistor in an i + The first column voltage for sensing is simultaneously applied to the node, the initializing voltage is applied to the second node of the driving transistor in the i-th sub-pixel through the second column line, and the i + A first step of applying an initializing voltage to a second node of the driving transistor, a second step of simultaneously floating the second node of the driving transistor in the i-th sub-pixel and the second node of the driving transistor in the (i + 1) the voltage of the second node of the driving transistor in the i-th sub-pixel is sensed through the second column line, and the voltage of the second node of the driving transistor in the i + It may comprise a third step of sensing.

또 다른 측면에서, 본 실시예들은, 컬럼(Column) 방향으로 다수의 제1 컬럼 라인 및 다수의 제2 컬럼 라인을 포함하는 다수의 컬럼 라인이 배치되고, 로우(Row) 방향으로 다수의 로우 라인이 배치되며, 유기발광다이오드, 유기발광다이오드를 구동하는 구동 트랜지스터 및 구동 트랜지스터의 제1노드와 제2노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하는 서브픽셀이 매트릭스 타입으로 배열되는 유기발광표시패널; 다수의 제1 컬럼 라인 및 다수의 제2 컬럼 라인을 구동하는 컬럼 라인 구동 회로; 및 다수의 로우 라인을 구동하는 로우 라인 구동 회로를 포함하는 유기발광표시장치를 제공할 수 있다.In another aspect, the present embodiments provide a semiconductor memory device in which a plurality of column lines including a plurality of first column lines and a plurality of second column lines are arranged in a column direction, a plurality of row lines in a row direction, An organic light emitting diode (OLED) display panel in which subpixels including a driving transistor for driving an organic light emitting diode, a driving transistor and a storage capacitor electrically connected between a first node and a second node of the driving transistor are arranged in a matrix type; A column line driving circuit for driving the plurality of first column lines and the plurality of second column lines; And a row line driver circuit for driving a plurality of row lines.

이러한 유기발광표시장치에서 제1 컬럼 라인과 제2 컬럼 라인은 교번하여 위치할 수 있다.In such an organic light emitting display, the first column line and the second column line may be alternately arranged.

또한, 이러한 유기발광표시장치에서, i번째 서브픽셀 컬럼, i+1번째 서브픽셀 컬럼 및 i+2번째 서브픽셀 컬럼에 있어서, i번째 서브픽셀 컬럼에 위치한 서브픽셀의 구동 트랜지스터의 제1노드와 i+1번째 서브픽셀 컬럼에 위치한 서브픽셀의 구동 트랜지스터의 제1노드는 제1 연결지점에서 전기적으로 연결되고, 제1 연결지점과 제1 컬럼 라인 사이에 제1 트랜지스터가 전기적으로 연결되며, i+1번째 서브픽셀 컬럼에 위치한 서브픽셀의 구동 트랜지스터의 제2노드와 i+2번째 서브픽셀 컬럼에 위치한 서브픽셀의 구동 트랜지스터의 제2노드는 제2 연결지점에서 전기적으로 연결되고, 제2 연결지점과 제2 컬럼 라인 사이에 제2 트랜지스터가 전기적으로 연결될 수 있다.In this organic light emitting diode display, in the i-th sub-pixel column, the i + 1-th sub-pixel column, and the i + 2-th sub-pixel column, the first node of the driving transistor of the sub- the first node of the driving transistor of the subpixel located in the (i + 1) th subpixel column is electrically connected at the first connection point, the first transistor is electrically connected between the first connection point and the first column line, i The second node of the driving transistor of the sub pixel located in the (+1) th sub pixel column and the second node of the driving transistor of the sub pixel located in the (i + 2) th sub pixel column are electrically connected at the second connection point, And the second transistor may be electrically connected between the point and the second column line.

이상에서 설명한 바와 같은 본 실시예들에 의하면, 신호 라인 개수를 줄일 수 있는 신 개념의 서브픽셀 구조(서브픽셀에 대한 신호 라인 연결 구조)로 설계된 유기발광표시패널과, 이러한 신 개념의 서브픽셀 구조를 갖는 서브픽셀을 구동하기 위한 라인 구동 회로와, 이들을 포함하는 유기발광표시장치와, 그 영상 구동 방법 및 센싱 방법을 제공할 수 있다.According to the embodiments described above, an organic light emitting display panel designed with a new concept of a sub-pixel structure (a signal line connection structure with respect to a sub-pixel) capable of reducing the number of signal lines, And a driving method thereof, and a method of sensing the organic light emitting display device.

또한, 본 실시예들에 의하면, 신호 라인 개수를 줄이고 센싱 시간을 단축시켜줄 수 있는 유기발광표시패널, 유기발광표시장치, 라인 구동 회로, 영상 구동 방법 및 센싱 방법을 제공할 수 있다. In addition, according to the embodiments, it is possible to provide an organic light emitting display panel, an organic light emitting display, a line driving circuit, an image driving method, and a sensing method which can reduce the number of signal lines and shorten the sensing time.

본 실시예들에 의하면, 높은 개구율을 갖는 유기발광표시패널, 유기발광표시장치, 라인 구동 회로, 영상 구동 방법 및 센싱 방법을 제공할 수 있다. According to the embodiments, it is possible to provide an organic light emitting display panel, an organic light emitting display, a line driving circuit, an image driving method, and a sensing method having a high aperture ratio.

도 1은 본 실시예들에 따른 유기발광표시장치의 시스템 구성도이다.
도 2는 본 실시예들에 따른 유기발광표시패널의 컬럼 라인 배치 예시도이다.
도 3은 본 실시예들에 따른 유기발광표시패널의 서브픽셀 구조의 예시도이다.
도 4는 본 실시예들에 따른 유기발광표시패널에서, 도 3의 서브픽셀 구조를 갖는 8개의 서브픽셀을 나타낸 도면이다.
도 5는 본 실시예들에 따른 유기발광표시패널에서 8개의 서브픽셀과 컬럼 라인 구동 회로 구성을나타낸 도면이다.
도 6 내지 도 8은 본 실시예들에 따른 유기발광표시장치의 영상 구동 원리를 설명하기 위한 도면이다.
도 9는 본 실시예들에 따른 컬럼 라인 구동 회로를 나타낸 도면이다.
도 10은 본 실시예들에 따른 유기발광표시장치의 영상 구동 방법에 대한 흐름도이다.
도 11 내지 도 13은 본 실시예들에 따른 유기발광표시장치의 영상 구동 절차를 나타낸 도면이다.
도 14는 본 실시예들에 따른 유기발광표시장치의 센싱 방법에 대한 흐름도이다.
도 15는 본 실시예들에 따른 유기발광표시장치의 문턱전압 센싱 타이밍도이다.
도 16 내지 도 18은 1번째 문턱전압 센싱 구간에서 문턱전압 센싱 절차를 나타낸 도면이다.
도 19 내지 도 21은 2번째 문턱전압 센싱 구간에서 문턱전압 센싱 절차를 나타낸 도면이다.
도 22는 본 실시예들에 따른 유기발광표시장치의 이동도 센싱 타이밍도이다.
도 23 내지 도 25는 1번째 이동도 센싱 구간에서 이동도 센싱 절차를 나타낸 도면이다.
도 26 내지 도 28은 2번째 이동도 센싱 구간에서 이동도 센싱 절차를 나타낸 도면이다.
도 29는 본 실시예들에 따른 유기발광표시장치에서 제1 트랜지스터 및 제2 트랜지스터의 기능상의 중복성을 나타낸 도면이다.
도 30 및 도 31은 본 실시예들에 따른 유기발광표시장치에서 트랜지스터 개수 저감 구조를 나타낸 도면이다. 1 is a system configuration diagram of an organic light emitting display according to the present embodiments.
2 is a view illustrating an example of the arrangement of column lines in the organic light emitting display panel according to the present embodiments.
3 is an exemplary view of a sub-pixel structure of an organic light emitting display panel according to the present embodiments.
FIG. 4 is a view illustrating eight sub-pixels having the sub-pixel structure of FIG. 3 in the organic light emitting display panel according to the present embodiments.
FIG. 5 is a diagram illustrating a configuration of eight sub-pixels and a column line driving circuit in the OLED display panel according to the present embodiments.
FIGS. 6 to 8 are views for explaining the principle of image driving of the OLED display according to the present embodiments.
9 is a diagram showing a column line driving circuit according to the present embodiments.
10 is a flowchart illustrating a method of driving an organic light emitting display according to an embodiment of the present invention.
11 to 13 are diagrams illustrating a procedure of driving an image of an OLED display according to the present invention.
14 is a flowchart of a sensing method of an organic light emitting display according to the present embodiments.
15 is a timing chart of threshold voltage sensing of the organic light emitting display according to the present embodiments.
FIGS. 16 to 18 are diagrams illustrating a threshold voltage sensing process in the first threshold voltage sensing period.
FIGS. 19 to 21 illustrate a threshold voltage sensing process in a second threshold voltage sensing period.
22 is a timing chart of the mobility sensing of the OLED display according to the present embodiments.
23 to 25 are diagrams illustrating a mobility sensing procedure in a first mobility sensing interval.
26 to 28 are diagrams illustrating a mobility sensing process in a second mobility sensing interval.
FIG. 29 is a diagram illustrating the functional redundancy of the first transistor and the second transistor in the OLED display according to the present embodiments. Referring to FIG.
FIGS. 30 and 31 are views showing a transistor number reduction structure in the organic light emitting display according to the present embodiments.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.Hereinafter, some embodiments of the present invention will be described in detail with reference to exemplary drawings. In the drawings, like reference numerals are used to denote like elements throughout the drawings, even if they are shown on different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.In describing the components of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are intended to distinguish the components from other components, and the terms do not limit the nature, order, order, or number of the components. When a component is described as being "connected", "coupled", or "connected" to another component, the component may be directly connected or connected to the other component, Quot; intervening "or that each component may be" connected, "" coupled, "or " connected" through other components.

도 1은 본 실시예들에 따른 유기발광표시장치(100)의 시스템 구성도이고, 도 2는 본 실시예들에 따른 유기발광표시패널(110)의 컬럼 라인 배치 예시도이고, 도 3은 본 실시예들에 따른 유기발광표시패널(110)의 서브픽셀 구조의 예시도이다. FIG. 1 is a system configuration diagram of the organic light emitting display 100 according to the present embodiment. FIG. 2 is a view showing an example of arrangement of column lines of the organic light emitting display panel 110 according to the present embodiment. FIG. 6 is an illustration of a sub-pixel structure of the organic light emitting display panel 110 according to the embodiments.

도 1을 참조하면, 본 실시예들에 따른 유기발광표시장치(100)는, 컬럼 방향으로 다수의 컬럼 라인(CL: Column Line)이 배치되고, 로우 방향으로 다수의 로우 라인(RL: Row Line)이 배치되며, 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열되는 유기발광표시패널(110)과, 다수의 컬럼 라인(CL)을 구동하는 컬럼 라인 구동 회로(120)와, 다수의 로우 라인(RL)을 구동하는 로우 라인 구동 회로(130)와, 컬럼 라인 구동 회로(120) 및 로우 라인 구동 회로(130)를 제어하는 컨트롤러(140) 등을 포함한다. 단, 본 명세서에서, 컬럼 방향과 로우 방향은 보는 방향에 따라서 정해지는 상대적인 개념으로서, 어떠한 모델에서는 컬럼 라인이 로우 라인일수도 있고, 로우 라인이 컬럼 라인일수도 있다. 1, a plurality of column lines CL are arranged in a column direction and a plurality of row lines RL (row direction) are arranged in a row direction. In the OLED display 100 according to the present embodiment, And a column line driving circuit 120 for driving the plurality of column lines CL and a plurality of column lines CL1, A row line driving circuit 130 for driving the column line driving circuit 120 and a controller 140 for controlling the column line driving circuit 120 and the row line driving circuit 130, However, in this specification, the column direction and the row direction are relative concepts defined according to the viewing direction. In some models, the column line may be a row line, and the row line may be a column line.

도 2를 참조하면, 다수의 컬럼 라인(CL)은 다수의 제1 컬럼 라인(CL1) 및 다수의 제2 컬럼 라인(CL2)을 포함한다.Referring to FIG. 2, a plurality of column lines CL includes a plurality of first column lines CL1 and a plurality of second column lines CL2.

유기발광표시패널(110)에는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배치되기 때문에, 도 2에 도시된 바와 같이, 유기발광표시패널(110)에는 i-1 번째 서브픽셀 열(SPC #i-1), i 번째 서브픽셀 열(SPC #i), i+1 번째 서브픽셀 열(SPC #i+1), i+2 번째 서브픽셀 열(SPC #i+2), i+3 번째 서브픽셀 열(SPC #i+3), i+4 번째 서브픽셀 열(SPC #i+4), i+5 번째 서브픽셀 열(SPC #i+5), i+6 번째 서브픽셀 열(SPC #i+6) 등이 존재한다. 여기서, i는 서브픽셀 열을 나타내는 인덱스이다. 2, the organic light emitting display panel 110 includes a plurality of subpixels SP arranged in an i-1 th subpixel column SPC #i 1) th subpixel column SPC # i, the i + 1 th subpixel column SPC # i + 1, the i + I + 5th subpixel column SPC # i + 5, i + 6th subpixel column SPC # i + 3, i + 6). Here, i is an index indicating a subpixel column.

도 2를 참조하면, 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)은 교번하여 위치한다. Referring to FIG. 2, the first column line CL1 and the second column line CL2 are alternately arranged.

제1 컬럼 라인(CL1)은, i 번째 서브픽셀 컬럼(SPC #i)과 i+1 번째 서브픽셀 컬럼(SPC #i+1) 사이와, i+2 번째 서브픽셀 컬럼(SPC #i+2)과 i+3 번째 서브픽셀 컬럼(SPC #i+3) 사이와, i+4 번째 서브픽셀 컬럼(SPC #i+4)과 i+5 번째 서브픽셀 컬럼(SPC #i+5) 사이에 위치한다. The first column line CL1 is provided between the ith subpixel column SPC #i and the (i + 1) th subpixel column SPC # i + 1 and the i + 2th subpixel column SPC # i + (SPC # i + 4) and (i + 5) th subpixel column SPC # i + 5) between the i + 4th subpixel column Located.

제2 컬럼 라인(CL2)은, i-1 번째 서브픽셀 컬럼(SPC #i-1)과 i 번째 서브픽셀 컬럼(SPC #i) 사이와, i+1 번째 서브픽셀 컬럼(SPC #i+1)과 i+2 번째 서브픽셀 컬럼(SPC #i+2) 사이와, i+3 번째 서브픽셀 컬럼(SPC #i+3)과 i+4 번째 서브픽셀 컬럼(SPC #i+4) 사이와, i+5 번째 서브픽셀 컬럼(SPC #i+5)과 i+6 번째 서브픽셀 컬럼(SPC #i+6) 사이에 위치한다. The second column line CL2 is provided between the (i + 1) th sub-pixel column SPC # i-1 and the i-th sub-pixel column SPC # (SPC # i + 3) and the (i + 4) th subpixel column SPC # i + 4 and the (i + 2) th subpixel column SPC # i + i + 5th subpixel column SPC # i + 5 and the (i + 6) th subpixel column SPC # i + 6.

도 3을 참조하면, 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하기 위한 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1노드(N1)와 제1 컬럼 라인(CL1) 사이에 전기적으로 연결된 제1 트랜지스터(T1)와, 구동 트랜지스터(DRT)의 제2노드(N2)와 제2 컬럼 라인(CL2) 사이에 전기적으로 연결된 제2 트랜지스터(T2)와, 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함할 수 있다. 3, each sub-pixel SP includes an organic light emitting diode OLED, a driving transistor DRT for driving the organic light emitting diode OLED, a first node N1 of the driving transistor DRT, And a second transistor CL2 electrically connected between the second node N2 of the driving transistor DRT and the second column line CL2, the first transistor T1 being electrically connected between the first node N1 and the first column line CL1, And a storage capacitor Cst electrically connected between the first node N1 and the second node N2 of the driving transistor DRT.

유기발광다이오드(OLED)는 제1전극(예: 애노드 전극), 유기층 및 제2전극(예: 캐소드 전극) 등으로 이루어질 수 있다. The organic light emitting diode OLED may include a first electrode (e.g., an anode electrode), an organic layer, and a second electrode (e.g., a cathode electrode).

구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동 전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다. The driving transistor DRT drives the organic light emitting diode OLED by supplying a driving current to the organic light emitting diode OLED.

구동 트랜지스터(DRT)에서, 제1노드(N1)는 스위칭 트랜지스터(SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있으며, 게이트 노드일 수 있다. 제2노드(N2)는 유기발광다이오드(OLED)의 제1전극과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다. 제3노드(N3)는 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다. In the driving transistor DRT, the first node N1 may be electrically connected to the source node or the drain node of the switching transistor SWT, and may be a gate node. The second node N2 may be electrically connected to the first electrode of the organic light emitting diode OLED and may be a source node or a drain node. The third node N3 may be electrically connected to a driving voltage line (DVL) for supplying a driving voltage EVDD, and may be a drain node or a source node.

제1 트랜지스터(T1)는 스캔 신호(SCAN)를 게이트 노드로 인가 받아 제어될 수 있다. The first transistor T1 may be controlled by receiving a scan signal SCAN as a gate node.

이러한 제1 트랜지스터(T1)는 스캔 신호(SCAN)에 의해 턴-온 되어 제1 컬럼 라인(CL1)으로부터 공급된 제1 컬럼 전압(CV1)을 구동 트랜지스터(DRT)의 제1노드(N1)로 전달해줄 수 있다. The first transistor T1 is turned on by the scan signal SCAN to turn on the first column voltage CV1 supplied from the first column line CL1 to the first node N1 of the driving transistor DRT You can deliver it.

제2 트랜지스터(T2)는 게이트 노드로 스캔 신호의 일종인 센싱 신호(SENSE)를 인가 받아 제어될 수 있다. The second transistor T2 may be controlled by receiving a sensing signal SENSE as a kind of a scan signal to the gate node.

이러한 제2 트랜지스터(T2)는 센싱 신호(SENSE)에 의해 턴-온 되어 제1 컬럼 라인(CL2)을 통해 공급되는 제2 컬럼 전압(CV2)을 구동 트랜지스터(DRT)의 제2노드(N2)에 인가해준다. The second transistor T2 is turned on by the sensing signal SENSE and supplies the second column voltage CV2 supplied through the first column line CL2 to the second node N2 of the driving transistor DRT. .

스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2) 사이에 전기적으로 연결될 수 있다. The storage capacitor Cst may be electrically connected between the first node N1 and the second node N2 of the driving transistor DRT.

이러한 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)이다. The storage capacitor Cst is not a parasitic capacitor (for example, Cgs or Cgd) which is an internal capacitor existing between the first node N1 and the second node N2 of the driving transistor DRT, And is an external capacitor intentionally designed outside the driving transistor DRT.

한편, 구동 트랜지스터(DRT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T3)는, 도 3의 예시와 같이 n 타입으로 구현될 수도 있고, p 타입으로도 구현될 수도 있다. The driving transistor DRT, the first transistor T1, and the second transistor T3 may be either n-type or p-type, as illustrated in FIG.

한편, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 별개의 게이트 신호일 수 있다. 이 경우, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는, 다른 게이트 라인을 통해, 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T3)의 게이트 노드로 각각 인가될 수도 있다. Meanwhile, the scan signal SCAN and the sense signal SENSE may be separate gate signals. In this case, the scan signal SCAN and the sense signal SENSE may be respectively applied to the gate node of the first transistor T1 and the gate node of the second transistor T3 through another gate line.

경우에 따라서는, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 동일한 게이트 신호일 수도 있다. 이 경우, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 동일한 게이트 라인을 통해 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T3)의 게이트 노드에 공통으로 인가될 수도 있다. In some cases, the scan signal SCAN and the sense signal SENSE may be the same gate signal. In this case, the scan signal SCAN and the sense signal SENSE may be commonly applied to the gate node of the first transistor T1 and the gate node of the second transistor T3 through the same gate line.

전술한 바에 따르면, 유기발광표시패널(110)에 컬럼 방향으로 배치된 다수의 컬럼 라인(CL)의 개수를 줄일 수 있다. As described above, the number of the column lines CL arranged in the column direction in the organic light emitting display panel 110 can be reduced.

이와 같이, 유기발광표시패널(110)에 배치된 다수의 컬럼 라인(CL)의 개수가 줄어듦에 따라, 다수의 컬럼 라인(CL)을 구동하는 컬럼 라인 구동 회로(120)의 전압 출력 수를 줄일 수 있고, 그만큼 컬럼 라인 구동 회로(120)의 심플하고 작게 설계할 수 있다. As the number of the column lines CL arranged in the organic light emitting display panel 110 is reduced, the number of voltage outputs of the column line driving circuit 120 driving the plurality of column lines CL is reduced And the column line driving circuit 120 can be designed so as to be simple and small.

한편, 컨트롤러(140)는, 컬럼 라인 구동 회로(120) 및 로우 라인 구동 회로(130)로 각종 제어신호를 공급하여, 컬럼 라인 구동 회로(120) 및 로우 라인 구동 회로(130)를 제어한다. On the other hand, the controller 140 supplies various control signals to the column line driving circuit 120 and the row line driving circuit 130 to control the column line driving circuit 120 and the row line driving circuit 130.

이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 컬럼 라인 구동 회로(120)에서 사용하는 신호 형식에 맞게 전환하여 전환된 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다. The controller 140 starts scanning in accordance with the timing implemented in each frame, switches the input image data inputted from the outside according to the signal format used by the column line driving circuit 120, and outputs the converted data , And controls the data driving at a suitable time according to the scan.

이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행하는 제어장치일 수 있다. The controller 140 may be a timing controller used in a conventional display technology or a control device including a timing controller to perform other control functions.

컬럼 라인 구동 회로(120)는, 다수의 제1 컬럼 라인(CL) 및 다수의 제2 컬럼 라인(CL2)으로 제1 컬럼 전압(CV1) 및 제2 컬럼 전압(CV2)을 공급함으로써, 다수의 제1 컬럼 라인(CL) 및 다수의 제2 컬럼 라인(CL2)을 구동한다. 여기서, 컬럼 라인 구동 회로(120) 는 '데이터 드라이버' 또는 ‘소스 드라이버”라고도 한다. The column line driving circuit 120 supplies the first column voltage CV1 and the second column voltage CV2 to the plurality of first column lines CL and the plurality of second column lines CL2, And drives the first column line CL and the plurality of second column lines CL2. Here, the column line driving circuit 120 is also referred to as a 'data driver' or a 'source driver'.

이러한 컬럼 라인 구동 회로(120)는, 적어도 하나의 컬럼 라인 구동 집적회로를 포함하여 다수의 제1 컬럼 라인(CL) 및 다수의 제2 컬럼 라인(CL2)을 구동할 수 있다. The column line driving circuit 120 may include at least one column line driving integrated circuit to drive the plurality of first column lines CL and the plurality of second column lines CL2.

컬럼 라인 구동 집적회로는 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)라고도 한다. The column line driver integrated circuit is also referred to as a source driver integrated circuit (SDIC).

로우 라인 구동 회로(130)는, 다수의 로우 라인(RL)으로 로우 신호를 순차적으로 공급함으로써, 다수의 로우 라인(RL)을 순차적으로 구동한다. 여기서, 로우 라인 구동 회로(130) 는 '스캔 드라이버' 또는 ‘게이트 드라이버’라고도 한다. The row line driving circuit 130 sequentially drives the plurality of row lines RL by sequentially supplying the row signals to the plurality of row lines RL. Here, the row line driver circuit 130 is also referred to as a 'scan driver' or a 'gate driver'.

이러한 로우 라인 구동 회로(130)는, 적어도 하나의 로우 라인 구동 집적회로를 포함할 수 있다.This row line driver circuit 130 may include at least one row line driver integrated circuit.

다수의 로우 라인(RL)은 게이트 라인이라고도 하고, 로우 신호는 스캔 신호라고도 한다. 그리고, 로우 라인 구동 집적회로를 게이트 드라이버 집적회로(GDIC: Gate Driver Integrated Circuit)라고도 한다. A plurality of row lines RL may be referred to as a gate line, and a row signal may be referred to as a scan signal. The low-line drive integrated circuit is also referred to as a gate driver integrated circuit (GDIC).

로우 라인 구동 회로(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 로우 신호(스캔 신호)를 다수의 로우 라인(RL)으로 순차적으로 공급한다. The row line driving circuit 130 sequentially supplies a low signal (scan signal) of an On voltage or an Off voltage to the plurality of row lines RL in accordance with the control of the controller 140.

컬럼 라인 구동 회로(120)는, 로우 라인 구동 회로(130)에 의해 특정 로우 라인이 열리면, 컨트롤러(140)로부터 수신한 데이터를 아날로그 전압으로 변환하여 다수의 제1 컬럼 라인(CL1) 및 다수의 컬럼 라인(CL2)으로 공급한다. When a specific row line is opened by the row line driving circuit 130, the column line driving circuit 120 converts the data received from the controller 140 into an analog voltage and outputs the analog voltage to the first column line CL1 and the plurality of And supplied to the column line CL2.

컬럼 라인 구동 회로(120)는, 도 1에서는 유기발광표시패널(110)의 일측(예: 상측 또는 하측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 유기발광표시패널(110)의 양측(예: 상측과 하측)에 모두 위치할 수도 있다. 1, the column line driving circuit 120 is disposed on only one side (e.g., the upper side or the lower side) of the organic light emitting display panel 110, (E.g., upper and lower sides).

로우 라인 구동 회로(130)는, 도 1에서는 유기발광표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 유기발광표시패널(110)의 양측(예: 좌측과 우측)에 모두 위치할 수도 있다. 1, the row line driving circuit 130 is located only on one side (e.g., left side or right side) of the organic light emitting display panel 110, It may be located on both sides (eg left and right).

도 4는 본 실시예들에 따른 유기발광표시패널(110)에서, 도 3과 같은 서브픽셀 구조를 갖는 8개의 서브픽셀(SPi-1, SPi, SPi+1, … , SPi+6)을 나타낸 도면이다. 4 shows eight sub-pixels (SPi-1, SPi, SPi + 1, ..., SPi + 6) having the subpixel structure as shown in FIG. 3 in the OLED display panel 110 according to the present embodiment FIG.

도 4를 참조하면, 8개의 서브픽셀(SPi-1, SPi, SPi+1, … , SPi+6)이 존재하는 영역에는, 9개의 컬럼 라인(CL1A, CL2B, CL1C, CL2D, CL1E, CL2F, CL1G, CL2H, CL1I)이 존재한다. Referring to FIG. 4, nine column lines CL1A, CL2B, CL1C, CL2D, CL1E, CL2F, and CL2F are arranged in an area where eight subpixels (SPi-1, SPi, SPi + 1, CL1G, CL2H, and CL1I.

도 4를 참조하면, 9개의 컬럼 라인(CL1A, CL2B, CL1C, CL2D, CL1E, CL2F, CL1G, CL2H, CL1I)은 5개의 제1 컬럼 라인(CL1A, CL1C, CL1E, CL1G, CL1I)과 4개의 제2 컬럼 라인(CL2B, CL2D, CL2F, CL2H)을 포함한다. Referring to FIG. 4, nine column lines CL1A, CL2B, CL1C, CL2D, CL1E, CL2F, CL1G, CL2H and CL1I are connected to five first column lines CL1A, CL1C, CL1E, CL1G and CL1I, And second column lines CL2B, CL2D, CL2F and CL2H.

제1 컬럼 전압(CV1A, CV1C, CV1E, CV1G, CV1I)을 전달하는 5개의 제1 컬럼 라인(CL1A, CL1C, CL1E, CL1G, CL1I) 각각은 인접한 2개의 서브픽셀의 제1 트랜지스터(T1)에 공통으로 연결된다. Each of the five first column lines CL1A, CL1C, CL1E, CL1G and CL1I carrying the first column voltages CV1A, CV1C, CV1E, CV1G and CV1I is connected to the first transistor T1 of two adjacent sub- Respectively.

그리고, 제2 컬럼 전압(CV2B, CV2D, CV2F, CV2H)을 전달하는 4개의 제2 컬럼 라인(CL2B, CL2D, CL2F, CL2H) 각각은 인접한 2개의 서브픽셀의 제2 트랜지스터(T2)에 공통으로 연결된다.Each of the four second column lines CL2B, CL2D, CL2F and CL2H for transmitting the second column voltages CV2B, CV2D, CV2F and CV2H is common to the second transistors T2 of the two adjacent subpixels .

예를 들어, 제1 컬럼 라인 CL1C는, i 번째 서브픽셀 컬럼(SPC #i)에 위치한 서브픽셀(SPi)의 제1 트랜지스터(T1)의 드레인 노드 또는 소스 노드와, i+1 번째 서브픽셀 컬럼(SPC #i+1)에 위치한 서브픽셀(SPi+1)의 제1 트랜지스터(T1)의 드레인 노드 또는 소스 노드에 공통으로 연결될 수 있다. 여기서, 제1 컬럼 라인 CL1C는, i 번째 서브픽셀 컬럼(SPC #i)과 i+1 번째 서브픽셀 컬럼(SPC #i+1) 사이에 위치한다. For example, the first column line CL1C is connected to the drain node or the source node of the first transistor T1 of the subpixel SPi located in the i-th subpixel column SPC #i, May be connected in common to the drain node or the source node of the first transistor T1 of the sub-pixel SPi + 1 located at the address SPC # i + 1. Here, the first column line CL1C is located between the i-th sub-pixel column SPC #i and the (i + 1) -th sub-pixel column SPC # i + 1.

제2 컬럼 라인 CL2는, i+1 번째 서브픽셀 컬럼(SPC #i+1)에 위치한 서브픽셀(SPi+1)의 제2 트랜지스터(T2)의 드레인 노드 또는 소스 노드와, i+2 번째 서브픽셀 컬럼(SPC #i+2)에 위치한 서브픽셀(SPi+2)의 제2 트랜지스터(T2)의 드레인 노드 또는 소스 노드와 공통으로 연결될 수 있다. 여기서, 제2 컬럼 라인 CL2는 i+1 번째 서브픽셀 컬럼(SPC #i+1)과 i+2 번째 서브픽셀 컬럼(SPC #i+2) 사이에 위치한다. The second column line CL2 is connected to the drain node or the source node of the second transistor T2 of the subpixel SPi + 1 located in the (i + 1) -th subpixel column SPC # i + May be commonly connected to the drain node or the source node of the second transistor T2 of the sub-pixel SPi + 2 located in the pixel column SPC # i + 2. Here, the second column line CL2 is located between the (i + 1) -th subpixel column SPC # i + 1 and the (i + 2) -th subpixel column SPC # i + 2.

전술한 바에 따르면, 컬럼 라인 구동 회로(120)에서 출력된 제1 컬럼 전압(예: CV1C)은, 1개의 제1 컬럼 라인(예: CV1C)을 통해, 2개의 서브픽셀(예: SPi, SPi+1)의 제1 트랜지스터(T1)를 통해, 2개의 서브픽셀(예: SPi, SPi+1)의 구동 트랜지스터(DRT)의 제1노드(N1)로 함께 전달될 수 있다. The first column voltage (e.g., CV1C) output from the column line driving circuit 120 is divided into two subpixels (e.g., SPi, SPi) via one first column line (e.g., CV1C) (E.g., SPi, SPi + 1) to the first node N1 of the driving transistor DRT through the first transistor T1 of the first sub-pixel (e.g., +1).

또한, 컬럼 라인 구동 회로(120)에서 출력된 제2 컬럼 전압(예: CV2B)은, 1개의 제2 컬럼 라인(예: CL2B)을 통해, 2개의 서브픽셀(예: SPi-1, SPi+1)의 제2 트랜지스터(T2)를 통해, 2개의 서브픽셀(예: SPi-1, SPi+1)의 구동 트랜지스터(DRT)의 제2노드(N2)로 함께 전달될 수 있다.The second column voltage (e.g., CV2B) output from the column line driving circuit 120 is supplied to two subpixels (e.g., SPi-1, SPi + 2) via one second column line 1 to the second node N2 of the driving transistor DRT of the two sub-pixels (e.g., SPi-1, SPi + 1) through the second transistor T2 of the first sub-pixel (e.g.

따라서, 각 서브픽셀의 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2)에 제1 컬럼 전압(CV1)와 제2 컬럼 전압(CV2)을 인가해주기 위한 컬럼 방향의 신호 라인 개수를 줄일 수 있다. Therefore, the column direction signal line for applying the first column voltage CV1 and the second column voltage CV2 to the first node N1 and the second node N2 of the driving transistor DRT of each sub- The number can be reduced.

도 5는 본 실시예들에 따른 유기발광표시패널(110)에서 8개의 서브픽셀(SPi-1, SPi, SPi+1, … , SPi+6)과 컬럼 라인 구동 회로 구성을 나타낸 도면이다. 5 is a diagram illustrating a configuration of a column line driving circuit and eight sub-pixels (SPi-1, SPi, SPi + 1, ..., SPi + 6) in the OLED display panel 110 according to the present embodiments.

전술한 컬럼 라인 구조에 따르면, 스토리지 캐패시터(Cst)의 양단에 인가되는 제1 컬럼 전압(CV1)과 제2 컬럼 전압(CV2)에 의해 해당 서브픽셀에서 원하는 휘도가 표현된다. According to the above-described column line structure, a desired luminance is expressed in a corresponding subpixel by a first column voltage CV1 and a second column voltage CV2 applied to both ends of the storage capacitor Cst.

따라서, 컨트롤러(140)는 해당 서브픽셀에 대응되는 영상 데이터를 제1 컬럼 데이터와 제2 컬럼 데이터로 나누어 컬럼 라인 구동 회로(120)로 제공하고, 컬럼 라인 구동 회로(120)는 제1 컬럼 데이터를 제1 컬럼 전압(CV1)으로 변환하고 제2 컬럼 데이터를 제2 컬럼 전압(CV2)으로 변환하여 해당 제1 컬럼 라인(CL1)과 제2 컬럼 라인(CL2)로 출력한다. Accordingly, the controller 140 divides the image data corresponding to the corresponding subpixel into the first column data and the second column data to provide the column data to the column line driving circuit 120, and the column line driving circuit 120 supplies the first column data Into the first column voltage (CV1), converts the second column data into the second column voltage (CV2), and outputs the converted data to the first column line CL1 and the second column line CL2.

따라서, 도 5에 도시된 바와 같이, 5개의 제1 컬럼 라인(CL1A, CL1C, CL1E, CL1G, CL1I)과 4개의 제2 컬럼 라인(CL2B, CL2D, CL2F, CL2H) 각각은 디지털 아날로그 컨버터(DAC)와 전기적으로 연결될 수 있다. 5, the five first column lines CL1A, CL1C, CL1E, CL1G and CL1I and the four second column lines CL2B, CL2D, CL2F and CL2H are connected to a digital-to-analog converter (DAC) As shown in FIG.

이에 따라, 본 실시예들에 따른 서브픽셀 구조 하에서 제1 컬럼 전압(CV1) 및 제2 컬럼 전압(CV2)를 영상 신호로 활용할 수 있다. Accordingly, the first column voltage CV1 and the second column voltage CV2 can be utilized as a video signal under the subpixel structure according to the present embodiments.

한편, 도 5를 참조하면, 본 실시예들에 따른 유기발광표시장치(100)는, 5개의 제1 컬럼 라인(CL1A, CL1C, CL1E, CL1G, CL1I)과 4개의 제2 컬럼 라인(CL2B, CL2D, CL2F, CL2H) 각각에 대하여 디지털 아날로그 컨버터(DAC)와의 연결을 스위칭 하는 컬럼 전압 스위치(SCV)를 포함할 수 있다. 5, the organic light emitting diode display 100 includes five first column lines CL1A, CL1C, CL1E, CL1G, CL1I and four second column lines CL2B, And a column voltage switch (SCV) for switching the connection with a digital-to-analog converter (DAC) for each of the analog-to-digital converters (CL2D, CL2F, CL2H).

이러한 컬럼 전압 스위치(SCV)를 이용하여, 영상 구동 또는 센싱 구동 등의 구동 조건에 따라 5개의 제1 컬럼 라인(CL1A, CL1C, CL1E, CL1G, CL1I)과 4개의 제2 컬럼 라인(CL2B, CL2D, CL2F, CL2H) 각각으로의 컬럼 전압 공급 여부를 제어할 수 있다. The first column lines CL1A, CL1C, CL1E, CL1G and CL1I and the four second column lines CL2B, CL2D (CL2B, CL2D) are driven in accordance with driving conditions such as image driving or sensing driving by using the column voltage switch , CL2F, and CL2H, respectively.

전술한 컬럼 전압 스위치(SCV)는, 일 예로, 컬럼 라인 구동 회로(120)의 내부에 포함될 수 있다. The above-described column voltage switch SCV may be included in the column line driving circuit 120, for example.

한편, 도 5에 도시된 바와 같이, 4개의 제2 컬럼 라인(CL2B, CL2D, CL2F, CL2H)은 하나 이상의 아날로그 디지털 컨버터(ADC)와 전기적으로 연결될 수 있다. On the other hand, as shown in FIG. 5, the four second column lines CL2B, CL2D, CL2F, and CL2H may be electrically connected to one or more analog-to-digital converters (ADCs).

여기서, 아날로그 디지털 컨버터(ADC)는 4개의 제2 컬럼 라인(CL2B, CL2D, CL2F, CL2H) 중 적어도 하나의 전압(아날로그 전압)을 디지털 값으로 변환할 수 있다. Here, the analog-to-digital converter (ADC) can convert at least one voltage (analog voltage) of the four second column lines CL2B, CL2D, CL2F and CL2H into a digital value.

이러한 아날로그 디지털 컨버터(ADC)는, 서브픽셀 내 구동 트랜지스터(DRT)의 특성치(예: 문턱전압, 이동도) 또는 유기발광다이오드(OLED)의 특성치(예: 문턱전압)를 센싱(파악)하기 위한 센싱 구성일 수 있다. Such an analog-to-digital converter (ADC) is used for sensing (or detecting) a characteristic value (e.g., threshold voltage, mobility) of the driving transistor DRT in the sub pixel or a characteristic value of the organic light emitting diode OLED Sensing configuration.

따라서, 1개의 제1 컬럼 라인(예: CL1C)과 공통으로 연결된 2개의 서브픽셀(예: SPi, SPi+1) 내 회로 소자(구동 트랜지스터, 유기발광다이오드)의 특성치를 2개의 컬럼 라인(예: CL2B, CL2D)을 통해 서로 구별하여 동시에 센싱할 수 있다. 이로 인해, 유기발광표시패널(110)에 배치된 모든 구동 트랜지스터(또는 유기발광다이오드)의 특성치를 센싱하는 시간이 짧아질 수 있다. Therefore, the characteristic values of circuit elements (driving transistors, organic light emitting diodes) in two subpixels (for example, SPi, SPi + 1) connected in common to one first column line (for example, CL1C) : CL2B, CL2D). Accordingly, the time for sensing the characteristic values of all the driving transistors (or organic light emitting diodes) disposed in the organic light emitting display panel 110 can be shortened.

한편, 도 5를 참조하면, 본 실시예들에 따른 유기발광표시장치(100)는, 4개의 제2 컬럼 라인(CL2B, CL2D, CL2F, CL2H) 각각과 초기화 전압 공급 노드(Npre) 간의 연결을 스위칭 하는 초기화 전압 스위치(SPRE)를 포함할 수 있다. 5, the organic light emitting diode display 100 according to the present embodiment includes a connection between each of the four second column lines CL2B, CL2D, CL2F, and CL2H and the initialization voltage supply node Npre And may include an initializing voltage switch SPRE for switching.

예를 들어, 제2 컬럼 라인 CL2D와 연결된 초기화 전압 스위치(SPRE)가 턴-온 되면, 초기화 전압(Vpre)이 제2 컬럼 라인 CL2D로 공급된다. For example, when the initialization voltage switch SPRE connected to the second column line CL2D is turned on, the initialization voltage Vpre is supplied to the second column line CL2D.

이때, 제2 컬럼 라인 CL2D과 동시에 연결된 서브픽셀(SPi+1, SPi+2) 각각의 제2 트랜지스터(T2)가 턴-온 되어 있으면, 제2 컬럼 라인 CL2D과 동시에 연결된 서브픽셀(SPi+1, SPi+2) 각각의 구동 트랜지스터(DRT)의 제2노드(N2)로 초기화 전압(Vpre)이 함께 인가된다. At this time, if the second transistor T2 of each of the subpixels SPi + 1 and SPi + 2 connected to the second column line CL2D is turned on, the subpixel SPi + 1 , SPi + 2) are simultaneously applied to the second node N2 of each driving transistor DRT.

여기서, 초기화 전압(Vpre)은, 센싱 구동 시, 초기화 단계(센싱 초기화 단계 또는 프로그램 단계라고도 함)에서, 구동 트랜지스터(DRT)의 제2노드(N2)에 인가되는 센싱 구동용 초기화 전압일 수도 있다. Here, the initialization voltage Vpre may be an initialization voltage for sensing driving applied to the second node N2 of the driving transistor DRT in an initialization step (also referred to as a sensing initialization step or a program step) .

또한, 도 5를 참조하면, 본 실시예들에 따른 유기발광표시장치(100)는, 4개의 제2 컬럼 라인(CL2B, CL2D, CL2F, CL2H) 각각과 아날로그 디지털 컨버터(ADC) 간의 연결을 스위칭 하는 샘플링 스위치(SAM)를 더 포함할 수 있다. 5, the organic light emitting diode display 100 according to the exemplary embodiments of the present invention switches the connection between each of the four second column lines CL2B, CL2D, CL2F, and CL2H and the analog-to-digital converter (ADC) And a sampling switch (SAM).

이러한 샘플링 스위치(SAM)는, 센싱 구동 시, 샘플링 단계(센싱 단계라고도 함)에서, 아날로그 디지털 컨버터(ADC)가 해당 제2 컬럼 라인의 전압을 센싱할 수 있게 해주는 스위치이다. This sampling switch (SAM) is a switch that allows the analog digital converter (ADC) to sense the voltage of the corresponding second column line in a sampling step (also referred to as a sensing step) during sensing operation.

여기서, 아날로그 디지털 컨버터(ADC)가 센싱한 전압은 제2 컬럼 라인의 전압으로서, 제2 컬럼 라인과 연결된 서브픽셀 내 구동 트랜지스터(DRT)의 제2노드(N2)의 전압일 수 있으며, 제2 컬럼 라인 상의 라인 캐패시터에 충전된 전압일 수 있다. Here, the voltage sensed by the analog-to-digital converter (ADC) may be the voltage of the second column line, the voltage of the second node N2 of the driving transistor DRT in the sub-pixel connected to the second column line, May be the voltage charged in the line capacitor on the column line.

아날로그 디지털 컨버터(ADC)가 센싱한 전압은 제2 컬럼 라인과 연결된 서브픽셀 내 회로 소자(구동 트랜지스터 또는 유기발광다이오드)의 특성치를 반영하는 전압일 수 있다. The voltage sensed by the analog-to-digital converter (ADC) may be a voltage that reflects characteristics of circuit elements (driving transistors or organic light emitting diodes) in the subpixel connected to the second column line.

전술한 초기화 전압 스위치(SPRE)를 이용하면, 센싱 구동 단계에 따라 구동 트랜지스터(DRT)의 제2노드(N2)의 전압 상태를 효과적으로 제어할 수 있다. By using the above-described initialization voltage switch SPRE, the voltage state of the second node N2 of the driving transistor DRT can be effectively controlled according to the sensing driving step.

또한, 샘플링 스위치(SAM)를 이용하여, 센싱 구동에 따라 필요한 시점에 아날로그 디지털 컨버터(ADC)가 전압 센싱을 할 수 있게 해준다. In addition, the sampling switch (SAM) is used to enable the analog-to-digital converter (ADC) to perform voltage sensing at a necessary point in time according to sensing driving.

이와 같이, 센싱 구동에 필요한 초기화 전압 스위치(SPRE) 및 샘플링 스위치(SAM)는, 일 예로, 컬럼 라인 구동 회로(120)의 내부에 포함될 수 있다. As described above, the initializing voltage switch SPRE and the sampling switch SAM necessary for sensing driving can be included in the column line driving circuit 120, for example.

아래에서는, 전술한 서브픽셀 구조 및 컬럼 라인 배치 구조를 갖는 유기발광표시장치(100)의 영상 구동 및 센싱 구동과 이를 컬럼 라인 구동 회로(120)에 대하여 설명한다. Hereinafter, image driving and sensing driving of the OLED display 100 having the sub-pixel structure and the column line arrangement structure will be described and the column line driving circuit 120 will be described.

도 6 내지 도 8은 본 실시예들에 따른 유기발광표시장치(100)의 영상 구동 원리를 설명하기 위한 도면이다. 6 to 8 are views for explaining the principle of image driving of the OLED display 100 according to the present embodiments.

먼저, 컬럼 라인 구동 회로(120)는, 제1 컬럼 라인(CL1)으로 제1 컬럼 전압(CV1)을 출력하고 제2 컬럼 라인(CL2)으로 제2 컬럼 전압(CV2)을 출력한다. First, the column line driving circuit 120 outputs the first column voltage CV1 to the first column line CL1 and the second column voltage CV2 to the second column line CL2.

이때, 제1 컬럼 전압(CV1)과 제2 컬럼 전압(CV2)의 차이(ΔV)는, 제1 컬럼 라인(CL1)과 연결된 제1 트랜지스터(T1)와 제2 컬럼 라인(CL2)과 연결된 제2 트랜지스터(T2)를 포함하는 서브픽셀에서 표현하고자 하는 휘도에 해당하는 데이터 전압과 대응된다. The difference ΔV between the first column voltage CV1 and the second column voltage CV2 is a difference between the first transistor T1 connected to the first column line CL1 and the second transistor CL2 connected to the second column line CL2. And the data voltage corresponding to the luminance to be expressed in the subpixel including the second transistor T2.

기존에는 구동 트랜지스터(DRT)의 게이트 노드에 해당하는 제1노드(N1)에 인가되는 영상 데이터 전압으로 영상 표현을 하였으나, 본 실시예들에 따른 유기발광표시장치(100)에서는, 구동 트랜지스터(DRT)의 제1노드(N1)에 인가되는 제1 컬럼 전압(CV1)과 구동 트랜지스터(DRT)의 제2노드(N2)에 인가되는 제2 컬럼 전압(CV2) 간의 차이(ΔV)를 이용하여 영상 표현을 한다는 점에서 차이점이 있다. In the conventional organic light emitting diode display device 100 according to the present embodiment, the driving transistor DRT is driven by the image data voltage applied to the first node N1 corresponding to the gate node of the driving transistor DRT. ) Between the first column voltage (CV1) applied to the first node (N1) of the driving transistor (DR1) and the second column voltage (CV2) applied to the second node (N2) of the driving transistor (DRT) There is a difference in that it expresses.

이러한 차이점으로 인해, 기존에는 각 서브픽셀의 구동 트랜지스터(DRT)의 제1노드(N1)로 영상 데이터 전압을 전달해주기 위한 컬럼 방향의 데이터 라인이 서브픽셀 열마다 하나씩 필요하였다. Because of this difference, conventionally, one data line in the column direction for transferring the image data voltage to the first node N1 of the driving transistor DRT of each subpixel is required for each subpixel column.

하지만, 본 실시예들에 따르면, 1개의 제1 컬럼 라인(CL1)을 이용하여 양쪽에 인접한 2개의 서브픽셀의 구동 트랜지스터(DRT)의 제1노드(N1)로 제1 컬럼 전압(CV1)을 전달하고, 1개의 제2 컬럼 라인(CL2)을 이용하여 양쪽에 인접한 2개의 서브픽셀의 구동 트랜지스터(DRT)의 제2노드(N2)로 제2 컬럼 전압(CV2)을 전달하여, 원하는 영상 표현을 위한 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2) 사이의 전위차(ΔV)만을 만들어주면 된다. 따라서, 기존 대비 동일한 영상 표현을 가능하게 하면서도 컬럼 방향의 신호 라인 개수를 줄일 수 있다. However, according to the present embodiments, the first column voltage (CV1) is supplied to the first node (N1) of the driving transistor (DRT) of two subpixels adjacent on both sides using one first column line And transfers the second column voltage CV2 to the second node N2 of the driving transistor DRT of the two subpixels adjacent to each other using one second column line CL2, Only the potential difference DELTA V between the first node N1 and the second node N2 of the driving transistor DRT for the driving transistor DRT may be generated. Accordingly, it is possible to reduce the number of signal lines in the column direction while enabling the same image representation as compared with the conventional method.

이상의 설명을 예로 들어 설명하기 위하여, 도 6에 도시된 바와 같이, i-1 번째 서브픽셀(SPi-1), i 번째 서브픽셀(SPi), i+1 번째 서브픽셀(SPi+1), i+2 번째 서브픽셀(SPi+2)을 예로 든다. 6, an i-1th subpixel SPi-1, an i-th subpixel SPi, an i + 1-th subpixel SPi + 1, + 2nd sub-pixel (SPi + 2) is taken as an example.

여기서, i-1 번째 서브픽셀(SPi-1)은 i-1 번째 서브픽셀 열(SPC #i-1)에 위치한 임의의 서브픽셀을 의미한다. i 번째 서브픽셀(SPi)은 i 번째 서브픽셀 열(SPC #i)에 위치한 임의의 서브픽셀을 의미한다. i+1 번째 서브픽셀(SPi+1)은 i+1 번째 서브픽셀 열(SPC #i+1)에 위치한 임의의 서브픽셀을 의미한다. i+2 번째 서브픽셀(SPi+2)은 i+2 번째 서브픽셀 열(SPC #i+2)에 위치한 임의의 서브픽셀을 의미한다.Here, the (i-1) th subpixel SPi-1 means any subpixel located in the (i-1) th subpixel column SPC # i-1. The i-th subpixel SPi refers to any subpixel located in the i-th subpixel column SPC #i. The (i + 1) -th subpixel (SPi + 1) means any subpixel located in the (i + 1) th subpixel column (SPC # i + 1). The (i + 2) th subpixel (SPi + 2) means any subpixel located in the (i + 2) th subpixel column (SPC # i + 2).

도 6을 참조하면, i-1 번째 서브픽셀(SPi-1), i 번째 서브픽셀(SPi), i+1 번째 서브픽셀(SPi+1), i+2 번째 서브픽셀(SPi+2) 각각은 원하는 영상 표현을 위해 2V, 3V, 1V, 3V의 영상 데이터 전압이 필요하다고 가정한다. Referring to FIG. 6, the i-1th sub-pixel SPi-1, the i-th sub-pixel SPi, the i + 1-th sub-pixel SPi + 1, Assume that image data voltages of 2V, 3V, 1V, and 3V are required for the desired image representation.

여기서, 2V, 3V, 1V, 3V의 영상 데이터 전압은, 기존 서브픽셀 구조와 기존 데이터 라인을 이용하는 경우, 구동 트랜지스터(DRT)의 제1노드(N1)에 인가되는 영상 데이터 전압을 의미할 수 있다. Here, the image data voltages of 2V, 3V, 1V, and 3V may refer to image data voltages applied to the first node N1 of the driving transistor DRT when the conventional sub-pixel structure and the existing data line are used .

도 7을 참조하면, i-1 번째 서브픽셀(SPi-1), i 번째 서브픽셀(SPi), i+1 번째 서브픽셀(SPi+1), i+2 번째 서브픽셀(SPi+2) 각각의 원하는 영상 표현(휘도 표현)을 위해, 컬럼 라인 구동 회로(120)는, 제1 컬럼 라인 CL1A로 3V의 제1 컬럼 전압(CV1A)를 출력하고, 제2 컬럼 라인 CL2B로 1V의 제2 컬럼 전압(CV2B)를 출력하고, 제1 컬럼 라인 CL1C로 4V의 제1 컬럼 전압(CV1C)를 출력하고, 제2 컬럼 라인 CL2D로 3V의 제2 컬럼 전압(CV2D)를 출력하고, 제1 컬럼 라인 CL1E로 6V의 제1 컬럼 전압(CV1E)를 출력할 수 있다. Referring to FIG. 7, the i-1th sub-pixel SPi-1, the i-th sub-pixel SPi, the i + 1-th sub-pixel SPi + 1, The column line driving circuit 120 outputs the first column voltage CV1A of 3V to the first column line CL1A and the first column voltage CV1A of the second column line CL2B to the second column line CL2B for the desired image representation (luminance representation) And outputs a first column voltage CV1C of 4V to the first column line CL1C and a second column voltage CV2D of 3V to the second column line CL2D to output a voltage CV2B, It is possible to output the first column voltage CV1E of 6V by CL1E.

이에 따라, i-1 번째 서브픽셀(SPi-1)의 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2)의 전위차(즉, 스토리지 캐패시터(Cst)의 양단 전위차)는, i-1 번째 서브픽셀(SPi-1)에서 표현하고자 하는 영상 표현에 대응되는 2V가 된다. The potential difference between the first node N1 and the second node N2 of the driving transistor DRT of the (i-1) -th sub-pixel SPi-1 (that is, the potential difference across the storage capacitor Cst) 2V corresponding to the image expression to be expressed in the (i-1) th sub-pixel (SPi-1).

i 번째 서브픽셀(SPi)의 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2)의 전위차(즉, 스토리지 캐패시터(Cst)의 양단 전위차)는, i 번째 서브픽셀(SPi)에서 표현하고자 하는 영상 표현에 대응되는 3V가 된다. the potential difference between the first node N1 and the second node N2 of the driving transistor DRT of the i-th subpixel SPi (i.e., the potential difference across the storage capacitor Cst) 3V " corresponding to the image expression to be expressed in < / RTI >

i+1 번째 서브픽셀(SPi+1)의 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2)의 전위차(즉, 스토리지 캐패시터(Cst)의 양단 전위차)는, i+1 번째 서브픽셀(SPi+1)에서 표현하고자 하는 영상 표현에 대응되는 1V가 된다.the potential difference between the first node N1 and the second node N2 of the driving transistor DRT of the (i + 1) -th subpixel SPi + 1 (that is, the potential difference across the storage capacitor Cst) 1 < th > subpixel (SPi + 1).

i+2 번째 서브픽셀(SPi+2)의 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2)의 전위차(즉, 스토리지 캐패시터(Cst)의 양단 전위차)는, i+2 번째 서브픽셀(SPi+2)에서 표현하고자 하는 영상 표현에 대응되는 3V가 된다. the potential difference between the first node N1 and the second node N2 of the driving transistor DRT of the (i + 2) -th sub-pixel SPi + 2 (that is, the potential difference across the storage capacitor Cst) Th sub-pixel (SPi + 2).

도 8을 참조하면, 컨트롤러(140)는, i-1 번째 서브픽셀(SPi-1), i 번째 서브픽셀(SPi), i+1 번째 서브픽셀(SPi+1), i+2 번째 서브픽셀(SPi+2) 각각에 대하여, 구동 트랜지스터(DRT)의 문턱전압과 이동도, 패널 휘도 등을 센싱하여 보상한 결과를 반영하여, 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2) 사이에 걸려야 하는 전위차를 테이블(810)로 생성한다. 8, the controller 140 includes an i-1th subpixel SPi-1, an i-th subpixel SPi, an i + 1-th subpixel SPi + 1, The first node N1 of the driving transistor DRT and the second node N1 of the driving transistor DRT are controlled to reflect the result of sensing and compensating the threshold voltage and the mobility of the driving transistor DRT, (N2) in the table 810 as shown in FIG.

이렇게 생성된 테이블(810)을 토대로, i-1 번째 서브픽셀(SPi-1), i 번째 서브픽셀(SPi), i+1 번째 서브픽셀(SPi+1), i+2 번째 서브픽셀(SPi+2)에 관련된 컬럼 라인들(CL1A, CL2B, CL1C, CL2D, CL1E)에 공급되어야 하는 전압을 계산하여, 전압 테이블(820)을 생성한다. (I + 1) -th subpixel SPi + 1, i + 2 < th > subpixel SPi-1, CL2B, CL1C, CL2D, and CL1E related to the column address (+ 1, + 2).

이때, 특정 컬럼 라인(예: CL1C)에 공급되어야 하는 전압을 1V로 계산하여 나머지 컬럼 라인들(예: CL1A, CL2B, CL2D, CL1E)에 공급되어야 하는 전압을 계산할 수 있다. At this time, the voltage that should be supplied to the remaining column lines (eg, CL1A, CL2B, CL2D, CL1E) can be calculated by calculating the voltage to be supplied to a specific column line (eg CL1C) as 1V.

이렇게 생성된 전압 테이블(820)에서 최소 전압을 확인하여 확인된 최소 전압(-2V)이 원하는 전압(예: 1V)가 되도록 하는 오프셋(Offset) 처리를 하여, 최종적인 컬럼 전압 테이블(830)을 생성할 수 있다. The minimum voltage is checked in the generated voltage table 820 and an offset process is performed to make the minimum voltage (-2V) to be a desired voltage (for example, 1V) so that the final column voltage table 830 Can be generated.

일 예로, +3V의 오프셋 적용을 하는 경우, 전압 테이블(820)에서의 0V, -2V, 1V, 0V, 3V가 3V, 1V, 4V, 3V, 6V로 변경된 최종적인 컬럼 전압 테이블(830)이 생성된다. For example, when applying an offset of +3 V, the final column voltage table 830 in which the 0V, -2V, 1V, 0V, and 3V in the voltage table 820 are changed to 3V, 1V, 4V, 3V, .

이러한 컬럼 전압 테이블(830)에서, i-1 번째 서브픽셀(SPi-1), i 번째 서브픽셀(SPi), i+1 번째 서브픽셀(SPi+1), i+2 번째 서브픽셀(SPi+2)에 관련된 컬럼 라인들(CL1A, CL2B, CL1C, CL2D, CL1E)로 공급되어야 하는 컬럼 전압들(3V, 1V, 4V, 3V, 6V)에 대응되는 컬럼 데이터들을 컬럼 라인 구동 회로(120)로 제공한다. In this column voltage table 830, the (i + 1) th subpixel SPi-1, the i-th subpixel SPi, the i + 1-th subpixel SPi + (3V, 1V, 4V, 3V, 6V) to be supplied to the column lines CL1A, CL2B, CL1C, CL2D and CL1E related to the column line driving circuit 120 to provide.

한편, 도 7 및 도 8을 참조하면, 컬럼 라인 공유로 인해, 컬럼 전압이 점점 증가하는 경향을 보일 수 있다. 이에 따라, 보다 높은 구동전압(EVDD)을 요구하게 된다. 이는, 스토리지 캐패시터(Cst)에 마이너스(-) 전압이 인가되어도 블랙 영상인 점을 활용하여 블랙 데이터에 특정 전압(예: 0.2V)를 인가하는 것으로 개선될 수 있다. On the other hand, referring to FIGS. 7 and 8, it can be seen that the column voltage tends to increase gradually due to the column line sharing. As a result, a higher driving voltage EVDD is required. This can be improved by applying a specific voltage (for example, 0.2 V) to the black data by utilizing the point of black image even if a negative voltage is applied to the storage capacitor Cst.

도 9는 본 실시예들에 따른 컬럼 라인 구동 회로(120)를 나타낸 도면이다. 9 is a diagram showing a column line driving circuit 120 according to the present embodiments.

본 실시예들에 따른 컬럼 라인 구동 회로(120)는, M개의 제1 컬럼 라인에 대응되는 M개의 채널과, N개의 제2 컬럼 라인에 대응되는 N개의 채널을 포함하는 K(K=M+N, M, N 은 1 이상의 자연수, K는 2 이상의 자연수)개의 채널을 갖는다. The column line driving circuit 120 according to the present embodiment includes K (K = M + 1) columns including M channels corresponding to M first column lines and N channels corresponding to N second column lines, N, M, and N are natural numbers of 1 or more, and K is a natural number of 2 or more).

도 9 에 도시된 바와 같이, K=5, M=3, N=2인 경우, 컬럼 라인 구동 회로(120)는, 3개의 제1 컬럼 라인(CL1A, CL1C, CL1E)에 대응되는 3개의 채널(CH A, CH C, CH E)과, 2개의 제2 컬럼 라인(CL2B, CL2D)에 대응되는 2개의 채널(CH B, CH D)을 포함하는 5개의 채널(CH A, CH B, CH C, CH D, CH E)을 갖는다. 9, when K = 5, M = 3, and N = 2, the column line driving circuit 120 generates three channels corresponding to the three first column lines CL1A, CL1C, and CL1E (CH A, CH B, CH CH) including two channels (CH A, CH C, CH E) corresponding to two first column lines (CH A, CH C, CH E) C, CH D, CH E).

도 9를 참조하면, 컬럼 라인 구동 회로(120)는, 5(K=5)개의 제1 래치(L1) 및 5(K=5)개의 제2 래치(L2)와, 5(K=5)개의 디지털 아날로그 컨버터(DAC)와, 5(K=5)개의 출력 버퍼(AMP) 등을 포함한다. 9, the column line driving circuit 120 includes five (K = 5) first latches L1 and 5 (K = 5) second latches L2, (DAC), 5 (K = 5) output buffers (AMP), and the like.

5(K=5)개의 제1 래치(L1) 및 5(K=5)개의 제2 래치(L2)와, 5(K=5)개의 디지털 아날로그 컨버터(DAC)와, 5(K=5)개의 출력 버퍼(AMP)는, 5(K=5)개의 채널에 대응된다. 5 (K = 5) first latches L1 and 5 (K = 5) second latches L2, 5 (K = 5) Output buffers AMP correspond to 5 (K = 5) channels.

5(K=5)개의 제1 래치(L1) 및 5(K=5)개의 제2 래치(L2)는, 컬럼 데이터들을 저장하는 것으로서, 도 8의 예시에 따르면, 컬럼 전압들(3V, 1V, 4V, 3V, 6V)에 대응되는 컬럼 데이터들을 저장한다. The first latch L1 and the fifth latch L2 of 5 (K = 5) number of columns store the column data. According to the example of FIG. 8, the column voltages (3V, 1V , 4V, 3V, 6V).

도 9를 참조하면, 컬럼 라인 구동 회로(120)는, 5개의 디지털 아날로그 컨버터(DAC)에 대응되어 연결된 5개의 출력 버퍼(AMP)와 5(K=5)개의 컬럼 라인(CL1A, CL2B, CL1C, CL2D, CL1E) 간의 연결을 스위칭 하는 5(M+N=3+2)개의 컬럼 전압 스위치(SCV)를 포함할 수 있다. 9, the column line driving circuit 120 includes five output buffers AMP and 5 (K = 5) column lines CL1A, CL2B, and CL1C corresponding to five digital-to-analog converters (DACs) (M + N = 3 + 2) column voltage switches (SCV) for switching the connections between the transistors CL1D, CL2D and CL1E.

또한, 컬럼 라인 구동 회로(120)는, 샘플 앤 홀더 회로(S/H)와, 적어도 하나의 아날로그 디지털 컨버터(ADC)를 포함할 수 있고, 5개의 컬럼 라인(CL1A, CL2B, CL1C, CL2D, CL1E)에 포함된 3(M=3)개의 제1 컬럼 라인(CL1A, CL1C, CL1E)과 2(N=2)개의 제2 컬럼 라인(CL2B, CL2D) 중 2개의 제2 컬럼 라인(CL2B, CL2D)과 아날로그 디지털 컨버터(ADC) 간의 연결을 스위칭 하는 N개의 샘플링 스위치(SAM)를 더 포함할 수 있다. The column line driving circuit 120 may include a sample and hold circuit S / H and at least one analog digital converter (ADC), and may include five column lines CL1A, CL2B, CL1C, CL2D, (M = 3) first column lines CL1A, CL1C and CL1E and 2 (N = 2) second column lines CL2B and CL2D included in the second column lines CL2B and CL1E, CL2D) and an analog-to-digital converter (ADC).

또한, 컬럼 라인 구동 회로(120)는, 2개의 제2 컬럼 라인(CL2B, CL2D)과 초기화 전압 공급노드(Npre) 간의 연결을 스위칭 하는 적어도 하나의 초기화 스위치(SPRE)를 포함할 수 있다. The column line driving circuit 120 may also include at least one initialization switch SPRE for switching the connection between the two second column lines CL2B and CL2D and the initialization voltage supply node Npre.

도 9를 참조하면, 3개의 제1 컬럼 라인(CL1A, CL1C, CL1E)과 2개의 제2 컬럼 라인(CL2B, CL2D)은 서로 교번하여 위치한다. 즉, 제1 컬럼 라인 CL1A, 제2 컬럼 라인 CL2B, 제1 컬럼 라인 CL1C, 제2 컬럼 라인 CL2D, 제1 컬럼 라인 CL1E의 순서로 위치한다. Referring to FIG. 9, three first column lines CL1A, CL1C and CL1E and two second column lines CL2B and CL2D are alternately located. That is, the first column line CL1A, the second column line CL2B, the first column line CL1C, the second column line CL2D, and the first column line CL1E are arranged in this order.

전술한 컬럼 라인 구동 회로(120)를 이용하면, 본 실시예들과 같이 컬럼 방향의 신호 라인 개수를 줄일 수 있는 독특한 서브픽셀 구조를 갖는 서브픽셀에 대한 데이터 구동을 제공할 수 있다. Using the column line driving circuit 120 described above, it is possible to provide data driving for a sub-pixel having a unique sub-pixel structure that can reduce the number of signal lines in the column direction as in the present embodiments.

도 10은 본 실시예들에 따른 유기발광표시장치(100)의 영상 구동 방법에 대한 흐름도이고, 도 11 내지 도 13은 본 실시예들에 따른 유기발광표시장치(100)의 영상 구동 절차를 나타낸 도면이다. FIG. 10 is a flowchart illustrating a method of driving an organic light emitting display 100 according to an embodiment of the present invention. FIGS. 11 to 13 illustrate a procedure of driving an organic light emitting display 100 according to an embodiment of the present invention. FIG.

도 10을 참조하면, 본 실시예들에 따른 유기발광표시장치(100)의 영상 구동 방법은, 프로그램 단계 또는 발광 초기화 단계라고도 하는 제1 단계(S1010), 센싱 단계 또는 플로팅 단계라고도 하는 제2 단계(S1020), 발광 단계에 해당하는 제3 단계(S1030)로 진행된다. 10, a method of driving an organic light emitting display 100 according to an embodiment of the present invention includes a first step (S1010), which may be referred to as a program step or a light emission initialization step, a second step (also referred to as a sensing step or a floating step) (S1020) and proceeds to the third step S1030 corresponding to the light emission step.

아래에서는, 영상 구동을 위한 3가지 단계(S1010, S1020, S1030)를 도 11 내지 도 13을 참조하여 설명한다. In the following, three steps (S1010, S1020, and S1030) for image driving will be described with reference to Figs. 11 to 13. Fig.

단, i 번째 서브픽셀(SPi)에 대한 영상 구동 관점에서 예시적으로 설명한다. However, it is exemplarily described from the viewpoint of image driving for the i-th sub-pixel (SPi).

그리고, 4개의 서브픽셀(SPi-1, SPi, SPi+1, SPi+2)에 2개의 로우 라인(RL1, RL2)가 배치된 것으로 가정한다. 이에 따르면, 스캔 신호(SCAN)는 로우 라인 RL1을 통해 제1 트랜지스터(T1)의 게이트 노드에 인가되고, 센싱 신호(SENSE)는 로우 라인 RL2를 통해 제2 트랜지스터(T2)의 게이트 노드에 인가된다. It is assumed that two row lines RL1 and RL2 are arranged in the four sub-pixels SPi-1, SPi, SPi + 1 and SPi + 2. The scan signal SCAN is applied to the gate node of the first transistor T1 through the row line RL1 and the sensing signal SENSE is applied to the gate node of the second transistor T2 through the row line RL2 .

도 11을 참조하면, 제1 단계(S1010)에서는, 2개의 로우 라인(RL1, RL2)을 통해 제1 트랜지스터(T1)와 제2 트랜지스터(T3)를 턴-온 시킬 수 있는 스캔 신호(SCAN) 및 센싱 신호(SENSE)가 인가될 때, 컬럼 라인 구동 회로(120)는, 제1 컬럼 라인(CL1C)을 통해 i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제1노드(N1)에 제1 컬럼 전압(CV1C)을 인가하고, 제2 컬럼 라인(CL2B)을 통해 i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제2노드(N2)에 제2 컬럼 전압(CV2B)을 인가한다. 11, in a first step S1010, a scan signal SCAN capable of turning on the first transistor T1 and the second transistor T3 through two row lines RL1 and RL2, And the sensing signal SENSE are applied to the first node N1 of the driving transistor DRT in the i-th sub-pixel SPi through the first column line CL1C, The first column voltage CV1C is applied and the second column voltage CV2B is applied to the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi through the second column line CL2B do.

이때, 제1 컬럼 라인(CL1C)과 디지털 아날로그 컨버터(DAC) 사이와, 제2 컬럼 라인(CL2B)과 디지털 아날로그 컨버터(DAC) 사이의 컬럼 전압 스위치(SCV)는 턴-온 되어 있다. At this time, the column voltage switch SCV between the first column line CL1C and the digital-analog converter DAC and between the second column line CL2B and the digital-analog converter DAC are turned on.

도 12를 참조하면, 제2 단계(S1020)에서, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2)를 플로팅 시킨다. Referring to FIG. 12, in a second step (S1020), the first node N1 and the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi are floated.

이에 따라, 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2)의 전위차(CV1C-CV2B)를 유지하면서, 구동 트랜지스터(DRT)의 제1노드(N1)는 CV1C에서 전압 상승이 이루어지고, 구동 트랜지스터(DRT)의 제2노드(N2)는 CV2B에서 전압 상승이 이루어진다. The first node N1 of the driving transistor DRT maintains the voltage difference between the first node N1 and the second node N2 of the driving transistor DRT while maintaining the potential difference CV1C-CV2B between the first node N1 and the second node N2, And the voltage at the second node N2 of the driving transistor DRT is increased at CV2B.

이때, 제1 컬럼 라인(CL1C)과 디지털 아날로그 컨버터(DAC) 사이와, 제2 컬럼 라인(CL2B)과 디지털 아날로그 컨버터(DAC) 사이의 컬럼 전압 스위치(SCV)는 턴-오프 되어 있다.At this time, the column voltage switch SCV between the first column line CL1C and the digital-analog converter DAC and between the second column line CL2B and the digital-analog converter DAC are turned off.

도 12를 참조하면, 제2 단계(S1020)에서, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2)의 전위차(ΔVi)를 유지하면서, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2)의 전압이 상승하다가, 유기발광다이오드(OLED)의 제1전극(예: 애노드 전극)과 연결된 구동 트랜지스터(DRT)의 제 제2노드(N2)의 전압이 유기발광다이오드(OLED)로 전류를 공급할 수 있는 전압만큼 상승하게 되면, 유기발광다이오드(OLED)로 전류가 흐르기 시작한다. 12, in the second step S1020, while maintaining the potential difference DELTA Vi between the first node N1 and the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi, the voltage of the first node N1 and the second node N2 of the driving transistor DRT in the i-th subpixel SPi rises and the voltage of the first electrode N1 of the organic light emitting diode OLED When the voltage of the second node N2 of the coupled driving transistor DRT rises by a voltage capable of supplying current to the organic light emitting diode OLED, current starts to flow to the organic light emitting diode OLED.

이에 따라, 도 13에 도시된 바와 같이, i 번째 서브픽셀(SPi) 내 유기발광다이오드(OLED)가 발광하는 제3 단계(S1030)가 진행된다. Accordingly, as shown in FIG. 13, the third step (S1030) in which the organic light emitting diode (OLED) emits light in the i-th sub pixel (SPi) proceeds.

한편, 도 11을 참조하면, 제1 단계(S1010)에서, 제1 컬럼 라인(CL1C)을 통해 i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제1노드(N1)에 제1 컬럼 전압(CV1C)을 인가할 때, 동일한 제1 컬럼 라인(CL1C)을 통해 i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제1노드(N1)에 동일한 제1 컬럼 전압(CV1C)을 동시에 인가한다. Referring to FIG. 11, in a first step S1010, a first column N1 of the driving transistor DRT in the i-th sub-pixel SPi through the first column line CL1C is applied with a first column voltage The same first column voltage CV1C is applied to the first node N1 of the driving transistor DRT in the (i + 1) th sub-pixel SPi + 1 via the same first column line CL1C ) Are simultaneously applied.

또한, 제1 단계(S1010)에서, 제2 컬럼 라인(CL2B)을 통해 i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제2노드(N2)에 제2 컬럼 전압(CV2B)을 인가할 때, 동일한 제2 컬럼 라인(CL2)을 통해 i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 제2노드(N2)에 동일한 제2 컬럼 전압(CV2B)을 동시에 인가한다. In the first step S1010, the second column voltage CV2B is applied to the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi through the second column line CL2B The same second column voltage CV2B is simultaneously applied to the second node N2 of the driving transistor DRT in the (i-1) th sub-pixel SPi-1 through the same second column line CL2.

이에 따라, 제2 단계(S1020) 및 제3 단계(S1030)는, i-1 번째 서브픽셀(SPi-1), i 번째 서브픽셀(SPi) 및 i+1 번째 서브픽셀(SPi+1)에서 함께 진행된다. Accordingly, the second step (S1020) and the third step (S1030) are performed in the order of (i-1) th subpixel SPi-1, i th subpixel SPi and i + 1 th subpixel SPi + It proceeds together.

전술한 영상 구동 방식에 따르면, 원하는 영상 표현을 가능하게 하면서도 컬럼 방향의 신호 라인 개수를 줄일 수 있다. According to the above-described image driving method, it is possible to reduce the number of signal lines in the column direction while enabling desired image display.

도 14는 본 실시예들에 따른 유기발광표시장치(100)의 센싱 방법에 대한 흐름도이다. 14 is a flowchart of a sensing method of the OLED display 100 according to the present embodiments.

도 14를 참조하면, 본 실시예들에 따른 유기발광표시장치(100)의 센싱 방법은, 센싱 초기화 단계 또는 프로그램 단계라고도 하는 제1 단계(S1410), 파악하고자 하는 정보(문턱전압, 이동도 등)를 감지해 간다는 의미에서 센싱 단계 또는 이를 위해 특정 노드의 전압이 플로팅 된다는 의미에서 플로팅 단계라고도 하는 제2 단계(S1420), 샘플링 단계라고 하고 실제로 전압 센싱이 이루어지는 제3 단계(S1430), 센싱 전압을 토대로 파악하고자 하는 정보(문턱전압, 이동도 등)를 파악하는 제4 단계(S1440) 등을 진행된다. 14, the sensing method of the OLED display 100 according to the present exemplary embodiment includes a first step S1410, which may be referred to as a sensing initialization step or a program step, A second step S1420, which is also referred to as a floating step in the sense that the voltage of a specific node is plotted for this purpose, in a sense that the voltage sensing is performed, a third step S1430 in which voltage sensing is actually performed, (Threshold voltage, mobility, etc.) to be grasped on the basis of the received information (step S1440).

아래에서는, i 번째 서브픽셀(SPi)에 대한 센싱 관점에서 설명한다. The following description will be made in terms of the sensing of the i-th sub-pixel SPi.

제1 단계(S1410)에서, 제1 컬럼 라인(CL1C)을 통해, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제1노드(N1)와 i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제1노드(N1)에 센싱용 제1 컬럼 전압(CV1C)을 동시에 인가한다. The first node N1 and the (i + 1) -th sub-pixel SPi + 1 of the driving transistor DRT in the i-th sub-pixel SPi through the first column line CL1C in the first step S1410, The first column voltage for sensing CV1C is simultaneously applied to the first node N1 of the internal drive transistor DRT.

이를 위해, 제1 컬럼 라인(CL1C)과 연결된 컬럼 전압 스위치(SCV)는 턴-온 되어 있다. To this end, the column voltage switch SCV connected to the first column line CL1C is turned on.

또한, 제1 단계(S1410)에서는, 제2 컬럼 라인(CL2B)을 통해 i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제2노드(N2)에 초기화 전압(Vpre)을 인가하고, 다른 제2 컬럼 라인(CL2D)을 통해 i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제2노드(N2)에 초기화 전압(Vpre)을 인가한다. In the first step S1410, the initialization voltage Vpre is applied to the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi through the second column line CL2B, The initialization voltage Vpre is applied to the second node N2 of the driving transistor DRT in the (i + 1) th sub-pixel SPi + 1 through the second column line CL2D.

이를 위해, 제2 컬럼 라인들(CL2B, CL2D)과 연결된 초기화 스위치(SPRE)는 턴-온 되어 있다. To this end, the initialization switch SPRE connected to the second column lines CL2B and CL2D is turned on.

제2 단계(S1420)에서, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제2노드(N2)와 i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제2노드(N2)를 동시에 플로팅 시킨다. In the second step S1420, the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi and the second node N2 of the driving transistor DRT in the (i + 1) (N2) at the same time.

이를 위해, 제2 컬럼 라인들(CL2B, CL2D)과 연결된 초기화 스위치(SPRE)는 턴-오프 된다. To this end, the initialization switch SPRE connected to the second column lines CL2B and CL2D is turned off.

이에 따라, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제2노드(N2)와 i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제2노드(N2)는 전압 상승이 이루어진다. Accordingly, the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi and the second node N2 of the driving transistor DRT in the (i + 1) -th sub-pixel SPi + Rise.

제3 단계(S1430)에서, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제2노드(N2)의 전압을 제2 컬럼 라인(CL2B)을 통해 센싱하고, i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제2노드(N2)의 전압을 다른 제2 컬럼 라인(CL2D)을 통해 센싱한다. In the third step S1430, the voltage of the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi is sensed through the second column line CL2B and the i + The voltage of the second node N2 of the driving transistor DRT within the first column line SPi + 1 through the second column line CL2D.

이를 위해, 제2 컬럼 라인들(CL2B, CL2D)과 연결된 샘플링 스위치(SAM)는 턴-온 되어, 제2 컬럼 라인들(CL2B, CL2D)과 아날로그 디지털 컨버터(ADC)가 전기적으로 연결된다. To this end, the sampling switch SAM connected to the second column lines CL2B and CL2D is turned on so that the second column lines CL2B and CL2D and the analog-to-digital converter ADC are electrically connected.

전술한 바에 따르면, 1차례의 센싱 구동을 통해, 인접한 2개 서브픽셀(SPi, SPi+1)을 동시에 센싱할 수 있다. 이에 따라, 유기발광표시패널(110)에 배치된 모든 서브픽셀을 센싱 구동하는데 걸리는 총 시간을 많이 단축시킬 수 있다. According to the above description, two adjacent sub-pixels (SPi, SPi + 1) can be simultaneously sensed through one sensing drive. Accordingly, the total time taken to drive all the sub-pixels arranged in the organic light emitting display panel 110 can be shortened.

아래에서는, 센싱 방법을 통해 파악하고자 하는 정보가 구동 트랜지스터(DRT)의 문턱전압인 경우와 구동 트랜지스터(DRT)의 이동도인 경우로 나누어, 센싱 방법을 더욱 상세하게 설명한다. Hereinafter, the sensing method will be described in more detail by dividing the information to be grasped through the sensing method into the case of the threshold voltage of the driving transistor DRT and the case of the mobility of the driving transistor DRT.

도 15는 본 실시예들에 따른 유기발광표시장치(100)의 문턱전압 센싱 타이밍도이다. 그리고, 도 16 내지 도 18은 1번째 문턱전압 센싱 구간에서 문턱전압 센싱 절차를 나타낸 도면이고, 도 19 내지 도 21은 2번째 문턱전압 센싱 구간에서 문턱전압 센싱 절차를 나타낸 도면이다.15 is a timing chart of the threshold voltage sensing of the OLED display 100 according to the present embodiments. FIGS. 16 to 18 are diagrams illustrating a threshold voltage sensing procedure in the first threshold voltage sensing period, and FIGS. 19 to 21 illustrate a threshold voltage sensing procedure in the second threshold voltage sensing period. Referring to FIG.

여기서, 1번째 문턱전압 센싱 구간은 4개의 서브픽셀(SPi-1, SPi, SPi+1, SPi+2) 중에서, 2개의 서브픽셀 SPi-1와 SPi+2 각각의 구동 트랜지스터(DRT)의 문턱전압을 센싱하는 구간이다. 그리고, 2번째 문턱전압 센싱 구간은 4개의 서브픽셀(SPi-1, SPi, SPi+1, SPi+2) 중에서, 나머지 2개의 서브픽셀 SPi와 SPi+1 각각의 구동 트랜지스터(DRT)의 문턱전압을 센싱하는 구간이다. The first threshold voltage sensing period is a threshold voltage sensing period of the driving transistors DRT of the two subpixels SPi-1 and SPi + 2 among the four subpixels SPi-1, SPi, SPi + 1 and SPi + It is the section that senses the voltage. The second threshold voltage sensing period includes the threshold voltages of the driving transistors DRT of the remaining two subpixels SPi and SPi + 1 among the four subpixels SPi-1, SPi, SPi + 1 and SPi + .

도 15 및 도 16를 참조하면, 1번째 문턱전압 센싱 구간에서의 제1 단계(S1410)에서, 제1 컬럼 라인(CL1A, CL1E)과 연결된 컬럼 전압 스위치(SCV)는 턴-온 되어 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각의 게이트 노드에는 턴-온 전압 레벨의 스캔 신호(SCAN) 및 센싱 신호(SENSE)가 인가된다. Referring to FIGS. 15 and 16, in a first step S1410 in the first threshold voltage sensing period, the column voltage switch SCV connected to the first column lines CL1A and CL1E is turned on. A scan signal SCAN and a sense signal SENSE of a turn-on voltage level are applied to gate nodes of the first transistor T1 and the second transistor T2, respectively.

이러한 제1 단계(S1410)에서, 제1 컬럼 라인(CL1A)을 통해, i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 제1노드(N1)에 센싱용 제1 컬럼 전압(CV1A_SEN)을 인가한다. 다른 제1 컬럼 라인(CL1E)을 통해, i+2 번째 서브픽셀(SPi+2) 내 구동 트랜지스터(DRT)의 제1노드(N1)에 센싱용 제1 컬럼 전압(CV1E_SEN)을 인가한다.In this first step S1410, the first column voltage for sensing is applied to the first node N1 of the driving transistor DRT in the (i-1) -th sub-pixel SPi-1 through the first column line CL1A. (CV1A_SEN). The first column voltage for sensing CV1E_SEN is applied to the first node N1 of the driving transistor DRT in the (i + 2) th sub-pixel SPi + 2 via the first column line CL1E.

또한, 제1 단계(S1410)에서는, 제2 컬럼 라인(CL2B)을 통해 i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 제2노드(N2)에 초기화 전압(Vpre)을 인가하고, 다른 제2 컬럼 라인(CL2D)을 통해 i+2 번째 서브픽셀(SPi+2) 내 구동 트랜지스터(DRT)의 제2노드(N2)에 초기화 전압(Vpre)을 인가한다. In the first step S1410, the initialization voltage Vpre is applied to the second node N2 of the driving transistor DRT in the (i-1) th sub-pixel SPi-1 through the second column line CL2B And the initialization voltage Vpre is applied to the second node N2 of the driving transistor DRT in the (i + 2) th sub-pixel SPi + 2 via the second column line CL2D.

도 15 및 도 17을 참조하면, 1번째 문턱전압 센싱 구간에서의 제2 단계(S1420)에서, 제2 컬럼 라인들(CL2B, CL2D)과 연결된 초기화 스위치(SPRE)는 턴-오프 된다. Referring to FIGS. 15 and 17, in a second step S1420 of the first threshold voltage sensing period, the initialization switch SPRE connected to the second column lines CL2B and CL2D is turned off.

이에 따라, 제2 단계(S1420)에서, i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 제2노드(N2)와 i+2 번째 서브픽셀(SPi+2) 내 구동 트랜지스터(DRT)의 제2노드(N2)는 동시에 플로팅 된다. Thus, in the second step S1420, the second node N2 of the driving transistor DRT in the (i-1) -th sub-pixel SPi-1 and the driving transistor And the second node N2 of the drive signal DRT are simultaneously floating.

이에 따라, i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 제2노드(N2)와 i+2 번째 서브픽셀(SPi+2) 내 구동 트랜지스터(DRT)의 제2노드(N2)는 전압 상승이 이루어진다. Accordingly, the second node N2 of the driving transistor DRT in the (i-1) -th subpixel SPi-1 and the second node N2 of the driving transistor DRT in the (i + N2 are increased in voltage.

도 15 및 도 18을 참조하면, 1번째 문턱전압 센싱 구간에서의 제3 단계(S1430)에서, 제2 트랜지스터(T2)의 게이트 노드에는 턴-오프 전압 레벨의 센싱 신호(SENSE)가 인가되어, 제2 트랜지스터(T2)가 턴-오프 된다. 그리고, 제2 컬럼 라인들(CL2B, CL2D)과 연결된 샘플링 스위치(SAM)는 턴-온 되어, 제2 컬럼 라인들(CL2B, CL2D)과 아날로그 디지털 컨버터(ADC)가 전기적으로 연결된다.15 and 18, in a third step S1430 of the first threshold voltage sensing period, a sensing signal SENSE of a turn-off voltage level is applied to the gate node of the second transistor T2, The second transistor T2 is turned off. The sampling switch SAM connected to the second column lines CL2B and CL2D is turned on so that the second column lines CL2B and CL2D and the analog digital converter ADC are electrically connected.

이에 따라, 아날로그 디지털 컨버터(ADC)는, i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 제2노드(N2)의 전압을 제2 컬럼 라인(CL2B)을 통해 센싱하고, i+2 번째 서브픽셀(SPi+2) 내 구동 트랜지스터(DRT)의 제2노드(N2)의 전압을 다른 제2 컬럼 라인(CL2D)을 통해 센싱한다. Accordingly, the analog-to-digital converter ADC senses the voltage of the second node N2 of the driving transistor DRT in the (i-1) th sub-pixel SPi-1 through the second column line CL2B, the voltage of the second node N2 of the driving transistor DRT in the (i + 2) -th sub-pixel SPi + 2 is sensed through the second column line CL2D.

이때, 제2 컬럼 라인(CL2B)을 통해 센싱된 전압은, 센싱용 제1 컬럼 전압(CV1A_SEN)과 i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 문턱전압(Vth)의 차이(CV1A_SEN - Vth)에 해당한다. At this time, the voltage sensed through the second column line CL2B is lower than the threshold voltage Vth of the driving transistor DRT in the (i-1) th sub-pixel SPi-1 by the first column voltage for sensing CV1A_SEN Corresponds to the difference (CV1A_SEN - Vth).

다른 제2 컬럼 라인(CL2D)을 통해 센싱된 전압은, 센싱용 제1 컬럼 전압(CV1E_SEN)과 i+2 번째 서브픽셀(SPi+2) 내 구동 트랜지스터(DRT)의 문턱전압(Vth)의 차이(CV1E_SEN - Vth)에 해당한다. The voltage sensed through the other second column line CL2D is the difference between the threshold voltage Vth of the driving transistor DRT in the first column voltage for sensing CV1E_SEN and the i + (CV1E_SEN - Vth).

이러한 제3 단계(S1430) 이후, 제4 단계(S1440)에서, 컨트롤러(140)는 아날로그 디지털 컨버터(ADC)로부터 센싱 전압에 대한 디지털 값을 수신하여, i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 문턱전압을 파악하고, i+2 번째 서브픽셀(SPi+2) 내 구동 트랜지스터(DRT)의 문턱전압을 파악할 수 있다. After the third step S1430, the controller 140 receives the digital value of the sensing voltage from the analog digital converter ADC and outputs it to the (i-1) -th sub-pixel SPi-1 in the fourth step S1440. The threshold voltage of the driving transistor DRT can be grasped and the threshold voltage of the driving transistor DRT in the (i + 2) -th sub-pixel SPi + 2 can be grasped.

이후, 컨트롤러(140)는 파악된 문턱전압을 이용하여 문턱전압 편차를 보상하기 위한 보상값을 연산하여, i-1 번째 서브픽셀(SPi-1)과 i+2 번째 서브픽셀(SPi+2)에 해당하는 다음 제1, 제2 컬럼 데이터 생성 시, 데이터 변경에 이용할 수 있다. Subsequently, the controller 140 calculates a compensation value for compensating for the threshold voltage deviation using the detected threshold voltage, and outputs the compensation value to the i-1th subpixel SPi-1 and the (i + 2) The second column data can be used for data modification at the time of generating the first and second column data.

아래에서는, 1번째 문턱전압 센싱 구간 이후에 진행된 2번째 문턱전압 센싱 구간에 대하여 설명한다. Hereinafter, a second threshold voltage sensing period after the first threshold voltage sensing period will be described.

도 15 및 도 19를 참조하면, 2번째 문턱전압 센싱 구간에서의 제1 단계(S1410)에서, 제1 컬럼 라인(CL1C)과 연결된 컬럼 전압 스위치(SCV)는 턴-온 되어 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각의 게이트 노드에는 턴-온 전압 레벨의 스캔 신호(SCAN) 및 센싱 신호(SENSE)가 인가된다. Referring to FIGS. 15 and 19, in the first step S1410 in the second threshold voltage sensing period, the column voltage switch SCV connected to the first column line CL1C is turned on. A scan signal SCAN and a sense signal SENSE of a turn-on voltage level are applied to gate nodes of the first transistor T1 and the second transistor T2, respectively.

이러한 제1 단계(S1410)에서, 제1 컬럼 라인(CL1C)을 통해, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제1노드(N1)와 i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제1노드(N1)에 센싱용 제1 컬럼 전압(CV1C_SEN)을 동시에 인가한다. In this first step S1410, the first node N1 and the (i + 1) -th sub-pixel SPi + 1 of the driving transistor DRT in the i-th sub-pixel SPi through the first column line CL1C The first column voltage for sensing CV1C_SEN is simultaneously applied to the first node N1 of the driving transistor DRT.

또한, 제1 단계(S1410)에서는, 제2 컬럼 라인(CL2B)을 통해 i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제2노드(N2)에 초기화 전압(Vpre)을 인가하고, 다른 제2 컬럼 라인(CL2D)을 통해 i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제2노드(N2)에 초기화 전압(Vpre)을 인가한다. In the first step S1410, the initialization voltage Vpre is applied to the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi through the second column line CL2B, The initialization voltage Vpre is applied to the second node N2 of the driving transistor DRT in the (i + 1) th sub-pixel SPi + 1 through the second column line CL2D.

도 15 및 도 20을 참조하면, 2번째 문턱전압 센싱 구간에서의 제2 단계(S1420)에서, 제2 컬럼 라인들(CL2B, CL2D)과 연결된 초기화 스위치(SPRE)는 턴-오프 된다. Referring to FIGS. 15 and 20, in a second step S1420 of the second threshold voltage sensing period, the initialization switch SPRE connected to the second column lines CL2B and CL2D is turned off.

이에 따라, 제2 단계(S1420)에서, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제2노드(N2)와 i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제2노드(N2)는 동시에 플로팅 된다. Accordingly, in the second step S1420, the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi and the driving transistor DRT in the i + 1-th sub-pixel SPi + The second node N2 is simultaneously floated.

이에 따라, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제2노드(N2)와 i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제2노드(N2)는 전압 상승이 이루어진다. Accordingly, the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi and the second node N2 of the driving transistor DRT in the (i + 1) -th sub-pixel SPi + Rise.

도 15 및 도 21을 참조하면, 2번째 문턱전압 센싱 구간에서의 제3 단계(S1430)에서, 제2 트랜지스터(T2)의 게이트 노드에는 턴-오프 전압 레벨의 센싱 신호(SENSE)가 인가되어, 제2 트랜지스터(T2)가 턴-오프 된다. 그리고, 제2 컬럼 라인들(CL2B, CL2D)과 연결된 샘플링 스위치(SAM)는 턴-온 되어, 제2 컬럼 라인들(CL2B, CL2D)과 아날로그 디지털 컨버터(ADC)가 전기적으로 연결된다.15 and 21, in a third step S1430 in the second threshold voltage sensing period, a sensing signal SENSE of a turn-off voltage level is applied to the gate node of the second transistor T2, The second transistor T2 is turned off. The sampling switch SAM connected to the second column lines CL2B and CL2D is turned on so that the second column lines CL2B and CL2D and the analog digital converter ADC are electrically connected.

이에 따라, 아날로그 디지털 컨버터(ADC)는, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제2노드(N2)의 전압을 제2 컬럼 라인(CL2B)을 통해 센싱하고, i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제2노드(N2)의 전압을 다른 제2 컬럼 라인(CL2D)을 통해 센싱한다. Accordingly, the analog-to-digital converter ADC senses the voltage of the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi through the second column line CL2B, The voltage of the second node N2 of the driving transistor DRT in the sub-pixel SPi + 1 is sensed through another second column line CL2D.

이때, 제2 컬럼 라인(CL2B)을 통해 센싱된 전압은, 센싱용 제1 컬럼 전압(CV1C_SEN)과 i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 문턱전압(Vth)의 차이(CV1C_SEN - Vth)에 해당한다. The voltage sensed through the second column line CL2B is the difference between the first column voltage for sensing CV1C_SEN and the threshold voltage Vth of the driving transistor DRT in the i- Vth).

다른 제2 컬럼 라인(CL2D)을 통해 센싱된 전압은, 센싱용 제1 컬럼 전압(CV1C_SEN)과 i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 문턱전압(Vth)의 차이(CV1C_SEN - Vth)에 해당한다. The voltage sensed through the other second column line CL2D is the difference between the threshold voltage Vth of the driving transistor DRT in the first column voltage for sensing CV1C_SEN and the i + (CV1C_SEN - Vth).

이러한 제3 단계(S1430) 이후, 제4 단계(S1440)에서, 컨트롤러(140)는 아날로그 디지털 컨버터(ADC)로부터 센싱 전압에 대한 디지털 값을 수신하여, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 문턱전압을 파악하고, i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 문턱전압을 파악할 수 있다. In the fourth step S1440, after the third step S1430, the controller 140 receives the digital value of the sensing voltage from the analog digital converter ADC and supplies the digital value to the driving transistor The threshold voltage of the driving transistor DRT in the i + 1 < th > subpixel SPi + 1 can be grasped.

이후, 컨트롤러(140)는 파악된 문턱전압을 이용하여 문턱전압 편차를 보상하기 위한 보상값을 연산하여, i 번째 서브픽셀(SPi)과 i+1 번째 서브픽셀(SPi+1)에 해당하는 다음 제1, 제2 컬럼 데이터 생성 시, 데이터 변경에 이용할 수 있다. Subsequently, the controller 140 calculates a compensation value for compensating the threshold voltage deviation using the detected threshold voltage, and calculates a compensation value corresponding to the i-th subpixel SPi and the (i + 1) -th subpixel SPi + 1 And can be used for data change when first and second column data are generated.

전술한 문턱전압 센싱 방법에 따르면, 본 실시예들에 따른 독특한 서브픽셀 구조와 이를 이용한 컬럼 라인들의 구동 방식에 따라, 1차례의 문턱전압 센싱 구동을 통해, 인접한 2개 서브픽셀에 대한 구동 트랜지스터(DRT)의 문턱전압을 동시에 센싱할 수 있다. 이에 따라, 유기발광표시패널(110)에 배치된 모든 서브픽셀에 대하여 문턱전압을 센싱하는데 걸리는 총 시간을 많이 단축시킬 수 있다. According to the threshold voltage sensing method, according to the unique sub-pixel structure according to the embodiments and the driving method of the column lines using the sub-pixel structure, the driving transistor for the two adjacent sub- DRT) at the same time. Accordingly, the total time taken to sense the threshold voltage for all the sub-pixels arranged in the organic light emitting display panel 110 can be shortened.

도 22는 본 실시예들에 따른 유기발광표시장치(100)의 이동도 센싱 타이밍도이다. 그리고, 도 23 내지 도 25는 1번째 이동도 센싱 구간에서 이동도 센싱 절차를 나타낸 도면이며, 도 26 내지 도 28은 2번째 이동도 센싱 구간에서 이동도 센싱 절차를 나타낸 도면이다.22 is a timing chart of the mobility sensing of the OLED display 100 according to the present embodiments. FIGS. 23 to 25 illustrate the mobility sensing procedure in the first mobility sensing interval, and FIGS. 26 to 28 illustrate the mobility sensing procedure in the second mobility sensing interval.

여기서, 1번째 이동도 센싱 구간은 4개의 서브픽셀(SPi-1, SPi, SPi+1, SPi+2) 중에서, 2개의 서브픽셀 SPi-1와 SPi+2 각각의 구동 트랜지스터(DRT)의 이동도를 센싱하는 구간이다. 그리고, 2번째 이동도 센싱 구간은 4개의 서브픽셀(SPi-1, SPi, SPi+1, SPi+2) 중에서, 나머지 2개의 서브픽셀 SPi와 SPi+1 각각의 구동 트랜지스터(DRT)의 이동도를 센싱하는 구간이다. In the first mobility sensing period, the driving transistors DRT of the two subpixels SPi-1 and SPi + 2 of the four subpixels SPi-1, SPi, SPi + 1 and SPi + It is the section that senses the figure. In the second mobility sensing period, the mobility of the driving transistors DRT of the remaining two sub-pixels SPi and SPi + 1 among the four sub-pixels SPi-1, SPi, SPi + 1 and SPi + .

도 22 및 도 23을 참조하면, 1번째 이동도 센싱 구간에서의 제1 단계(S1410)에서, 제1 컬럼 라인(CL1A, CL1E)과 연결된 컬럼 전압 스위치(SCV)는 턴-온 되어 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각의 게이트 노드에는 턴-온 전압 레벨의 스캔 신호(SCAN) 및 센싱 신호(SENSE)가 인가된다. Referring to FIGS. 22 and 23, in a first step S1410 in the first mobility sensing period, the column voltage switch SCV connected to the first column lines CL1A and CL1E is turned on. A scan signal SCAN and a sense signal SENSE of a turn-on voltage level are applied to gate nodes of the first transistor T1 and the second transistor T2, respectively.

이러한 제1 단계(S1410)에서, 제1 컬럼 라인(CL1A)을 통해, i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 제1노드(N1)에 센싱용 제1 컬럼 전압(CV1A_SEN)을 인가한다. 다른 제1 컬럼 라인(CL1E)을 통해, i+2 번째 서브픽셀(SPi+2) 내 구동 트랜지스터(DRT)의 제1노드(N1)에 센싱용 제1 컬럼 전압(CV1E_SEN)을 인가한다.In this first step S1410, the first column voltage for sensing is applied to the first node N1 of the driving transistor DRT in the (i-1) -th sub-pixel SPi-1 through the first column line CL1A. (CV1A_SEN). The first column voltage for sensing CV1E_SEN is applied to the first node N1 of the driving transistor DRT in the (i + 2) th sub-pixel SPi + 2 via the first column line CL1E.

또한, 제1 단계(S1410)에서는, 제2 컬럼 라인(CL2B)을 통해 i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 제2노드(N2)에 초기화 전압(Vpre)을 인가하고, 다른 제2 컬럼 라인(CL2D)을 통해 i+2 번째 서브픽셀(SPi+2) 내 구동 트랜지스터(DRT)의 제2노드(N2)에 초기화 전압(Vpre)을 인가한다. In the first step S1410, the initialization voltage Vpre is applied to the second node N2 of the driving transistor DRT in the (i-1) th sub-pixel SPi-1 through the second column line CL2B And the initialization voltage Vpre is applied to the second node N2 of the driving transistor DRT in the (i + 2) th sub-pixel SPi + 2 via the second column line CL2D.

도 22 및 도 24를 참조하면, 1번째 이동도 센싱 구간에서의 제2 단계(S1420)에서, 제2 컬럼 라인들(CL2B, CL2D)과 연결된 초기화 스위치(SPRE)는 턴-오프 된다. 그리고, 제1 컬럼 라인(CL1A, CL1E)과 연결된 컬럼 전압 스위치(SCV)는 턴-오프 되고, 제1 트랜지스터(T1)의 게이트 노드에는 턴-오프 전압 레벨의 스캔 신호(SCAN)가 인가된다.Referring to FIGS. 22 and 24, in a second step S1420 of the first mobility sensing period, the initialization switch SPRE connected to the second column lines CL2B and CL2D is turned off. A column voltage switch SCV connected to the first column lines CL1A and CL1E is turned off and a scan signal SCAN having a turn-off voltage level is applied to the gate node of the first transistor T1.

이에 따라, 제2 단계(S1420)에서, i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 제1노드(N1) 및 제2노드(N2)와, i+2 번째 서브픽셀(SPi+2) 내 구동 트랜지스터(DRT)의 제1노드(N1) 및 제2노드(N2)는 모두 플로팅 된다. Accordingly, in the second step S1420, the first node N1 and the second node N2 of the driving transistor DRT in the (i-1) -th sub-pixel SPi-1 and the The first node N1 and the second node N2 of the driving transistor DRT in the first node SPi + 2 all float.

이에 따라, i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 제1노드(N1) 및 제2노드(N2)와 i+2 번째 서브픽셀(SPi+2) 내 구동 트랜지스터(DRT)의 제1노드(N1) 및 제2노드(N2)는 전위차를 유지하면서 전압 상승이 이루어진다. Accordingly, the first node N1 and the second node N2 of the driving transistor DRT in the (i-1) -th sub-pixel SPi-1 and the driving transistor The voltage of the first node N1 and the voltage of the second node N2 are increased while maintaining the potential difference.

이러한 전압 상승이 일정 시간 동인 이루어진 이후, 1번째 이동도 센싱 구간에서의 제3 단계(S1430)가 진행될 수 있다. After the rise of the voltage is made for a predetermined period of time, the third step S1430 in the first mobility sensing interval may proceed.

도 22 및 도 25를 참조하면, 1번째 이동도 센싱 구간에서의 제3 단계(S1430)에서, 제2 컬럼 라인들(CL2B, CL2D)과 연결된 샘플링 스위치(SAM)는 턴-온 되어, 제2 컬럼 라인들(CL2B, CL2D)과 아날로그 디지털 컨버터(ADC)가 전기적으로 연결된다.22 and 25, in a third step S1430 in the first mobility sensing period, the sampling switch SAM connected to the second column lines CL2B and CL2D is turned on, The column lines CL2B and CL2D and the analog-to-digital converter (ADC) are electrically connected.

이에 따라, 아날로그 디지털 컨버터(ADC)는, i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 제2노드(N2)의 전압을 제2 컬럼 라인(CL2B)을 통해 센싱하고, i+2 번째 서브픽셀(SPi+2) 내 구동 트랜지스터(DRT)의 제2노드(N2)의 전압을 다른 제2 컬럼 라인(CL2D)을 통해 센싱한다. Accordingly, the analog-to-digital converter ADC senses the voltage of the second node N2 of the driving transistor DRT in the (i-1) th sub-pixel SPi-1 through the second column line CL2B, the voltage of the second node N2 of the driving transistor DRT in the (i + 2) -th sub-pixel SPi + 2 is sensed through the second column line CL2D.

이때, 제2 컬럼 라인(CL2B)을 통해 센싱된 전압은, i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 전류 능력(IDS, 즉, 이동도)이 클수록 높아진다. At this time, the voltage sensed through the second column line CL2B becomes higher as the current capability (IDS, i.e., mobility) of the driving transistor DRT in the (i-1) th sub-pixel SPi-1 becomes larger.

다른 제2 컬럼 라인(CL2D)을 통해 센싱된 전압은, i+2 번째 서브픽셀(SPi+2) 내 구동 트랜지스터(DRT)의 전류 능력(IDS, 즉, 이동도)이 클수록 높아진다. The voltage sensed through the other second column line CL2D becomes higher as the current capability (IDS, i.e., mobility) of the driving transistor DRT in the (i + 2) th sub-pixel SPi + 2 increases.

이러한 제3 단계(S1430) 이후, 제4 단계(S1440)에서, 컨트롤러(140)는 아날로그 디지털 컨버터(ADC)로부터 센싱 전압에 대한 디지털 값을 수신하여, i-1 번째 서브픽셀(SPi-1) 내 구동 트랜지스터(DRT)의 이동도를 파악하고, i+2 번째 서브픽셀(SPi+2) 내 구동 트랜지스터(DRT)의 이동도를 파악할 수 있다. After the third step S1430, the controller 140 receives the digital value of the sensing voltage from the analog digital converter ADC and outputs it to the (i-1) -th sub-pixel SPi-1 in the fourth step S1440. The mobility of the driving transistor DRT can be grasped and the mobility of the driving transistor DRT in the (i + 2) -th sub-pixel SPi + 2 can be grasped.

이후, 컨트롤러(140)는 파악된 이동도를 이용하여 이동도 편차를 보상하기 위한 보상값(게인 등)을 연산하여, i-1 번째 서브픽셀(SPi-1)과 i+2 번째 서브픽셀(SPi+2)에 해당하는 다음 제1, 제2 컬럼 데이터 생성 시, 데이터 변경에 이용할 수 있다. Subsequently, the controller 140 calculates a compensation value (gain or the like) for compensating for the mobility deviation using the detected mobility to calculate i-1th sub-pixel SPi-1 and i + SPi + 2) in the first and second column data generation.

아래에서는, 1번째 이동도 센싱 구간 이후에 진행된 2번째 이동도 센싱 구간에 대하여 설명한다. Hereinafter, the second mobility sensing interval after the first mobility sensing interval will be described.

도 22 및 도 26을 참조하면, 2번째 이동도 센싱 구간에서의 제1 단계(S1410)에서, 제1 컬럼 라인(CL1C)과 연결된 컬럼 전압 스위치(SCV)는 턴-온 되어 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각의 게이트 노드에는 턴-온 전압 레벨의 스캔 신호(SCAN) 및 센싱 신호(SENSE)가 인가된다. Referring to FIGS. 22 and 26, in the first step S1410 in the second mobility sensing period, the column voltage switch SCV connected to the first column line CL1C is turned on. A scan signal SCAN and a sense signal SENSE of a turn-on voltage level are applied to gate nodes of the first transistor T1 and the second transistor T2, respectively.

이러한 제1 단계(S1410)에서, 제1 컬럼 라인(CL1C)을 통해, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제1노드(N1)와 i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제1노드(N1)에 센싱용 제1 컬럼 전압(CV1C_SEN)을 동시에 인가한다. In this first step S1410, the first node N1 and the (i + 1) -th sub-pixel SPi + 1 of the driving transistor DRT in the i-th sub-pixel SPi through the first column line CL1C The first column voltage for sensing CV1C_SEN is simultaneously applied to the first node N1 of the driving transistor DRT.

또한, 제1 단계(S1410)에서는, 제2 컬럼 라인(CL2B)을 통해 i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제2노드(N2)에 초기화 전압(Vpre)을 인가하고, 다른 제2 컬럼 라인(CL2D)을 통해 i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제2노드(N2)에 초기화 전압(Vpre)을 인가한다. In the first step S1410, the initialization voltage Vpre is applied to the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi through the second column line CL2B, The initialization voltage Vpre is applied to the second node N2 of the driving transistor DRT in the (i + 1) th sub-pixel SPi + 1 through the second column line CL2D.

도 22 및 도 27을 참조하면, 2번째 이동도 센싱 구간에서의 제2 단계(S1420)에서, 제2 컬럼 라인들(CL2B, CL2D)과 연결된 초기화 스위치(SPRE)는 턴-오프 된다. 그리고, 제1 컬럼 라인(CL1C)과 연결된 컬럼 전압 스위치(SCV)는 턴-오프 되고, 제1 트랜지스터(T1)의 게이트 노드에는 턴-오프 전압 레벨의 스캔 신호(SCAN)가 인가된다.Referring to FIGS. 22 and 27, in a second step S1420 of the second mobility sensing period, the initialization switch SPRE connected to the second column lines CL2B and CL2D is turned off. The column voltage switch SCV connected to the first column line CL1C is turned off and the scan signal SCAN of the turn-off voltage level is applied to the gate node of the first transistor T1.

이에 따라, 제2 단계(S1420)에서, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제1노드(N1) 및 제2노드(N2)와 i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제1노드(N1) 및 제2노드(N2)는 모두 플로팅 된다. Accordingly, in the second step S1420, the first node N1 and the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi and the (i + 1) -th sub-pixel SPi + The first node N1 and the second node N2 of the driving transistor DRT are all floated.

이에 따라, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제1노드(N1) 및 제2노드(N2)와 i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제1노드(N1) 및 제2노드(N2)는 전압 상승이 이루어진다. Accordingly, the first node N1 and the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi and the driving transistor DRT in the i + 1-th sub-pixel SPi + The voltage of one node N1 and the voltage of the second node N2 are increased.

이러한 전압 상승이 일정 시간 동인 이루어진 이후, 2번째 이동도 센싱 구간에서의 제3 단계(S1430)가 진행될 수 있다. After the rise of the voltage is made for a predetermined time, the third step S1430 in the second mobility sensing interval may proceed.

도 22 및 도 28을 참조하면, 2번째 이동도 센싱 구간에서의 제3 단계(S1430)에서, 제2 컬럼 라인들(CL2B, CL2D)과 연결된 샘플링 스위치(SAM)는 턴-온 되어, 제2 컬럼 라인들(CL2B, CL2D)과 아날로그 디지털 컨버터(ADC)가 전기적으로 연결된다.22 and 28, in a third step S1430 in the second mobility sensing period, the sampling switch SAM connected to the second column lines CL2B and CL2D is turned on, The column lines CL2B and CL2D and the analog-to-digital converter (ADC) are electrically connected.

이에 따라, 아날로그 디지털 컨버터(ADC)는, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 제2노드(N2)의 전압을 제2 컬럼 라인(CL2B)을 통해 센싱하고, i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 제2노드(N2)의 전압을 다른 제2 컬럼 라인(CL2D)을 통해 센싱한다. Accordingly, the analog-to-digital converter ADC senses the voltage of the second node N2 of the driving transistor DRT in the i-th sub-pixel SPi through the second column line CL2B, The voltage of the second node N2 of the driving transistor DRT in the sub-pixel SPi + 1 is sensed through another second column line CL2D.

이때, 제2 컬럼 라인(CL2B)을 통해 센싱된 전압은, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 전류 능력(IDS, 즉, 이동도)이 클수록 높아진다. At this time, the voltage sensed through the second column line CL2B becomes higher as the current capability (IDS, i.e., mobility) of the driving transistor DRT in the i-th sub-pixel SPi increases.

다른 제2 컬럼 라인(CL2D)을 통해 센싱된 전압은, i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 전류 능력(IDS, 즉, 이동도)이 클수록 높아진다.The voltage sensed through the other second column line CL2D becomes higher as the current capability (IDS, i.e., mobility) of the driving transistor DRT in the (i + 1) th sub-pixel SPi + 1 increases.

이러한 제3 단계(S1430) 이후, 제4 단계(S1440)에서, 컨트롤러(140)는 아날로그 디지털 컨버터(ADC)로부터 센싱 전압에 대한 디지털 값을 수신하여, i 번째 서브픽셀(SPi) 내 구동 트랜지스터(DRT)의 이동도를 파악하고, i+1 번째 서브픽셀(SPi+1) 내 구동 트랜지스터(DRT)의 이동도를 파악할 수 있다. In the fourth step S1440, after the third step S1430, the controller 140 receives the digital value of the sensing voltage from the analog digital converter ADC and supplies the digital value to the driving transistor DRT) and the mobility of the driving transistor DRT in the (i + 1) th sub-pixel SPi + 1 can be grasped.

이후, 컨트롤러(140)는 파악된 이동도를 이용하여 이동도 편차를 보상하기 위한 보상값(게인 등)을 연산하여, i 번째 서브픽셀(SPi)과 i+1 번째 서브픽셀(SPi+1)에 해당하는 다음 제1, 제2 컬럼 데이터 생성 시, 데이터 변경에 이용할 수 있다. Subsequently, the controller 140 calculates a compensation value (gain or the like) for compensating for the mobility deviation using the detected mobility to calculate the i-th subpixel SPi and the (i + 1) -th subpixel SPi + The second column data can be used for data modification at the time of generating the first and second column data.

전술한 이동도 센싱 방법에 따르면, 본 실시예들에 따른 독특한 서브픽셀 구조와 이를 이용한 컬럼 라인들의 구동 방식에 따라, 1차례의 이동도 센싱 구동을 통해, 인접한 2개 서브픽셀에 대한 구동 트랜지스터(DRT)의 이동도를 동시에 센싱할 수 있다. 이에 따라, 유기발광표시패널(110)에 배치된 모든 서브픽셀에 대하여 이동도를 센싱하는데 걸리는 총 시간을 많이 단축시킬 수 있다. According to the above-described mobility sensing method, according to the unique sub-pixel structure according to the present embodiments and the driving method of the column lines using the same, the driving transistor for the two adjacent sub- DRT) can be sensed at the same time. Accordingly, the total time taken to sense the mobility of all the sub-pixels arranged in the organic light emitting display panel 110 can be shortened.

도 29는 본 실시예들에 따른 유기발광표시장치에서 제1 트랜지스터 및 제2 트랜지스터의 기능상의 중복성을 나타낸 도면이다. FIG. 29 is a diagram illustrating the functional redundancy of the first transistor and the second transistor in the OLED display according to the present embodiments. Referring to FIG.

도 29를 참조하면, i번째 서브픽셀(SPi)의 제1 트랜지스터(T1)과 i+1번째 서브픽셀(SPi+1)의 제1 트랜지스터(T1)는 제1 컬럼 라인(CL1C)과 동시에 연결되어, 제1 컬럼 라인(CL1C)으로부터 제1 컬럼 전압(CV1C)을 동시에 인가받는다. 29, the first transistor T1 of the i-th sub-pixel SPi and the first transistor T1 of the i + 1-th sub-pixel SPi + 1 are connected simultaneously to the first column line CL1C, And receives the first column voltage CV1C simultaneously from the first column line CL1C.

따라서, 제1 컬럼 라인(CL1C)을 기준으로 인접해 있는 2개의 서브픽셀(SPi과 SPi+1) 각각의 제1 트랜지스터(T1)는, 제1 컬럼 라인(CL1C)으로부터 제1 컬럼 전압(CV1C)을 해당 구동 트랜지스터(DRT)의 제1노드(N1)로 전달해준다는 점에서, 동일한 기능을 가지고 있다. Accordingly, the first transistor T1 of each of the two sub-pixels SPi and SPi + 1 adjacent to the first column line CL1C receives the first column voltage CV1C from the first column line CL1C ) To the first node N1 of the corresponding driving transistor DRT.

즉, 제1 컬럼 라인(CL1C)을 기준으로 인접해 있는 2개의 서브픽셀(SPi과 SPi+1) 각각의 제1 트랜지스터(T1)는 기능상 중복된 트랜지스터로 볼 수 있다. That is, the first transistor T1 of each of the two sub-pixels (SPi and SPi + 1) adjacent to the first column line CL1C may be regarded as a functionally overlapping transistor.

이와 마찬가지로, 제2 컬럼 라인(CV2B)을 기준으로 인접해 있는 2개의 서브픽셀(SPi-1과 SPi) 각각의 제2 트랜지스터(T2)도 기능상 중복된 트랜지스터로 볼 수 있다. Likewise, the second transistor T2 of each of the two sub-pixels SPi-1 and SPi adjacent to the second column line CV2B may be regarded as a functionally overlapping transistor.

이에, 본 실시예들은, 트랜지스터 중복 설계를 하지 않고, 제1 컬럼 라인(CL1C)을 기준으로 인접해 있는 2개의 서브픽셀(SPi과 SPi+1)은 하나의 공통 제1 트랜지스터(T1)를 통해 제1 컬럼 전압(CV1C)을 공급받고, 제2 컬럼 라인(CV2B)을 기준으로 인접해 있는 2개의 서브픽셀(SPi-1과 SPi)은 하나의 공통 제2 트랜지스터(T2)를 통해 제2 컬럼 전압(CB2B)을 공급받을 수 있는 구조를 제공할 수 있다. Thus, in the present embodiments, the two sub-pixels (SPi and SPi + 1) adjacent to each other with respect to the first column line CL1C are not overlapped with each other through the common first transistor T1 The two subpixels SPi-1 and SPi adjacent to each other on the basis of the second column line CV2B are supplied with the first column voltage CV1C and the second subpixel SPi- It is possible to provide a structure capable of receiving the voltage CB2B.

이러한 트랜지스터 저감 구조에 대하여, 도 30 및 도 31을 참조하여 설명한다. Such transistor reduction structure will be described with reference to FIGS. 30 and 31. FIG.

도 30 및 도 31은 본 실시예들에 따른 유기발광표시장치(100)에서 트랜지스터 개수 저감 구조를 나타낸 도면이다.FIGS. 30 and 31 are views showing a structure of reducing the number of transistors in the OLED display 100 according to the present embodiments.

도 30을 참조하면, 본 실시예들에 따른 유기발광표시장치(100)에서 유기발광표시패널(110)에는, 컬럼(Column) 방향으로 다수의 제1 컬럼 라인(CL1A, CL1C, CL1E) 및 다수의 제2 컬럼 라인(CL2B, CL2D)을 포함하는 다수의 컬럼 라인(CL1A, CL2B, CL1C, CL2D, CL1E)이 배치되고, 로우(Row) 방향으로 다수의 로우 라인이 배치된다. 30, a plurality of first column lines CL1A, CL1C and CL1E and a plurality of second column lines CL2 in the column direction are formed in the OLED display panel 110 in the OLED display 100 according to the present embodiment. A plurality of column lines CL1A, CL2B, CL1C, CL2D and CL1E including first and second column lines CL2B and CL2D are arranged and a plurality of row lines are arranged in a row direction.

또한, 다수의 서브픽셀(SPi-1, SPi, SPi+1, SPi+2) 각각은, 유기발광다이오드(OLED), 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT) 및 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함할 수 있다. Each of the plurality of sub-pixels SPi-1, SPi, SPi + 1 and SPi + 2 includes an organic light emitting diode OLED, a driving transistor DRT for driving the organic light emitting diode OLED, And a storage capacitor Cst electrically connected between the first node N1 and the second node N2 of the first node N1.

다수의 제1 컬럼 라인(CL1A, CL1C, CL1E) 및 다수의 제2 컬럼 라인(CL2B, CL2D)은 교번하여 위치한다. A plurality of first column lines CL1A, CL1C and CL1E and a plurality of second column lines CL2B and CL2D are alternately located.

즉, 제1 컬럼 라인 CL1A, 제2 컬럼 라인 CL2B, 제1 컬럼 라인 CL1C, 제2 컬럼 라인 CL2D, 제1 컬럼 라인 CL1E의 순서로 배치된다. That is, the first column line CL1A, the second column line CL2B, the first column line CL1C, the second column line CL2D, and the first column line CL1E are arranged in this order.

도 30을 참조하면, 어느 한 서브픽셀 로우(Sub Pixel Row)에서, 연속되는 i번째 서브픽셀 컬럼(SPC #i), i+1번째 서브픽셀 컬럼(SPC #i+1) 및 i+2번째 서브픽셀 컬럼(SPC #i+2)에 있어서, i번째 서브픽셀 컬럼(SPC #i)에 위치한 서브픽셀(SPi)의 구동 트랜지스터(DRT)의 제1노드(N1)와 i+1번째 서브픽셀 컬럼(SPC #i+1)에 위치한 서브픽셀(SPi+1)의 구동 트랜지스터(DRT)의 제1노드(N1)는 제1 연결지점(CP1)에서 전기적으로 연결된다. 30, in a sub pixel row, consecutive i-th subpixel column SPC #i, i + 1-th subpixel column SPC # i + 1, and i + In the sub-pixel column SPC # i + 2, the first node N1 of the driving transistor DRT of the sub-pixel SPi located in the i-th sub-pixel column SPC # The first node N1 of the driving transistor DRT of the sub-pixel SPi + 1 located in the column SPC # i + 1 is electrically connected at the first connection point CP1.

그리고, 제1 연결지점(CP1)과 제1 컬럼 라인(CL1C) 사이에 제1 트랜지스터(T1)가 전기적으로 연결된다. The first transistor T1 is electrically connected between the first connection point CP1 and the first column line CL1C.

즉, i번째 서브픽셀 컬럼(SPC #i)에 위치한 서브픽셀(SPi)의 구동 트랜지스터(DRT)의 제1노드(N1)와 i+1번째 서브픽셀 컬럼(SPC #i+1)에 위치한 서브픽셀(SPi+1)의 구동 트랜지스터(DRT)의 제1노드(N1)는, 제1 트랜지스터(T1)에 공통으로 연결된다. That is, the first node N1 of the driving transistor DRT of the subpixel SPi located in the i-th subpixel column SPC #i and the first node N1 of the i-th subpixel column SPC # i + The first node N1 of the driving transistor DRT of the pixel SPi + 1 is commonly connected to the first transistor Tl.

도 30을 참조하면, i+1번째 서브픽셀 컬럼(SPC #i+1)에 위치한 서브픽셀(SPi+1)의 구동 트랜지스터(DRT)의 제2노드(N2)와 i+2번째 서브픽셀 컬럼(SPC #i+2)에 위치한 서브픽셀(SPi+2)의 구동 트랜지스터(DRT)의 제2노드(N2)는 제2 연결지점(CP2)에서 전기적으로 연결된다. 30, the second node N2 of the driving transistor DRT of the subpixel SPi + 1 located in the (i + 1) -th subpixel column SPC # i + The second node N2 of the driving transistor DRT of the sub-pixel SPi + 2 located at the second connection point CP2 is electrically connected at the second connection point CP2.

그리고, 제2 연결지점(CP2)과 제2 컬럼 라인(CL2B) 사이에 제2 트랜지스터(T2)가 전기적으로 연결된다. The second transistor T2 is electrically connected between the second connection point CP2 and the second column line CL2B.

즉, i+1번째 서브픽셀 컬럼(SPC #i+1)에 위치한 서브픽셀(SPi+1)의 구동 트랜지스터(DRT)의 제2노드(N2)와 i+2번째 서브픽셀 컬럼(SPC #i+2)에 위치한 서브픽셀(SPi+2)의 구동 트랜지스터(DRT)의 제2노드(N2)는, 제2 트랜지스터(T2)에 전기적으로 연결된다. That is, the second node N2 and the (i + 2) -th subpixel column SPC # i of the driving transistor DRT of the subpixel SPi + 1 located in the i + 1th subpixel column SPC # i + The second node N2 of the driving transistor DRT of the sub-pixel SPi + 2 located at the second node T2 is electrically connected to the second transistor T2.

전술한 구조에 따르면, 제1 컬럼 라인(CL1C)을 기준으로 인접해 있는 2개의 서브픽셀(SPi, SPi+1)은 하나의 공통 제1 트랜지스터(T1)를 통해 제1 컬럼 전압(CV1C)을 공급받을 수 있다. 또한, 제2 컬럼 라인(CV2B)을 기준으로 인접해 있는 2개의 서브픽셀(SPi-1, SPi)은 하나의 공통 제2 트랜지스터(T2)를 통해 제2 컬럼 전압(CB2B)을 공급받을 수 있다. According to the above-described structure, two subpixels (SPi, SPi + 1) adjacent to the first column line CL1C are connected to the first column voltage (CV1C) through one common first transistor (T1) Can be supplied. In addition, the two sub-pixels SPi-1 and SPi adjacent to the second column line CV2B may receive the second column voltage CB2B through one common second transistor T2 .

따라서, 4개의 서브픽셀(SPi-1, SPi, SPi+1, SPi+2)이 있는 영역에서 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 개수가 절반으로 줄어들 수 있고, 유기발광표시패널(110)의 전 영역으로 봤을 때는 트랜지스터 개수 저감 효과가 매우 크다는 것을 알 수 있다. 이에 따라, 유기발광표시패널(110)의 개구율이 매우 높아질 수 있다. Therefore, the number of the first transistor T1 and the second transistor T2 can be reduced to half in the region where the four sub-pixels SPi-1, SPi, SPi + 1 and SPi + 2 exist, It can be seen that the effect of reducing the number of transistors is very large in the entire region of the panel 110. Accordingly, the aperture ratio of the OLED display panel 110 can be significantly increased.

도 31을 참조하면, 다수의 제1 컬럼 라인(CL1A, CL1C, CL1E) 및 다수의 제2 컬럼 라인(CL2B, CL2D) 각각은 디지털 아날로그 컨버터(DAC)와 전기적으로 연결될 수 있다. Referring to FIG. 31, each of the first column lines CL1A, CL1C, and CL1E and the second column lines CL2B and CL2D may be electrically connected to a digital-to-analog converter (DAC).

또한, 다수의 제2 컬럼 라인(CL2B, CL2D) 각각은 아날로그 디지털 컨버터(ADC)와 전기적으로 연결될 수 있다. In addition, each of the plurality of second column lines CL2B and CL2D may be electrically connected to an analog-to-digital converter (ADC).

도 30 및 도 31에 도시된 트랜지스터 저감 구조를 유기발광표시패널(110)에 대한 구동 방식은 이상에서 설명한 바와 동일하다.The driving method for the organic light emitting display panel 110 of the transistor reduction structure shown in FIGS. 30 and 31 is the same as described above.

이상에서 설명한 바와 같은 본 실시예들에 의하면, 신호 라인 개수를 줄일 수 있는 신 개념의 서브픽셀 구조로 설계된 유기발광표시패널(110)과, 이러한 신 개념의 서브픽셀 구조를 갖는 서브픽셀을 구동하기 위한 라인 구동 회로(120)와, 이들을 포함하는 유기발광표시장치(100)와, 그 영상 구동 방법 및 센싱 방법을 제공할 수 있다. According to the embodiments as described above, the organic light emitting display panel 110 designed with a sub-pixel structure of a new concept that can reduce the number of signal lines and the sub- The OLED display device 100 including the line driving circuit 120, and the image driving method and the sensing method thereof.

여기서, 신 개념의 서브픽셀 구조는, 유기발광다이오드, 트랜지스터들(DRT, T1, T2) 및 스토리지 캐패시터(Cst)의 연결 구조 등은 동일하더라도, 서브픽셀 내 회로 소자와 연결되는 신호 라인들의 연결 구조가 새롭다는 것을 의한다. Here, the sub-pixel structure of the new concept has a connection structure of the signal lines connected to the circuit elements in the sub-pixel, even if the connection structure of the organic light emitting diode, the transistors DRT, T1 and T2 and the storage capacitor Cst are the same. Is new.

가령, 기존에는 영상 신호에 해당하는 데이터 전압이 하나의 데이터 라인을 통해 해당 서브픽셀로 공급되었지만, 본 실시예들에 따르면, 영상 신호에 해당하는 2개의 컬럼 전압(제1, 제2 컬럼 전압)이 2개의 컬럼 라인(제1, 제2 컬럼 라인)을 통해 해당 서브픽셀로 공급된다. For example, in the prior art, a data voltage corresponding to a video signal is supplied to a corresponding subpixel through one data line. However, according to the embodiments, two column voltages (first and second column voltages) Is supplied to the corresponding sub-pixel through the two column lines (first and second column lines).

또한, 2개의 컬럼 라인(제1, 제2 컬럼 라인)은 교번하면서 배치되고, 인접한 2개의 서브픽셀이 공유하는 형태로 설계된다. Further, two column lines (first and second column lines) are arranged in an alternating manner, and are designed in such a manner that two adjacent sub-pixels share one another.

또한, 본 실시예들에 의하면, 신호 라인 개수를 줄이고 센싱 시간을 단축시켜줄 수 있는 유기발광표시패널(110), 유기발광표시장치(100), 라인 구동 회로(120), 영상 구동 방법 및 센싱 방법을 제공할 수 있다.In addition, according to the embodiments, the organic light emitting display panel 110, the organic light emitting display 100, the line driving circuit 120, the image driving method, and the sensing method, which can reduce the number of signal lines and shorten the sensing time, Can be provided.

본 실시예들에 의하면, 높은 개구율을 갖는 유기발광표시패널(110), 유기발광표시장치(100), 라인 구동 회로(120), 영상 구동 방법 및 센싱 방법을 제공할 수 있다.According to the embodiments, the organic light emitting display panel 110, the organic light emitting display device 100, the line driving circuit 120, the image driving method, and the sensing method having a high aperture ratio can be provided.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the inventions. , Separation, substitution, and alteration of the invention will be apparent to those skilled in the art. Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents should be construed as falling within the scope of the present invention.

100: 유기발광표시장치
110: 유기발광표시패널
120: 컬럼 라인 구동 회로
130: 로우 라인 구동 회로
140: 컨트롤러100: organic light emitting display
110: organic light emitting display panel
120: Column line driving circuit
130: Low line driving circuit
140: controller

Claims (18)

컬럼(Column) 방향으로 다수의 제1 컬럼 라인 및 다수의 제2 컬럼 라인을 포함하는 다수의 컬럼 라인이 배치되고, 로우(Row) 방향으로 다수의 로우 라인이 배치되며, 다수의 서브픽셀이 매트릭스 타입으로 배열되는 유기발광표시패널;
상기 다수의 제1 컬럼 라인 및 상기 다수의 제2 컬럼 라인을 구동하는 컬럼 라인 구동 회로; 및
상기 다수의 로우 라인을 구동하는 로우 라인 구동 회로를 포함하고,
상기 각 서브픽셀은,
유기발광다이오드;
상기 유기발광다이오드를 구동하기 위한 구동 트랜지스터;
상기 구동 트랜지스터의 제1노드와 상기 제1 컬럼 라인 사이에 전기적으로 연결된 제1 트랜지스터;
상기 구동 트랜지스터의 제2노드와 상기 제2 컬럼 라인 사이에 전기적으로 연결된 제2 트랜지스터; 및
상기 구동 트랜지스터의 제1노드와 제2노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하고,
상기 제1 컬럼 라인은 i번째 서브픽셀 컬럼과 i+1 번째 서브픽셀 컬럼 사이마다 위치하고,
상기 제2 컬럼 라인은 상기 i+1 번째 서브픽셀 컬럼과 i+2 번째 서브픽셀 컬럼 사이마다 위치하는 유기발광표시장치. A plurality of column lines including a plurality of first column lines and a plurality of second column lines are arranged in a column direction and a plurality of row lines are arranged in a row direction and a plurality of sub- Type organic light emitting display panel;
A column line driving circuit for driving the plurality of first column lines and the plurality of second column lines; And
And a row line driving circuit for driving the plurality of row lines,
Each of the sub-
Organic light emitting diodes;
A driving transistor for driving the organic light emitting diode;
A first transistor electrically connected between the first node of the driving transistor and the first column line;
A second transistor electrically connected between the second node of the driving transistor and the second column line; And
And a storage capacitor electrically connected between a first node and a second node of the driving transistor,
The first column line is located between the ith subpixel column and the (i + 1) th subpixel column,
And the second column line is positioned between the (i + 1) -th subpixel column and the (i + 2) -th subpixel column. 제1항에 있어서,
상기 제1 컬럼 라인은,
상기 i 번째 서브픽셀 컬럼에 위치한 서브픽셀의 제1 트랜지스터와, 상기 i+1 번째 서브픽셀 컬럼에 위치한 서브픽셀의 제1 트랜지스터에 공통으로 연결되고,
상기 제2 컬럼 라인은,
상기 i+1 번째 서브픽셀 컬럼에 위치한 서브픽셀의 제2 트랜지스터와, 상기 i+2 번째 서브픽셀 컬럼에 위치한 서브픽셀의 제2 트랜지스터와 공통으로 연결되는 유기발광표시장치. The method according to claim 1,
Wherein the first column line includes:
A first transistor of the subpixel located in the ith subpixel column and a first transistor of the subpixel located in the (i + 1) th subpixel column,
Wherein the second column line comprises:
A second transistor of the subpixel located in the (i + 1) th subpixel column and a second transistor of the subpixel located in the (i + 2) th subpixel column. 제1항에 있어서,
상기 다수의 제1 컬럼 라인 및 상기 다수의 제2 컬럼 라인 각각은 디지털 아날로그 컨버터와 전기적으로 연결되는 유기발광표시장치. The method according to claim 1,
Wherein each of the plurality of first column lines and the plurality of second column lines is electrically connected to a digital-analog converter. 제3항에 있어서,
상기 다수의 제1 컬럼 라인 및 상기 다수의 제2 컬럼 라인 각각에 대하여 상기 디지털 아날로그 컨버터와의 연결을 스위칭 하는 컬럼 전압 스위치를 포함하는 유기발광표시장치. The method of claim 3,
And a column voltage switch for switching connection with the digital analog converter for each of the plurality of first column lines and the plurality of second column lines. 제1항에 있어서,
상기 다수의 제2 컬럼 라인은 아날로그 디지털 컨버터와 전기적으로 연결되는 유기발광표시장치. The method according to claim 1,
And the plurality of second column lines are electrically connected to the analog-to-digital converter. 제5항에 있어서,
상기 각 제2 컬럼 라인과 아날로그 디지털 컨버터 간의 연결을 스위칭 하는 샘플링 스위치; 및
상기 각 제2 컬럼 라인과 초기화 전압 공급 노드 간의 연결을 스위칭 하는 초기화 전압 스위치를 포함하는 유기발광표시장치. 6. The method of claim 5,
A sampling switch for switching a connection between each of the second column lines and the analog digital converter; And
And an initializing voltage switch for switching connection between each of the second column lines and the initialization voltage supply node. 제1항에 있어서,
상기 컬럼 라인 구동 회로는,
상기 제1 컬럼 라인으로 제1 컬럼 전압을 출력하고 상기 제2 컬럼 라인으로 제2 컬럼 전압을 출력하며,
상기 제1 컬럼 전압과 상기 제2 컬럼 전압의 차이는,
상기 제1 컬럼 라인과 연결된 제1 트랜지스터와 상기 제2 컬럼 라인과 연결된 제2 트랜지스터를 포함하는 서브픽셀에서 표현하고자 하는 휘도에 해당하는 데이터 전압과 대응되는 유기발광표시장치. The method according to claim 1,
Wherein the column line driving circuit comprises:
Outputting a first column voltage to the first column line and a second column voltage to the second column line,
Wherein the difference between the first column voltage and the second column voltage is < RTI ID = 0.0 >
And a data voltage corresponding to a luminance to be expressed in a sub-pixel including a first transistor connected to the first column line and a second transistor connected to the second column line. 컬럼(Column) 방향으로 배치된 다수의 제1 컬럼 라인;
컬럼 방향으로 배치된 다수의 제2 컬럼 라인;
로우(Row) 방향으로 배치된 다수의 로우 라인; 및
매트릭스 타입으로 배열된 다수의 서브픽셀을 포함하고,
상기 다수의 서브픽셀 각각은,
유기발광다이오드;
상기 유기발광다이오드를 구동하기 위한 구동 트랜지스터;
상기 구동 트랜지스터의 제1노드와 상기 제1 컬럼 라인 사이에 전기적으로 연결된 제1 트랜지스터;
상기 구동 트랜지스터의 제2노드와 상기 제2 컬럼 라인 사이에 전기적으로 연결된 제2 트랜지스터; 및
상기 구동 트랜지스터의 제1노드와 제2노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하고,
상기 제1 컬럼 라인은 i 번째 서브픽셀 컬럼과 i+1 번째 서브픽셀 컬럼 사이마다 위치하고,
상기 제2 컬럼 라인은 상기 i+1 번째 서브픽셀 컬럼과 i+2 번째 서브픽셀 컬럼 사이마다 위치하는 유기발광표시패널. A plurality of first column lines arranged in a column direction;
A plurality of second column lines arranged in a column direction;
A plurality of row lines arranged in a row direction; And
A plurality of sub-pixels arranged in a matrix type,
Each of the plurality of sub-
Organic light emitting diodes;
A driving transistor for driving the organic light emitting diode;
A first transistor electrically connected between the first node of the driving transistor and the first column line;
A second transistor electrically connected between the second node of the driving transistor and the second column line; And
And a storage capacitor electrically connected between a first node and a second node of the driving transistor,
The first column line is located between the ith subpixel column and the (i + 1) th subpixel column,
And the second column line is located between the (i + 1) -th subpixel column and the (i + 2) -th subpixel column. 제8항에 있어서,
상기 제1 컬럼 라인은,
상기 i 번째 서브픽셀 컬럼에 위치한 서브픽셀의 제1 트랜지스터와, 상기 i+1 번째 서브픽셀 컬럼에 위치한 서브픽셀의 제1 트랜지스터에 공통으로 연결되고,
상기 제2 컬럼 라인은,
상기 i+1 번째 서브픽셀 컬럼에 위치한 서브픽셀의 제2 트랜지스터와, 상기 i+2 번째 서브픽셀 컬럼에 위치한 서브픽셀의 제2 트랜지스터와 공통으로 연결되는 유기발광표시패널. 9. The method of claim 8,
Wherein the first column line includes:
A first transistor of the subpixel located in the ith subpixel column and a first transistor of the subpixel located in the (i + 1) th subpixel column,
Wherein the second column line comprises:
A second transistor of the subpixel located in the (i + 1) th subpixel column and a second transistor of the subpixel located in the (i + 2) th subpixel column. K(K는 2 이상의 자연수)개의 디지털 아날로그 컨버터;
상기 K개의 디지털 아날로그 컨버터와 대응되는 연결된 K개의 출력 버퍼;
상기 K개의 출력 버퍼와 K개의 컬럼 라인 간의 연결을 스위칭 하는 M+N(M+N=K, M, N은 1 이상의 자연수)개의 컬럼 전압 스위치;
아날로그 디지털 컨버터;
상기 K개의 컬럼 라인에 포함된 M개의 제1 컬럼 라인과 N개의 제2 컬럼 라인 중 상기 N개의 제2 컬럼 라인과 상기 아날로그 디지털 컨버터 간의 연결을 스위칭 하는 N개의 샘플링 스위치; 및
상기 N개의 제2 컬럼 라인과 초기화 전압 공급 노드 간의 연결을 스위칭 하는 적어도 하나의 초기화 스위치를 포함하는 라인 구동 회로. K (K is a natural number of 2 or more) digital analog converters;
K connected output buffers corresponding to the K digital analog converters;
M + N (M + N = K, M, N is a natural number of 1 or more) column voltage switches for switching connection between the K output buffers and K column lines;
Analog to digital converters;
N sampling switches for switching connections between the N first column lines and the N second column lines included in the K column lines and between the N second column lines and the analog digital converters; And
And at least one initialization switch for switching connection between the N second column lines and the initialization voltage supply node. 제10항에 있어서,
상기 제1 컬럼 라인과 상기 제2 컬럼 라인은 교번하는 컬럼 라인 구동 회로.11. The method of claim 10,
Wherein the first column line and the second column line are alternated. 유기발광표시장치의 영상 구동 방법에 있어서,
제1 컬럼 라인을 통해 i 번째 서브픽셀 내 구동 트랜지스터의 제1노드에 제1 컬럼 전압을 인가하고, 제2 컬럼 라인을 통해 상기 i 번째 서브픽셀 내 구동 트랜지스터의 제2노드에 제2 컬럼 전압을 인가하는 제1 단계;
상기 i 번째 서브픽셀 내 구동 트랜지스터의 제1노드와 제2노드를 플로팅 시키는 제2 단계; 및
상기 i 번째 서브픽셀 내 유기발광다이오드가 발광하는 제3 단계를 포함하되,
상기 제1 단계는,
상기 제1 컬럼 라인을 통해 상기 i 번째 서브픽셀 내 구동 트랜지스터의 제1노드에 제1 컬럼 전압을 인가할 때, 상기 제1 컬럼 라인을 통해 i+1 번째 서브픽셀 내 구동 트랜지스터의 제1노드에 상기 제1 컬럼 전압을 동시에 인가하고,
상기 제2 컬럼 라인을 통해 상기 i 번째 서브픽셀 내 구동 트랜지스터의 제2노드에 제2 컬럼 전압을 인가할 때, 상기 제2 컬럼 라인을 통해 i-1 번째 서브픽셀 내 구동 트랜지스터의 제2노드에 상기 제2 컬럼 전압을 동시에 인가하는 유기발광표시장치의 영상 구동 방법. A method of driving an organic light emitting display,
The first column voltage is applied to the first node of the driving transistor in the i-th sub-pixel through the first column line and the second column voltage is applied to the second node of the driving transistor in the i- ;
A second step of floating the first node and the second node of the driving transistor in the i-th sub-pixel; And
And a third step in which the organic light emitting diodes in the i-th sub-pixel emit light,
In the first step,
A first column voltage is applied to the first node of the driving transistor in the i < th > sub-pixel through the first column line, Simultaneously applying the first column voltage,
And a second column voltage is applied to the second node of the driving transistor in the i-th sub-pixel through the second column line, And applying the second column voltage at the same time. 유기발광표시장치의 센싱 방법에 있어서,
제1 컬럼 라인을 통해, i 번째 서브픽셀 내 구동 트랜지스터의 제1노드와 i+1 번째 서브픽셀 내 구동 트랜지스터의 제1노드에 센싱용 제1 컬럼 전압을 동시에 인가하고, 제2 컬럼 라인을 통해 상기 i 번째 서브픽셀 내 구동 트랜지스터의 제2노드에 초기화 전압을 인가하고 다른 제2 컬럼 라인을 통해 상기 i+1 번째 서브픽셀 내 구동 트랜지스터의 제2노드에 초기화 전압을 인가하는 제1 단계;
상기 i 번째 서브픽셀 내 구동 트랜지스터의 제2노드와 상기 i+1 번째 서브픽셀 내 구동 트랜지스터의 제2노드를 동시에 플로팅 시키는 제2 단계; 및
상기 i 번째 서브픽셀 내 구동 트랜지스터의 제2노드의 전압을 상기 제2 컬럼 라인을 통해 센싱하고, 상기 i+1 번째 서브픽셀 내 구동 트랜지스터의 제2노드의 전압을 상기 다른 제2 컬럼 라인을 통해 센싱하는 제3 단계를 포함하는 유기발광표시장치의 센싱 방법. A method of sensing an organic light emitting display device,
Through the first column line, the first column voltage for sensing is simultaneously applied to the first node of the driving transistor in the i-th sub-pixel and the first node of the driving transistor in the (i + 1) -th sub-pixel, A first step of applying an initialization voltage to a second node of the driving transistor in the i-th sub-pixel and applying an initialization voltage to a second node of the driving transistor in the (i + 1) -th sub-pixel through another second column line;
A second step of simultaneously floating the second node of the driving transistor in the i-th sub-pixel and the second node of the driving transistor in the (i + 1) -th sub-pixel; And
Pixel through the second column line, the voltage of the second node of the driving transistor in the (i + 1) -th sub-pixel is sensed through the second column line, And a third step of sensing the organic light emitting display device. 제13항에 있어서,
상기 제2 단계에서, 상기 i 번째 서브픽셀 내 구동 트랜지스터의 제2노드와 상기 i+1 번째 서브픽셀 내 구동 트랜지스터의 제2노드를 동시에 플로팅 시키면,
상기 제3 단계 이후, 상기 i 번째 서브픽셀 내 구동 트랜지스터의 문턱전압을 파악하고, 상기 i+1 번째 서브픽셀 내 구동 트랜지스터의 문턱전압을 파악하는 제4 단계를 더 포함하는 유기발광표시장치의 센싱 방법. 14. The method of claim 13,
In the second step, when the second node of the driving transistor in the i-th sub-pixel and the second node of the driving transistor in the (i + 1) -th sub-pixel are simultaneously floated,
And a fourth step of determining a threshold voltage of the driving transistor in the i-th sub-pixel and a threshold voltage of the driving transistor in the (i + 1) -th sub-pixel after the third step, Way. 제13항에 있어서,
상기 제2 단계에서, 상기 i 번째 서브픽셀 내 구동 트랜지스터의 제1노드 및 제2노드와, 상기 i+1 번째 서브픽셀 내 구동 트랜지스터의 제1노드 및 제2 노드를 모두 플로팅 시키면,
상기 제3 단계 이후, 상기 i 번째 서브픽셀 내 구동 트랜지스터의 이동도를 파악하고, 상기 i+1 번째 서브픽셀 내 구동 트랜지스터의 이동도를 파악하는 제4 단계를 더 포함하는 유기발광표시장치의 센싱 방법. 14. The method of claim 13,
In the second step, when both the first node and the second node of the driving transistor in the i-th sub-pixel and the first node and the second node of the driving transistor in the (i + 1) -th sub-pixel are all floated,
And a fourth step of determining the mobility of the driving transistor in the i-th sub-pixel and the mobility of the driving transistor in the (i + 1) -th sub-pixel after the third step, Way. 컬럼(Column) 방향으로 다수의 제1 컬럼 라인 및 다수의 제2 컬럼 라인을 포함하는 다수의 컬럼 라인이 배치되고, 로우(Row) 방향으로 다수의 로우 라인이 배치되며, 유기발광다이오드, 상기 유기발광다이오드를 구동하는 구동 트랜지스터 및 상기 구동 트랜지스터의 제1노드와 제2노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하는 서브픽셀이 매트릭스 타입으로 배열되는 유기발광표시패널;
상기 다수의 제1 컬럼 라인 및 상기 다수의 제2 컬럼 라인을 구동하는 컬럼 라인 구동 회로; 및
상기 다수의 로우 라인을 구동하는 로우 라인 구동 회로를 포함하고,
상기 제1 컬럼 라인과 상기 제2 컬럼 라인은 교번하여 위치하고,
i번째 서브픽셀 컬럼, i+1번째 서브픽셀 컬럼 및 i+2번째 서브픽셀 컬럼에 있어서,
i번째 서브픽셀 컬럼에 위치한 서브픽셀의 구동 트랜지스터의 제1노드와 i+1번째 서브픽셀 컬럼에 위치한 서브픽셀의 구동 트랜지스터의 제1노드는 제1 연결지점에서 전기적으로 연결되고,
상기 제1 연결지점과 상기 제1 컬럼 라인 사이에 제1 트랜지스터가 전기적으로 연결되며,
i+1번째 서브픽셀 컬럼에 위치한 서브픽셀의 구동 트랜지스터의 제2노드와 i+2번째 서브픽셀 컬럼에 위치한 서브픽셀의 구동 트랜지스터의 제2노드는 제2 연결지점에서 전기적으로 연결되고,
상기 제2 연결지점과 상기 제2 컬럼 라인 사이에 제2 트랜지스터가 전기적으로 연결되는 유기발광표시장치. A plurality of column lines including a plurality of first column lines and a plurality of second column lines are arranged in a column direction and a plurality of row lines are arranged in a row direction and organic light emitting diodes, An organic light emitting display panel in which subpixels including a driving transistor for driving a light emitting diode and a storage capacitor electrically connected between a first node and a second node of the driving transistor are arranged in a matrix type;
A column line driving circuit for driving the plurality of first column lines and the plurality of second column lines; And
And a row line driving circuit for driving the plurality of row lines,
Wherein the first column line and the second column line are alternately located,
In the i-th subpixel column, the i + 1-th subpixel column and the i + 2-th subpixel column,
the first node of the driving transistor of the subpixel located in the ith subpixel column and the first node of the driving transistor of the subpixel located in the (i + 1) th subpixel column are electrically connected at the first connection point,
A first transistor is electrically connected between the first connection point and the first column line,
the second node of the driving transistor of the sub pixel located in the (i + 1) th sub pixel column and the second node of the driving transistor of the sub pixel located in the (i + 2) th sub pixel column are electrically connected at the second connection point,
And the second transistor is electrically connected between the second connection point and the second column line. 제16항에 있어서,
상기 다수의 제1 컬럼 라인 및 상기 다수의 제2 컬럼 라인 각각은 디지털 아날로그 컨버터와 전기적으로 연결되는 유기발광표시장치. 17. The method of claim 16,
Wherein each of the plurality of first column lines and the plurality of second column lines is electrically connected to a digital-analog converter. 제16항에 있어서,
상기 다수의 제2 컬럼 라인은 아날로그 디지털 컨버터와 전기적으로 연결되는 유기발광표시장치.
17. The method of claim 16,
And the plurality of second column lines are electrically connected to the analog-to-digital converter.
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