KR20170053455A - 반도체 장치 및 그 제조 방법 및 컨택 홀 형성 방법 - Google Patents

반도체 장치 및 그 제조 방법 및 컨택 홀 형성 방법 Download PDF

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Abstract

반도체 장치 및 그 제조 방법 및 컨택 홀 형성 방법이 제공된다. 상기 반도체 제조 방법은 기판에 소자 분리막과 상기 소자 분리막에 의해 정의되는 활성 영역을 형성하고, 상기 기판 상에 절연막을 형성하고, 상기 절연막 상에, 각각 제1 간격과 상기 제1 간격보다 좁은 제2 간격을 가지고 서로 이격된 복수 개의 필러(pillar) 마스크를 형성하고, 상기 복수 개의 필러 마스크 상에 스페이서를 형성하고, 상기 스페이서의 일부를 제거하여, 상기 제2 간격을 가지고 이격된 복수 개의 필러 마스크 사이에 마스크 브릿지를 형성하고, 상기 복수 개의 필러 마스크와 상기 마스크 브릿지를 통해 상기 절연막을 식각하여, 상기 활성 영역을 노출시키는 컨택 홀을 형성하는 것을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법 및 컨택 홀 형성 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF AND METHOD FOR FORMING CONTACT HOLE}
본 발명은 반도체 장치 및 그 제조 방법 컨택홀 형성 방법에 관한 것이다. 보다 상세하게는, 본 발명은 컨택 홀을 포함하는 반도체 장치 및 그 제조 방법 및 컨택홀 형성 방법에 관한 것이다
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고, 서로 다른 층의 도전층들을 상호 전기적으로 연결시키기 위한 컨택 홀의 사이즈가 감소되고 있다.
본 발명이 해결하려는 기술적 과제는, 신뢰성이 향상된 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명에 해결하려는 또 다른 기술적 과제는, 비트라인 컨택의 불량 유발을 방지하여 신뢰성이 향상된 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 기술적 과제는 특정한 형상의 컨택 홀을 형성하는 컨택 홀 형성 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판에 소자 분리막과 상기 소자 분리막에 의해 정의되는 활성 영역을 형성하고, 상기 기판 상에 절연막을 형성하고, 상기 절연막 상에, 각각 제1 간격과 상기 제1 간격보다 좁은 제2 간격을 가지고 서로 이격된 복수 개의 필러(pillar) 마스크를 형성하고, 상기 복수 개의 필러 마스크 상에 스페이서를 형성하고, 상기 스페이서의 일부를 제거하여, 상기 제2 간격을 가지고 이격된 복수 개의 필러 마스크 사이에 마스크 브릿지를 형성하고, 상기 복수 개의 필러 마스크와 상기 마스크 브릿지를 통해 상기 절연막을 식각하여, 상기 활성 영역을 노출시키는 컨택 홀을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 스페이서를 형성하는 것은, 상기 복수 개의 필러 마스크 상에 상기 스페이서를 컨포말(conformal)하게 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 스페이서를 형성하는 것은, 상기 제2 간격을 가지고 이격된 복수 개의 필러 마스크 사이에서 상기 스페이서가 머지(merge)되는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 마스크 브릿지를 형성하는 것은, 상기 머지(merge)된 스페이서를 통해 상기 마스크 브릿지를 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 스페이서는 제1 두께를 가지고, 상기 제2 간격의 길이는 상기 제1 두께의 길이의 2배 이하일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 간격은 상기 제2 간격의 2 내지 4 배일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 복수 개의 필러 마스크 각각은 제1 방향에 따른 제1 직경과, 상기 제1 방향과 수직하는 제2 방향에 따르고, 상기 제1 직경보다 작은 제2 직경을 가질 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 직경은 상기 제2 직경의 1 내지 1.3배일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 복수 개의 필러 마스크를 형성하는 것은, 각각 서로 인접한 제1 내지 제4 필러 마스크를 형성하는 것을 포함하고, 상기 제1 내지 제4 필러 마스크를 형성하는 것은, 상기 제1 및 제2 필러 마스크는 제1 방향을 따라 형성하고, 상기 제3 및 제4 필러 마스크는 상기 제1 방향과 수직하는 제2 방향을 따라 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 간격은 제1 방향 간격과 상기 제1 방향 간격보다 작은 제2 방향 간격을 포함하고, 상기 제1 방향 간격은 상기 제1 및 제2 필러 마스크 사이의 간격이고, 상기 제2 방향 간격은 상기 제3 및 제4 필러 마스크 사이의 간격일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 방향 간격은 상기 제2 방향 간격의 1.2 내지 1.6배일 수 있다.
상기 복수 개의 필러 마스크는 실리콘 산화물, 실리콘 질화물, 폴리 실리콘 및 스핀 온 하드마스크(SOH) 중 적어도 하나일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 컨택 홀 내에 비트라인 컨택을 형성하고, 상기 비트라인 컨택 상에 비트라인을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 복수 개의 필러 마스크는 모서리가 둥근 사각 기둥, 원 기둥 또는 타원 기둥 형태일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 복수 개의 필러 마스크 각각은 모서리가 둥근 사각 기둥 형태이고, 상기 복수 개의 필러 마스크 각각의 모서리는 이웃하는 필러 마스크의 모서리와 마주보고, 상기 복수 개의 필러 마스크 각각의 변은 이웃하는 필러 마스크의 변과 마주볼 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 간격은 상기 복수 개의 필러 마스크 각각의 모서리와 이웃하는 필러 마스크의 모서리와의 간격이고, 상기 제2 간격은 상기 복수 개의 필러 마스크 각각의 변과 이웃하는 필러 마스크의 변과의 간격일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 간격은 상기 제2 간격의 2 내지 4 배일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 마스크 브릿지를 형성하는 것은, 상기 스페이서의 일부를 제거하여 상기 절연막의 상면을 노출시키고, 상기 노출된 절연막 상면은 사각 형태일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 활성 영역을 노출시키는 컨택 홀을 형성하는 것은, 상기 노출된 절연막 상면을 식각하여, 사각 형태인 상기 컨택 홀을 형성하는 것을 포함할 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판에 소자 분리막과 상기 소자 분리막에 의해 정의되는 활성 영역을 형성하고, 상기 기판 상에 절연막을 형성하고, 상기 절연막 상에 형성되어 상기 절연막의 일 영역을 둘러싸고, 각각 제1 간격과 상기 제1 간격보다 좁은 제2 간격을 가지고 서로 이격된 제1 내지 제4 필러(pillar) 마스크를 형성하고, 상기 제1 내지 제4 필러 마스크 상에 스페이서를 컨포말하게 형성하고, 상기 스페이서의 일부를 제거하여, 상기 제2 간격을 가지고 이격된 상기 제1 내지 제4 필러 마스크 사이에 마스크 브릿지를 형성하고, 상기 제1 내지 제4 필러 마스크와 상기 마스크 브릿지를 통해 상기 일 영역을 식각하여, 상기 활성 영역을 노출시키는 컨택 홀을 형성하는 것을 포함하고, 상기 스페이서의 일부를 제거하는 것은, 상기 절연막의 일 영역의 상면을 사각 형태로 노출시키는 것을 포함하고, 상기 컨택 홀을 형성하는 것은, 상기 노출된 절연막의 일 영역의 상면을 식각하여, 사각 형태인 상기 컨택 홀을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 스페이서를 형성하는 것은, 상기 제2 간격을 가지고 이격된 상기 제1 내지 제4 필러 마스크 사이에서 상기 스페이서가 머지(merge)되는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 마스크 브릿지를 형성하는 것은, 상기 머지(merge)된 스페이서를 통해 상기 마스크 브릿지를 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 스페이서는 제1 두께를 가지고, 상기 제2 간격은 상기 제1 두께의 2배 이하일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 간격은 상기 제2 간격의 2 내지 4 배일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 내지 제4 필러 마스크를 형성하는 것은, 상기 제1 및 제2 필러 마스크는 제1 방향을 따라 형성하고, 상기 제3 및 제4 필러 마스크는 상기 제1 방향과 수직하는 제2 방향을 따라 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 간격은 제1 방향 간격과 상기 제1 방향 간격보다 작은 제2 방향 간격을 포함하고, 상기 제1 방향 간격은 상기 제1 및 제2 필러 마스크 사이의 간격이고, 상기 제2 방향 간격은 상기 제3 및 제4 필러 마스크 사이의 간격일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 방향 간격은 상기 제2 방향 간격의 1.2 내지 1.6배일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 내지 제4 필러 마스크 각각은 모서리가 둥근 사각 기둥 형태이고, 상기 제1 필러 마스크의 모서리 중 하나는 상기 제2 필러 마스크의 모서리중 하나와 서로 마주보고, 상기 제3 필러 마스크의 모서리 중 하나는 상기 제4 필러 마스크의 모서리중 하나와 서로 마주볼 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 내지 제4 필러 마스크 각각은, 상기 제1 방향에 따라 상기 모서리를 연결하는 제1 직경과, 상기 제2 방향에 따라 상기 모서리를 연결하는 제2 직경을 포함하고, 상기 제1 직경은 상기 제2 직경의 1 내지 1.3배일 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판에 소자 분리막과 상기 소자 분리막에 의해 정의되고, 서로 이격된 복수 개의 활성 영역을 형성하고, 상기 복수 개의 활성 영역과 교차되는 복수 개의 게이트 전극 라인을 형성하고, 상기 기판 상에 절연막을 형성하고, 상기 절연막 상에, 각각 제1 간격과 상기 제1 간격보다 좁은 제2 간격을 가지고 서로 이격된 복수 개의 필러(pillar) 마스크를 형성하고, 상기 복수 개의 필러 마스크 상에 스페이서를 형성하고, 상기 스페이서의 일부를 제거하여, 상기 제2 간격을 가지고 이격된 복수 개의 필러 마스크 사이에 마스크 브릿지를 형성하고, 상기 복수 개의 필러 마스크와 상기 마스크 브릿지를 통해 상기 복수 개의 게이트 전극 라인 사이의 절연막을 식각하여, 상기 복수 개의 활성 영역을 노출시키는 컨택 홀을 각각 형성하고, 상기 컨택 홀 내에 비트라인 컨택을 형성하고, 상기 비트라인 콘택 상에, 상기 복수 개의 게이트 전극 라인 중 적어도 하나와 교차하는 비트라인을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 스페이서를 형성하는 것은, 상기 복수 개의 필러 마스크 상에 상기 스페이서를 컨포말(conformal)하게 형성하여, 상기 제2 간격을 가지고 이격된 복수 개의 필러 마스크 사이에서 상기 스페이서가 머지(merge)되는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 마스크 브릿지를 형성하는 것은, 상기 머지(merge)된 스페이서를 통해 상기 마스크 브릿지를 형성하는 것을 포함하고, 상기 스페이서는 제1 두께를 가지고, 상기 제2 간격의 길이는 상기 제1 두께의 길이의 2배 이하일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 간격은 상기 제2 간격의 2 내지 4 배일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 복수 개의 필러 마스크 각각은 제1 방향에 따른 제1 직경과, 상기 제1 방향과 수직하는 제2 방향에 따르고, 상기 제1 직경보다 작은 제2 직경을 가질 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 직경은 상기 제2 직경의 1 내지 1.3배일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 복수 개의 필러 마스크를 형성하는 것은, 각각 서로 인접한 제1 내지 제4 필러 마스크를 형성하는 것을 포함하고, 상기 제1 내지 제4 필러 마스크를 형성하는 것은, 상기 제1 및 제2 필러 마스크는 제1 방향을 따라 형성하고, 상기 제3 및 제4 필러 마스크는 상기 제1 방향과 수직하는 제2 방향을 따라 형성하는 것을 포함하고, 상기 제1 간격은 제1 방향 간격과 상기 제1 방향 간격보다 작은 제2 방향 간격을 포함하고, 상기 제1 방향 간격은 상기 제1 및 제2 필러 마스크 사이의 간격이고, 상기 제2 방향 간격은 상기 제3 및 제4 필러 마스크 사이의 간격일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 방향 간격은 상기 제2 방향 간격의 1.2 내지 1.6배일 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 컨택 홀 형성 방법은 타겟(target)막 상에, 각각 제1 간격과 상기 제1 간격보다 좁은 제2 간격을 가지고 서로 이격된 복수 개의 필러(pillar) 마스크를 형성하고, 상기 복수 개의 필러 마스크 상에 제1 두께를 가지는 스페이서를 컨포말(confomal)하게 형성하여, 상기 제2 간격을 가지고 이격된 복수 개의 필러 마스크 사이에서 상기 스페이서를 머지(merge)시키고, 상기 스페이서의 일부를 제거하여, 상기 머지(merge)된 스페이서를 통해, 상기 제2 간격을 가지고 이격된 복수 개의 필러 마스크 사이에 마스크 브릿지를 형성하고, 상기 복수 개의 필러 마스크와 상기 마스크 브릿지를 통해 상기 타겟막을 식각하여, 컨택 홀을 형성하는 것을 포함하고, 상기 제2 간격의 길이는 상기 제1 두께 길이의 2배 이하일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 간격은 상기 제2 간격의 2 내지 4 배일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 복수 개의 필러 마스크 각각은 제1 방향에 따른 제1 직경과, 상기 제1 방향과 수직하는 제2 방향에 따르고, 상기 제1 직경보다 작은 제2 직경을 가질 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 직경은 상기 제2 직경의 1 내지 1.3배일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 복수 개의 필러 마스크를 형성하는 것은, 각각 서로 인접한 제1 내지 제4 필러 마스크를 형성하는 것을 포함하고, 상기 제1 내지 제4 필러 마스크를 형성하는 것은, 상기 제1 및 제2 필러 마스크는 제1 방향을 따라 형성하고, 상기 제3 및 제4 필러 마스크는 상기 제1 방향과 수직하는 제2 방향을 따라 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 간격은 제1 방향 간격과 상기 제1 방향 간격보다 작은 제2 방향 간격을 포함하고, 상기 제1 방향 간격은 상기 제1 및 제2 필러 마스크 사이의 간격이고, 상기 제2 방향 간격은 상기 제3 및 제4 필러 마스크 사이의 간격일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 방향 간격은 상기 제2 방향 간격의 1.2 내지 1.6배일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 복수 개의 필러 마스크는 모서리가 둥근 사각 기둥, 원 기둥 또는 타원 기둥 형태일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 복수 개의 필러 마스크 각각은 모서리가 둥근 사각 기둥 형태이고, 상기 복수 개의 필러 마스크 각각의 모서리는 이웃하는 필러 마스크의 모서리와 마주보고, 상기 복수 개의 필러 마스크 각각의 변은 이웃하는 필러 마스크의 변과 마주볼 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 간격은 상기 복수 개의 필러 마스크 각각의 모서리와 이웃하는 필러 마스크의 모서리와의 간격이고, 상기 제2 간격은 상기 복수 개의 필러 마스크 각각의 변과 이웃하는 필러 마스크의 변과의 간격일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 간격은 상기 제2 간격의 2 내지 4 배일 수 있다.
상술한 기술적 과제를 해겨하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 소자 분리막과 상기 소자 분리막에 의해 분리되고, 서로 이격된 복수 개의 활성 영역을 포함하는 기판; 상기 복수 개의 활성 영역 상에, 상기 복수 개의 활성 영역과 교차하여 제2 방향으로 연장되는 복수 개의 게이트 전극 라인; 상기 복수 개의 활성 영역 상에, 각각 상기 복수 개의 게이트 전극 라인 사이에 배치되고, 상기 복수 개의 활성 영역과 교차하여 상기 제2 방향과 다른 제1 방향으로 연장되는 복수 개의 비트 라인; 상기 복수 개의 비트 라인과 상기 복수 개의 활성 영역 사이에 배치되어, 상기 복수 개의 비트 라인과 전기적으로 연결되는 상면을 각각 포함하는 복수 개의 비트라인 컨택을 포함하되, 상기 복수 개의 비트라인 컨택의 상면은 사각 형태의 상면과 비 사각 형태의 상면을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 복수 개의 비트라인 컨택은 상기 기판 상에 격자 형태로 서로 이격되어 배치될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A선으로 절단한 단면도이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 4 내지 도 38은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 39 및 도 40은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 41은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 42은 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 43는 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이어서, 본 발명에 따른 반도체 장치 및 그 제조 방법 및 컨택 홀 형성 방법을 실시예들을 통해 설명한다. 상기 컨택 홀 형성 방법은 비트라인 컨택의 형성을 위한 비트라인 컨택 홀을 형성하는 것을 통해 예시적으로 설명될 수 있다. 따라서, 본 발명에 따른 컨택 홀 형성 방법은 비트라인 컨택 홀 형성 방법으로 제한되는 것은 아니며, 다양한 목적의 홀을 형성할 수 있다. 상세한 내용은 후술한다.
이어서, 도 1 내지 도 3을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A선으로 절단한 단면도이다. 도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 소자(1)는 반도체 소자(1)는 기판(100), 트렌치(110), 게이트 절연막(112), 게이트 전극(120), 캡핑 패턴(122), 소오스/드레인 영역(107), 컨택 홀(150), 비트라인 컨택(160), 비트 라인(170), 제1 층간 절연막(200a), 제2 층간 절연막(200b), 메탈 컨택 플러그(190), 하부 전극(300), 상부 트렌치(350), 서포터(400), 유전막(500) 및 상부 전극(600) 등을 포함한다.
기판(100)은 소자 분리막(105)과 활성 영역(103)으로 나눠질 수 있다. 활성 영역(103)은 기판(100) 내에 소자 분리막(105)을 이용한 소자 분리 영역을 형성함으로써 정의된다. 구체적으로 도 1를 참고하여 설명하면, 활성 영역(103)은 제1 방향(DR1)으로 연장되어 형성되고, 게이트 전극 라인(즉, 워드 라인)(110)은 제1 방향(DR1)과 예각을 이루는 Y1 방향으로 연장되어 형성되고, 비트 라인(170)은 제1 방향(DR1)과 예각을 이루는 X1 방향으로 연장되어 형성된다. 활성 영역(103)의 양단에 실린더 형태의 하부 전극(300)이 형성될 수 있다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 1에 도시된 바와 같이, 제1 방향(DR1)과 Y1 방향이 이루는 각은 θ1이고, 제1 방향(DR1)과 X1 방향이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 활성 영역(103)과 비트 라인(170)을 연결하는 비트라인 컨택(160)과, 활성 영역(103)과 기억 소자를 연결하는 컨택 플러그 사이의 간격을 최대로 확보하기 위함이다. θ1, θ2는 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있으나, 이에 한정되는 것은 아니다.
도 1을 다시 참조하면, 비트라인 컨택(160)의 상면은 사각 형태일 수 있다. 즉, 본 실시예에 있어서, 비트라인 컨택(160)은 사각 형태의 컨택 홀 내에 배치되므로, 사각 형태의 상면을 가질 수 있다. 사각 형태의 컨택 홀을 형성하는 방법은 후술한다.
도 2 를 다시 참고하면, 트렌치(110)는 활성 영역(103) 내에 형성되고, 게이트 절연막(112), 게이트 전극(120), 캡핑 패턴(122)은 트렌치(110) 내부에 차례로 형성될 수 있다. 소오스/드레인 영역(107)은 트렌치(110)의 양 측면에 형성될 수 있다. 트렌치(110)은 매립형 트렌치일 수 있으나, 이에 제한되는 것은 아니다. 게이트 전극(120), 소오스/드레인 영역(107)은 BCAT(buried Channel Array Transistor)로서 동작될 수 있다.
제1 층간 절연층(200a)은 상기 BCAT 상에 형성될 수 있고, 비트 라인(170)과 접속하는 비트라인 컨택(160)은 제1 층간 절연층(200a)을 관통하여 형성될 수 있다. 제2 층간 절연층(200b)은 비트 라인(170)을 덮도록 형성될 수 있고, 제1 및 제2 층간 절연층(200a, 200b)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.
메탈 컨택 플러그(190)는 제1 및 제2 층간 절연층(200a, 200b)을 관통하여 형성될 수 있다. 메탈 컨택 플러그(190)는 제1 및 제2 층간 절연층(200a, 200b) 사이의 소자들을 전기적으로 접속할 수 있다. 메탈 컨택 플러그(190)는 금속, 예를 들어 텅스텐(W)을 포함할 수 있으나 이에 제한되는 것은 아니다.
식각 정지막(250)은 제1 및 제2 층간 절연층(200a, 200b) 상에, 하부 전극(300)의 측면에 위치할 수 있다. 식각 정지막(250)은 식각비가 불량한 물질로 형성될 수 있으며, 식각 공정의 종점막(end point layer) 역할을 할 수 있다. 식각 정지막(250)은 본 실시예에서, 예를 들어, SiON 또는 SiN 을 포함할 수 있다. 필요에 따라, 식각 정지막(250)은 생략될 수 있다.
하부 전극(300)은 메탈 컨택 플러그(190) 상에 형성될 수 있다. 하부 전극(300)은 실린더 형상일 수 있다. 하부 전극(300)은 상부 전극(600) 및 유전막(500)과 함께 커패시터로서 작용할 수 있다. 하부 전극(300)은 도전성 물질로 이루어 질 수 있다. 예를 들어, 도전성 물질은 TiN, TaN, W, Ru, Pt일 수 있다. 단, 이에 제한되는 것은 아니다.
하부 전극(300)들은 길쭉한 스택 형태일 수 있다. 하부 전극(300)은 복수개가 정렬되어 형성될 수 있다. 하부 전극(300) 내부에는 서포터(400)가 형성될 수 있다. 추후에, 하부 전극(300) 및 서포터(400) 상에 유전막(500) 및 상부 전극(600)이 형성될 수 있다. 하부 전극(300)은 활성 영역(103)의 양단에 형성 될 수 있다.
트렌치(350)는 하부 전극(300) 내에 형성될 수 있다. 구체적으로, 트렌치(350)의 존재에 의해 하부 전극(300)은 결과적으로 실린더의 형상일 수 있다. 하부 전극(300)에 트렌치(350)를 형성하는 이유 중 하나는 하부 전극(300)을 형성하는 도전성 물질을 절감할 수 있기 때문이다. 다만, 이러한 트렌치의 형성이 커패시터 구조상의 약점이 될 수 있으므로, 서포터를 이용하여 이를 보완할 수 있다.
서포터(400)는 트렌치(350) 내에 형성될 수 있다. 구체적으로, 서포터(400)는 트렌치 내부를 완전히(completely) 채울 수 있다. 서포터(400)의 상면은 하부 전극(300)의 상면과 동일 평면 상에 형성될 수 있다. 상기 "동일 평면"이란 서포터(400)의 상면과 하부 전극(300)의 상면의 미세한 단차를 포함하는 개념이다.
유전막(500)은 하부 전극(300), 서포터(400) 및 식각 정지막(250)을 덮을 수 있다. 유전막(500)은 하부 전극(300)과 상부 전극(600) 사이에서 전하를 통과시키지 않는 역할을 할 수 있다. 유전막(500)은 전하를 통과시키지는 않지만, 하부 전극(300)과 상부 전극(600)의 전압 차에 의해 대전이 될 수 있게 할 수 있다. 유전막(500)은 Al2O3, HfO2, Lantane계 Oxide, ZrO2, Ta2O5, TiO2, SrTiO3, BaSrTiO3 등과 이의 조합으로 구성될 수 있다. 단, 이에 제한되는 것은 아니다.
상부 전극(600)은 유전막(500) 상에 형성될 수 있다. 상부 전극(600)은 유전막(500) 및 하부 전극(300)과 같이 커패시터를 형성할 수 있다. 즉, 상부 전극(600)은 하부 전극(300)과 함께 정전하를 모으는 역할을 할 수 있다. 상부 전극(600)은 하부 전극(300)과 유사한 물질로 형성될 수 있다. 예를 들어, 상부 전극(600)은 TiN, TaN, W, Ru, Pt 등을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
다시, 도 3을 참고하면, 본 실시예의 반도체 소자(1)는 워드 라인(110)과 비트 라인(170)이 격자 구조를 이루는 회로도로 표현될 수 있다. 본 실시예의 반도체 소자(1)는 워드 라인(110)과 비트 라인(170)의 격자 사이에 트랜지스터 및 커패시터가 있는 디램(DRAM) 소자일 수 있다.
구체적으로, 트렌치(110) 내에 형성된, 게이트 절연막(112), 게이트 전극(120) 및 캡핑 패턴(122)은 도 3의 C부분의 셀(cell) 내의 트랜지스터의 게이트의 역할을 할 수 있다. 도 1에는 2개의 게이트가 있으므로, 2개의 셀(cell)의 단면도임을 알 수 있다. 매립형 트렌치(1100)의 양 측면에 형성된 제1 소오스/드레인 영역(1500a) 및 제2 소오스/드레인 영역(1500b)은 도 3의 C 부분의 트랜지스터의 소오스 또는 드레인의 역할을 할 수 있다. 하부 전극(300), 유전막(500) 및 상부 전극(600)은 C 부분의 커패시터의 역할을 할 수 있다.
이어서, 도 4 내지 도 38를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
한편, 본 실시예에서, 컨택 홀 형성 방법을 함께 설명할 수 있다. 즉, 본 실시예에 따른 반도체 장치 제조 방법은 컨택 홀 형성 방법을 포함한다. 다만, 상기 컨택 홀 형성 방법과 상기 반도체 장치 제조 방법은 서로 독립적인 방법일 수 있다. 즉, 상기 컨택 홀 형성 방법은 상기 반도체 장치 제조 방법에 국한되어 사용되는 것이 아니라, 다양한 목적의 홀을 형성하는 데 사용될 수 있다.
도 4 내지 도 38은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 13은 본 실시예의 중간 단계를 도시한 사시도이고, 도 14는 도 13을 S 방향에서 바라본 사시도이다. 도 15의 (a)는 도 14의 A-A선에 따라 절단한 단면도이고, 도 15의 (b)는 도 14의 B-B선에 따라 절단한 단면도이다. 도 17은 본 실시예의 중간 단계를 도시한 사시도이고, 도 18는 도 17을 S 방향에서 바라본 사시도이다. 도 19의 (a)는 도 18의 A-A선에 따라 절단한 단면도이고, 도 19의 (b)는 도 18의 B-B선에 따라 절단한 단면도이다. 도 20은 본 실시예의 중간 단계를 도시한 사시도이고, 도 21는 도 20을 S 방향에서 바라본 사시도이다. 도 22의 (a)는 도 21의 A-A선에 따라 절단한 단면도이고, 도 22의 (b)는 도 21의 B-B선에 따라 절단한 단면도이다. 도 23은 본 실시예의 중간 단계를 도시한 사시도이고, 도 24는 도 23을 S 방향에서 바라본 사시도이다. 도 25의 (a)는 도 24의 A-A선에 따라 절단한 단면도이고, 도 25의 (b)는 도 24의 B-B선에 따라 절단한 단면도이다.
한편, 도 4는 도 1의 A-A선과 동일한 선으로 기판(100)을 절단한 단면도일 수 있다. 즉, 본 실시예는 도 1 내지 도 3을 통해 설명한 반도체 장치(1)를 제조할 수 있는 반도체 장치 제조 방법을 제공할 수 있다. 따라서, 본 실시예에 있어서, 도 1 내지 도 3을 통해 설명한 구성 요소와 동일한 참조 번호로 지칭되는 구성요소는 실질적으로 동일할 수 있다. 다만, 본 실시예의 기술적 사상이 이에 제한되는 것은 아니다.
도 4를 참조하면, 기판(100) 상에 소자 분리막(105)를 형성한다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다.
기판(100) 내에는 소자 분리막(105)을 형성하여, 활성 영역(103)이 정의될 수 있다. 여기서, 활성 영역(103)은 STI(Shallow Trench Isolation)와 같은 소자 분리막(105)에 의해 정의된다.
본 실시예에 있어서, 활성 영역(103)은 도 1을 통해 설명한 활성 영역(103)과 대응될 수 있다. 따라서, 도 1에 도시된 바와 같이, 활성 영역(103)은 기판(100) 상에 서로 이격되어 복수 개로 형성될 수 있다.
이어서, 도 5를 참조하면, 기판(100) 상에 마스크 패턴(199)을 형성한다.
마스크 패턴(199)은 트렌치(110)가 형성될 영역을 노출한다. 마스크 패턴(199)은 산화막, 질화막, 산질화막 등일 수 있으나, 이에 한정되는 것은 아니다.
도 6을 참조하면, 마스크 패턴(199)이 형성되지 않은 부분에 트렌치(110)가 형성된다. 이 때에 소자 분리막(105) 내에 추가적으로 트렌치가 형성될 수도 있다. 트렌치(110)의 형상은 여러 가지일 수 있다. 예를 들어, 트렌치(110)는 도시된 것처럼, 측벽이 일정한 각도를 가지고 기울어진 형상일 수도 있다. 또는, 트렌치(110)는 바닥면과 측벽의 연결 부분이 둥근 형상일 수 있다.
도 7를 참조하면, 트렌치(110)의 상면 및 마스크 패턴(199)의 상면에 절연막(112p)을 형성한다.
절연막(112p)은 트렌치(110) 내부와 마스크 패턴(199)의 상면에 컨포말(conformal)하게 형성된다. 절연막(112p)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하거나, 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함하여 사용할 수 있으나, 이에 제한되지 않는다.
도 8을 참조하면, 전극 물질(120p)은 절연막(112p)을 덮도록 형성된다.
전극 물질(120p)은 도전성 물질, 예를 들어, 금속, 폴리실리콘 등을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 9를 참조하면, 게이트 전극(120)은 전극 물질(120p)을 식각하여 제 트렌치(110)의 적어도 일부를 채우도록 형성될 수 있다.
즉, 게이트 전극(120)은 리세스된 형태일 수 있다. 게이트 전극(120)의 상면은 기판(100)의 상면(표면)보다 낮을 수 있다. 상기 식각은 예를 들어, 에치백(Etch back)공정일 수 있다.
도 10를 참조하면, 캡핑 물질(122p)이 게이트 전극(120) 상에, 트렌치(110)를 채우도록 형성될 수 있다.
캡핑 물질(122p)은 예를 들어, 산화막, 질화막, 산질화막 등일 수 있으나, 이에 한정되지 않는다.
도 11을 참조하면, 캡핑 물질(122p), 절연막(112p) 및 마스크 패턴(199)은 기판(100)의 상면이 노출되도록 식각될 수 있다.
이 때, 식각의 방식은 예를 들어, 화학 기계적 연마(Chemical Mechanical Polish, CMP)일 수 있다. 따라서, 캡핑 물질(122p)은 캡핑 패턴(122)을 이루고, 절연막(112p)은 게이트 절연막(112)을 이룰 수 있다. 게이트 절연막(112)은 트렌치(110) 내에서만 형성될 수 있다. 마스크 패턴(199)은 모두 제거될 수 있다. 즉, 캡핑 패턴(122p), 게이트 절연막(112), 활성 영역(103) 및 소자 분리막(105)의 노출되는 상면은 모두 동일 평면상에 존재할 수 있다. 다만, 이에 제한되는 것은 아니다.
이어서, 활성 영역(103)에 소오스/드레인 영역(107)을 형성한다. 소오스/드레인 영역(107)은 트렌치(110)의 양측면 모두에 형성될 수 있다.
도 12을 참조하면, 활성 영역(103)과 소자 분리막(105) 상에 버퍼층(131)과 절연막(133)을 형성한다.
구체적으로, 활성 영역(103)과 소자 분리막(105) 상에 버퍼층(131)을 형성하고, 버퍼층(131) 상에 절연막(133)을 형성할 수 있다. 다만, 버퍼층(131)을 제외하고, 활성 영역(103)과 소자 분리막(105) 상에 절연막(133)이 직접 형성될 수 있다.
절연막(133)은 실리콘 산화물, 실리콘 질화물 또는 폴리 실리콘일 수 있다. 버퍼층(131)은 활성 영역(103)과 절연막(133) 사이에 배치되어, 절연막(133)의 형성을 돕고, 활성 영역(103)의 손상을 방지할 수 있다.
이어서, 도 13 내지 도 25의 중간 단계는 도 12의 점선 D로 구획된 영역을 통하여 컨택홀(150) 형성 방법을 설명한다. 따라서, 점선 D로 구획된 영역 아래는 생략될 수 있다.
한편, 도 12 내지 도 26을 통해서, 본 발명의 몇몇 실시예에 따른 컨택 홀 형성 방법을 설명할 수 있다. 본 실시예에 있어서, 컨택 홀(150)이 트렌치(110) 사이의 활성 영역(103) 상에 형성되는 것을 예를 들어 설명하지만, 이는 예시적인 것으로, 본 발명의 몇몇 실시예에 따른 컨택 홀 형성 방법의 기술적 사상이 이에 제한되는 것은 아니다.
도 13 내지 도 15를 참조하면, 절연막(133) 상에 필러(pillar) 마스크(135)를 형성한다.
필러 마스크(135)는 복수 개일 수 있다. 필러 마스크(135)는 서로 이격되어 배치될 수 있다. 필러 마스크(135)는 절연막(133) 상에서, 제3 방향(Z)으로 연장된 기둥 형상일 수 있다. 필러 마스크(135)는 실리콘 산화물, 실리콘 질화물, 폴리 실리콘 및 스핀 온 하드 마스크(SOH) 중 적어도 하나로 형성될 수 있다.
도 16을 참조하여, 본 발명의 몇몇 실시에에 따른 필러 마스크(135)의 배치에 대하여 보다 상세히 설명한다. 도 16은 도 14의 점선 C 영역을 확대한 사시도이다. 점선 C 영역은 단위 영역(C)일 수 있다. 본 실시예에 있어서, 단위 영역(C)이란, 적어도 하나의 컨택 홀(150)을 형성할 수 있는 영역을 의미할 수 있다.
도 16을 참조하면, 단위 영역(C)에는, 제1 내지 제4 필러 마스크(135a, 135b, 135c, 135d)가 배치될 수 있다. 제1 내지 제4 필러 마스크(135a, 135b, 135c, 135d)는 서로 인접하게 배치되며, 중앙의 일 영역을 감싸는 형태로 배치될 수 있다. 상기 중앙의 일 영역이 추후 공정에서 식각되어 컨택 홀이 형성되는 영역일 수 있다.
도 16의 (a)는 제1 내지 제4 필러 마스크(135a, 135b, 135c, 135d) 각각이 타원형인 경우를, 도 16의 (b)는 제1 내지 제4 필러 마스크(135a, 135b, 135c, 135d) 각각이 모서리가 둥근 사각 형태인 경우를 도시한다.
도시된 바와 같이, 제1 및 제2 필러 마스크(135a, 135b)는 제1 방향(X1)을 따라 배치될 수 있고, 제3 및 제4 필러 마스크(135c, 135d)는 제2 방향(Y1)을 따라 배치될 수 있다. 제1 방향(X1)과 제2 방향(Y1)는 서로 수직한 방향일 수 있다.
제1 방향(X1)을 따라 연장된 제1 및 제2 필러 마스크(135a, 135b)는 제1 방향 간격(Ga)을 가지고 이격될 수 있다. 제2 방향(Y1)을 따라 연장된 제3 및 제4 필러 마스크(135c, 135d)는 제2 방향 간격(Gb)을 가지고 이격될 수 있다. 본 발명에 있어서, 제1 방향 간격(Ga)와 제2 방향 간격(Gb)는 제1 간격으로 지칭할 수 있다.
제1 필러 마스크(135a)는 제3 및 제4 필러 마스크(135c, 135d)와 제2 간격(Gc)를 가지고 이격될 수 있다. 제2 필러 마스크(135b)는 제3 및 제4 필러 마스크(135c, 135d)와 제2 간격(Gc)를 가지고 이격될 수 있다. 제3 필러 마스크(135c)는 제1 및 제2 필러 마스크(135a, 135b)와 제2 간격(Gc)를 가지고 이격될 수 있다. 제4 필러 마스크(135d)는 제1 및 제2 필러 마스크(135a, 135b)와 제2 간격(Gc)를 가지고 이격될 수 있다.
제2 간격(Gc)은 제1 방향 간격(Ga)과 제2 방향 간격(Gb) 즉, 제1 간격보다 작을 수 있다. 제1 방향 간격(Ga)은 제2 방향 간격(Gb)과 동일(도 16의 (a))하거나, 더 클 수 있다(도 16의 (b)).
보다 구체적으로, 상기 제1 간격은 제2 간격(Gc)의 2 내지 4배일 수 있다. 제1 방향 간격(Ga)가 제2 방향 간격(Gb)보다 큰 경우, 제1 방향 간격(Ga)은 제2 방향 간격의 1.2 내지 1.6배일 수 있다.
예를 들어, 제2 간격(Gc)는 8 내지 12nm일 수 있고, 제1 방향 간격(Ga)는 30 내지 40nm일 수 있고, 제2 방향 간격(Gb)는 20 내지 30nm 일 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 방향 간격(Ga), 제2 방향 간격(Gb) 및 제2 간격(Gc)은 필러 마스크(135) 상에 형성되는 스페이서(137)의 두께 및 종류에 따라 다양하게 선택될 수 있다.
한편, 본 실시예에 있어서, 제2 간격(Gc)은 10nm이고, 제1 방향 간격(Ga)는 35nm이고, 제2 방향 간격(Gb)는 25nm인 경우를 예로 들어 설명한다. 다만, 이는 본 발명의 설명을 위한 것이며, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
또한, 제1 내지 제4 필러 마스크(135a, 135b, 135c, 135d) 각각은 제1 방향(X1)에 따르는 제1 직경(La)와 제2 방향(Y1)에 따르는 제2 직경(Lb)를 가질 수 있다.
즉, 도 16의 (a)의 경우와 같이, 제1 내지 제4 필러 마스크(135a, 135b, 135c, 135d) 각각이 타원형인 경우, 타원의 긴 직경을 제1 직경(La)로, 짧은 직경을 제2 직경(Lb)으로 지칭할 수 있다. 도 16의 (b)와 같이, 제1 내지 제4 필러 마스크(135a, 135b, 135c, 135d) 각각이 모서리가 둥근 사각형인 경우, 제1 방향(X1)에 따라 배치되는 모서리를 따라 측정된 거리를 제1 직경(La)으로, 제2 방향(Y1)에 따라 배치되는 모서리를 따라 측정된 거리를 제2 직경(Lb)으로 지칭할 수 있다.
본 실시예에 있어서, 제1 직경(La)는 제2 직경(Lb)와 같거나, 클 수 있다. 제1 직경(La)는 제2 직경(Lb)보다 1 내지 1.3 더 클 수 있다. 제1 직경(La)는 70 내지 80nm 일 수 있고, 제2 직경(Lb)는 60 내지 70nm 일 수 있으나, 이에 제한되는 것은 아니다.
한편, 본 실시예에 있어서, 제1 직경(La)은 75m이고, 제2 직경(Lb)는 65nm인 경우를 예로 들어 설명한다. 다만, 이는 본 발명의 설명을 위한 것이며, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 도 17 내지 도 19를 참조하면, 필러 마스크(135) 상에 스페이서(135)가 형성된다.
스페이서(135)는 필러 마스크(135) 상에 컨포말하게 형성될 수 있다. 스페이서(135)는 원자층 증착법 등을 포함하는 증착 공정을 통하여 형성될 수 있다. 스페이서(135)는 실리콘 산화물, 실리콘 질화물, 폴리 실리콘 또는 카본층일 수 있으나, 이에 제한되는 것은 아니다.
스페이서(135)가 제1 방향 간격(Ga), 제2 방향 간격(Gb) 및 제2 간격(Gc)을 가지는 필러 마스크(135) 상에 형성되므로, 이웃하는 필러 마스크(135)와 제2 간격(Gc)을 가지는 필러 마스크(153) 사이에서 스페이서(135)는 서로 접촉할 수 있다.
즉, 도 18의 점선 b로 구획된 영역을 관찰하면, 스페이서(135)가 서로 접촉하여 머지(merge)됨을 확인할 수 있다. 식각 영역(a)는 추후 공정에서 식각되는 영역 또는 에천트가 투입되는 영역일 수 있다.
도 19를 다시 참조하면, 스페이서(135)는 제1 두께(W1)를 가지고 필러 마스크(135) 상에 형성될 수 있다. 스페이서(135)가 제2 간격(Gc)를 가지는 필러 마스크(135) 사이에서 머지(merge) 또는 서로 접촉되기 위해서, 제1 두께(W1)의 길이는 제2 간격(Gc) 길이의 1/2 이상일 수 있다. 즉, 제2 간격(Gc)의 길이는 제1 두께(W1)의 길이의 2배 이하일 수 있다. 다만, 이에 제한되는 것은 아니다.
이웃하는 필러 마스크(135) 상에 배치된 스페이서(135)는 스페이서(135)의 두께에 따라 머지(merge) 또는 접촉 면적이 달라질 수 있다.
이어서, 도 20 내지 도 22를 참조하면, 스페이서(135)의 일부를 제거하여, 마스크 브릿지(137a)를 형성한다.
마스크 브릿지(137a)는 식각 영역(a)로 침투되는 에천트로 스페이서(135)의 일부가 식각되어 형성될 수 있다. 다만, 이에 상기 식각 공정이 습식 식각으로 제한되는 것은 아니며, 건식 식각 공정을 포함하는 다양한 식각 공정이 적용될 수 있다.
마스크 브릿지(137a)는 상술한 도 18의 점선 b 영역에 대응되는 영역에 형성될 수 있다. 즉, 마스크 브릿지(137a)는 스페이서(137)가 머지(또는 접촉)되는 영역에 형성될 수 있다.
구체적으로, 식각 영역(a)으로 침투되는 에천트는 시간의 흐름에 따라 스페이서(137)를 균일한 속도로 식각한다. 다만, 제2 간격(Gc)를 가지고 인접하게 배치된 필러 마스크(135) 사이에는, 스페이서(137)가 다른 영역과 비교하여 상대적으로 두껍게 형성되므로, 도 20에 도시된 것과 같은 마스크 브릿지(137a)가 형성됨을 확인할 수 있다.
따라서, 마스크 브릿지(137a)의 형상 및 두께는 제2 간격(Gc)을 가지는 필러 마스크(135) 사이 영역에서 머지(또는 접촉)되는 스페이서(137)의 면적에 의존할 수 있다.
도 21을 다시 참조하면, 마스크 브릿지(137a)와 필러 마스크(135)가 둘러싸는 식각 영역(a)은 전체적으로 사각형상일 수 있다.
도 23 내지 도 25을 참조하면, 마스크 브릿지(137a)와 필러 마스크(135)를 마스크로 절연막(133)을 패터닝하여, 컨택 홀(150)을 포함하는 절연막 패턴(133a)를 형성한다.
도 24에 도시된 바와 같이, 도 23의 식각 영역(a)가 전체적으로 사각형태이므로, 컨택 홀(150)의 개방된 상면은 사각 형태임을 확인할 수 있다. 한편, 컨택 홀(150)로 개방된 영역을 통해, 하부의 활성 영역(103)이 노출될 수 있다.
한편, 절연막 패턴(133a)의 상면이 노출된 것으로 도시하였지만, 절연막 패턴(133a)의 상면에는 마스크 브릿지(137a) 또는 필러 마스크(135)의 일부가 잔존할 수 있다.
본 실시예에 있어서, 필러 마스크(135)는 특정한 범위를 가지는 제1 방향 간격(Ga), 제2 방향 간격(Gb) 및 제2 간격(Gc)를 가지므로, 필러 마스크(135) 상에 형성되는 스페이서(137)를 일부 영역에서 머지 또는 접촉시켜, 사각 형태의 식각 영역(a)를 형성할 수 있다. 즉, 마스크 패턴의 형상이 사각 형태이므로, 식각 영역(a)를 통해 식각되는 컨택 홀(150)은 사각 형태로 형성될 수 있다.
이를 통해, 컨택 홀(150)은 인접하는 컨택홀(150)과 충분한 이격 거리를 가질 수 있으며, 충분한 컨택 영역을 확보할 수 있다.
이어서, 도 26을 참조하면, 층간 절연막(200a) 내에 활성 영역(103)을 노출시키는 컨택 홀(150)이 형성됨을 확인할 수 있다. 층간 절연막(200a)는 패터닝된 절연막(133a)과 버퍼층(131a)를 포함할 수 있다.
도 27를 참조하면, 컨택 홀(150) 내에는 비트라인 컨택(160)이 형성될 수 있다. 비트라인 컨택(160)의 형상은 컨택 홀(150)의 형상에 의해 정의되므로, 비트라인 컨택(160)의 상면의 형상은 사각 형상일 수 있다.
비트라인 컨택(160)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 28을 참조하면, 비트라인 컨택(160) 상에, 비트라인 컨택(160)과 전기적으로 연결되는 비트 라인(170)이 형성될 수 있다.
구체적으로, 비트라인 컨택(160)의 사각 형태의 상면과 비트 라인(170)이 접촉하여, 비트라인 컨택(160)과 비트 라인(170)이 전기적으로 연결될 수 있다.
비트 라인(170)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 29을 참조하면, 제2 층간 절연막(200b)이 기판(100) 상에 형성되어, 비트 라인(170)을 덮을 수 있다.
제2 층간 절연막(200b)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(200b)은 단일층 또는 다층일 수 있다.
도 30을 참조하면, 제1 층간 절연막(200a)및 제2 층간 절연막(200b) 내에, 제1 층간 절연막(200a) 및 제2 층간 절연막(200b)을 관통하는 컨택 플러그 홀(180)이 형성될 수 있다.
컨택 플러그 홀(180)은 층간 절연막(200a) 및 제2 층간 절연막(200b)을 관통하여, 활성 영역(103)을 노출시킨다.
한편, 도 31을 다시 참조하면, 컨택 플러그 홀(180)이 활성 영역(103)과 소자 분리막(105)을 모두 노출 시키는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 컨택 플러그 홀(180)은 활성 영역(103)만을 노출시킬 수 있다.
도 31을 참조하면, 컨택 플러그 홀(180)내에 메탈 컨택 플러그(190)가 형성될 수 있다.
메탈 컨택 플러그(190)는 도전 물질을 포함할 수 있고, 예를 들어, 폴리 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 32을 참조하면, 식각 정지막(250) 및 몰드 옥사이드층(271)을 형성한다.
구체적으로, 식각 정지막(250)을 제1 및 제2 층간 절연층(200a, 200b) 및 메탈 컨택 플러그(190)를 덮도록 형성한다. 식각 정지막(250)은 식각비가 불량한 물질로 형성될 수 있으며, 식각 공정의 종점막(end point layer) 역할을 할 수 있다. 식각 정지막(250)은 본 실시예에서, 예를 들어, SiON 또는 SiN 을 포함할 수 있다. 필요에 따라, 식각 정지막(250)을 형성하는 것은 생략될 수 있다.
다음, 몰드 옥사이드층(271)을 식각 정지막(250) 상에 형성한다. 이러한 몰드 옥사이드층(271)은 추후 패터닝 되어, 하부 전극을 형성하는데 필요한 트렌치를 제공할 수 있다. 몰드 옥사이드층(271)은 하부 전극(300)이 충분히 길게 형성될 수 있도록 충분한 높이를 가지도록 형성한다.
이어서, 도 33을 참조하면, 몰드 옥사이드층(271) 및 식각 정지막(250을 식각하여 하부 전극 홀을 형성한다.
구체적으로, 몰드 옥사이드층(271) 및 식각 정지막(250)은 메탈 컨택 플러그(190)의 상면이 노출될 때까지 식각할 수 있다. 이에 따라, 도시된 것과 같이 몰드 옥사이드(270) 내에 하부 전극 홀(280)을 형성한다.
도 34를 참고하면, 하부 전극막(300p)이 하부 전극 홀(280) 및 몰드 옥사이드(270)의 상면을 덮도록 형성된다.
도시된 것과 같이 몰드 옥사이드(270)의 형상을 따라 컨포멀하게 형성될 수 있다. 이렇게 하부 전극막(300p)을 형성하는 방법으로는, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD)이나 원자층 증착(Atomic Layer Deposition, ALD) 방법 등이 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
하부 전극막(300p)이 이렇게 몰드 옥사이드(270)의 형상을 따라 컨포멀하게 형성되므로, 형성된 하부 전극막(300p) 상에는 도시된 것과 같이 상부 트렌치(350)가 형성될 수 있다.
하부 전극막(300p)은 제1 도전성 물질로 이루어 질 수 있다. 예를 들어, 제1 도전성 물질은 TiN, TaN, W, Ru, Pt일 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 도 35를 참고하면, 서포터막(400p)을 상부 트렌치(350)를 완전히 채우도록 형성한다. 또한 서포터막(400p)을 하부 전극막(300p)의 상면을 덮도록 형성할 수 있다. 서포터막(400p)은 도전성 물질을 포함할 수 있다.
이어서, 도 36을 참고하면, 하부 전극막(300p) 및 서포터막(400p)을 몰드 옥사이드(270)의 상면이 노출될 때까지 식각할 수 있다. 상기 식각에 따라 셀(cell)간 노드 분리가 이루어 진다.
하부 전극막(300p) 및 서포터막(400p)을 식각하는 것은 화학 기계적 연마(Chemical Mechanical Polish, CMP)공정을 사용할 수 있다. 하부 전극막(300p)의 상부가 식각되면, 하부 전극(300)이 형성될 수 있다. 서포터막(400p)의 상부가 식각되면 서포터(400)가 형성될 수 있다. 서포터(400)의 상면은 하부 전극(300)의 상면과 동일 평면일 수 있다. 상기 "동일 평면"이란 서포터(400)의 상면과 하부 전극(300)의 상면의 미세한 단차를 포함하는 개념이다.
이어서, 도 37를 참조하면, 남은 몰드 옥사이드(270)는 전부 식각된다. 따라서, 하부 전극(300)의 측면에는 식각 정지막(250) 밖에 남지 않고, 이에 따라 하부 전극(300)의 외벽이 노출될 수 있다. 따라서, 열적, 기계적 스트레스에 의해 하부 전극(300)이 쓰러지거나 일부가 벗겨지는 문제가 발생할 수 있다. 따라서, 본 실시예의 반도체 소자(1)는 서포터(400)를 형성함으로써, 하부 전극(300)의 쓰러짐을 방지하고자 한다. 다만, 서포터(400)는 필요에 따라 생략될 수 있다.
이어서, 도 37을 참고하면, 유전막(500)을 식각 정지막(250), 하부 전극(300) 및 서포터(400)를 모두 덮도록 형성할 수 있다. 유전막(500)은 Al2O3, HfO2, Lantane계 Oxide, ZrO2, Ta2O5, TiO2, SrTiO3, BaSrTiO3 등과 이의 조합으로 형성할 수 있다.
이어서, 도 38을 참고하면, 상부 전극(600)을 유전막(500) 상에 형성할 수 있다. 상부 전극(600)은 TiN, TaN, W, Ru, Pt 등을 사용할 수 있다.
하부 전극(300), 유전막(500) 및 상부 전극(600)은 커패시터를 이루어 기억소자의 역할을 할 수 있다. 본 실시예의 커패시터는 DRAM(Dynamic Random Access Memory)의 기억 소자 역할을 수행하는 데에 사용될 수 있으나, 이에 제한되지는 않는다. 즉, 일반적인 커패시터의 제조에도 사용될 수 있다.
이어서, 도 39 및 도 40을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 39 및 도 40은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 실시예에는, 도 4 내지 도 38에서 설명한 실시예와 비교하여, 단위 영역의 형상을 제외하고 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 반복되는 설명은 생략할 수 있다.
도 40의 중간 단계는, 상술한 도 4 내지 도 38의 실시예가 포함하는 중간 단계 중 도 13을 통해 설명한 중간 단계와 대응될 수 있다. 따라서, 도 40의 앞선 단계는 도 3 내지 도 12로 대체될 수 잇다.
도 39는 본 실시예의 중간 단계를 설명하기 위한 사시도이고, 도 40은 도 39의 중간 단계를 S 방향에서 바라본 사시도이다.
도 39 내지 도 40을 참조하면, 단위 영역(C1)에 배치된 필러 마스크(135)는 육각형으로 배치된다.
상기 육각형의 모서리 위치에 배치된 필러 마스크(135)는 이웃하는 필러 마스크(135)와 제2 간격(Gc)를 가지고 이격될 수 있다. 앞선 실시예에서, 제2 간격(Gc)을 가지고 이격된 필러 마스크(135) 사이에 배치된 스페이서(137)은 머지 또는 접촉할 수 있으며, 이를 통해 마스크 브릿지(137a)가 형성될 수 있다. 이 경우, 단위 영역(C1)에서, 마스크 브릿지(137a) 및 필러 마스크(135)로 둘러싸인 식각 영역(a)는 육각형 형태일 수 있다.
이어지는 공정은 상술한 바와 같이, 앞선 실시예의 도 17 내지 도 38의 공정이 수행되어, 반도체 장치를 제조할 수 있다. 따라서, 본 실시에에 따른 반도체 장치는 육각 형태의 상면을 가지는 컨택 홀(150)과 비트라인 컨택(160)을 포함할 수 있다.
본 실시예는 본 발명의 기술적 사상을 설명하기 위한 것으로, 컨택 홀(150)과 비트라인 컨택(160)의 형상을 제한하고자 하는 것이 아니다. 즉, 본 발명의 기술적 사상에 따라 필러 마스크(135)의 다양한 배치와 스페이서(137)를 통해 형성되는 마스크 브릿지(137a)를 이용하여, 다양한 형상의 컨택홀(150)을 형성할 수 있다.
이어서, 도 41을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
본 실시예에 따른 반도체 장치는 도 1 내지 도 3을 통해 설명한 반도체 장치와 비교하여, 비 사각 형태의 상면을 가지는 비트라인 컨택을 포함하는 것을 제외하고 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하므로 반복되는 설명은 생략할 수 있다.
도 41은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 41을 참조하면, 본 실시예에 따른 반도체 장치는 사각 형태인 비트라인 컨택(160)과 사각 형태가 아닌, 즉, 비 사각 형태인 비트라인 컨택(161)을 포함할 수 있다.
비 사각 형태인 비트라인 컨택(161)은 제조 공정 중의 필러 마스크(135)의 오정렬 또는 무너짐 등으로 인해 형성될 수 있다. 한편, 비트라인 컨택(161)은 격자 배치를 가지고 규칙적으로 배치될 수 있으나, 배치 형태가 이에 제한되는 것은 아니다.
도 42은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법으로 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 42을 참조하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(11000)은 컨트롤러(11100), 입출력 장치(11200, I/O), 기억 장치(11300, memory device), 인터페이스(11400) 및 버스(11500, bus)를 포함할 수 있다. 컨트롤러(11100), 입출력 장치(11200), 기억 장치(11300) 및/또는 인터페이스(11400)는 버스(11500)를 통하여 서로 결합 될 수 있다. 버스(11500)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(11100)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(11200)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(11300)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(11400)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(11400)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(11400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(11000)은 컨트롤러(11100)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(1~11)는 기억 장치(11300) 내에 제공되거나, 컨트롤러(11100), 입출력 장치(11200, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(11000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 스마트 폰(smart phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 43는 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 43는 태블릿 PC를 도시한 것이다. 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
103: 활성 영역
107: 소오스/드레인 영역
110: 트렌치
112: 게이트 절연막
120: 게이트 전극
131: 버퍼층
133: 절연막
135: 필러 마스크
137: 스페이서
137a: 마스크 브릿지
150: 컨택홀
160: 비트라인 컨택
170: 비트 라인

Claims (20)

  1. 기판에 소자 분리막과 상기 소자 분리막에 의해 정의되는 활성 영역을 형성하고,
    상기 기판 상에 절연막을 형성하고,
    상기 절연막 상에, 각각 제1 간격과 상기 제1 간격보다 좁은 제2 간격을 가지고 서로 이격된 복수 개의 필러(pillar) 마스크를 형성하고,
    상기 복수 개의 필러 마스크 상에 스페이서를 형성하고,
    상기 스페이서의 일부를 제거하여, 상기 제2 간격을 가지고 이격된 복수 개의 필러 마스크 사이에 마스크 브릿지를 형성하고,
    상기 복수 개의 필러 마스크와 상기 마스크 브릿지를 통해 상기 절연막을 식각하여, 상기 활성 영역을 노출시키는 컨택 홀을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 스페이서를 형성하는 것은, 상기 복수 개의 필러 마스크 상에 상기 스페이서를 컨포말(conformal)하게 형성하는 것을 포함하는 반도체 장치 제조 방법.
  3. 제 2항에 있어서,
    상기 스페이서를 형성하는 것은, 상기 제2 간격을 가지고 이격된 복수 개의 필러 마스크 사이에서 상기 스페이서가 머지(merge)되는 것을 포함하는 반도체 장치 제조 방법.
  4. 제 2항에 있어서,
    상기 스페이서는 제1 두께를 가지고, 상기 제2 간격은 상기 제1 두께의 2배 이하인 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 간격은 상기 제2 간격의 2 내지 4 배인 반도체 장치 제조 방법.
  6. 제 1항에 있어서,
    상기 복수 개의 필러 마스크를 형성하는 것은, 각각 서로 인접한 제1 내지 제4 필러 마스크를 형성하는 것을 포함하고, 상기 제1 내지 제4 필러 마스크를 형성하는 것은, 상기 제1 및 제2 필러 마스크는 제1 방향을 따라 형성하고, 상기 제3 및 제4 필러 마스크는 상기 제1 방향과 수직하는 제2 방향을 따라 형성하는 것을 포함하는 반도체 장치 제조 방법.
  7. 제 6항에 있어서,
    상기 제1 간격은 제1 방향 간격과 상기 제1 방향 간격보다 작은 제2 방향 간격을 포함하고, 상기 제1 방향 간격은 상기 제1 및 제2 필러 마스크 사이의 간격이고, 상기 제2 방향 간격은 상기 제3 및 제4 필러 마스크 사이의 간격인 반도체 장치 제조 방법.
  8. 제 7항에 있어서,
    상기 제1 방향 간격은 상기 제2 방향 간격의 1.2 내지 1.6배인 반도체 장치 제조 방법.
  9. 제 1항에 있어서,
    상기 복수 개의 필러 마스크 각각은 모서리가 둥근 사각 기둥 형태이고, 상기 복수 개의 필러 마스크 각각의 모서리는 이웃하는 필러 마스크의 모서리와 마주보고, 상기 복수 개의 필러 마스크 각각의 변은 이웃하는 필러 마스크의 변과 마주보는 반도체 장지 제조 방법.
  10. 제 9항에 있어서,
    상기 제1 간격은 상기 복수 개의 필러 마스크 각각의 모서리와 이웃하는 필러 마스크의 모서리와의 간격이고, 상기 제2 간격은 상기 복수 개의 필러 마스크 각각의 변과 이웃하는 필러 마스크의 변과의 간격인 반도체 장치 제조 방법.
  11. 기판에 소자 분리막과 상기 소자 분리막에 의해 정의되는 활성 영역을 형성하고,
    상기 기판 상에 절연막을 형성하고,
    상기 절연막 상에 형성되어 상기 절연막의 일 영역을 둘러싸고, 각각 제1 간격과 상기 제1 간격보다 좁은 제2 간격을 가지고 서로 이격된 제1 내지 제4 필러(pillar) 마스크를 형성하고,
    상기 제1 내지 제4 필러 마스크 상에 스페이서를 컨포말하게 형성하고,
    상기 스페이서의 일부를 제거하여, 상기 제2 간격을 가지고 이격된 상기 제1 내지 제4 필러 마스크 사이에 마스크 브릿지를 형성하고,
    상기 제1 내지 제4 필러 마스크와 상기 마스크 브릿지를 통해 상기 일 영역을 식각하여, 상기 활성 영역을 노출시키는 컨택 홀을 형성하는 것을 포함하고,
    상기 스페이서의 일부를 제거하는 것은, 상기 절연막의 일 영역의 상면을 사각 형태로 노출시키는 것을 포함하고,
    상기 컨택 홀을 형성하는 것은, 상기 노출된 절연막의 일 영역의 상면을 식각하여, 사각 형태인 상기 컨택 홀을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  12. 제 11항에 있어서,
    상기 제1 내지 제4 필러 마스크를 형성하는 것은, 상기 제1 및 제2 필러 마스크는 제1 방향을 따라 형성하고, 상기 제3 및 제4 필러 마스크는 상기 제1 방향과 수직하는 제2 방향을 따라 형성하는 것을 포함하는 반도체 장치 제조 방법.
  13. 제 12항에 있어서,
    상기 제1 내지 제4 필러 마스크 각각은 모서리가 둥근 사각 기둥 형태이고, 상기 제1 필러 마스크의 모서리 중 하나는 상기 제2 필러 마스크의 모서리중 하나와 서로 마주보고, 상기 제3 필러 마스크의 모서리 중 하나는 상기 제4 필러 마스크의 모서리중 하나와 서로 마주보는 반도체 장치 제조 방법.
  14. 제 13항에 있어서,
    상기 제1 내지 제4 필러 마스크 각각은, 상기 제1 방향에 따라 상기 모서리를 연결하는 제1 직경과, 상기 제2 방향에 따라 상기 모서리를 연결하는 제2 직경을 포함하고, 상기 제1 직경은 상기 제2 직경의 1 내지 1.3배인 반도체 장치 제조 방법.
  15. 타겟(target)막 상에, 각각 제1 간격과 상기 제1 간격보다 좁은 제2 간격을 가지고 서로 이격된 복수 개의 필러(pillar) 마스크를 형성하고,
    상기 복수 개의 필러 마스크 상에 제1 두께를 가지는 스페이서를 컨포말(confomal)하게 형성하여, 상기 제2 간격을 가지고 이격된 복수 개의 필러 마스크 사이에서 상기 스페이서를 머지(merge)시키고,
    상기 스페이서의 일부를 제거하여, 상기 머지(merge)된 스페이서를 통해, 상기 제2 간격을 가지고 이격된 복수 개의 필러 마스크 사이에 마스크 브릿지를 형성하고,
    상기 복수 개의 필러 마스크와 상기 마스크 브릿지를 통해 상기 타겟막을 식각하여, 컨택 홀을 형성하는 것을 포함하고,
    상기 제2 간격의 길이는 상기 제1 두께 길이의 2배 이하이고,
    상기 제1 간격은 상기 제2 간격의 2 내지 4 배인 컨택 홀 형성 방법.
  16. 제 15항에 있어서,
    상기 복수 개의 필러 마스크를 형성하는 것은, 각각 서로 인접한 제1 내지 제4 필러 마스크를 형성하는 것을 포함하고, 상기 제1 내지 제4 필러 마스크를 형성하는 것은, 상기 제1 및 제2 필러 마스크는 제1 방향을 따라 형성하고, 상기 제3 및 제4 필러 마스크는 상기 제1 방향과 수직하는 제2 방향을 따라 형성하는 것을 포함하는 컨택 홀 형성 방법.
  17. 제 16항에 있어서,
    상기 제1 간격은 제1 방향 간격과 상기 제1 방향 간격보다 작은 제2 방향 간격을 포함하고, 상기 제1 방향 간격은 상기 제1 및 제2 필러 마스크 사이의 간격이고, 상기 제2 방향 간격은 상기 제3 및 제4 필러 마스크 사이의 간격인 컨택 홀 형성 방법.
  18. 제 17항에 있어서
    상기 제1 방향 간격은 상기 제2 방향 간격의 1.2 내지 1.6배인 컨택 홀 형성 방법.
  19. 제 15항에 있어서,
    상기 복수 개의 필러 마스크 각각은 모서리가 둥근 사각 기둥 형태이고, 상기 복수 개의 필러 마스크 각각의 모서리는 이웃하는 필러 마스크의 모서리와 마주보고, 상기 복수 개의 필러 마스크 각각의 변은 이웃하는 필러 마스크의 변과 마주보는 컨택 홀 형성 방법.
  20. 소자 분리막과 상기 소자 분리막에 의해 분리되고, 서로 이격된 복수 개의 활성 영역을 포함하는 기판
    상기 복수 개의 활성 영역 상에, 상기 복수 개의 활성 영역과 교차하여 제2 방향으로 연장되는 복수 개의 게이트 전극 라인
    상기 복수 개의 활성 영역 상에, 각각 상기 복수 개의 게이트 전극 라인 사이에 배치되고, 상기 복수 개의 활성 영역과 교차하여 상기 제2 방향과 다른 제1 방향으로 연장되는 복수 개의 비트 라인
    상기 복수 개의 비트 라인과 상기 복수 개의 활성 영역 사이에 배치되어, 상기 복수 개의 비트 라인과 전기적으로 연결되는 상면을 각각 포함하는 복수 개의 비트라인 컨택을 포함하되
    상기 복수 개의 비트라인 컨택의 상면은 사각 형태의 상면과 비 사각 형태의 상면을 포함하는 반도체 장치.
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