KR20170047101A - Opc 이용한 마스크 제조방법 및 반도체 소자 제조방법 - Google Patents

Opc 이용한 마스크 제조방법 및 반도체 소자 제조방법 Download PDF

Info

Publication number
KR20170047101A
KR20170047101A KR1020150147545A KR20150147545A KR20170047101A KR 20170047101 A KR20170047101 A KR 20170047101A KR 1020150147545 A KR1020150147545 A KR 1020150147545A KR 20150147545 A KR20150147545 A KR 20150147545A KR 20170047101 A KR20170047101 A KR 20170047101A
Authority
KR
South Korea
Prior art keywords
opc
mask
layout
pattern
data
Prior art date
Application number
KR1020150147545A
Other languages
English (en)
Inventor
심우석
원칭 량
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150147545A priority Critical patent/KR20170047101A/ko
Priority to US15/299,558 priority patent/US20170115556A1/en
Publication of KR20170047101A publication Critical patent/KR20170047101A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

본 발명의 기술적 사상은 계층 구조를 유지하면서 더미 패턴들을 형성함으로써, TAT(Turn Around Time) 감소 및 시스템의 요구성능을 낮출 수 있는 마스크 제조방법 및 반도체 소자 제조방법을 제공한다. 그 마스크 제조방법은 메인(main) 패턴에 대한 레이아웃(layout)을 디자인하는 단계; 상기 레이아웃에 대하여 통합 OPC(Optical Proximity Correction)를 수행하는 단계; 상기 통합 OPC를 통해 획득한 디자인 데이터를 MTO(Mask Tape-Out) 디자인 데이터로서 전달하는 단계; 상기 MTO 디자인 데이터에 기초하여 마스크 데이터를 준비하는 단계; 및 상기 마스크 데이터에 기초하여 마스크용 기판 상에 노광을 수행하는 단계;를 포함하고, 상기 통합 OPC를 수행하는 단계에서, 계층 구조(hierarchical structure)를 유지하면서 더미(dummy) 패턴을 생성한다.

Description

OPC 이용한 마스크 제조방법 및 반도체 소자 제조방법{Method for fabricating mask and semiconductor device using OPC(Optical Proximity Correction)}
본 발명의 기술적 사상은 마스크 제조방법에 관한 것으로, 특히 OPC를 이용한 마스크 제조방법 및 그 마스크 이용한 반도체 소자 제조방법에 관한 것이다.
반도체 공정에서, 웨이퍼 등과 같은 반도체 기판 상에 패턴을 형성하기 위하여 마스크를 이용한 리소그라피 공정이 수행될 수 있다. 마스크는 간단하게 정의하면 투명한 기층 소재 상에 불투명한 재질의 패턴 형상이 형성되어 있는 패턴 전사체라고 말할 수 있다. 마스크의 제조 공정을 간단히 설명하면, 먼저 요구되는 회로를 설계하고 상기 회로에 대한 레이아웃을 디자인한 후, OPC(Optical Proximity Correction)을 통해 획득한 디자인 데이터를 MTO(Mask Tape-Out) 디자인 데이터로서 전달한다. 이후, 상기 MTO 디자인 데이터에 기초하여 마스크 데이터 준비(Mask Data Preparation: MDP)를 수행하고, 전공정(FEOL)과 후공정(BEOL)을 수행하여 마스크를 제작할 수 있다. 상기 전공정은 예컨대, 마스크에 대한 노광 공정, 화학적 처리 공정 및 계측 공정을 포함할 수 있다. 여기서, 마스크에 대한 노광 공정은 크게 전자빔(E-beam)을 이용하거나 또는 레이저를 이용할 수 있다. 상기 후공정은 결함 검사, 결함 수리, 펠리클 도포 등을 포함할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 계층 구조를 유지하면서 더미 패턴들을 형성함으로써, TAT(Turn Around Time) 감소 및 시스템의 요구성능을 낮출 수 있는 마스크 제조방법 및 반도체 소자 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 메인(main) 패턴에 대한 레이아웃(layout)을 디자인하는 단계; 상기 레이아웃에 대하여 통합 OPC(Optical Proximity Correction)를 수행하는 단계; 상기 통합 OPC를 통해 획득한 디자인 데이터를 MTO(Mask Tape-Out) 디자인 데이터로서 전달하는 단계; 상기 MTO 디자인 데이터에 기초하여 마스크 데이터를 준비하는 단계; 및 상기 마스크 데이터에 기초하여 마스크용 기판 상에 노광을 수행하는 단계;를 포함하고, 상기 통합 OPC를 수행하는 단계에서, 계층 구조(hierarchical structure)를 유지하면서 더미(dummy) 패턴을 생성하는, 마스크 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 통합 OPC를 수행하는 단계는, 상기 레이아웃의 구조를 분석하는 단계; 상기 분석에 기초하여 템플릿들(templates)을 분리하는 단계; 상기 더미 패턴을 생성하는 단계; SRAF(Sub-Resolution Assist Feature)를 생성하는 단계; 및 상기 템플릿들에 대한 OPC를 수행하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 동일 템플릿 내에서 상기 계층 구조를 유지하면서 생성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴과 SRAF는 동일 템플릿 내에 생성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 동일 템플릿 내에서 상기 SRAF를 생성하는 원리에 기초하여 생성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 템플릿들은 메인 패턴의 영향 범위(influence range)을 고려하여 구별 및 분리할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메인 패턴은 반도체 소자의 회로 패턴에 대응하는 패턴이고, 상기 더미 패턴은 상기 회로 패턴의 패터닝 불량을 방지하기 위한 보조 패턴으로서, 상기 반도체 소자에 형성되며, 상기 SRAF는 패턴들의 밀도 차에 의한 OPC 편차 보상을 위한 보조 패턴으로서, 상기 반도체 소자에 형성되는 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 통합 OPC를 수행하는 단계에서, 상기 더미 패턴이 없는 상기 레이아웃에 대한 데이터를 입력받아 상기 통합 OPC를 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 레이아웃을 디자인하는 단계 이후에, DRC(Design Rule Check)를 수행하는 단계를 더 포함하고, 상기 DRC를 수행하는 단계에서, 기 설정된 기준을 만족하는 경우에 상기 통합 OPC를 수행하는 단계로 진행하고, 상기 기 설정된 기준을 만족하지 못하는 경우에 상기 레이아웃을 디자인하는 단계로 돌아갈 수 있다.
본 발명의 일 실시예에 있어서, 상기 통합 OPC를 수행하는 단계 이후에, OPC 검증을 수행하는 단계를 더 포함하고, 상기 OPC 검증을 수행하는 단계에서, 기 설정된 기준을 만족하는 경우에 상기 MTO 디자인 데이터로서 전달하는 단계로 진행하고, 상기 기 설정된 기준을 만족하지 못하는 경우에 상기 통합 OPC를 수행하는 단계로 돌아갈 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 메인 패턴에 대한 레이아웃을 디자인하는 단계; 상기 레이아웃에 대한 데이터를 입력받아, 계층 구조를 유지하면서 더미 패턴을 생성하는, 통합 OPC를 수행하는 단계; 상기 통합 OPC를 통해 획득한 디자인 데이터를 MTO(Mask Tape-Out) 디자인 데이터로서 전달하는 단계; 상기 MTO 디자인 데이터에 기초하여 마스크 데이터를 준비하는 단계; 상기 마스크 데이터에 기초하여 마스크용 기판 상에 노광을 수행하여 마스크를 형성하는 단계; 및 상기 마스크를 이용한 리소그라피 공정을 통해 반도체 소자를 형성하는 단계;를 포함하는 반도체 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 통합 OPC를 수행하는 단계는, 상기 레이아웃의 구조를 분석하여 템플릿들로 분리하는 단계; 템플릿들 각각에 상기 더미 패턴 및 SRAF를 생성하는 단계; 및 상기 템플릿들에 대한 OPC를 수행하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 동일 템플릿 내에서 상기 더미 패턴을 생성한 후에 상기 SRAF를 생성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 동일 템플릿 내에서 상기 SRAF를 생성하는 원리에 기초하여 생성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 레이아웃을 디자인하는 단계 이후에, DRC를 수행하는 단계와 상기 통합 OPC를 수행하는 단계 이후에, OPC 검증을 수행하는 단계를 더 포함하고, 상기 DRC를 수행하는 단계에서, 기 설정된 기준의 만족 여부에 따라, 상기 통합 OPC를 수행하는 단계 또는 상기 레이아웃을 디자인하는 단계로 진행하며, 상기 ORC 검증을 수행하는 단계에서, 기 설정된 기준의 만족 여부에 따라, 상기 MTO 디자인 데이터로서 전달하는 단계 또는 상기 통합 OPC를 수행하는 단계로 진행할 수 있다.
본 발명의 기술적 사상에 의한 마스크 제조방법은, 더미 패턴 생성과 기본 OPC를 함께 수행하는 통합 OPC 단계를 포함함으로써, 기존 DRC 툴 등을 통해 플랫 레벨로 더미 패턴을 생성함에 따라 후속 OPC 단계에서 런타임 및 GDS 데이터 용량이 대폭적으로 증가하는 문제를 해결할 수 있다. 따라서, 본 발명의 기술적 사상에 의한 마스크 제조방법은, 마스크 패턴에 대한 레이아웃 디자인 이후, 마스크 제작을 위한 일련의 공정, 예컨대 OPC 및 ORC의 TAT(Turn Around Time)를 현저하게 줄일 수 있으며, 이로 인한 마스크 제조 과정의 시간과 비용을 대폭적으로 감소시킬 수 있고, 또한 시스템 요구성능도 낮출 수 있다.
도 1은 본 발명의 일 실시예에 따른 마스크 제조방법에 대한 흐름도이다.
도 2는 본 발명의 일 실시예에 따른 마스크 제조방법에 대한 흐름도이다.
도 3은 도 1의 마스크 제조방법 중 통합 OPC 수행 단계를 좀더 상세하게 보여주는 흐름도이다.
도 4는 더미 패턴을 형성하는 이유를 설명하기 위한 레이아웃들이다.
도 5는 더미 패턴을 형성하는 방법과 계층 구조의 관계를 설명하기 위한 개념도들이다.
도 6 및 도 7은 템플릿(template)의 개념을 설명하기 위한 개념도들이다.
도 8 및 도 9는 SRAF를 생성하는 방법을 보여주는 레이아웃들이다.
도 10은 본 발명의 일시예에 따른 계층적 더미 패턴 생성 방법을 적용한 결과와 기존 더미 패턴 생성 방법을 적용한 결과를 보여주는 개념도들이다.
도 11은 본 발명의 일시예에 따른 계층적 더미 패턴 생성 방법을 적용한 결과와 결과와 기존 더미 패턴 생성 방법을 적용한 결과를 보여주는 템플릿들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자 제조방법에 대한 흐름도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 마스크 제조방법에 대한 흐름도이다.
도 1을 참조하면, 먼저, 메인 패턴에 대한 레이아웃을 디자인한다(S110). 일반적으로 회로 설계자들이 반도체 소자에 대한 디자인을 하게 되면, 디자인된 회로에 대한 레이아웃의 디자인을 진행하여 마스크 형태로 구현하게 된다. 여기서, 레이아웃은 디자인된 회로가 웨이퍼 상으로 전사될 수 있는 물리적인 표시이고, 메인 패턴은 반도체 소자의 동작에 직접 관계되는 회로(circuit), 상호연결(interconnection) 등에 대응할 수 있다. 이러한 메인 패턴들에 대한 레이아웃의 디자인 작업이 완료되면, 일단 반도체 소자의 동작을 위한 기본적인 레이아웃 작업은 완료된 것으로 볼 수 있다.
한편, 메인 패턴들에 레이아웃은 일반적으로 계층 구조(hierarchical structure)가 높은 또는 좋은 상태로 형성될 수 있다. 여기서, 계층 구조가 높다 또는 좋다는 의미는 패턴들 간의 구별성이 좋다는 것을 의미하며, 회로 구조가 단순할수록 계층 구조는 높아지고 회로 구조가 복잡할수록 계층 구조는 낮아질 수 있다. 따라서, 메인 패턴들의 레이아웃은 비교적 단순한 구조로 형성되어 패턴들 간의 구별이 용이할 수 있다. 예컨대, 높은 레벨의 계층 구조로서, 메모리 어레이는 특정 개수의 로우들 및 칼럼들로 반복되는 셀을 갖는 것으로 묘사될 수 있다. 그 다음 레벨의 계층 구조로서, 기본 메모리 셀은 서브셀들 A 및 B로 구성되는 것으로 묘사될 수 있다. 최하위 레벨의 계층 구조조서, 서브셀들은 기하학적인 직사각형 및 다각형으로 묘사될 수 있다. 다른 예로서, 트랜지스터를 만드는 FEOL(front-end-of-line) 단계의 회로들은 비교적 단순한 레이아웃으로 디자인되어 높은 레벨의 계층 구조를 갖는 반면, 메탈 배선 등을 만드는 BEOL(back-end-of-line) 단계의 회로들은 복잡한 레이아웃으로 디자인되어 낮은 레벨의 계층 구조를 가질 수 있다.
다음, 패턴의 레이아웃에 대하여 통합 OPC(Optical Proximity Correction)를 수행한다(S120). 여기서, 통합 OPC의 수행은 더미 패턴의 생성과 OPC(이하, '통합 OPC'와의 구별을 위해 '기본 OPC'로 명명한다)를 통합하여 함께 수행함을 의미할 수 있다. 전술한 바와 같이, 메인 패턴들에 대한 레이아웃의 디자인을 통해 반도체 소자에 대한 기본적인 레이아웃이 완료될 수 있다. 그러나 기본적인 레이아웃의 경우, 메인 패턴들 간의 빈 공간들로 인해 패턴 밀도(density)의 불균일이 존재하고, 이러한 패턴 밀도의 불균일은 리소그라피 공정 진행시 패턴 불량을 야기할 수 있다. 따라서, 패턴 불량 방지를 위해 메인 패턴들 사이의 빈 공간들을 더미(dummy) 패턴들로 채우게 되며, 이러한 더미 패턴들은 반도체 소자의 동작과는 전혀 무관한 패턴들일 수 있다. 더미 패턴들의 생성에 관련해서, 도 4 내지 도 5의 설명 부분에서 좀더 상세히 설명한다.
이러한 더미 패턴들은 보통 기본 OPC와 별도로 룰 기반 패턴 생성(rule based pattern generation) 방식을 사용하여 생성되며, DRC(Design Rule Check)라는 툴(tool) 등으로 구현될 수 있다. 그러나 DRC 툴 등을 이용한 더미 패턴들의 생성은 메인 패턴의 계층 구조를 변형, 즉 계층 구조를 나쁘게 또는 낮게 만드는 주원인으로 작용할 수 있다.
참고로, 반도체 소자의 종류가 복잡하고 집적도가 증가할수록 더미 패턴의 생성과정과 그 후속 과정의 런타임(runtime) 및 데이터 양은 기하급수적으로 증가하게 된다. 좀더 구체적으로, 더미 패턴의 생성이 DRC 툴 등으로 수행되고, 그 후 LVS(Layout Versus Schematic)와 DRC와 같은 레이아웃 증명(layout verification) 과정이 수행되는 경우, 반도체 칩의 규모가 클수록, 반도체 칩의 밀도가 증가할수록 계층 구조의 복잡성이 증가하고, 후속 과정에서 필요한 계산과정이 기하급수적으로 증가할 수 있다. 또한, 일반적으로 레이아웃 증명 이후에 OPC(Optical Proximity Correction) 및 ORC(Optical Rule Check) 단계가 진행되는데, 앞서 계층 구조의 복잡성 및 계산 과정의 증가는 상기 OPC 및 ORC 단계의 런타임 및 GDS (Graphic Design System) 또는 OASIS(Open Artwork System Interchange Standard) 등의 데이터 용량까지 증가시키게 되어 마스크 제작과정에서 시간, 데이터 및 각종 비용의 증가를 유발하게 된다.
전술한 바와 같이 메인 패턴의 레이아웃은 설계 구조상 계층 구조가 상대적으로 높게 유지되므로, 후속 단계의 OPC 진행에서 런타임이나 GDS 데이터 용량 증가의 효과가 크지 않을 수 있다. 즉, 메인 패턴에 대한 레이아웃만의 데이터를 가지고 OPC를 진행하는 경우 런타임이나 GDS 데이터 용량 증가가 크기 않을 수 있다. 그러나 DRC 툴 등을 통해 더미 패턴들의 생성 과정을 거치게 되면, 설계 단계에서의 계층 구조가 훼손되어 플랫 레벨(flat level) 수준의 낮은 계층 구조를 보이게 된다. 이와 같이 더미 패턴들 생성 과정에서 패턴의 레이아웃이 낮은 계층 구조로 변형됨으로써, 후속 단계의 OPC 진행에서 런타임 및 GDS 데이터 용량이 급격하게 증가하게 된다.
그러나 마스크 제조과정에서 PPC(Process Proximity Correction) 및 OPC 개선을 위해서 메인 패턴이 없거나 밀도가 낮은 곳에 더미 패턴들을 생성하는 것은 필수적인 과정으로 생략될 수는 없다. 따라서, 본 실시예의 마스크 제조방법에서는 통합 OPC를 수행하는 단계에서, 더미 패턴 생성과 기본 OPC를 함께 수행함으로써, 기존 DRC 툴 등을 통해 플랫 레벨로 더미 패턴을 생성함에 따른 OPC 단계의 런타임 및 GDS 데이터 용량 증가 문제를 해결할 수 있다. 결과적으로, 마스크의 패턴에 대한 레이아웃의 디자인 과정에서의 시간과 비용을 현저하게 감소시킬 수 있다. 통합 OPC의 구체적인 내용에 대해서는 도 3의 설명 부분에서 좀더 상세히 설명한다.
참고로, OPC, 즉 기본 OPC는 패턴이 미세화됨에 따라 이웃하는 패턴들 간의 영향에 의한 광 근접 현상(Optical Proximity Effect: OPE)이 노광 과정 중에 발생하고, 이를 극복하기 위해서 패턴의 레이아웃을 보정하여 OPE 발생을 억제하는 방법을 말한다. 따라서, 메인 패턴과 더미 패턴들에 대한 레이아웃은 마스크 상의 패턴으로 그대로 이용되는 것이 아니라 기본 OPC를 통해 보정될 수 있다. 한편, 기본 OPC는 크게 두 가지로 나누어지는데, 하나는 룰 베이스(rule-based) OPC이고, 다른 하나는 시뮬레이션 베이스 또는 모델 베이스(model-based) OPC이다.
룰 베이스 OPC는, 먼저 테스트용 마스크를 제작하고, 테스트용 마스크의 패턴을 웨이퍼에 전사하여 테스트용 웨이퍼를 제작한다. 그 후, 테스트용 웨이퍼 상에 형성된 패턴에 대한 측정 데이터와 테스트용 마스크의 디자인 데이터에 기초하여 디자인 룰을 결정한다. 즉, 상기 측정 데이터와 테스트용 마스크의 디자인 데이터에 기초하여, 패턴의 레이아웃을 디자인하는 데에 적용하는 바이어스 데이터를 결정하기 위한 디자인 룰을 결정한다. 이러한 디자인 룰이 결정되면 디자인 룰에 기초하여 패턴의 레이아웃을 보정한다. 보정은 패턴의 레이아웃을 디자인하는 캐드(CAD) 단계에서 행해질 수 있다. 룰 베이스 OPC는 설계상 허용 가능한 모든 패턴에 대하여 테스트 패턴을 측정하고, 또한 프로세스가 변할 때마다 작업을 반복해야 할 가능성이 있어, 시간과 비용이 많이 소비될 가능성이 있다.
모델 베이스 OPC는 미리 준비된 표준 테스트 패턴, 즉 대표 패턴의 측정 결과에 기초하여, 광 근접 효과를 고려한 전사의 프로세스를 표현하는 커널들(kernels)을 생성하고, 그러한 커널들을 포함한 프로세스 모델을 통해 마스크의 패턴의 형상과 웨이퍼에 전사된 패턴의 형상을 차이를 시뮬레이션하여 구하고, 이 시뮬레이션 결과에 따라 패턴의 레이아웃을 보정하게 된다. 이러한 모델 베이스 OPC는 대량의 테스트 패턴을 측정할 필요가 없으므로 시간 및 비용 면에서 유리하나, 패턴들의 밀도, 인접 패턴의 형태나 거리 등에 따른 영향을 충실히 반영하기 힘들 수 있다.
한편, 기본 OPC는 패턴의 레이아웃의 변형뿐만이 아니라, 패턴의 코너 상에 세리프들(serifs)로 불리는 서브 리소그라피 피쳐들(sub-lithographic features)을 부가하는 방법이나, 스캐터링 바아들(scattering bars)과 같은 서브 레졸루션 어시스트 피쳐들(sub-resolution assist features: SRAFs)을 부가하는 방법을 포함할 수 있다. 여기서, 세리프는 일반적으로 패턴의 각 코너 상에 위치된 사각형 피처들로서, 웨이퍼 상에 최종 전사된 패턴의 코너들을 "뾰족하게(sharpen)" 하는 작용을 할 수 있다. 또한, 세리프는 두 개의 상이한 패턴의 교차로 인해 초래되는 왜곡 인자를 보상하기 위해 교차영역에 또한 사용될 수도 있다. SRAF는 노광 장비의 해상도보다 적은 크기로 형성되며, 레지스트층으로 전사되지 않는 피쳐이다. 즉, SRAF는 웨이퍼 상에 실제로 형성되는 패턴은 아니다. 패턴들이 밀도가 높은 영역 및 낮은 영역으로 형성되는 경우에, 광학 특성상 밀도가 다른 영역에서 서로 다른 회절 형태를 가져 광 근접 효과 보정, 즉 OPC에 의한 편차가 발생할 수 있다. SRAF는 패턴의 밀도차에 기인한 OPC 편차 문제를 해결하기 위하여 도입되는 보조 패턴일 수 있다. 세리프나 SRAF에 대해서는 도 8 및 도 9의 설명부분에서 좀더 상세히 설명한다.
통합 OPC 수행 후, 상기 통합 OPC를 통해 얻은 디자인 데이터를 MTO(Mask Tape Out) 디자인 데이터로서 전달한다(S130). 일반적으로, MTO는 OPC 또는 기본 OPC가 완료된 마스크의 디자인 데이터를 마스크 제작팀으로 넘겨 마스크 제작을 의뢰하는 것을 의미할 수 있다. 따라서, MTO 디자인 데이터는 결국, OPC가 완료된 마스크 디자인 데이터라고 볼 수 있다. 이러한 MTO 디자인 데이터는 전자 설계 자동화(Electronic Design Automation: EDA) 소프트웨어 등에서 사용되는 그래픽 데이터 포맷을 가질 수 있다. 예컨대, MTO 디자인 데이터는 GDS, OASIS 등의 데이터 포맷을 가질 수 있다.
MTO 디자인 데이터 전달 후, 마스크 데이터 준비(Mask Data Preparation: MDP)를 수행한다(S140). MDP는 포맷 변환, 추가(augmentation) 및 검증을 포함할 수 있다.
포맷 변환은 분할(fracturing)로도 불리며, MTO 디자인 데이터를 각 영역별로 분할하여 전자빔 노광기용 포맷으로 변경하는 공정을 의미할 수 있다. 분할에는 예컨대, 크기조절(Scaling), 데이터의 정립(sizing), 데이터의 회전, 패턴 반사, 색상 반전 등의 데이터 조작이 시행될 수 있다.
포맷 변환 과정에서, 설계 데이터로부터 웨이퍼 상의 이미지로의 전달과정 중의 어디에선가 발생할 수 있는 수많은 계통 오차들(systematic errors)에 대한 데이터가 보정될 수 있다. 상기 계통 오차들에 대한 데이터 보정 공정을 마스크 프로세스 보정(Mask Process Correction: MPC)이라고 부르며, 예컨대 임계치수(CD) 조절이라고 부르는 선폭 조절 및 패턴 배치 정밀도를 높이는 작업 등이 포함될 수 있다. 따라서, 포맷 변환은 최종 마스크의 품질 향상에 기여할 수 있고 또한 마스크 프로세스 보정을 위해 선행적으로 수행되는 공정일 수 있다. 여기서, 계통 오차들은 노광 공정, 마스크 현상 및 에칭 공정, 그리고 웨이퍼 이미징 공정 등에서 발생하는 왜곡에 의해서 유발될 수 있다.
추가는 기계식 판독을 위한 바코드, 사람이 식별할 수 있는 라벨, 조준 마크, 및 잡-덱(job deck) 등의 추가를 포함할 수 있다. 여기서 잡-덱은 다중 마스크 파일들의 배치정보, 기준 도우즈(dose), 노광 속도나 방식 등의 일련의 지령에 관한 텍스트 파일을 만드는 것을 의미할 수 있다.
한편, 검증은 자동 및 수동 방식의 검증 둘 다를 포함할 수 있다.
MDP 수행 후, 마스크용 기판 상에 노광을 수행한다(S150). 노광은 예컨대, 전자빔(E-beam) 쓰기(Writing)을 의미할 수 있다. 여기서, 전자빔 쓰기는 예컨대, 멀티-빔 마스크 노광기(Multi-Beam Mask Writer: MBMW)를 이용한 그레이 노광(Gray Writing) 방식으로 진행할 수 있다. 또한, 전자빔 쓰기는 가변 형상 빔(Variable Shape Beam: VSB) 노광기를 이용하여 수행할 수도 있다. 경우에 따라, 노광은 레이저 노광을 의미할 수도 있다.
한편, 노광 공정 전에 데이터 프로세싱이 수행될 수 있다. 데이터 프로세싱은 일종의 마스크 데이터에 대한 전처리 과정으로서, 마스크 데이터에 대한 문법 체크, 노광 시간 예측 등을 포함할 수 있다. 또한, 마스크 데이터 준비 단계 이후, 노광 공정 전에 마스크 데이터를 픽셀 데이터로 변환하는 과정이 수행될 수 있다. 픽셀 데이터는 실제의 노광에 직접 이용되는 데이터로서, 노광 대상이 되는 형상에 대한 데이터와 그 각각에 할당된 도우즈에 대한 데이터를 포함할 수 있다. 여기서, 형상에 대한 데이터는 벡터 데이터인 형상 데이터가 래스터라이제이션(rasterization) 등을 통해 변환된 비트-맵(bit-map) 데이터일 수 있다.
노광 공정 후, 일련의 공정들을 진행하여 마스크를 형성한다. 일련의 공정들은 예컨대, 현상(development), 식각, 세정, 및 베이크(bake) 등의 공정을 포함할 수 있다. 또한, 마스크 형성을 위한 일련의 공정에는 계측 공정, 결함 검사나 결함 수리 공정이 포함될 수 있다. 또한, 펠리클(pellicle) 도포 공정이 포함될 수도 있다. 여기서 펠리클 도포 공정은 최종 세척과 검사를 통해서 오염입자나 화학적 얼룩이 없다고 확인이 되면, 마스크의 배송 및 마스크의 가용수명 기간 동안 후속적인 오염으로부터 마스크를 보호하기 위해서 마스크 표면에 펠리클을 부착하는 공정을 의미할 수 있다.
본 실시예의 마스크 제조방법은, 더미 패턴 생성과 기본 OPC를 함께 수행하는 통합 OPC 단계를 포함함으로써, 기존 DRC 툴 등을 통해 플랫 레벨로 더미 패턴을 생성함에 따라 후속 OPC 단계에서 런타임 및 GDS 데이터 용량이 대폭적으로 증가하는 문제를 해결할 수 있다. 그에 따라, 본 실시예의 마스크 제조방법은, 마스크 패턴에 대한 레이아웃 디자인 이후, 마스크 제작을 위한 일련의 공정, 예컨대 OPC 및 ORC의 TAT(Turn Around Time)를 현저하게 줄일 수 있으며, 이로 인한 마스크 제조 과정의 시간과 비용을 대폭적으로 감소시킬 수 있고, 또한 시스템 요구성능도 낮출 수 있다.
도 2는 본 발명의 일 실시예에 따른 마스크 제조방법에 대한 흐름도이다. 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 2를 참조하면, 본 실시예에 따른 마스크 제조방법은, 메인 패턴에 대한 레이아웃 디자인 단계(S110) 이후에, 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다(S115). DRC는 디자인된 레이아웃에 대하여 설정된 디자인 룰을 만족하는지 체크하는 것을 의미할 수 있다. DRC 수행을 통해 레이아웃이 디자인 룰을 만족하는 경우(G), 통합 OPC 수행 단계(S120)로 진행하고, 디자인 룰을 만족하지 않는 경우(NG), 메인 패턴에 대한 레이아웃 디자인 단계(S110)로 돌아가 메인 패턴에 대한 레이아웃을 다시 디자인한다.
또한, 본 실시예에 따른 마스크 제조방법은, 통합 OPC 수행 단계(S120) 이후에, OPC 검증을 수행할 수 있다(S215). OPC 검증은 통합 OPC 수행 단계에서 기본 OPC가 적절히 수행되었는지 검증하는 것을 의미할 수 있다. OPC 검증은 예컨대, ORC(Optical Rule Check)을 통해 수행할 수 있다. ORC는 패턴의 오리지날 레이아웃과 시뮬레이션 등고선(simulation contour)의 비교를 통해 수행할 수 있다. 오리지날 레이아웃과 시뮬레이션 등고선의 비교는 에지 위치들의 차이를 검출하는 EPEs(edge placement errors)를 이용할 수 있다.
OPC 검증에서 설정된 기준을 만족하는 경우(G), 예컨대, 시뮬레이션 등고선이 에러 수용 범위(error tolerance) 내인 경우, MTO 디자인 데이터 전달 단계(S130)로 진행할 수 있다. 한편, OPC 검증에서 설정된 기준을 만족하지 않은 경우(NG), 예컨대 시뮬레이션 등고선이 에러 수용 범위를 벗어난 경우, 통합 OPC 수행 단계(S120)로 돌아간다. 한편, 통합 OPC 수행 단계(S120)로 돌아갈 때, 모델 조정(model calibration), OPC 레시피, 수평 및 수직 바이어스 등의 파라메터 수정을 하고 기본 OPC를 다시 수행할 수 있다.
도 3은 도 1의 마스크 제조방법 중 통합 OPC 수행 단계를 좀더 상세하게 보여주는 흐름도이다. 도 1 및 도 2에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3을 참조하면, 통합 OPC 수행 단계(S120)는 레이아웃 구조 분석 단계(S121), 템플릿들(templates) 분리 단계(S123), 더미 패턴 생성 단계(S125), SRAF 생성 단계(S127) 및 기본 OPC 수행 단계(S129)를 포함할 수 있다.
좀더 구체적으로 설명하면, 먼저, 메인 패턴에 대한 레이아웃 디자인 단계(S110)가 완료되면, 디자인된 레이아웃에 대한 구조를 분석한다(S121). 레이아웃에 대한 구조 분석은 차후 템플릿들로 분리하기 위한 선행과정으로서, 메인 패턴의 인스턴스(instance)와 영향 범위(influence range)를 기초하여 분석할 수 있다. 여기서, 동일한 구조를 가지고 반복되는 패턴들에 대하여 하나의 인스턴스로 대표화 할 수 있는데, 레이아웃을 디자인할 때 인스턴스 개념을 이용하여 전체 레이아웃을 용이하게 디자인할 수 있다. 예컨대, 도 10에서, (a)에 도시된 서로 구별되는 도형들이 각각의 인스턴스를 나타낸다. 즉, 타원형, 정사각형, 좌우로 길쭉한 사각형, 상하로 길쭉한 사각형이 각각의 인스턴스를 나타낸다.
한편, 영향 범위는 패턴들 간의 영향력을 미치는 범위를 의미할 수 있다. 예컨대, 동일한 패턴이라도 영향 범위 내에 다른 패턴이 존재하는지 여부에 따라 리소그라피 공정의 결과가 달라질 수 있다. 그에 따라, OPC 과정에서 패턴들 자체의 구조뿐만이 아니라 영향 범위까지 고려되어야 한다.
다음, 레이아웃의 구조 분석에 기초하여 각각의 템플릿들로 분리한다(S123). 여기서, 템플릿은 OPC 단계에서의 패턴들 간을 구별하는 개념으로, 인스턴스와 영향 범위를 포함한 개념일 수 있다. 다시 말해서, 인스턴스의 경우 레이아웃 디자인 단계에서 패턴들을 구별하는 개념으로서, 영향 범위를 고려하지 않고 패턴의 구조적인 차이에 기인하여 생성되나, 템플릿은 패턴의 구조뿐만이 아니라 영향 범위 내에 배치된 다른 패턴들까지 고려하여 생성되며, 기본 OPC가 수행되는 기본 단위에 해당할 수 있다. 템플릿의 개념에 대해서는 도 6 및 도 7의 설명 부분에서 좀더 상세히 설명한다.
템플릿들의 개수가 증가할수록 OPC의 런타임과 GDS 데이터 용량은 기하급수적으로 증가할 수 있다. 한편, 디자인된 레이아웃의 계층적 인스턴스가 유지될수록, 다시 말해서 레이아웃에서 높은 계층적 구조가 유지될수록 템플릿들의 개수는 적어지고, 그에 따라 OPC의 런타임과 GDS 데이터 용량이 감소할 수 있다. 반대로, 레이아웃의 계층적 인스턴스가 깨질수록, 다시 말해서 레이아웃에서 낮은 계층적 구조가 유지될수록 템플릿들의 개수는 많아지며, 그에 따라 OPC의 런타임과 GDS 데이터 용량이 대폭적으로 증가할 수 있다.
템플릿들 분리 후, 더미 패턴들을 생성한다(S125). 이러한 더미 패턴들은 전술한 바와 같이 패턴들의 밀도를 균일하게 유지시키기 위해 생성될 수 있다. 그러나 본 실시예의 통합 OPC에서 더미 패턴들은 템플릿들 각각에서 생성될 수 있다. 다시 말해서, 기존의 경우 더미 패턴들은 템플릿들 분리 전에 전체 레이아웃에 대하여 생성되었으나, 본 실시예의 마스크 제조방법에서는, 통합 OPC에서 템플릿들 분리 후에 각각의 템플릿 내에 더미 패턴들이 생성될 수 있다. 따라서, 더미 패턴들은 계층적 인스턴스를 깨지 않고 높은 계층 구조를 유지시키면서 생성될 수 있다. 한편, 템플릿 내에서 더미 패턴들을 생성하는 원리는 SARF를 생성하는 원리와 동일할 수 있다.
더미 패턴 생성 후, SARF를 생성한다(S127). SRAF 역시 템플릿 단위로 생성될 수 있다. SARF의 생성 원리에 대해서는 도 8 및 도 9의 설명 부분에서 상세하게 설명한다.
SARF 생성 후, 기본 OPC를 수행한다(S129). 기본 OPC는 일반적인 OPC와 동일한 개념으로 앞서 간단히 설명하였고 또한 이미 알려져 있으므로 그에 대한 상세한 설명은 생략한다. 한편, 기본 OPC는 템플릿들 각각에 대하여 수행되고, 따라서 템플릿들의 개수가 많아질수록 기본 OPC의 런타임 및 GDS 데이터 용량이 대폭 증가할 수 있다. 더미 패턴들 생성, SARF 생성 및 기본 OPC 수행은 하나의 동일한 템플릿에 대해서 진행될 수 있다.
참고로, 동일한 템플릿들이 다수 개 존재하는 경우, 기본 OPC는 하나의 템플릿에 대해서만 수행하고, 그 OPC 결과를 다른 동일한 템플릿들에 그대로 적용시킬 수 있다. 따라서, 일반적으로 템플릿들의 개수는 서로 다른 템플릿들의 개수로 정의될 수 있다. 또한, OPC가 수행되는 OPC 영역(area)은 서로 다른 템플릿들의 전체 합으로 정의될 수 있다. OPC 영역은 데이터의 압축 정도를 나타내고, OPC의 런타임의 추정의 척도가 될 수 있다. 예컨대, OPC 영역이 작을수록 OPC의 런타임은 감소하고 OPC 영역이 커질수록 OPC의 런타임은 증가할 수 있다.
기본 OPC를 수행을 통해 통합 OPC 과정이 완료되고, 이후 MTO 디자인 데이터 전달 단계(S130)로 이행할 수 있다.
전술한 바와 같이, 기존에 더미 패턴들은 템플릿들 분리 전에 DRC 툴 등을 통해 생성되고, 그러한 더미 패턴들의 생성은 레이아웃의 계층적 인스턴스를 깨는 주원인으로 작용할 수 있다. 따라서, 기존의 더미 패턴들을 생성하는 방법은 템플릿들의 개수는 증가시키며, 또한 OPC 단계에서의 OPC의 런타임과 GDS 데이터 용량을 기하급수적으로 증가시킬 수 있다. 그에 반해, 본 실시예의 마스크 제조방법의 경우, 통합 OPC 수행을 통해 템플릿들 분리 전에 더미 패턴들을 생성하지 않고, 템플릿들 분리 후에 각각의 템플릿 내에서 더미 패턴들을 생성한다. 따라서, 템플릿들의 개수의 증가가 크지 않을 수 있고 그에 따라 기본 OPC 단계에서의 OPC의 런타임과 GDS 데이터 용량 증가가 방지될 수 있다.
한편, 도 3에서, 메인 패턴에 대한 레이아웃 디자인 단계(S110) 이후에 바로 레이아웃의 구조 분석 단계(S121)로 진행하는 것으로 도시되고 있지만, 도 2의 흐름도와 같이 레이아웃의 구조 분석 단계(S121) 이전에 DRC 수행 단계(S115)가 포함될 수 있음은 물론이다. 또한, 기존 OPC 수행 단계(S129) 이후에 바로 MTO 디자인 데이터 전달 단계(S130)로 이동하는 것으로 도시되고 있지만, 역시 도 2의 흐름도와 같이 MTO 디자인 데이터 전달 단계(S130) 이전에 OPC 검증 수행 단계(S215)가 포함될 수 있다.
도 4는 더미 패턴을 형성하는 이유를 설명하기 위한 레이아웃들이다.
도 4를 참조하면, (a)는 메인 패턴들(110)에 대해 디자인한 레이아웃을 보여준다. 메인 패턴들(110)은 예컨대 메탈 배선들에 대응할 수 있다. 물론, 메인 패턴들(110)의 대응관계가 메탈 배선들에 한정되는 것은 아니다. 한편, 메인 패턴들(110) 주변의 해칭되지 않은 빈 공간(120)은 유전층에 대응할 수 있다. 물론, 빈 공간(120)의 대응관계가 유전층에 한정되는 것은 아니다. 예컨대, 빈 공간(120)은 실리콘과 같은 반도체층에 대응할 수도 있다. 이와 같이 메인 패턴들(110) 사이의 빈 공간(120)의 존재로 인해 메인 패턴들(110)의 밀도가 불균일하고, 그에 따라, 리소그라피 공정에서 패턴 불량이 야기될 수 있다.
이러한 패턴 불량을 방지하기 위하여, (b)와 같이 빈 공간(120)에 점선으로 표시된 바와 같은 더미 패턴들(130')이 형성될 수 있다. 더미 패턴들(130')은 메인 패턴들(110)과 동일 또는 유사한 재질로 형성될 수 있고, 메인 패턴들(110)과 함께 전체 패턴 밀도의 균일도를 향상시킬 수 있다. 그에 따라, 리소그라피 공정에서 메인 패턴의 패턴 불량이 방지될 수 있다. 한편, 더미 패턴들(130')은 반도체 소자의 동작과는 무관한 패턴들이므로 메인 패턴들과는 전기적으로 연결될 수 없다.
도 5는 더미 패턴을 형성하는 방법과 계층 구조의 관계를 설명하기 위한 개념도들이다.
도 5를 참조하면, 더미 패턴들(Dp)이 형성되지 않을 경우, 템플릿들(TemA, TemB, TemC)은 서로 구별되어 분리될 수 있고, 템플릿들(TemA, TemB, TemC) 각각은 어느 정도 높은 계층 구조를 유지한다고 가정하자. (a)에 도시된 바와 같이, 템플릿들(TemA, TemB, TemC)이 서로 분리되기 전에, 더미 패턴들(Dp)이 템플릿 A(TemA)와 템플릿 B(TemB)의 경계에 형성되는 경우, 템플릿 A(TemA)와 템플릿 B(TemB)의 계층 구조는 깨지게 된다. 또한, 더미 패턴들(Dp)의 생성으로 인해 더 이상 템플릿 A(TemA)와 템플릿 B(TemB)로 구별 및 분리되지 않을 수 있다. 결국, 더미 패턴들(Dp) 생성 후, 더 많은 개수의 새로운 템플릿들로 구별 및 분리되고, 새로운 템플릿들은 낮은 계층 구조를 가지게 된다.
한편, (b)에 도시된 바와 같이 템플릿들(TemA, TemB, TemC)이 서로 분리된 후에, 더미 패턴들(DPA, DPB)이 템플릿들(TemA, TemB) 각각에 형성되는 경우, 템플릿들(TemA, TemB)은 어느 정도 높은 계층 구조를 유지할 수 있다. 예컨대, 더미 패턴 A(DPA)가 템플릿 A(TemA)에 형성되고 더미 패턴 B(DPB)가 템플릿 B(TemB)에 형성되는 경우, 템플릿 A(TemA)와 템플릿 B(TemB)의 계층 구조는 깨지지 않거나, 깨지더라도 해당 템플릿에서만 깨지고 다른 템플릿에는 영향을 미치지 않을 수 있다. 한편, 계층 구조가 깨진 템플릿의 경우, 계산량에 기초하여 더미 패턴들을 포함한 템플릿 그대로 기본 OPC가 진행되거나 또는 다시 새로운 템플릿들로 구별 및 분리되어 기본 OPC가 진행될 수 있다.
결국, 템플릿들로 분리하고 난 후, 더미 패턴들을 생성하는 방법으로 진행하는 경우에 템플릿들 개수의 증가 및 OPC 런타임 증가가 최소화될 수 있다. 한편, (a)와 같이 템플릿들로 분리하기 전에 더미 패턴들을 생성하는 방법은 기존의 마스크 제조방법에서 DRC 툴 등으로 더미 패턴들을 생성한 후 템플릿들로 구별하여 OPC를 수행하는 것에 대응하고, (b)와 같이 템플릿들로 분리한 후에 더미 패턴들을 생성하는 방법은 본 실시예의 마스크 제조방법에서 통합 OPC를 수행하는 것에 대응할 수 있다.
도 6 및 도 7은 템플릿(template)의 개념을 설명하기 위한 개념도들이다.
도 6을 참조하면, 메인 패턴들의 레이아웃을 인스턴스들로 표현한 것을 보여주고 있는데, 동일한 구조 및 해칭의 도형은 하나의 인스턴스로서 동일한 구조의 패턴을 대표할 수 있다. 예컨대, 타원, 정사각형, 좌우로 길쭉한 사각형, 상하로 길쭉한 사각형이 구별되는 인스턴스들로서, 각각 구별되는 구조의 패턴들을 대표할 수 있다. 또한, 메인 패턴에 대한 레이아웃의 디자인 단계에서, 인스턴스는 높은 계층 구조를 유지하므로 계층적 인스턴스로 명명될 수 있다.
한편, 템플릿의 경우, 영향 범위 내에 다른 메인 패턴들의 존재도 함께 고려하여 구별 및 분리될 수 있다. 예컨대, 인스턴스들(TemA, TemA', TemA")은 타원 형태에 대응하는 동일한 패턴 구조를 가질 수 있지만, 점선으로 표시된 영향 범위 내에 다른 인스턴스에 대응하는 패턴의 존재에 따라 다른 템플릿으로 구별 및 분리될 수 있다. 여기서, 다른 인스턴스는 자신의 인스턴스를 제외한 모든 인스턴스를 의미할 수 있다. 구체적으로, 제1 템플릿(TemA)의 경우 영향 범위 내의 오른쪽에 정사각형의 인스턴스가 존재하며, 제2 템플릿(TemA')의 경우 영향 범위 내의 왼쪽에 정사각형의 인스턴스가 존재하고 오른쪽에 좌우로 길쭉한 사각형 인스턴스가 존재한다. 또한, 제3 템플릿(TemA")의 경우 영향 범위 내에 어떤 인스턴스도 존재하지 않는다. 따라서, 제1 템플릿(TemA), 제2 템플릿(TemA') 및 제3 템플릿(TemA")은 각각 다른 템플릿으로 구별 및 분리될 수 있다.
도 7을 참조하면, 제1 메인 패턴(110)에 대하여, 영향 범위(IR) 내에 제2 메인 패턴들(110a, 110b)이 존재하는가에 따라, 리소그라피 공정에서, 제1 메인 패턴(110)의 형태는 달라질 수 있다. 예컨대, (a)와 (b)와 같이 영향 범위(IR) 내에 제2 메인 패턴들(110a, 110b)이 존재하는 경우와 (c)와 같이 영향 범위 내에 다른 메인 패턴들이 존재하는 않는 경우의 제1 메인 패턴(110)의 형태는 서로 달라질 수 있다.
또한, 제1 메인 패턴(110)의 영향 범위(IR) 내에 제2 메인 패턴들(110a, 110b)이 존재하고 제2 메인 패턴들(110a, 110b)의 형태가 서로 다른 경우에도 제1 메인 패턴(110)의 형태가 달라질 수 있다. 예컨대, (a)와 같이 제1 메인 패턴(110)의 영향 범위(IR) 내에 제2 메인 패턴(110a) 전체가 나란히 배치된 경우와, (b)와 같이 제1 메인 패턴(110)의 영향 범위(IR) 내에 제2 메인 패턴(110a)의 측면 일부만 배치되는 경우에, 리소그라피 공정에서 제1 메인 패턴(110)의 형태는 서로 달라질 수 있다.
따라서, OPC 과정에서 그러한 리소그라피 공정을 고려하여 템플릿들이 구별 및 분리될 수 있다. 다시 말해서, 템플릿들은 메인 패턴의 구조 및 그 영향 범위를 고려하여 구별 및 분리되고, OPC는 분리된 템플릿들 각각에 대하여 수행될 수 있다.
한편, 영향 범위(IR)는 도시된 바와 같이 일반적으로 원 형태로 정의될 수 있다. 물론, 영향 범위(IR)가 원 형태에 한정되는 것은 아니다. 예컨대, 영향 범위는 리소그라피 공정에서 주변 패턴에 의해 영향을 받을 수 있는 범위를 적절히 나타낼 수 있으면 충분할 수 있다. 덧붙여, 영향 범위 내의 메인 패턴들을 가지고 설명하였지만, 영향 범위 내의 더미 패턴들도 동일한 영향을 미칠 수 있다. 예컨대, 영향 범위(IR) 내에 제2 메인 패턴들(110a, 110b) 대신 더미 패턴들이 존재하는 경우와 존재하지 않은 경우에도, 리소그라피 공정에서 제1 메인 패턴(110)의 형태가 서로 달라질 수 있다.
도 8 및 도 9는 SRAF를 생성하는 방법을 보여주는 레이아웃들이다.
도 8을 참조하면, 메인 패턴(110)에 대한 레이아웃이 도시된 바와 같이 디자인되는 경우, 메인 패턴들 간의 간격들(A, B, C, D, E, F)은 서로 다른 수치를 가질 수 있다. 이러한 간격들(A, B, C, D, E, F)은 수동 또는 시뮬레이션 프로그램을 이용하여 측정 및 해석될 수 있다. 또한, 간격들(A, B, C, D, E, F) 중 임계 피치가 식별될 수 있다. 예컨대 제1 간격(A)이 임계 피치, 즉, 최소 간격과 라인 폭에 대응한다고 할 때, 제1 간격(A)이 포함된 피처(Fc)는 임계 피처에 대응할 수 있다.
메인 패턴들의 간격들(A, B, C, D, E, F)에 대한 측정 및 해석이 수행된 후, 스캐터링 바아(SB)의 배치 위치, SB의 폭, SB의 길이, SB의 양(개수) 및 피처 바이어스가 권고 추정(guided estimation)에 따라 각각의 간격에 대하여 결정될 수 있다. 이러한 권고 추정은 시뮬레이션 소프트웨어를 통해 제공될 수 있다.
도 9를 참조하면, 앞서, SB의 배치 원리에 기초하여, 메인 패턴(110)에 대하여 SB들(112a, 112b, 112c, 112d)이 배치된 구조를 보여준다. 예컨대, 메인 패턴(110)이 제1 폭(W1)을 가질 때, 제1 SB(112a) 및 제3 SB(112c)는 제2 폭(W2)을 가지고 동일 길이로 2개 배치되고, 제2 SB(112b) 및 제4 SB(112d)는 제2 폭(W2)을 가지고 다른 길이로 2개 배치될 수 있다. 여기서, 제2 폭(W2)은 노광 장비의 해상도보다 적은 크기일 수 있다. SB들(112a, 112b, 112c, 112d) 각각의 개수, 길이, 및 폭들은 메인 패턴과 주변 메인 패턴의 구조들과 배치 간격들에 따라 달라질 수 있다.
한편, 메인 패턴(110)의 코너 부분 및 끝단 부분에 세리프들(114a, 114b, 114c)이 형성될 수 있다. 세리프들(114a, 114b, 114c) 역시 SRAF와 유사한 원리로 배치될 수 있다. 예컨대, 제1 세리프(114a)와 제2 세리프(114b)는 제3 폭(W3)을 가지고 형성되고, 제3 세리프(114c)는 제4 폭(W4)을 가지고 형성될 수 있다. 여기서, 제3 폭(W3) 및 제4 폭(W4)은 노광 장비의 해상도보다 클 수 있다. 한편, 제1 세리프(114a)와 제2 세리프(114b)는 그 구조 차이에 기인하여 제3 세리프(114c)와 구별하여 해머 헤드(hammerhead)로 불리기도 한다.
본 실시예의 마스크 제조방법에서, 더미 패턴들도 SARF를 생성하는 원리와 동일한 원리를 가지고 생성될 수 있다. 예컨대, 더미 패턴들의 경우도, 더미 패턴들의 배치 위치, 더미 패턴들의 폭, 더미 패턴들의 길이, 더미 패턴들의 양(개수) 및 피처 바이어스 등에 대한 권고 추정이 메인 패턴들 사이의 간격에 따라 설정될 수 있다. 따라서, 메인 패턴들의 간격들에 대한 측정 및 해석이 수행된 후, 설정된 권고 추정에 따라 더미 패턴들이 생성될 수 있다. 이러한 메인 패턴들 배치에 대한 권고 추정 역시 시뮬레이션 소프트웨어로서 구현하여 제공할 수 있다.
도 10은 본 발명의 일시예에 따른 계층적 더미 패턴 생성 방법을 적용한 결과와 기존 더미 패턴 생성 방법을 적용한 결과를 보여주는 개념도들이다.
도 10을 참조하면, (a)는 도 6에서 설명한 바와 같이 메인 패턴들의 레이아웃을 계층적 인스턴스들로 표현하여 보여준다. 여기서, 계층적 인스턴스들의 주변에 해칭되지 않은 부분은 빈 공간을 의미할 수 있다. 또한, (b)는 기존의 템플릿들 구별 및 분리 전에 DRC 툴 등을 통해 더미 패턴들을 생성한 후에 레이아웃을 인스턴스들로 표현하여 보여준다. (b)의 경우, 인스턴스들 주변이 해칭되어 있는데 이는 인스턴스들 주변에 더미 패턴들이 생성되었음을 의미할 수 있다.
(a)의 경우, 인스턴스들, 즉 계층적 인스턴스들은 서로 다른 해칭을 통해 명확하게 구별되는데, 이는 계층적 인스턴스들이 높은 계층 구조를 유지하고 있음을 의미할 수 있다. 이에 반해, (b)의 경우, 각각의 인스턴스들이 동일한 해칭으로 표시되고 있는데, 이는 더미 패턴들의 생성 후에 인스턴스들의 계층 구조가 깨져 플랫 수준의 낮은 계층 구조를 가지게 됨을 의미할 수 있다. 이와 같은 낮은 계층 구조의 레이아웃에 대한 데이터가 OPC 단계의 입력 데이터로 작용할 때, OPC의 런타임 및 GDS 데이터 용량을 증가시킴은 전술한 바와 같다.
한편, (c)는 통합 OPC를 통해 템플릿들의 구별 및 분리 후에 템플릿들 별로 더미 패턴들을 생성 한 후, 다시 통합하여 인스턴스들로 표현한 구조를 보여준다. 도시된 바와 같이, 인스턴스들은 (a)와 같이 서로 다른 해칭으로 표현되고 있는데, 이는 인스턴스들의 계층 구조가 그대로 유지됨을 의미할 수 있다. 한편, 인스턴스들 주변이 해칭되어 표현되되 도 (b)의 해칭과 달리 표현하고 있는데, 이는 더미 패턴들이 생성되었고 생성된 더미 패턴들이 어느 정도의 계층 구조를 유지하고 있음을 의미할 수 있다. 예컨대, 통합 OPC에서 생성된 더미 패턴들은 중간 레벨 계층 구조(semi-hierarchical structure)를 가질 수 있다. 이와 같이 높은 계층 구조 또는 중간 레벨의 계층 구조의 레이아웃에 대한 데이터가 OPC 단계의 입력 데이터로 작용할 때, OPC의 런타임 및 GDS 데이터 용량이 현저하게 감소할 수 있다.
도 11은 본 발명의 일시예에 따른 계층적 더미 패턴 생성 방법을 적용한 결과와 기존 더미 패턴 생성 방법을 적용한 결과를 보여주는 템플릿들이다.
도 11을 참조하면, (a)는 기존의 방법에 따라 생성된 더미 패턴들(130a)을 포함한 템플릿을 보여주고 있다. 이러한 더미 패턴들(130a)이 생성됨으로써, 메인 패턴들(110)과 더미 패턴들(130a)이 템플릿 전체의 패턴 밀도 균일도를 향상시키게 된다. 여기서, 메인 패턴들(110) 주변의 빈 공간(120)은 메인 패턴들(110)에 따라 달라질 수 있다. 예컨대, 메인 패턴들(110)이 메탈 배선층에 대응하는 경우에 빈 공간(120)은 유전층에 대응할 수 있다.
이러한 (a)의 경우, 더미 패턴들(130a)의 구조가 복잡하고, 또한 메인 패턴(110)과 더미 패턴들(130a)이 낮은 계층 구조 또는 비계층(non-hierarchical) 구조를 가질 수 있다. 또한, 더미 패턴들은 리소그라피에 공정에 좋지 않은 레이아웃을 가지며, 더미 패턴의 밀도가 높지 않을 수 있다. 따라서, 리소그라피 공정 후의 이미지 질도 좋지 않을 수 있다.
그에 반해, (b)는 본 실시예의 통합 OPC를 통해 생성된 더미 패턴들(130)을 포함한 템플릿을 보여주고 있다. 역시 더미 패턴들(130)이 생성됨으로써, 메인 패턴들(110)과 더미 패턴들(130)이 템플릿 전체의 패턴 밀도 균일도를 향상시키게 된다.
이러한 (b)의 경우, 더미 패턴들(130)의 구조가 비교적 단순하다. 예컨대, 더미 패턴들(130)은 라인 구조로 형성될 수 있다. 또한 메인 패턴(110)과 더미 패턴들(130a)은 높은 계층 구조 구조를 가질 수 있다. 더 나아가, 더미 패턴들은 리소그라피에 공정에 좋은 레이아웃(Litho-friendly dummy layout) 구조를 가지고, 높은 더미 패턴 밀도를 가질 수 있다. 따라서, 리소그라피 공정 후의 이미지 질도 매우 좋을 수 있다.
예컨대, (a) 및 (b)의 템플릿에 대한 리소그라피 공정 후에, 점선으로 표시된 메인 패턴 부분들(Mnh, Mh)을 비교할 때, (a)의 메인 패턴(Mnh)의 경우, 메인 패턴(110)을 중심으로 왼쪽으로만 더미 패턴(130a)이 배치되어 비대칭 구조를 가지나, (b)의 메인 패턴(Mh)의 경우, 메인 패턴(110)을 중심으로 양쪽 측면으로 더미 패턴(130)이 배치되어 대칭 구조를 가질 수 있다. 따라서, (b)의 메인 패턴(Mh) 부분이 리소그라피 공정에 좋은 패턴 구조에 해당하고, 또한 리소그라피 공정 후의 이미지도 매우 좋게 나타날 수 있다.
하기, 표 1은 기존에 더미 패턴들을 생성하는 방법과 본 실시예의 통합 OPC를 통해 더미 패턴들을 생성하는 방법에 따른 결과를 보여준다.
OPC template OPC area OPC runtime DB size
Case 1 Case 2 Case 1 Case 2 Case 1 Case 2 Case 1 Case 2
Ref. 83.3 3.1 69.5 30.0 18.5 13.8 15.2 9.7
Int. OPC 43.5 1.7 42.3 12.8 9.8 5.8 8.6 2.7
Imp.(%) 47.5 45.2 39.1 57.3 56.8 61.6 43.4 72.2
여기서, Ref.는 기존 방법을 의미하고, Int. OPC는 본 실시예의 방법을 의미하며, Imp.(%)는 %으로 표현된 개선량을 의미한다. 또한, OPC template는 템플릿들 개수를 의미하며, OPC area는 OPC가 수행되는 영역으로 전체 템플릿의 합에 해당할 수 있다. OPC runtime은 OPC 수행 시간을 의미하며, DB size는 예컨대 GDS 데이터 용량의 사이즈를 의미할 수 있다. 여기서, Case 1은 BEOL 단계의 복잡한 회로 구조에 대응하고 Case 2는 FEOL 단계의 비교적 단순한 회로 구조에 대응할 수 있다. 한편, 단위들은 각각의 세로 항목에서 동일할 수 있다. 예컨대, OPC template는 만개, OPC area는 ㎟, OPC runtime은 시간, 그리고 DB size는 기가바이트(GB)일 수 있다.
표 1을 통해 알 수 있듯이, 본 실시예의 마스크 제조방법은 통합 OPC을 수행함으로써, OPC 런타임과 GDS 데이터 용량을 거의 50% 이상 감소시킬 수 있음을 확인할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자 제조방법에 대한 흐름도이다. 도 1 내지 도 3에서 이미 설명한 내용을 간단히 설명하거나 생략한다.
도 12를 참조하면, 도 1 내지 도 3에서 설명한 바와 같은 공정들을 진행하여 마스크를 제조한다. 즉, 메인 패턴에 대한 레이아웃 디자인 단계(S110)부터 마스크용 기판 상에 노광 수행 단계(S150)를 진행하여, 마스크를 제조한다.
마스크가 제조되면 제조된 마스크를 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 반도체 소자를 형성한다(S200). 참고로, 마스크를 이용하는 공정은 대표적으로 리소그라피 공정을 통한 패터닝 공정을 의미할 수 있다. 이러한 마스크를 이용한 패터닝 공정을 통해 반도체 기판이나 물질층 상에 원하는 패턴을 형성할 수 있다.
한편, 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 여기서, 증착 공정은 CVD, 스퍼터링, 스핀 코팅 등 다양한 물질층 형성 공정을 포함할 수 있다. 이온 공정은 이온 주입, 확산, 열처리 등의 공정을 포함할 수 있다. 한편, 반도체 공정은 반도체 소자를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 또한 반도체 소자나 패키지에 대해 테스트를 하는 테스트 공정을 포함할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110, 110a, 100b: 메인 패턴, 120: 빈 공간, 130a, 130: 더미 패턴, 112a, 112b, 112c 112d: SARF, 114a, 114b, 114c: 세리프

Claims (10)

  1. 메인(main) 패턴에 대한 레이아웃(layout)을 디자인하는 단계;
    상기 레이아웃에 대하여 통합 OPC(Optical Proximity Correction)를 수행하는 단계;
    상기 통합 OPC를 통해 획득한 디자인 데이터를 MTO(Mask Tape-Out) 디자인 데이터로서 전달하는 단계;
    상기 MTO 디자인 데이터에 기초하여 마스크 데이터를 준비하는 단계; 및
    상기 마스크 데이터에 기초하여 마스크용 기판 상에 노광을 수행하는 단계;를 포함하고,
    상기 통합 OPC를 수행하는 단계에서, 계층 구조(hierarchical structure)를 유지하면서 더미(dummy) 패턴을 생성하는, 마스크 제조방법.
  2. 제1 항에 있어서,
    상기 통합 OPC를 수행하는 단계는,
    상기 레이아웃의 구조를 분석하는 단계;
    상기 분석에 기초하여 템플릿들(templates)을 분리하는 단계;
    상기 더미 패턴을 생성하는 단계;
    SRAF(Sub-Resolution Assist Feature)를 생성하는 단계; 및
    상기 템플릿들에 대한 OPC를 수행하는 단계;를 포함하는 것을 특징으로 하는 마스크 제조방법.
  3. 제2 항에 있어서,
    상기 더미 패턴은 동일 템플릿 내에서 상기 계층 구조를 유지하면서 생성하는 것을 특징으로 하는 마스크 제조방법.
  4. 제2 항에 있어서,
    상기 더미 패턴은 동일 템플릿 내에서 상기 SRAF를 생성하는 원리에 기초하여 생성하는 것을 특징으로 하는 마스크 제조방법.
  5. 제2 항에 있어서,
    상기 템플릿들은 메인 패턴의 영향 범위(influence range)을 고려하여 구별 및 분리하는 것을 특징으로 하는 마스크 제조방법.
  6. 제1 항에 있어서,
    상기 통합 OPC를 수행하는 단계에서,
    상기 더미 패턴이 없는 상기 레이아웃에 대한 데이터를 입력받아 상기 통합 OPC를 수행하는 것을 특징으로 하는 마스크 제조방법.
  7. 제1 항에 있어서,
    상기 레이아웃을 디자인하는 단계 이후에, DRC를 수행하는 단계와
    상기 통합 OPC를 수행하는 단계 이후에, OPC 검증을 수행하는 단계를 더 포함하고,
    상기 DRC를 수행하는 단계에서, 기 설정된 기준의 만족 여부에 따라, 상기 통합 OPC를 수행하는 단계 또는 상기 레이아웃을 디자인하는 단계로 진행하며,
    상기 ORC 검증을 수행하는 단계에서, 기 설정된 기준의 만족 여부에 따라, 상기 MTO 디자인 데이터로서 전달하는 단계 또는 상기 통합 OPC를 수행하는 단계로 진행하는 것을 특징으로 하는 마스크 제조방법.
  8. 메인 패턴에 대한 레이아웃을 디자인하는 단계;
    상기 레이아웃에 대한 데이터를 입력받아, 계층 구조를 유지하면서 더미 패턴을 생성하는, 통합 OPC를 수행하는 단계;
    상기 통합 OPC를 통해 획득한 디자인 데이터를 MTO(Mask Tape-Out) 디자인 데이터로서 전달하는 단계;
    상기 MTO 디자인 데이터에 기초하여 마스크 데이터를 준비하는 단계;
    상기 마스크 데이터에 기초하여 마스크용 기판 상에 노광을 수행하여 마스크를 형성하는 단계; 및
    상기 마스크를 이용한 리소그라피 공정을 통해 반도체 소자를 형성하는 단계;를 포함하는 반도체 소자 제조방법.
  9. 제8 항에 있어서,
    상기 통합 OPC를 수행하는 단계는,
    상기 레이아웃의 구조를 분석하여 템플릿들로 분리하는 단계;
    템플릿들 각각에 상기 더미 패턴 및 SRAF를 생성하는 단계; 및
    상기 템플릿들에 대한 OPC를 수행하는 단계;를 포함하는 것을 특징으로 반도체 소자 제조방법.
  10. 제9 항에 있어서,
    상기 더미 패턴은 동일 템플릿 내에서 상기 SRAF를 생성하는 원리에 기초하여 생성하는 것을 특징으로 하는 반도체 소자 제조방법.
KR1020150147545A 2015-10-22 2015-10-22 Opc 이용한 마스크 제조방법 및 반도체 소자 제조방법 KR20170047101A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150147545A KR20170047101A (ko) 2015-10-22 2015-10-22 Opc 이용한 마스크 제조방법 및 반도체 소자 제조방법
US15/299,558 US20170115556A1 (en) 2015-10-22 2016-10-21 Mask manufacturing method and semiconductor device manufacturing method using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150147545A KR20170047101A (ko) 2015-10-22 2015-10-22 Opc 이용한 마스크 제조방법 및 반도체 소자 제조방법

Publications (1)

Publication Number Publication Date
KR20170047101A true KR20170047101A (ko) 2017-05-04

Family

ID=58558550

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150147545A KR20170047101A (ko) 2015-10-22 2015-10-22 Opc 이용한 마스크 제조방법 및 반도체 소자 제조방법

Country Status (2)

Country Link
US (1) US20170115556A1 (ko)
KR (1) KR20170047101A (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10386828B2 (en) 2015-12-17 2019-08-20 Lam Research Corporation Methods and apparatuses for etch profile matching by surface kinetic model optimization
US9792393B2 (en) 2016-02-08 2017-10-17 Lam Research Corporation Methods and apparatuses for etch profile optimization by reflectance spectra matching and surface kinetic model optimization
US10197908B2 (en) 2016-06-21 2019-02-05 Lam Research Corporation Photoresist design layout pattern proximity correction through fast edge placement error prediction via a physics-based etch profile modeling framework
US10254641B2 (en) 2016-12-01 2019-04-09 Lam Research Corporation Layout pattern proximity correction through fast edge placement error prediction
US10534257B2 (en) 2017-05-01 2020-01-14 Lam Research Corporation Layout pattern proximity correction through edge placement error prediction
US10572697B2 (en) 2018-04-06 2020-02-25 Lam Research Corporation Method of etch model calibration using optical scatterometry
WO2019200015A1 (en) 2018-04-10 2019-10-17 Lam Research Corporation Optical metrology in machine learning to characterize features
KR20200131342A (ko) 2018-04-10 2020-11-23 램 리써치 코포레이션 레지스트 및 에칭 모델링
KR102632559B1 (ko) * 2018-08-23 2024-02-02 삼성전자주식회사 반도체 소자의 제조 방법, 극 자외선 노광 방법 및 광 근접 보정 방법
US10866505B2 (en) 2018-09-21 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Mask process correction
KR20200043585A (ko) 2018-10-17 2020-04-28 삼성전자주식회사 반도체 패턴의 광 근접 보정 오차 최소화 방법 및 장치
US10977405B2 (en) 2019-01-29 2021-04-13 Lam Research Corporation Fill process optimization using feature scale modeling
CN112099310B (zh) * 2020-10-30 2021-02-12 南京晶驱集成电路有限公司 光强阈值的获取方法以及辅助图形显影情况的检测方法
CN114609858B (zh) * 2022-05-11 2022-08-19 合肥晶合集成电路股份有限公司 光学临近修正方法、装置及电子设备

Also Published As

Publication number Publication date
US20170115556A1 (en) 2017-04-27

Similar Documents

Publication Publication Date Title
KR20170047101A (ko) Opc 이용한 마스크 제조방법 및 반도체 소자 제조방법
KR102441582B1 (ko) Mpc 검증 방법 및 그 검증 방법을 포함한 마스크 제조방법
US7475383B2 (en) Method of fabricating photo mask
CN109839798B (zh) 极紫外掩模制造法、提供监控宏的方法及光学邻近校正法
US10962874B2 (en) Methods of manufacturing semiconductor devices, method sof performing extreme ultraviolet ray exposure, and methods of performing optical proximity correction
KR102491578B1 (ko) Ｏｐｃ 방법 및 그 ｏｐｃ 방법을 이용한 마스크 제조방법
US9754068B2 (en) Method, computer readable storage medium and computer system for creating a layout of a photomask
US6996797B1 (en) Method for verification of resolution enhancement techniques and optical proximity correction in lithography
US11080458B2 (en) Lithography simulation method
US20230071777A1 (en) Optical proximity correction method, mask manufacturing method and semiconductor chip manufacturing method using the same
CN102117010B (zh) 一种光学邻近修正方法
US20060195808A1 (en) Method for correcting the optical proximity effect
TWI421908B (zh) 光學鄰近校正模型的建立方法
US7930654B2 (en) System and method of correcting errors in SEM-measurements
US7300725B2 (en) Method for determining and correcting reticle variations
TWI588595B (zh) 光學鄰近修正方法
TWI773900B (zh) 積體電路佈圖調整及處理方法以及積體電路佈圖處理系統
US20230074316A1 (en) Mask process correction methods and methods of fabricating lithographic mask using the same
CN117289543A (zh) 基于深度学习的光刻模型生成方法以及掩模制造方法
CN116360204A (zh) 光学邻近校正方法、掩模制造方法和半导体芯片制造方法
JP2004157160A (ja) プロセスモデル作成方法、マスクパターン設計方法、マスクおよび半導体装置の製造方法
US20230161937A1 (en) Mask layout design method, mask and integrated circuit manufacturing methods, masks and integrated circuits
US20230168576A1 (en) Full-chip cell critical dimension correction method and method of manufacturing mask using the same
US20220155674A1 (en) Optical proximity correction method and mask manufacturing method of lithography system
TWI782372B (zh) 改善設計布局的方法及其半導體布局系統