CN116360204A - 光学邻近校正方法、掩模制造方法和半导体芯片制造方法 - Google Patents

Abstract

公开了光学邻近校正方法、掩模制造方法和半导体芯片制造方法。所述用于制造半导体芯片的光学邻近校正(OPC)方法可包括：检测初始布图图案的多个边缘，并且将所述多个边缘之中的违反掩模规则的边缘确定为目标边缘；在目标边缘上设置参考控制点(RCP)；通过基于RCP划分目标边缘来形成多边缘；在多边缘上设置附加控制点；通过基于RCP和附加控制点将多边缘变换为弯曲边缘，来形成修改布图图案；基于修改布图图案执行OPC模拟；以及基于OPC模拟的结果来计算修改布图图案的边缘放置误差(EPE)。

Description

光学邻近校正方法、掩模制造方法和半导体芯片制造方法

本申请要求于2021年12月27日在韩国知识产权局提交的第10-2021-0188102号韩国专利申请的优先权的权益，所述韩国专利申请的公开通过引用全部包含于此。

技术领域

本公开涉及光学邻近校正(optical proximity correction，OPC)方法、掩模制造方法和/或使用其的半导体芯片制造方法以及计算装置。

背景技术

通常，半导体芯片的图案通过光刻工艺和蚀刻工艺被形成。首先，设计图案，并且在晶片上形成图案的布图以制造半导体芯片。当通过光刻工艺将电路图案从掩模转印(transfer)到晶片上以在晶片上形成电路图案(在下文中，被称为“转印电路图案”)时，晶片上的转印电路图案与掩模上的设计电路图案之间可能存在差异。这样的差异可能是由于光刻工艺中的光学邻近效应或蚀刻工艺中的负载效应。

作为用于将掩模上的电路图案精确地转印到晶片上的方法，使用了用于考虑晶片上的转印电路图案的变形来校正掩模上的电路图案的工艺邻近校正(process proximitycorrection，PPC)技术。工艺邻近校正技术预先预测和分析光学邻近效应和负载效应并根据分析结果校正掩模上的电路图案的布图，并且光学邻近校正(OPC)方法主要用于光刻工艺。

OPC方法被划分为基于模型的OPC方法和基于规则的OPC方法。基于模型的OPC方法是通过将一个模型应用于晶片上的所有芯片(全芯片)来校正掩模的电路图案的方法。基于规则的OPC方法是通过将单个规则应用于晶片上的所有芯片来校正掩模的电路图案的方法。

发明内容

一些示例实施例提供了用于制造半导体芯片的光学邻近校正(OPC)方法、掩模制造方法和/或半导体芯片制造方法、使用其的计算装置等。

一些示例实施例提供了用于在半导体晶片上高度集成装置同时允许掩模上的布图图案避免违反掩模规则的OPC方法、掩模制造方法和/或半导体芯片制造方法。

一些示例实施例提供了用于减小掩模上的布图图案的边缘放置误差(EPE)的OPC方法、掩模制造方法和/或半导体芯片制造方法。

根据示例实施例，一种用于制造半导体芯片的光学邻近校正(OPC)方法可包括：检测初始布图图案的多个边缘，并且将所述多个边缘之中的违反掩模规则的边缘确定为目标边缘；在目标边缘上设置参考控制点；通过基于参考控制点划分目标边缘来形成多边缘；在多边缘上设置附加控制点；通过基于参考控制点和附加控制点将多边缘变换为弯曲边缘，来形成修改布图图案；基于修改布图图案执行OPC模拟；基于OPC模拟的结果来计算修改布图图案的边缘放置误差(EPE)；迭代地执行在目标边缘上移动参考控制点并基于移动后的参考控制点形成多边缘、设置附加控制点、形成修改布图图案、执行OPC模拟以及计算EPE达设置的迭代次数；以及基于EPE计算结果来确定最终布图图案。

根据示例实施例，一种制造半导体芯片的方法可包括：设计用于半导体芯片的布图；对所述布图执行光学邻近校正(OPC)；在执行OPC之后制造掩模；以及使用所述掩模制造半导体芯片。所述掩模可包括与矩形图案对应的多个布图图案，所述多个布图图案中的至少一个可具有由贝塞尔曲线或B样条曲线形成的边缘。

根据示例实施例，一种制造用于半导体芯片的掩模的方法可包括：对布图执行光学邻近校正(OPC)；在执行OPC之后，输入掩模流片(MTO)设计数据；在输入MTO设计数据之后，准备掩模数据；在准备掩模数据之后，使用电子束基于掩模数据对用于所述掩模的基底执行曝光工艺；以及在执行曝光工艺之后，执行显影工艺、蚀刻工艺或清洁工艺以形成所述掩模。执行OPC的步骤可包括：将所述掩模的矩形布图图案中的违反掩模规则的边缘确定为目标边缘；在目标边缘上设置参考控制点；通过基于参考控制点划分目标边缘来形成多边缘；在多边缘上设置附加控制点；以及通过基于参考控制点和附加控制点将多边缘变换为弯曲边缘，来形成修改布图图案。

根据示例实施例，一种对半导体芯片的布图执行光学邻近校正(OPC)的计算装置可包括：存储器，被配置为存储至少一个指令；以及处理器，被配置为执行所述至少一个指令，使得OPC形状通过以下操作被形成：将矩形图案的边缘之中的目标边缘变换为所述布图中的多边缘，以及基于设置在多边缘上的控制点将多边缘变换为贝塞尔曲线或B样条曲线。

附图说明

从以下结合附图的详细描述，将更清楚地理解本公开的上面和其他方面、特征和优点。

图1是示出根据示例实施例的执行光学邻近校正(OPC)的计算***的框图。

图2是示出根据示例实施例的制造半导体芯片的方法的流程图。

图3是示出图2中示出的OPC方法的流程图。

图4A和图4B是示出根据不同于示例实施例的对比示例的OPC方法的示图。

图5是示出通过根据示例实施例的OPC方法形成的布图图案的示意图。

图6A至图6C是示出根据示例实施例的OPC方法的详细示图。

图7是示出根据示例实施例的OPC方法的示例的流程图。

图8A和图8B是示出根据示例实施例的矩形布图图案与修改布图图案之间的比较的示图。

图9A至图9C是示出通过根据对比示例的布图图案形成在晶片上的图案的轮廓与通过根据示例实施例的布图图案形成在晶片上的图案的轮廓之间的比较的示图。

图10A和图10B是根据对比示例和示例实施例的掩模布图图像。

图11A和图11B分别是示出基于根据对比示例的布图图案形成在晶片上的转印电路图案和基于根据示例实施例的布图图案形成在晶片上的转印电路图案的图像。

图12A和图12B分别是示出基于根据对比示例的布图图案形成在晶片上的图案和基于根据示例实施例的布图图案形成在晶片上的图案的图像。

图13是用于将基于根据对比示例的布图图案的EPE的尺寸减小程度与基于根据示例实施例的布图图案的EPE的尺寸减小程度进行比较的曲线图。

图14是示出根据示例实施例的生成OPC模型的处理的构思图。

图15是示出根据另一示例实施例的OPC方法的示例的流程图。

图16至图18是根据一些示例实施例的极紫外(EUV)掩模制造方法的处理的流程图。

具体实施方式

在下文中，将参照附图描述一些示例实施例。

图1是示出根据示例实施例的执行光学邻近校正(optical proximitycorrection，OPC)的计算***的框图。参照图1，计算***1000可包括连接到***总线1001的至少一个处理器1100、工作存储器1200、输入/输出(I/O)装置1300和辅助存储装置1400。

例如，计算***1000可被设置为用于生成、验证和重新校正OPC模型的方法的专用装置，或者被设置为用于执行包括该OPC模型的半导体设计的专用装置。例如，计算***1000可包括各种设计和验证模拟程序。处理器1100、工作存储器1200、I/O装置1300和辅助存储装置1400可通过***总线1001电连接并且彼此交换数据。然而，***总线1001的配置不限于上面的描述，并且还可包括用于有效管理的调解单元。

处理器1100可被实现为执行至少一个指令。例如，处理器1100可被实现为执行将在计算***1000中执行的软件(应用程序、操作***(OS)和装置驱动器)。处理器1100可执行加载到工作存储器1200中的操作***。处理器1100可执行基于操作***将被驱动的各种应用程序。例如，处理器1100可以是中央处理器(CPU)、微处理器、应用处理器(AP)或与其类似的任何处理装置。

工作存储器1200可被实现为存储至少一个指令。例如，工作存储器1200可被加载有操作***或应用程序。当计算***1000被启动时，存储在辅助存储装置1400中的OS映像可基于启动序列而被加载到工作存储器1200。计算***1000的一般I/O操作可由操作***支持。类似地，应用程序可被加载到工作存储器1200以由用户选择或提供基本服务。例如，如上所述，用于半导体设计的设计工具1210或用于布图图案划分方法和OPC方法的OPC工具1220可从辅助存储装置1400被加载到工作存储器1200。

另外，工作存储器1200可以是易失性存储器(诸如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等)或非易失性存储器(诸如，闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等)。

设计工具1210可执行将特定布图图案的形状和位置改变为与由设计规则(DR)限定的形状和位置不同的功能。此外，设计工具1210可在改变的偏置数据条件下执行设计规则检查(DRC)。

OPC工具1220可对布图图案执行OPC功能。例如，OPC工具1220可根据条件将矩形图案校正为多个OPC形状中的一个。

根据示例实施例，OPC工具1220可使用掩模规则检查(MRC)从矩形布图图案之中选择目标，以对选择的目标执行OPC。

I/O装置1300可控制来自用户接口装置的用户输入和输出。例如，I/O装置1300可包括输入单元(诸如，键盘、小键盘、鼠标和触摸屏)，以从设计者接收信息。使用I/O装置1300，设计者可接收关于需要调整的操作特性的半导体区域或数据路径的信息。另外，I/O装置1300可包括输出单元(诸如，打印机或显示器)，以显示设计工具1210或OPC工具1220的处理过程和结果。

辅助存储装置1400可被设置为计算***1000的存储介质。辅助存储装置1400可存储应用程序、OS映像和各种类型的数据。辅助存储装置1400可以以大容量存储装置(诸如，存储卡(多媒体存储卡(MMC)、嵌入式MMC(eMMC)、安全数字(SD)、微型SD等)、硬盘驱动器(HDD)、固态驱动器(SSD)、通用闪存(UFS)等)的形式被设置。

当布图图案被设计时，装置的操作特性由设计规则(DR)确定。在设计规则中，基本上限定了用于装置之间的间隙、导电图案的最小特征尺寸和扩展区域或面积的事项。

例如，可减小设计规则中限定的布图图案之间的间隙以减小半导体芯片的尺寸。可执行曝光工艺以在半导体晶片上形成布图图案。可基于布图图案来执行曝光工艺。例如，期望即使在布图图案之间也确保掩模规则(MR)中限定的最小间隙，以减轻或防止布图图案的缺陷。

当在布图图案之间未确保掩模规则中限定的间隙时，布图图案可被确定为违反掩模规则。在布图图案中切割与另一布图图案邻近的拐角部分以减轻或防止布图图案违反掩模规则的方法可被考虑。然而，根据上面提到的方法，布图图案的总面积可被减小，并且在晶片曝光工艺期间，晶片可能不通过布图图案接收足够量的光。因此，形成在晶片上的转印电路图案可能不具有足够尺寸的目标图案，导致边缘放置误差(edge placement error，EPE)。此外，将布图图案共同形成为不具有拐角的圆形形状以减轻或防止布图图案违反掩模规则的方法可被考虑。然而，当使用通过上面的方法形成的布图图案对晶片执行曝光工艺时，转印电路图案可彼此靠近地形成在晶片上，导致转印电路图案之间的桥接。

在根据示例实施例的OPC方法中，可检测违反掩模规则的布图图案并可使用多阶函数曲线(诸如，贝塞尔(Bezier)曲线或B样条(B-spline)曲线)将检测的布图图案中的违反掩模规则的边缘修改为弯曲边缘。根据示例实施例，可将布图图案中的违反掩模规则的边缘修改为弯曲边缘，以避免违反布图图案的掩模规则并减轻EPE。

图2是示出根据示例实施例的制造半导体芯片的方法的流程图。

参照图2，制造半导体芯片的方法可包括设计半导体芯片的设计布图的操作S10、对设计布图执行OPC和位置校正的操作S20、使用校正后的设计布图制造掩模的操作S30、以及使用掩模制造半导体芯片的操作S40。

在设计半导体芯片的设计布图的操作S10中，可从半导体制造设施的主机计算机或服务器提供与将形成在晶片上的半导体芯片的电路图案对应的设计布图。例如，布图是被设计以将半导体芯片转印到晶片上的电路的物理指示，并且可包括多个图案。例如，设计布图可被设置为来自计算机辅助设计(CAD)***的构成设计布图的图案的轮廓的坐标值。例如，图案可包括其中相同形状被迭代的多个图案，并且图案可以以多边形(诸如，三角形和四边形)的组合的形式被设置。

对设计布图执行OPC和位置校正的操作S20可包括分别作为单独的操作被执行的OPC操作和位置校正操作。OPC表示这样的校正：通过经由反映由光学邻近效应(OPE)引起的误差改变包括在设计布图中的图案而执行的校正。随着图案变得更精细，由于在曝光工艺期间邻近图案之间的影响，可能发生光学邻近现象。

因此，可通过执行用于校正设计布图的OPC来抑制光学邻近效应。例如，OPC可包括扩展构成设计布图的图案的整体尺寸并处理拐角部分。例如，OPC可包括对每个图案的拐角进行移动/移位或添加附加多边形。通过OPC，可校正由于在曝光期间生成的光的衍射和干涉引起的图案的失真现象，并且可校正由图案密度引起的误差。在OPC操作之后，可进一步执行OPC校正验证操作。

位置校正可包括考虑其中图案将被对准的下部结构的物理变形和变化来对光学邻近校正后的图案的位置进行移动/移位。下部结构的变形由于在半导体芯片的制造工艺期间的因素而发生。下部结构的变形可能导致下部结构的图案的实际图案位置从原始布图被改变的逐渐未对准。位置校正可以是仅移动/改变位置，而不改变光学邻近校正后的图案的形状。

由OPC和位置校正校正的最终设计布图数据可被发送到用于制造用于光刻工艺的掩模(诸如，光掩模和电子束掩模)的曝光设施。使用校正后的设计布图制造掩模的操作S30可以是基于校正后的设计布图数据制造掩模的操作。可通过使用校正后的设计布图数据对用于掩模的基底执行曝光工艺来制造掩模。在曝光工艺之后，例如，可通过进一步执行诸如显影(development)、蚀刻、清洁和烘烤(baking)的一系列工艺来形成掩模。在一个示例实施例中，在发送校正后的设计布图数据之前，可对校正后的设计布图数据进一步执行验证操作。

使用掩模制造半导体芯片的操作S40可包括使用掩模执行光刻工艺。半导体芯片可包括或可以是易失性存储器(诸如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等)或非易失性存储器(诸如，闪存)，和/或半导体芯片可包括或可以是逻辑半导体装置(诸如，微处理器(例如，中央处理器(CPU)、控制器或专用集成电路(ASIC))。例如，可通过执行在包括第一迭代图案的下部结构上形成第二迭代图案的工艺，来制造半导体芯片。可通过掩模以高精度与第一迭代图案对准，来形成第二迭代图案。除了光刻工艺之外，还可通过进一步执行沉积工艺、蚀刻工艺、离子工艺、清洁工艺等来最终制造半导体芯片。

通常，OPC方法可以是这样的方法：通过校正图案的布图以克服由于在图案被小型化时邻近的图案之间的影响而在曝光工艺期间发生的光学邻近效应(OPE)来抑制OPE的发生。这样的OPC方法可被划分为两种类型。一种是基于规则的OPC方法，另一种是基于模拟或基于模型的OPC方法。一些示例实施例的OPC方法可以是例如基于模型的OPC方法。因为基于模型的OPC方法仅使用代表性图案的测量结果而不测量所有的或大量的测试图案，所以基于模型的OPC方法在时间和成本方面可能是有利的。

当掩模数据被输入到OPC模型时，将被转印到晶片的转印电路图案的轮廓可通过模拟被预测。OPC模型是用于预测转印电路图案的轮廓的模拟模型，并且各种类型的基本数据可作为输入数据被输入到OPC模型。基本数据可包括用于分段(fragment)的掩模数据。另外，基本数据可包括诸如光致抗蚀剂(PR)的厚度、折射率和介电常数的信息数据，并且可包括用于照明***的形状的源图(source map)的数据。基本数据不限于上面描述的示例。掩模数据可不仅包括分段数据(fragment data)，而且包括诸如图案的形状、图案的位置、图案的测量类型(空间或线的测量)和基本测量值的数据。

图3是示出图2中示出的OPC方法的流程图。

参照图3，根据本示例实施例的OPC方法可从提取掩模上的图案的布图的边缘的操作S21开始。掩模上的图案可表示可通过曝光工艺被转印到基底(诸如，晶片)上以在基底上形成目标图案的图案。例如，根据曝光工艺的特性，基底上的目标图案的形状可与掩模上的图案的形状不同。此外，因为掩模上的图案被缩小投影并转印到基底上，所以掩模上的图案可比基底上的目标图案具有更大的尺寸。

掩模上的图案的布图可具有1维(1D)或2维(2D)形状。1D形状可不表示没有面积的线，而是可表示在一个方向上延伸的形状(诸如，线和空间(line-and-space)图案)。例如，1D形状可以是在一个方向上延伸的图案的形状。2D形状可以是例如在平面图中二维延伸的图案的形状。边缘可对应于围绕图案的布图的外部区域/边缘的线。根据示例实施例，边缘可对应于围绕图案的布图之间的空间的线。在特定示例实施例中，边缘可对应于围绕图案的布图的外部部分的线和围绕空间的线两者。

接下来，通过将边缘滤波器应用于提取的边缘来生成光学图像(S22)。光学图像可以是在光已经穿过掩模之后立即在掩模的后表面上计算的掩模近场图像。边缘滤波器是能够生成与边缘对应的部分的光学图像的滤波器，并且边缘滤波器的值可根据边缘的位置和特性而变化。与每个边缘对应的边缘滤波器可被应用，以生成与每个边缘对应的光学图像。

在下文中，将更详细地描述生成掩模上的图案的光学图像。为了克服近来的图案化限制并确保工艺裕度(margin)，掩模上的图案的形状从正交形状扩展到包括曲线形状。另外，已经积极地进行了对用于这样的曲线图案的OPC方法的研究。例如，掩模上的图案可具有与曝光波长相比不可忽略的厚度。因此，为了精确的OPC，考虑掩模形貌效应(例如，掩模3维(3D)效应)来计算光学图像是有益的。为了对大面积掩模执行OPC，应当快速执行光学图像的计算，以在短时间内(例如，出于成本效益的目的)完成整个大面积掩模上的OPC。因此，使用花费大量时间来计算光学图像的严格模拟方法可能是不合适的。这里，严格模拟方法可以是例如电磁场模拟方法(诸如，严格耦合波分析(RCWA)或有限差分时域(FDTD)模拟)。在这样的严格模拟方法的情况下，可获得精确地反映掩模上的图案的形状的掩模近场图像。

因此，掩模的光学图像使用紧凑的模拟模型而被计算，并且最常用的方法是域分解方法(DDM)。DDM是将掩模上的图案划分为多个域并使用边缘滤波器近似获得每个域的光学图像的方法。

例如，DDM是这样的方法：将通过FDTD模拟针对图案的每个宽度/空间计算的边缘滤波器值预先存储在滤波器库中，并从滤波器库取得与每个边缘对应的边缘滤波器值以使用边缘滤波器值来计算每个图案的光学图像，从而计算与通过严格模拟计算的光学图像基本相似的光学图像。

因此，DDM可生成有效地校正掩模的3D效应的光学图像。使用边缘滤波器近似的光学图像可包括基于薄掩模近似(TMA)的第一光学图像和使用边缘滤波器的第二光学图像。例如，可通过组合第一光学图像和第二光学图像来生成对应图案的最终光学图像。作为参照，TMA可以是基尔霍夫(Kirchhoff)近似，并且可以是在掩模的厚度与几乎不存在一样薄并且穿孔部分允许光完全穿过其并且阻挡部分完全阻挡光的假设下计算的近场图像。

OPC方法可通过应用与曲线的边缘的一部分对应的任意角度滤波器来生成光学图像，因此可生成其中掩模的3D效应被有效地校正的光学图像。可通过基于光学图像生成OPC模型并使用OPC模型执行模拟，来获得掩模的最佳设计数据。此外，示例实施例的OPC方法能够使可靠的高质量掩模基于使用OPC方法获得的掩模的最佳设计数据来制造，从而显著地有助于最终使用掩模对产品进行图案化的产品的性能和可靠性的改进。

根据示例实施例的OPC方法可在OPC被执行时检测违反掩模规则的布图图案，并且可使用多阶函数曲线(诸如，贝塞尔曲线或B样条曲线)将检测的布图图案中的违反掩模规则的边缘修改为不违反掩模规则的弯曲边缘。

在生成光学图像之后，基于光学图像生成OPC模型(S23)。在生成光学OPC模型之后，生成用于PR的OPC模型。生成用于PR的OPC模型可包括优化用于PR的阈值。PR的阈值可以是在曝光工艺期间在PR的层中发生化学变化的阈值，并且例如，阈值可作为曝光光(exposure light)的强度被给出。生成用于PR的OPC模型还可包括从一些PR模型形式选择适当的模型形式。光学OPC模型和用于PR的OPC模型被统称为OPC模型。因此，生成光学OPC模型的处理和生成用于PR的OPC模型的处理的组合可被称为生成OPC模型的处理(例如，OPC建模处理)。在下文中，术语OPC模型被用作光学OPC模型和用于PR的OPC模型的组合的构思。

此后，通过使用OPC模型的模拟获得用于掩模的设计数据(S24)。在生成OPC模型之后，验证OPC模型。可通过边缘放置误差(EPE)检查等来执行OPC模型的验证。当OPC模型满足规范时，OPC模型验证可被完成，并且对应的OPC模型可被选择为用于模拟的OPC模型。当OPC模型不满足设置的规范时，生成OPC模型的处理(例如，生成光学OPC模型或用于PR的OPC模型的处理)再次被执行。

在验证OPC模型之后，使用对应的OPC模型执行模拟。可通过使用OPC模型的模拟来获得邻近于靠近实际测量的掩模的设计数据。通过模拟获得的掩模的设计数据可作为掩模流片(mask tape-out，MTO)设计数据被发送到掩模制造团队，以用于后续的掩模制造。

如上所述，生成光学图像、生成OPC模型和获取设计数据的处理被称为OPC方法。根据示例实施例的OPC方法可具有关于矩形图案的多个OPC形状。

图4A和图4B是示出根据不同于示例实施例的对比示例的OPC方法的示图。

半导体设计布图可包括多个布图图案。图4A示出多个布图图案之中的在对角线方向上彼此邻近的两个布图图案。

如参照图3所述，根据曝光工艺的特性，基底上的目标图案的形状和掩模上的布图图案的形状可彼此不同。例如，掩模上的布图图案可具有大于基底上的目标图案的尺寸的尺寸。另外，在基底上的曝光后的图案被蚀刻之后(在清洁检查(cleaning inspection，ACI)之后)的图案可具有小于目标图案的尺寸的尺寸。图4A示出两个邻近布图图案、目标图案和ACI图案。

布图图案可被设计使得由布图图案生成的ACI图案可满足期望的(或可选地，预定的)设计规则。由于半导体倾向于被高度集成，因此设计规则所需的ACI图案之间的间隙GR也可倾向于被减小。

布图图案在满足设计规则的同时不应违反掩模规则。图4A示出在对角线方向上彼此邻近的布图图案的拐角部分中的布图图案之间的间隙401违反掩模规则的情况。

图4B是图4A中示出的布图图案的部分'A'的放大图。图4B是示出基于根据对比示例的OPC方法修改布图图案的方法的示图。

在根据对比示例的OPC方法中，当布图图案之间的间隙401违反掩模规则时，违反掩模规则的拐角部分可被切割以形成修改布图图案。在图4B中，由双点划线示出具有切割的拐角部分的修改布图图案。另外，示出修改布图图案之间的间隙402，以便不违反掩模规则。

当修改布图图案使用根据对比示例的OPC方法而被形成时，因为布图图案的拐角部分被切割，所以布图图案的面积可被减小。当布图图案的面积被减小时，在晶片的曝光工艺中通过布图图案到达晶片的光的强度被减小，使得形成在晶片上的转印电路图案的轮廓可能未达到目标图案的尺寸。

图5是示出通过根据示例实施例的OPC方法形成的布图图案的示意图。

根据示例实施例，当邻近布图图案之间的间隙违反掩模规则时，布图图案中的违反掩模规则的边缘可被修改为弯曲边缘以避免违反掩模规则。图5中由双点划线表示的区域表示根据示例实施例修改布图图案。

在下文中，将参照图6A至图13详细描述根据示例实施例的OPC方法。

图6A至图6C是示出根据示例实施例的OPC方法的详细示图。

参照图6A，可从邻近的初始布图图案检测具有在由掩模规则限定的间隙内的间隙的边缘对。

图6A示出在OPC被执行之前在从设计布图形成的初始布图图案之中的在对角线方向上彼此邻近的布图图案。初始布图图案可具有矩形形状，并且可包括边缘和拐角。

可对初始布图图案执行掩模规则检查(MRC)，以检测具有掩模规则中限定的间隙内(或小于掩模规则中限定的间隙)的间隙的边缘对。例如，可执行MRC，以检查另一布图图案是否被设置在距具有多边形形状的初始布图图案的拐角期望的(或可选地，预定的)半径内。图6A示出邻近布图图案被布置在距特定布图图案的拐角期望的(或可选地，预定的)半径内的情况。当邻近布图图案被布置在距拐角期望的(或可选地，预定的)半径内时，对应的布图图案可被确定为违反掩模规则。另外，在违反掩模规则的布图图案的边缘之中，可检测到彼此面对并且具有在期望的(或可选地，预定的)间隙内的间隙601的边缘对602a和602b。换句话说，当初始布图图案(例如，初始布图图案的拐角)在距邻近布图图案的拐角“在掩模规则中限定的距离”内时，违反掩模规则的边缘被确定为目标边缘。

参照图6B，可将检测的边缘对中的每个边缘修改为多边缘。

图6B示出通过修改初始布图图案中的边缘对中的每个边缘而形成的多边缘。

参考控制点可在边缘对中的每个边缘上被形成，并且每个边缘可基于参考控制点被划分，然后被变换为多边缘。例如，图6B示出基于参考控制点603a划分的第一边缘604a和第二边缘605a、以及基于参考控制点603b划分的第一边缘604b和第二边缘605b。图6B示出参考控制点被设置在每个边缘的中点处的情况。然而，示例实施例不限于此，并且参考控制点可在每个边缘上被自由移动。

在基于参考控制点划分的边缘之中，初始布图图案的相对更远离邻近布图图案的边缘被称为第一边缘，并且初始布图图案的相对更靠近邻近布图图案的边缘被称为第二边缘。在邻近布图图案中，可通过添加与第一边缘604a和604b接触的矩形图案606a和606b并且切割与第二边缘605a和605b接触的矩形图案607a和607b，来将边缘对中的每个边缘变换为多边缘。在图6B中，多边缘由实线表示。添加的矩形图案606a和606b以及切割的矩形图案607a和607b的尺寸可被自由改变。

参照图6C，可将多边缘变换为弯曲边缘。

在图6C中，由双点划线示出包括通过变换构成一对的多边缘的各个边缘而生成的弯曲边缘的修改布图图案。

可在多边缘的每个边缘上形成多个附加控制点，以基于多边缘的每个边缘形成弯曲边缘。可基于多边缘的每个边缘的参考控制点和附加控制点来形成弯曲边缘608a和608b。例如，弯曲边缘可对应于基于控制点的贝塞尔曲线或B样条曲线。

根据示例实施例，在初始布图图案中，设置为靠近邻近布图图案的第二边缘部分的面积可被减小。因此，修改布图图案之间的间隙609可被增大，并且邻近布图图案可满足掩模规则。

另外，在初始布图图案中，相对远离邻近布图图案的第一边缘部分的面积可被增大。因此，布图图案的整个面积可被保持，并且用于形成适合于目标图案的尺寸的转印电路图案的足够量的光可通过布图图案到达晶片。例如，表示目标图案的尺寸与转印电路图案的轮廓的尺寸之间的差的EPE的尺寸可被减小。

图7是示出根据示例实施例的OPC方法的示例的流程图。

可基于设计的布图来确定初始布图图案(S210)。可对初始布图图案执行MRC以检测违反掩模规则的边缘对(S220)。可在对边缘中的每个边缘上设置参考控制点(S230)。可基于参考控制点划分每个边缘，并且可基于划分的边缘形成多边缘(S240)。已经参照图6B详细描述形成多边缘的方法。可在多边缘上设置附加控制点(S250)。可基于参考控制点和附加控制点形成弯曲边缘(S260)。可执行使用具有修改弯曲边缘的修改布图图案的OPC模拟，并且可基于模拟的结果来计算EPE(S270)。在一个示例中，可将要由修改布图图案形成的目标图案的尺寸与基于OPC模拟的结果形成的轮廓的尺寸进行比较，以计算修改布图图案的EPE。

当操作S230至操作S270的迭代次数未达到设置的迭代次数时(S280的“否”)，可迭代地执行操作S230至操作S270。例如，每当迭代地执行操作S230至操作S270时，可改变参考控制点的位置，可改变多边缘的形状，或者可改变用于生成弯曲边缘的附加控制点的数量或位置。只要掩模规则不被违反，各种类型的修改布图图案就可被生成，并且修改布图图案的EPE可被计算。

当操作S230至操作S270的迭代次数达到设置的迭代次数时(S280的“是”)，可将各种类型的修改布图图案之中的具有最小EPE的布图图案确定为最终布图图案，并且可对最终布图图案执行掩模数据准备(MDP)(S290)。换句话说，OPC可被迭代地执行以生成多个修改布图图案，并且具有最小EPE的特定的修改布图图案可被确定为最终布图图案。

图8A和图8B是示出根据示例实施例的矩形布图图案与修改布图图案之间的比较的示图。

图8A示出矩形布图图案和由布图图案形成的ACI图案。在图8A的示例中，在对角线方向上彼此邻近的布图图案可被设置，以便不违反掩模规则。当布图图案被设置以便不违反掩模规则时，可能难以减小在对角线方向上设置的ACI图案之间的间隙GR。

图8B示出根据示例实施例的修改布图图案和由布图图案形成的ACI图案。根据示例实施例，一对邻近边缘中的每个边缘被变换为弯曲边缘，使得修改布图图案可具有其中被设置为相对靠近邻近布图图案的部分被减小并且被设置为相对远离邻近布图图案的部分被扩展的形状。当将图8B和图8A彼此进行比较时，由于每个ACI图案的拐角与布图图案的边缘之间的间隙可被减小，因此在对角线方向上设置的ACI图案可被设置为彼此更靠近。因此，在设计规则中，ACI图案在对角线方向上的间隙可被减小，并且半导体装置可被高度集成于晶片上。

图9A至图9C是示出通过根据对比示例的布图图案形成在晶片上的图案的轮廓与通过根据示例实施例的布图图案形成在晶片上的图案的轮廓之间的比较的示图。

图9A示出可由根据如参照图4B描述的对比示例的布图图案、目标图案和修改布图图案形成的转印电路图案的轮廓。图9B示出可由根据示例实施例的布图图案、目标图案和修改布图图案形成的转印电路图案的轮廓。在图9A和图9B中，可通过模拟来预测每个轮廓。

图9C是由图9A和图9B的虚线示出的重叠区域的放大图，以比较由根据对比示例和示例实施例的布图图案形成的转印电路图案的轮廓。

参照图9C，根据对比示例的轮廓的尺寸可能未达到目标图案的尺寸。根据对比示例，布图图案的面积通过切割布图图案的一部分而被减小，使得可在晶片的曝光工艺中通过布图图案到达晶片的光量不足。图9C示出根据对比示例的轮廓的EPE的尺寸。

同时，根据示例实施例，设置为相对远离邻近布图图案的部分可在布图图案中被扩展以保持布图图案的整体面积，使得足够量的光可到达晶片，并且轮廓可被形成为具有适合于目标图案的尺寸的尺寸。例如，根据示例实施例形成的布图图案的EPE的尺寸可被减小。

图10A和图10B是根据对比示例和示例实施例的掩模布图图案的图像。

图10A是如参照图4B所述的矩形布图图案的一些拐角被切割的布图图案的图像，并且图10B是根据示例实施例的边缘对中的每个边缘被修改为弯曲边缘的布图图案的图像。图10A和图10B的布图图案可以是用于形成具有70nm的水平长度的目标图案的布图图案。

图11A和图11B分别是示出基于根据对比示例的布图图案形成在晶片上的转印电路图案和基于根据示例实施例的布图图案形成在晶片上的转印电路图案的图像。

图11A示出由根据图10A的对比示例的布图图案形成的转印电路图案。参照图11A，根据对比示例形成在晶片上的转印电路图案的水平长度可以是66.97nm。根据对比示例的转印电路图案的水平长度可比目标图案的70nm小约3nm。例如，根据对比示例的显影后检查(After Development Inspection，ADI)图案中的EPE的尺寸可以是约3nm。

图11B示出由根据图10B的示例实施例的布图图案形成的转印电路图案。参照图11B，根据示例实施例形成的转印电路图案的水平长度可以是69.33nm。例如，根据示例实施例的转印电路图案中的EPE的尺寸可以是大约0.7nm。根据示例实施例，与对比示例相比，EPE的尺寸可被减小，并且转印电路图案的尺寸可靠近目标图案的尺寸。

图12A和图12B分别是示出基于根据对比示例的布图图案形成在晶片上的图案和基于根据示例实施例的布图图案形成在晶片上的图案的图像。

图12A是基于根据如参照图4B所述的对比示例的布图图案形成的ADI图案的放大图。根据对比示例，在晶片的曝光工艺期间，可能不从布图图案的切割的拐角部分接收到足够量的光。因为可能不从特定的拐角部分接收到足够量的光，所以转印电路图案的尺寸可能未达到目标图案的尺寸，并且可能发生转印电路图案的失真。参照图12A，转印电路图案的轮廓的中心轴可偏离目标图案的中心轴约3nm。

图12B是基于根据示例实施例的修改布图图案形成的转印电路图案的放大图。根据示例实施例，在晶片的曝光工艺期间，可从布图图案的整个弯曲边缘部分接收到足够量的光。参照图12B，转印电路图案中在垂直方向上具有最大长度的中心轴可被设置为在0.5nm内靠近目标图案的中心轴。参照图12B，因为大量的光在弯曲边缘的相对扩展部分中被接收到，所以转印电路图案的轮廓可能不是完全对称的，但是转印电路图案的轮廓可能不偏离目标图案。因此，根据示例实施例，转印电路图案的尺寸和位置可靠近目标图案的尺寸和位置。

图13是用于将基于根据对比示例的布图图案的EPE的尺寸减小程度与基于根据示例实施例的布图图案的EPE的尺寸减小程度进行比较的曲线图。

图13是示出在半导体芯片的布图图案之中违反掩模规则的多个布图图案样本被提取并且根据对比示例的修改布图图案针对每个布图图案样本被生成情况下和在根据示例实施例的修改布图图案被生成的情况下的EPE比较结果的示图。

参照图13，根据对比示例的修改布图图案的EPE平均可以是-1.61nm。另一方面，根据示例实施例的修改布图图案的EPE平均可以是-0.74nm。例如，与根据对比示例的修改布图图案的EPE的尺寸“1.61nm”相比，根据示例实施例的修改布图图案的EPE的尺寸“0.74nm”可被提高54％。

在根据参照图5至图13描述的示例实施例的OPC方法中，违反掩模规则的目标边缘可在布图图案中被检测到，多边缘可通过基于参考控制点划分目标边缘而被形成，附加控制点可被设置在多边缘上，并且多边缘可基于附加控制点而被变换为多阶函数弯曲边缘(例如，通过多阶函数曲线被变换为弯曲边缘)以形成修改布图图案。

在修改布图图案中，相对靠近邻近布图图案的部分可被收缩，并且相对远离邻近布图图案的部分可被扩展。因此，修改布图图案可满足与邻近布图图案相关的掩模规则。另外，修改布图图案的整体面积可被保持，使得具有与目标图案的尺寸匹配的尺寸的转印电路图案可使用修改布图图案而被形成。

因此，转印电路图案的EPE的尺寸可被减小，并且在对角线方向上彼此邻近的ACI图案之间的由掩模规则限定的间隙可被减小。因此，半导体芯片可被高度集成，同时在晶片上形成具有精确尺寸和位置的图案。

在根据本发明构思的实施例的OPC方法中，在首先基于缝隙(slit，或被称为狭缝)的中心生成用于预测关键尺寸(CD)数据的模型之后，指示实际发生在晶片中的每个缝隙位置的强度的变迹表(apodization table)可被应用于OPC模型。此后，在一些示例实施例的OPC方法中，通过对应的变迹表针对每个缝隙位置校正强度。

图14是示出根据本发明构思的示例实施例的生成OPC模型的处理的构思图。参照图14，对于缝隙SLT1至SLTm(其中，m是2或更大的整数)，可使用与传输交叉系数(TCC)(TCC1至TCCm)对应的变迹表(AT1至ATm)来产生OPC模型。在一个示例实施例中，TCC可以是计算OPC方法中使用的内核的传递函数。TCC可包括关于光源和光瞳(pupil)的信息。

变迹表AT1至ATm可包括根据缝隙的位置的变迹值。在一个示例实施例中，变迹值可以是根据设备针对每个缝隙位置测量的值。在另一示例实施例中，变迹值可以是使用针对每个缝隙位置测量的值的趋势图的值。

通常，随着图案被小型化，由于邻近的图案之间的影响而引起的光学邻近效应(OPE)在曝光工艺期间增大/发生。根据OPC方法，可通过校正使图案转印的掩模上的布图图案来抑制OPE的发生。

图15是示出根据另一示例实施例的OPC方法的示例的流程图。参照图14和图15，OPC方法可包括校正EUV曝光工艺中使用的掩模上的布图图案的方法。

可针对每个缝隙区域划分传输交叉系数(TCC)(S310)。因为EUV曝光工艺使用小于22nm的波长(例如，13.5nm的短波长)，所以衍射现象不大。因此，与使用193nm的常规深紫外(DUV)曝光工艺中的OPC相比，OPC与衍射现象的比例可能不大。另一方面，EUV曝光工艺可能导致由于诸如镜子的缺陷而引起闪光效应(flare effect)或由掩模图案的厚度导致的阴影效应。反映这样的闪光效应或阴影效应的OPC方法对于EUV曝光工艺是有益的。例如，闪光效应是由取决于镜子的表面粗糙度的光的散射导致的。因为散射与波长的平方成反比，所以在利用较短波长的EUV中，闪光效应可能更明显。在EUV曝光工艺中，可能导致关于以与法线成6度入射的光的以下问题。例如，在DUV曝光工艺中，缝隙具有矩形结构，但是在EUV曝光工艺中，缝隙可具有圆弧结构，该圆弧结构具有期望的(或可选地，预定的)曲率。当与法线成6度入射的光穿过弧形结构的弯曲缝隙时，其方位角可根据缝隙的位置而变化。因此，穿过缝隙的光的强度和相位可根据缝隙的位置而变化。这可能导致CD误差。取决于缝隙的位置的CD误差的发生可能导致TCC中的误差，因此可能相应地导致OPC方法或OPC模型中的误差。

常规地，因为在DUV曝光工艺中使用的缝隙具有矩形线性结构，所以穿过缝隙的光的方位角没有变化，并且取决于缝隙的位置的像差可能很少发生。因此，即使当通过仅计算缝隙的中心区域的TCC并在整个区域中反映相同的TCC来执行OPC时也不存在问题。然而，在EUV曝光工艺的情况下，由于具有弧形结构的弯曲缝隙被使用，因此TCC根据缝隙的位置而变化。当如在常规DUV曝光工艺中那样OPC方法通过仅计算缝隙的中心区域的TCC而被执行时，精确的OPC模型可能不被生成。这样的不精确的OPC模型可能导致EUV掩模的图案中的缺陷，因此大量的有缺陷的芯片可能被制造，从而降低整个半导体工艺的产量。

在EUV曝光工艺中，当OPC仅使用中心TCC而不管弯曲缝隙形状而被执行时，在与缝隙的边缘对应的部分中的EUV掩模图案中以及在与EUV掩模图案对应的芯片中可能发生误差。由缝隙结构导致的误差被称为缝隙误差或扫描仪误差(scanner error)。因此，在OPC方法中，可通过针对缝隙的每个区域划分TCC来计算TCC，而不是仅在缝隙的中心处计算TCC。

掩模图案的形貌可由形貌函数(profile function)的轮廓(contour)确定。形貌函数可由图像强度和高斯函数的卷积积分表示。通过计算TCC的内核，图像强度可被计算以生成用于掩模图案轮廓的OPC模型。划分TCC可包括通过将缝隙划分为区域来计算用于缝隙的每个区域的TCC的处理。在一个示例实施例中，可根据缝隙的坐标使用像差、相位、强度、极性和变迹值中的至少一个来划分TCC。

在针对每个缝隙区域划分TCC之后，可通过反映划分的TCC来生成OPC模型(S320)。用于缝隙的每个区域的TCC被反映在缝隙的每个区域中，以生成用于缝隙的每个区域的OPC模型。因为CD根据缝隙的位置而存在，所以用于缝隙的每个区域的TCC可变化。因此，用于缝隙的每个区域的OPC模型也可变化。

在生成OPC模型之后，可执行OPC(S330)。可通过参照图1至图13描述的OPC方法来执行OPC。根据示例实施例，可在布图图案中检测违反掩模规则的目标边缘，可通过基于参考控制点划分目标边缘来形成多边缘，可在多边缘上设置附加控制点，并且可基于附加控制点将多边缘变换为多阶函数弯曲边缘以形成修改布图图案。

在一个示例实施例中，可使用变迹表AT1至ATm来执行与缝隙SLT1至SLTm中的每个对应的OPC校正。在OPC校正之后，可生成OPC验证模型(S340)。OPC验证模型可以是OPC校正的结果。在生成OPC验证模型之后，可执行OPC验证(S350)。OPC验证可基于OPC验证模型来执行模拟。这样的OPC验证可包括检查通过模拟获得的掩模图案是否与目标掩模图案匹配的处理。

OPC验证可以是验证OPC校正是否已经通过图案的模拟轮廓被正确地执行。例如，当通过OPC验证模型的模拟轮廓在误差容限内时，OPC方法可被完成，并且掩模流片(MTO)操作可被执行。当通过OPC验证的模拟轮廓在误差容限之外时，OPC通过参数校正(诸如，模型调整、OPC程式(OPC recipe)和偏差)而被重新校正，并且OPC验证通过创建OPC验证模型而被再次执行。MTO可包括通过移交针对其完成OPC方法的掩模设计数据来请求掩模生产。因此，针对其完成OPC方法的掩模设计数据可被称为MTO设计数据。

在根据示例实施例的OPC方法中，可针对每个缝隙区域划分TCC，可通过反映划分的TCC来生成OPC模型，并且根据变迹值执行OPC校正，从而制造校正与由缝隙效应导致的缝隙边缘对应的部分的图案误差的EUV掩模。另外，当曝光工艺通过EUV掩模被执行时，与缝隙边缘对应的部分中的芯片的缺陷可被防止/减少。EUV曝光工艺中的色散可被改善，并且产量可被显著提高。

图16是示出根据本发明构思的示例实施例的制造EUV掩模的方法的处理的流程图。参照图16，执行OPC(S410)。可针对缝隙的每个区域划分TCC，可通过反映划分的TCC来生成OPC模型，并且可基于变迹表和OPC模型来执行OPC。然后，可生成OPC验证模型以附加地执行诸如OPC验证的一系列处理。

在一些示例实施例中执行OPC可包括检测布图图案中的违反掩模规则的目标边缘、通过基于参考控制点划分目标边缘来形成多边缘、在多边缘上设置附加控制点、以及基于附加控制点将多边缘变换为多阶函数弯曲边缘以生成修改布图图案。

在一个示例实施例中，可针对每个缝隙区域划分传输交叉系数(TCC)。在一个示例实施例中，可设置指示每个缝隙位置的光束强度的变迹值。

如上所述，在执行OPC之后，输入MTO设计数据(S420)。例如，MTO可包括通过移交针对其OPC操作已经被完成的掩模设计数据来请求掩模制造。因此，MTO设计数据可被认为是针对其OPC操作已经被完成的掩模设计数据。MTO设计数据可具有在电子设计自动化(EDA)软件等中使用的图形数据格式。例如，MTO设计数据可具有诸如图形数据***(GDS2)、开放艺术品***交换标准(ASIS)等的数据格式。

在接收到MTO设计数据之后，执行掩模数据准备(MDP)(S430)。掩模数据准备可包括例如被称为压裂(fracturing)的格式转换、用于机器读取的条形码的增强、用于检查、工作台(job-deck)等的标准掩模图案、以及自动和手动方法的验证。工作台可包括创建与一系列指令(诸如，多个掩模文件的布置信息、参考剂量和曝光速度或方法)相关的文本文件。

格式转换(例如，压裂)可包括针对每个区域划分MTO设计数据并将划分的MTO设计数据改变为用于电子束曝光机的格式的处理。例如，压裂可包括数据操作(诸如，缩放、数据大小调整、数据旋转、图案反射和颜色反转)。在通过压裂的转换处理中，可校正在从设计数据到晶片上的图像的转印工艺期间可能发生的许多***误差的数据。针对这些***误差的数据校正处理被称为掩模工艺校正(MPC)。例如，数据校正处理可包括CD调整，CD调整包括调整线宽和提高图案布置的精度。另外，数据校正处理可以是为了掩模工艺校正而预先执行的处理。这里，***误差可能是由曝光工艺、掩模显影工艺和/或蚀刻工艺和晶片成像工艺中发生的失真导致的。

掩模数据准备可包括上述MPC。MPC表示校正在曝光工艺期间发生的误差(例如，***误差)的处理。这里，曝光工艺可表示包括电子束写入、显影、蚀刻和烘烤的MPC工艺。另外，可在曝光工艺之前执行数据处理。数据处理是用于掩模数据的预处理过程，并且可包括用于掩模数据的语法检查、曝光时间的预测等。

在准备掩模数据之后，基于掩模数据曝光用于掩模的基底(S440)。曝光可包括例如电子束写入。这里，电子束写入可通过例如使用多束掩模写入器(MBMW)的灰度写入方法而被执行。另外，可使用可变形状束(VSB)曝光机器执行电子束写入。

在掩模数据准备操作之后，可在曝光工艺之前执行将掩模数据转换为像素数据的处理。像素数据是直接用于实际曝光的数据，并且可包括关于将被曝光的形状的数据和关于分配给每个数据的剂量的数据。形状数据可以是形状数据(例如，矢量数据)通过光栅化等被转换的位图数据。

在曝光工艺之后，通过执行一系列工艺来形成掩模(S450)。一系列工艺可包括例如显影、蚀刻和/或清洁。另外，用于形成掩模的一系列工艺可包括测量工艺、缺陷检查工艺或缺陷修复工艺。另外，还可包括薄膜施加工艺。薄膜施加工艺可包括这样的工艺：将表膜附着到掩模表面，以在通过最终清洁和检查确认不存在污染颗粒或化学污渍时在掩模的递送和掩模的使用寿命期间保护掩模免受后续污染。

图17是示出根据另一示例实施例的制造EUV掩模的方法的流程图。参照图17，制造EUV掩模的方法类似于图16的方法，但是还可包括在输入MTO设计数据的操作S520和准备掩模数据的操作S530之后对掩模数据执行邻近效应校正(PEC)的操作S535。这样的PEC表示校正由电子束邻近效应(例如，电子束散射)导致的误差的处理。例如，在电子束曝光工艺中，由于高动能通过用于生成电子束的高加速电压被施加到电子，可能发生电子束与抗蚀剂和位于其下方的材料的原子一起散射的现象，并且这样的现象通常被称为电子束邻近效应。电子束邻近效应可用两个高斯函数或经验确定的邻近函数被建模，并且电子束邻近效应可基于那些函数被校正。

最常用于校正由电子束邻近效应导致的误差的邻近效应校正是通过在实际曝光期间改变剂量来补偿由于散射而改变的剂量的方法。例如，具有高图案密度的区域可被分配相对低的剂量，并且相对孤立和小的形状可被分配相对高的剂量。这里，剂量可包括电子束的辐照量。邻近效应校正可包括校正图案形状的边缘或改变图案形状的尺寸的方法。在执行PEC之后，通过执行曝光用于掩模的基底的操作(S540)和形成EUV掩模的操作(S550)来制造EUV掩模。

图18是示出根据本发明构思的示例实施例的制造半导体芯片/装置的方法的流程图。参照图18，可通过在执行图18中示出的一系列操作S610至操作S650之后执行形成EUV掩模的操作(S660)，来制造EUV掩模。当制造出EUV掩模时，可使用制造的EUV掩模对半导体基底(诸如，晶片)执行各种半导体装置/芯片制造工艺，以形成半导体装置(S670)。为了参照，使用EUV掩模的工艺通常可包括通过EUV曝光工艺的图案化工艺。可使用EUV掩模通过图案化工艺在半导体基底或材料层上形成期望的图案。

半导体工艺可包括沉积工艺、蚀刻工艺、离子工艺、清洁工艺等。沉积工艺可包括各种材料层形成工艺(诸如，化学气相沉积(CVD)、溅射、旋涂等)。离子工艺可包括诸如离子注入、扩散、热处理等工艺。半导体工艺还可包括半导体装置被安装在印刷电路板(PCB)上并用密封材料密封的封装工艺、以及测试半导体装置或封装件的测试工艺。

根据示例实施例，可在初始矩形布图图案中检测违反掩模规则的边缘，可将边缘变换为多边缘，并且生成修改布图图案，在修改布图图案中，基于多边缘上的附加控制点，根据贝塞尔曲线或B样条曲线将多边缘变换为弯曲边缘。在修改布图图案中，被设置为关于参考控制点相对靠近邻近布图图案的部分可具有收缩形状，并且被设置为相对远离邻近布图图案的部分可具有扩展形状。

根据示例实施例，因为用于形成修改布图图案的参考控制点的位置、多边缘的形状和附加控制点的位置可被不同地确定，所以具有各种形状的修改布图图案可被形成。可通过迭代地执行生成具有各种形状的修改布图图案的操作并多次计算修改布图图案的EPE，来确定用于形成目标图案的最佳布图图案。

根据示例实施例，可形成具有各种形状的修改布图图案。因此，即使当制造用于形成以不规则图案设置的过孔图案或金属接触件图案的掩模时，也可在掩模上有效地形成掩模布图图案。例如，当使用根据示例实施例的OPC方法时，可响应于减小DRAM芯片的尺寸的请求，形成用于高度集成具有过孔图案和金属接触件图案的存储器单元***电路的布图图案。

如上所述，在根据示例实施例的光学邻近校正方法和使用光学邻近校正方法制造掩模的方法以及制造半导体芯片的方法中，掩模上的布图图案中的违反掩模规则的边缘被变换为贝塞尔曲线、B样条曲线等，因此，违反规则可被避免，装置可被高度集成于半导体晶片上，并且布图图案的EPE的尺寸可被减小。

尽管没有具体示出，但是上面描述的所有方法(例如，图3、图7、图15、图16和图17的流程图中示出的方法)包括制造半导体芯片的完成或进行到制造半导体芯片的完成。

虽然上面已经示出和描述一些示例实施例，但是对于本领域技术人员将清楚的是，在不脱离如由所附权利要求限定的本发明构思的范围的情况下，可进行修改和变化。

Claims (20)

1.一种用于制造半导体芯片的光学邻近校正OPC方法，所述OPC方法包括：

检测初始布图图案的多个边缘，并且将所述多个边缘之中的违反掩模规则的边缘确定为目标边缘；

在目标边缘上设置参考控制点；

通过基于参考控制点划分目标边缘来形成多边缘；

在多边缘上设置附加控制点；

通过基于参考控制点和附加控制点将多边缘变换为弯曲边缘，来形成修改布图图案；

基于修改布图图案执行OPC模拟；

基于OPC模拟的结果来计算修改布图图案的边缘放置误差EPE；

迭代地执行在目标边缘上移动参考控制点并基于移动后的参考控制点形成多边缘、设置附加控制点、形成修改布图图案、执行OPC模拟以及计算EPE达设置的迭代次数；以及

基于EPE计算结果来确定最终布图图案。

2.根据权利要求1所述的OPC方法，其中，将违反掩模规则的边缘确定为目标边缘的步骤包括：将所述多个边缘之中的距邻近布图图案的边缘的距离小于掩模规则中限定的距离的边缘确定为目标边缘。

3.根据权利要求2所述的OPC方法，其中，将违反掩模规则的边缘确定为目标边缘的步骤还包括：检查邻近布图图案是否在距初始布图图案的拐角所述限定的距离内。

4.根据权利要求1所述的OPC方法，其中，在目标边缘上设置参考控制点的步骤包括：将目标边缘的中心设置为参考控制点。

5.根据权利要求1所述的OPC方法，其中，划分目标边缘的步骤包括：

将目标边缘划分为第一边缘和第二边缘；

将与第一边缘接触的矩形添加到初始布图图案；以及

从初始布图图案切割与第二边缘接触的矩形，以形成多边缘。

6.根据权利要求5所述的OPC方法，其中，划分目标边缘的步骤包括：将第一边缘和第二边缘之中的更靠近与初始布图图案邻近的邻近布图图案的边缘确定为第二边缘。

7.根据权利要求1所述的OPC方法，其中，形成修改布图图案的步骤包括：基于参考控制点和附加控制点生成贝塞尔曲线或B样条曲线，以将多边缘变换为弯曲边缘。

8.根据权利要求1所述的OPC方法，其中，计算修改布图图案的EPE的步骤包括：将要由修改布图图案形成的目标图案的尺寸与基于OPC模拟的结果形成的轮廓的尺寸进行比较。

9.根据权利要求1至权利要求8中的任一项所述的OPC方法，其中，修改布图图案具有其中相对靠近邻近布图图案的部分被收缩并且相对远离邻近布图图案的部分被扩展的形状，邻近布图图案与初始布图图案邻近。

10.一种制造半导体芯片的方法，所述方法包括：

设计用于半导体芯片的布图；

对所述布图执行光学邻近校正OPC；

在执行OPC之后制造掩模；以及

使用所述掩模制造半导体芯片，

其中，所述掩模包括与矩形图案对应的多个布图图案，

所述多个布图图案中的至少一个具有由贝塞尔曲线或B样条曲线形成的边缘。

11.根据权利要求10所述的方法，其中，所述多个布图图案中的所述至少一个具有其中相对靠近所述多个布图图案之中的邻近布图图案的部分被收缩并且相对远离邻近布图图案的部分被扩展的形状。

12.根据权利要求10所述的方法，其中，执行OPC的步骤包括：

从初始布图图案确定目标边缘；

将目标边缘变换为多边缘；以及

通过基于设置在多边缘上的控制点将多边缘变换为贝塞尔曲线或B样条曲线，来形成修改布图图案。

13.根据权利要求12所述的方法，其中，将目标边缘变换为多边缘的步骤包括：

在目标边缘上设置参考控制点；

基于参考控制点将目标边缘划分为第一边缘和第二边缘；

将与第一边缘接触的矩形添加到包括目标边缘的初始布图图案；以及

从被添加矩形的初始布图图案切割与第二边缘接触的矩形。

14.根据权利要求12所述的方法，其中，确定目标边缘的步骤包括：从初始布图图案检测多个边缘，并且将所述多个边缘之中的违反掩模规则的边缘确定为目标边缘。

15.根据权利要求12所述的方法，其中，确定目标边缘的步骤包括：检查初始布图图案是否在距邻近布图图案的拐角所述由掩模规则限定的距离内。

16.根据权利要求12所述的方法，其中，执行OPC的步骤还包括：

基于修改布图图案执行OPC模拟；以及

通过将基于OPC模拟的结果形成的轮廓的尺寸与将由修改布图图案形成的目标图案的尺寸进行比较，来计算边缘放置误差EPE。

17.根据权利要求16所述的方法，其中，OPC被迭代地执行，以生成多个修改布图图案，并且将具有最小EPE的特定布图图案确定为最终布图图案。

18.一种制造用于半导体芯片的掩模的方法，所述方法包括：

对布图执行光学邻近校正OPC；

在执行OPC之后，输入掩模流片设计数据；

在输入掩模流片设计数据之后，准备掩模数据；

在准备掩模数据之后，使用电子束基于掩模数据对用于所述掩模的基底执行曝光工艺；以及

在执行曝光工艺之后，执行显影工艺、蚀刻工艺和/或清洁工艺以形成所述掩模，

其中，执行OPC的步骤包括：

将所述掩模的矩形布图图案中的违反掩模规则的边缘确定为目标边缘，

在目标边缘上设置参考控制点，

通过基于参考控制点划分目标边缘来形成多边缘，

在多边缘上设置附加控制点，以及

通过基于参考控制点和附加控制点将多边缘变换为弯曲边缘来形成修改布图图案。

19.根据权利要求18所述的方法，其中，形成多边缘的步骤包括：通过基于参考控制点切割相对靠近邻近布图图案的部分并且基于参考控制点扩展相对远离邻近布图图案的部分，来形成多边缘。

20.根据权利要求18所述的方法，其中，形成修改布图图案的步骤包括：基于参考控制点和附加控制点来生成贝塞尔曲线或B样条曲线，以将多边缘变换为弯曲边缘。

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