KR20170009551A - 듀티 사이클을 조절하는 신호 생성기 및 이를 이용하는 반도체 장치 - Google Patents

듀티 사이클을 조절하는 신호 생성기 및 이를 이용하는 반도체 장치 Download PDF

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Abstract

반도체 장치는 신호 생성기를 포함하고, 2개 이상의 외부 전원전압을 수신하여 동작할 수 있다. 상기 신호 생성기는 듀티 사이클 조절기를 포함할 수 있다. 상기 듀티 사이클 조절기는 듀티 제어부 및 듀티 사이클 조절부를 포함할 수 있다. 상기 듀티 사이클 조절기는 전원전압 도메인이 변경될 때 출력 신호의 듀티가 변경되는 것을 보상하기 위해 듀티 사이클 조절부를 포함할 수 있다.

Description

듀티 사이클을 조절하는 신호 생성기 및 이를 이용하는 반도체 장치 {SGINAL GENERATOR ADJUSTING DUTY CYCLE AND SEMICONDUCTOR APPARATUS USING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 듀티 사이클을 조절할 수 있는 신호 생성기 및 이를 이용하는 반도체 장치에 관한 것이다.
일반적으로 반도체 장치는 다양한 내부 로직 회로를 구비하고, 상기 내부 로직 회로들은 외부 장치로부터 전원을 수신하여 동작할 수 있다. 상기 내부 로직 회로는 데이터를 입출력 하는데 직접적으로 관련되는 로직 회로를 포함할 수 있고, 데이터를 입출력 하는데 간접적으로 관련되는 로직 회로를 포함할 수 있다. 동시에 동작하는 내부 로직 회로가 많아질수록 전원전압에 노이즈가 발생하게 된다. 데이터는 일정한 유효 윈도우 또는 듀레이션을 가지므로, 반도체 장치의 동작 속도가 빨라질수록 전원전압의 노이즈에 더 취약할 수 있다.
위와 같은 문제점에 대처하기 위해, 반도체 장치는 데이터 입출력에 직접적으로 관련되는 회로들을 위한 전원전압과 그 밖에 다른 회로들을 위한 전원전압을 별도로 수신하는 방식이 제안되었다. 이에 따라, 다양한 반도체 장치들이 2개 이상의 전원전압을 외부 장치로부터 수신할 수 있다.
본 발명의 실시예는 전원전압 도메인이 변경될 때 듀티 사이클이 왜곡되는 것을 보상할 수 있는 신호 생성기 및 이를 이용하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 신호 생성기는 입력 신호를 제 1 전원전압을 증폭하여 제 1 출력 신호를 생성하는 제 1 버퍼; 상기 제 1 출력 신호를 제 2 전원전압으로 증폭하여 제 2 출력 신호를 생성하는 제 2 버퍼; 상기 제 1 및 제 2 전원전압의 레벨을 비교하여 듀티 사이클 제어신호를 생성하는 듀티 제어부; 및 상기 입력 신호 및 상기 듀티 사이클 제어신호에 기초하여 상기 제 1 출력 신호의 레벨을 변화시키는 듀티 사이클 조절부를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 입력 신호를 증폭하여 제 1 전원전압 및 제 1 접지전압 사이에서 스윙하는 제 1 출력 신호를 생성하는 제 1 버퍼; 상기 제 1 출력 신호를 증폭하여 제 2 전원전압 및 제 2 접지전압 사이에서 스윙하는 제 2 출력 신호를 생성하는 제 2 버퍼; 및 상기 제 1 전원전압의 레벨이 상기 제 2 전원전압의 레벨보다 높을 때 상기 제 1 출력 신호를 풀업 구동하고, 상기 제 1 전원전압의 레벨이 상기 제 2 전원전압의 레벨보다 낮을 때 상기 제 1 출력 신호를 풀다운 구동하는 듀티 사이클 조절기를 포함할 수 있다.
본 발명의 실시예는 전원전압의 레벨 변동에 무관하게 일정한 듀티를 갖는 신호를 출력할 수 있으므로, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 2는 제 1 및 제 2 전원전압에 따라 출력 신호의 듀티가 변화되는 것을 보여주는 타이밍도,
도 3은 도 1에 도시된 전원전압 감지부의 구성을 보여주는 도면,
도 4는 도 3에 도시된 비교전압 생성부의 구성을 보여주는 도면,
도 5는 도 3에 도시된 기준전압 생성부의 구성을 보여주는 도면,
도 6은 도 1에 도시된 듀티 제어신호 생성부의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 테이블,
도 8은 본 발명의 실시예에 따른 데이터 저장 장치의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(1)의 구성을 보여주는 도면이다. 도 1에서, 본 발명의 실시예에 따른 반도체 장치(1)는 2개의 서로 다른 외부 전원전압과 2개의 접지전압을 수신하여 동작할 수 있다. 상기 반도체 장치(1)는 제 1 내지 제 4 전압 패드(101, 102, 103, 104)를 포함할 수 있다. 상기 제 1 전압 패드(101)는 제 1 외부 전원전압(VCCQ)을 수신할 수 있다. 상기 제 2 전압 패드(102)는 제 1 접지전압(VSSQ)을 수신할 수 있다. 상기 제 3 전압 패드(103)는 제 2 외부 전원전압(VCCE)을 수신할 수 있다. 상기 제 4 전압 패드(104)는 제 2 접지전압(VSS)을 수신할 수 있다.
상기 반도체 장치(1)는 상기 제 1 전압 패드(101)를 통해 수신된 상기 제 1 외부 전원전압(VCCQ)을 상기 제 1 전원전압으로 사용할 수 있다. 상세한 설명에서, 상기 제 1 외부 전원전압과 제 1 전원전압은 동일한 참조번호가 사용된다. 상기 반도체 장치(1)는 상기 제 3 전압 패드(103)를 통해 수신된 제 2 외부 전원전압(VCCE)을 레귤레이팅하여 생성된 전압을 제 2 전원전압(VCCI)으로 사용할 수 있다. 상기 반도체 장치(1)는 상기 제 2 외부 전원전압(VCCE)을 레귤레이팅하여 상기 제 2 전원전압(VCCI)을 생성하는 전압 레귤레이터(105)를 포함할 수 있다. 상기 전압 레귤레이터(105)는 로우 드롭 아웃 레귤레이터(Low Drop-Out regulator, LDO)일 수 있고, 직류-직류(DC-DC) 컨버터일 수 있다.
상기 제 1 접지전압(VSSQ)과 상기 제 2 접지전압(VSS)은 실질적으로 동일한 레벨을 가질 수 있다. 상기 제 2 전압 패드(102) 및 제 4 전압 패드(104)는 서로 연결될 수 있고, 서로 분리될 수도 있다. 상기 제 1 및 제 2 접지전압(VSSQ, VSS)은 서로 공유되어 상기 반도체 장치(1)의 전원으로 사용될 수 있다. 일 실시예에서, 상기 제 2 및 제 4 전압 패드(102, 104)는 하나의 전압 패드로 대체될 수 있고, 하나의 접지전압을 수신하도록 구성될 수도 있다.
상기 제 1 외부 전원전압(VCCQ)과 상기 제 2 외부 전원전압(VCCI)은 서로 동일한 레벨을 가질 수 있다. 하지만, 상기 제 1 전압 패드(101) 및 제 3 전압 패드(103)는 서로 분리된다. 상기 제 1 전압 패드(101)로부터 수신된 상기 제 1 전원전압(VCCQ)은 외부 장치로부터 입력 신호를 수신하는데 사용되는 전원일 수 있다. 또한, 상기 제 1 전원전압(VCCQ)은 상기 반도체 장치(1)의 내부 신호를 상기 외부 장치로 출력하는데 사용되는 전원일 수 있다. 상기 제 2 전압 패드(102)로부터 수신된 제 2 외부 전원전압(VCCQ)에 기초하여 생성된 상기 제 2 전원전압(VCCI)은 상기 반도체 장치(1)의 내부 회로에서 사용되는 전원일 수 있다. 상기 제 1 전원전압(VCCQ)이 사용되는 회로와 상기 제 2 전원전압(VCCI)이 사용되는 회로는 겹치지 않을 수 있다.
상기 반도체 장치(1)는 신호 생성기를 포함할 수 있다. 상기 신호 생성기는 제 1 버퍼(110), 제 2 버퍼(120) 및 듀티 사이클 조절기(200)를 포함할 수 있다. 상기 제 1 버퍼(110)는 입력 신호(IN)를 수신하고, 상기 입력 신호(IN)를 상기 제 1 전원전압(VCCQ)으로 증폭하여 제 1 출력 신호(OUT)를 생성할 수 있다. 상기 제 1 버퍼(110)는 상기 제 1 전원전압(VCCQ)을 전원으로 사용할 수 있다. 상기 제 1 버퍼(110)는 상기 입력 신호(IN)를 증폭하여 상기 제 1 전원전압(VCCQ) 및 제 1 접지전압(VSSQ) 사이에서 스윙하는 상기 제 1 출력 신호(OUT1)를 생성할 수 있다.
상기 제 2 버퍼(120)는 상기 제 1 출력 신호(OUT1)를 수신하고, 상기 제 1 출력 신호(OUT1)를 상기 제 2 전원전압(VCCI)으로 증폭하여 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 2 버퍼(120)는 상기 제 2 전원전압(VCCI)을 전원으로 사용할 수 있다. 상기 제 2 버퍼(120)는 상기 제 1 출력 신호(OUT1)를 증폭하여 상기 제 2 전원전압(VCCI) 및 제 2 접지전압(VSS) 사이에서 스윙하는 상기 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 제 1 버퍼(110)는 상기 제 1 전원전압(VCCQ)을 전원으로 사용하는 회로이고 상기 제 2 버퍼(120)는 상기 제 2 전원전압(VCCI)을 전원으로 사용하는 회로이므로, 상기 제 1 및 제 2 버퍼(110, 120)는 전원전압 도메인이 변경되는 영역일 수 있다. 상기 제 1 및 제 2 버퍼(110, 120)는 각각 인버터의 구조를 가질 수 있으나, 이에 한정하는 것은 아니다.
상기 제 1 버퍼(110)는 제 1 피모스 트랜지스터(P1) 및 제 1 엔모스 트랜지스터(N1)를 포함할 수 있다. 상기 제 1 피모스 트랜지스터(P1)는 게이트로 상기 입력 신호(IN)를 수신하고, 소스로 상기 제 1 전원전압(VCCQ)을 수신할 수 있다. 상기 제 1 엔모스 트랜지스터(N1)는 게이트로 상기 입력 신호(IN)를 수신하고, 드레인이 상기 제 1 접지전압(VSSQ)과 연결되며, 소스가 상기 제 1 피모스 트랜지스터(P1)의 드레인과 연결될 수 있다. 상기 제 1 출력 신호(OUT1)는 상기 제 1 피모스 트랜지스터(P1)의 드레인 및 상기 제 1 엔모스 트랜지스터(N1)의 드레인으로부터 출력될 수 있다.
상기 제 2 버퍼(120)는 제 2 피모스 트랜지스터(P2) 및 제 2 엔모스 트랜지스터(N2)를 포함할 수 있다. 상기 제 2 피모스 트랜지스터(P2)는 게이트로 상기 제 1 출력 신호(OUT1)를 수신하고, 소스로 상기 제 2 전원전압(VCCI)을 수신할 수 있다. 상기 제 2 엔모스 트랜지스터(N2)는 게이트로 상기 제 1 출력 신호(OUT1)를 수신하고, 드레인이 상기 제 2 접지전압(VSS)과 연결되며, 소스가 상기 제 2 피모스 트랜지스터(P2)의 드레인과 연결될 수 있다. 상기 제 2 출력 신호(OUT2)는 상기 제 2 피모스 트랜지스터(P2)의 드레인 및 상기 제 2 엔모스 트랜지스터(N2)의 드레인으로부터 출력될 수 있다.
상기 듀티 사이클 조절기(200)는 상기 제 1 및 제 2 전원전압(VCCQ, VCCI)의 레벨에 따라 상기 제 1 출력 신호(OUT1)의 레벨을 변화시킬 수 있다. 상기 듀티 사이클 조절기(200)는 상기 제 1 출력 신호(OUT1)의 레벨을 변화시켜 상기 제 2 출력 신호(OUT1)가 일정한 듀티를 가질 수 있도록 한다.
도 2는 제 1 및 제 2 전원전압(VCCQ, VCCI)의 레벨 차이에 따라 제 1 및 제 2 출력 신호(OUT1, OUT2)의 파형을 보여주는 타이밍도이다. 도 2에서와 같이, 상기 제 1 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨보다 높을 때, 상기 제 2 버퍼(120)의 제 2 엔모스 트랜지스터(N2)가 턴온되는 시간은 상기 제 2 피모스 트랜지스터(P2)가 턴온되는 시간보다 길 수 있다. 따라서, 상기 제 2 출력 신호(OUT2)의 하이 구간은 로우 구간보다 짧을 수 있고, 상기 제 2 출력 신호(OUT2)의 듀티가 감소될 수 있다. 반대로, 상기 제 1 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨보다 낮을 때, 상기 제 2 버퍼(120)의 제 2 피모스 트랜지스터(P2)가 턴온되는 시간은 상기 제 2 엔모스 트랜지스터(N2)가 턴온되는 시간보다 짧을 수 있다. 따라서, 상기 제 2 출력 신호(OUT2)의 하이 구간은 로우 구간보다 길 수 있고, 상기 제 2 출력 신호(OUT2)의 듀티가 증가될 수 있다. 상기 듀티 사이클 조절기(200)는 상기 제 1 및 제 2 전원전압(VCCQ, VCCI)의 레벨 차이에 따라 상기 제 2 출력 신호(OUT2)의 듀티가 변화되는 것을 보상할 수 있다.
상기 듀티 사이클 조절기(200)는 상기 제 1 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨보다 높을 때, 상기 제 2 출력 신호(OUT2)의 듀티가 감소되는 것을 보상할 수 있다. 상기 듀티 사이클 조절기(200)는 상기 제 2 출력 신호(OUT2)의 듀티가 감소되는 것을 보상하기 위해 상기 제 1 출력 신호(OUT1)를 풀업 구동할 수 있다. 상기 듀티 사이클 조절기(200)는 상기 제 1 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨보다 낮을 때, 상기 제 2 출력 신호(OUT2)의 듀티가 증가되는 것을 보상할 수 있다. 상기 듀티 사이클 조절기(200)는 상기 제 2 출력 신호(OUT2)의 듀티가 증가되는 것을 보상하기 위해 상기 제 1 출력 신호(OUT1)를 풀다운 구동할 수 있다.
상기 듀티 사이클 조절기(200)는 듀티 제어부(210) 및 듀티 사이클 조절부(220)를 포함할 수 있다. 상기 듀티 제어부(210)는 상기 제 1 및 제 2 전원전압(VCCQ, VCCI)의 레벨을 비교하여 듀티 제어신호를 생성할 수 있다. 상기 듀티 제어신호는 듀티 업 신호(DTU) 및 듀티 다운 신호(DTD)를 포함할 수 있다. 상기 듀티 업 신호(DTU)는 상기 제 2 출력 신호(OUT2)의 듀티 감소를 보상하기 위한 신호일 수 있고, 상기 듀티 다운 신호(DTD)는 상기 제 2 출력 신호(OUT2)의 듀티 증가를 보상하기 위한 신호일 수 있다. 상기 듀티 제어부(210)는 상기 제 1 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨보다 낮을 때 상기 듀티 다운 신호(DTD)를 인에이블시킬 수 있다. 상기 듀티 제어부(210)는 상기 제 2 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨보다 높을 때 상기 듀티 업 신호(DTU)를 인에이블시킬 수 있다. 상기 듀티 제어부(210)는 상기 제 1 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨과 실질적으로 동일할 때 상기 듀티 업 신호(DTU) 및 상기 듀티 다운 신호(DTD)를 모두 디스에이블시킬 수 있다.
상기 듀티 제어부(210)는 전원전압 감지부(211) 및 듀티 제어신호 생성부(212)를 포함할 수 있다. 상기 전원전압 감지부(211)는 제 1 전원전압(VCCQ) 및 제 2 전원전압(VCCI)의 레벨을 비교하여 초과 감지 신호(OVER) 및 미만 감지 신호(UNDER)를 생성할 수 있다. 상기 전원전압 감지부(211)는 상기 제 1 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨보다 높을 때 상기 초과 감지 신호(OVER)를 인에이블시킬 수 있다. 상기 전원전압 감지부(211)는 상기 제 2 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨보다 낮을 때 상기 미만 감지 신호(UNDER)를 생성할 수 있다. 상기 전원전압 감지부(211)는 상기 제 1 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨과 실질적으로 동일할 때 상기 초과 감지 신호(OVER) 및 상기 미만 감지 신호(UNDER)를 모두 디스에이블시킬 수 있다. 상기 전원전압 감지부(211)는 전압 분배 신호(VHLS)를 추가적으로 수신하여 상기 초과 감지 신호(OVER) 및 상기 미만 감지 신호(UNDER)를 생성할 수 있다. 후술되겠지만, 상기 전압 분배 신호(VHLS)는 상기 제 1 전원전압(VCCQ)과 제 2 전원전압(VCCI)의 레벨을 비교하기 위한 기준을 설정하기 위한 신호일 수 있다.
상기 듀티 제어신호 생성부(212)는 상기 초과 감지 신호(OVER) 및 상기 미만 감지 신호(UNDER)에 기초하여 상기 듀티 업 신호(DTU) 및 상기 듀티 다운 신호(DTD)를 생성할 수 있다. 상기 듀티 제어신호 생성부(212)는 상기 초과 감지 신호(OVER) 및 상기 미만 감지 신호(UNDER)의 인에이블 여부에 따라 상기 듀티 업 신호(DTU) 및 상기 듀티 다운 신호(DTD)를 인에이블 시킬 수 있다. 상기 듀티 제어신호 생성부(212)는 상기 초과 감지 신호(OVER)가 인에이블되면 상기 듀티 업 신호(DTU)를 인에이블시킬 수 있고, 상기 미만 감지 신호(UNDER)가 인에이블되면 상기 듀티 다운 신호(DTD)를 인에이블시킬 수 있다. 상기 듀티 제어신호 생성부(212)는 상기 초과 감지 신호(OVER) 및 상기 미만 감지 신호(UNDER)가 모두 디스에이블되면, 상기 듀티 업 신호(DTU) 및 상기 듀티 다운 신호(DTD)를 모두 디스에이블시킬 수 있다.
상기 듀티 조절부(220)는 상기 듀티 제어신호에 기초하여 상기 제 1 출력 신호(OUT1)의 레벨을 변화시킬 수 있다. 상기 듀티 조절부(220)는 상기 듀티 업 신호(DTU)가 인에이블되었을 때, 상기 제 1 출력 신호(OUT1)를 풀다운 구동할 수 있고, 상기 듀티 다운 신호(DTD)가 인에이블되었을 때 상기 제 1 출력 신호(OUT1)를 풀업 구동할 수 있다. 상기 듀티 사이클 조절부(220)는 풀업 구동부(221) 및 풀다운 구동부(222)를 포함할 수 있다. 상기 풀업 구동부(221)는 상기 듀티 다운 신호(DTD) 및 상기 입력 신호(IN)에 기초하여 상기 제 1 출력 신호(OUT1)를 풀업 구동할 수 있다. 상기 풀업 구동부(221)는 상기 제 1 출력 신호(OUT1)를 상기 제 1 전원전압(VCCQ)의 레벨로 풀업 구동할 수 있다. 예를 들어, 상기 입력 신호(IN)가 로우 레벨이고 상기 듀티 다운 신호(DTD)가 인에이블되었을 때, 상기 풀업 구동부(221)는 상기 제 1 출력 신호(OUT1)를 상기 제 1 전원전압(VCCQ)의 레벨로 풀업 구동할 수 있다. 상기 풀다운 구동부(222)는 상기 듀티 업 신호(DTU) 및 상기 입력 신호(IN)에 기초하여 상기 제 1 출력 신호(OUT1)를 풀다운 구동할 수 있다. 상기 풀다운 구동부(222)는 상기 제 1 출력 신호(OUT1)를 제 1 접지전압(VSSQ) 또는 제 2 접지전압(VSS)의 레벨로 풀다운 구동할 수 있다. 예를 들어, 상기 입력 신호(IN)가 하이 레벨이고 상기 듀티 업 신호(DTU)가 인에이블되었을 때 상기 풀다운 구동부(222)는 상기 제 1 출력 신호(OUT1)를 상기 제 1 접지전압(VSSQ) 또는 제 2 접지전압(VSS)의 레벨로 풀다운 구동할 수 있다.
상기 풀업 구동부(221)는 제 3 피모스 트랜지스터(P3) 및 제 4 피모스 트랜지스터(P4)를 포함할 수 있다. 상기 제 3 피모스 트랜지스터(P3)는 게이트로 상기 듀티 다운 신호(DTD)를 수신하고, 소스가 상기 제 1 전원전압(VCCQ)과 연결될 수 있다. 상기 제 4 피모스 트랜지스터(P4)는 게이트로 상기 입력 신호(IN)를 수신하고, 소스가 상기 제 3 피모스 트랜지스터(P3)의 드레인과 연결되며, 드레인이 상기 제 1 출력 신호(OUT1)와 연결될 수 있다. 상기 풀다운 구동부(222)는 제 3 엔모스 트랜지스터(N3) 및 제 4 엔모스 트랜지스터(N4)를 포함할 수 있다. 상기 제 3 엔모스 트랜지스터(N3)는 게이트로 상기 듀티 업 신호(DTU)를 수신하고, 소스가 상기 제 1 접지전압(VSSQ) 또는 제 2 접지전압(VSS)과 연결될 수 있다. 상기 제 4 엔모스 트랜지스터(N4)는 게이트로 상기 입력 신호(IN)를 수신하고, 소스가 상기 제 3 엔모스 트랜지스터(N3)의 드레인과 연결되며, 드레인이 상기 제 1 출력 신호(OUT1)와 연결될 수 있다.
도 3은 도 1에 도시된 전원전압 감지부(211)의 구성을 보여주는 도면이다. 도 3에서, 상기 전원전압 감지부(211)는 비교전압 생성부(310), 기준전압 생성부(320), 제 1 비교기(330) 및 제 2 비교기(340)를 포함할 수 있다. 상기 비교전압 생성부(310)는 상기 제 1 전원전압(VCCQ)을 수신하여 비교전압(HVCCQ)을 생성할 수 있다. 상기 비교전압 생성부(310)는 상기 제 1 전원전압(VCCQ)을 전압 분배하여 상기 비교전압(HVCCQ)을 생성할 수 있다. 상기 비교전압(HVCCQ)은 상기 제 1 전원전압(VCCQ)의 절반에 해당하는 레벨을 가질 수 있다.
상기 기준전압 생성부(320)는 상기 제 2 전원전압(VCCI) 및 상기 전압 분배 신호(VHLS)를 수신할 수 있다. 상기 기준전압 생성부(320)는 상기 전압 분배 신호(VHLS)에 기초하여 상기 제 2 전원전압(VCCI)으로부터 제 1 및 제 2 기준전압(VH, VL)을 생성할 수 있다. 상기 제 1 기준전압(VH)의 레벨은 상기 제 2 기준전압(VL)의 레벨보다 높을 수 있다. 예를 들어, 상기 제 1 기준전압(VH)은 상기 제 2 전원전압(VCCI)의 절반에 해당하는 레벨보다 약간 높을 수 있고, 상기 제 2 기준전압(VL)은 상기 제 2 전원전압(VCCI)의 절반에 해당하는 레벨보다 약간 낮을 수 있다. 상기 제 1 및 제 2 기준전압(VH, VL)의 레벨은 상기 전압 분배 신호(VHLS)에 의해 결정될 수 있다.
상기 제 1 비교기(330)는 상기 비교전압(HVCCQ)과 상기 제 1 기준전압(VH)을 비교하여 상기 초과 감지 신호(OVER)를 생성할 수 있다. 상기 제 1 비교기(330)는 상기 비교전압(HVCCQ)의 레벨이 상기 제 1 기준전압(VH)의 레벨보다 높을 때 상기 초과 감지 신호(OVER)를 인에이블시키고, 상기 비교전압(HVCCQ)의 레벨이 상기 제 1 기준전압(VH)의 레벨보다 낮을 때 상기 초과 감지신호(OVER)를 디스에이블시킬 수 있다.
상기 제 2 비교기(340)는 상기 비교전압(HVCCQ)과 상기 제 2 기준전압(VL)을 비교하여 상기 미만 감지 신호(UNDER)를 생성할 수 있다. 상기 제 2 비교기(340)는 상기 비교전압(HVCCQ)의 레벨이 상기 제 2 기준전압(VL)의 레벨보다 낮을 때 상기 미만 감지 신호(UNDER)를 인에이블시키고, 상기 비교전압(HVCCQ)의 레벨이 상기 제 2 기준전압(VL)의 레벨보다 높을 때 상기 미만 감지 신호(UNDER)를 디스에이블시킬 수 있다. 따라서, 상기 전원전압 감지부(211)는 상기 제 1 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨보다 높을 때 상기 초과 감지 신호(OVER)를 인에이블시킬 수 있고, 상기 제 1 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨보다 낮을 때 상기 미만 감지 신호(UNDER)를 인에이블 시킬 수 있다. 또한, 상기 전원전압 감지부(211)는 상기 비교전압(HVCCQ)의 레벨이 상기 제 1 및 제 2 기준전압(VH, VL)의 레벨 사이일 때, 즉, 상기 제 1 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨과 실질적으로 동일할 때 상기 초과 감지 신호(OVER) 및 상기 미만 감지 신호(UNDER)를 모두 디스에이블시킬 수 있다.
상기 비교전압 생성부(310), 상기 기준전압 생성부(320), 상기 제 1 비교기(330) 및 상기 제 2 비교기(340)는 인에이블 신호(EN)를 공통으로 수신할 수 있다. 상기 인에이블 신호(EN)는 상기 전원전압 감지부(211)를 활성화시키는 신호일 수 있다. 상기 제 1 및 제 2 비교기(330, 340)는 또한 클럭 신호(CLK)를 추가적으로 수신할 수 있다. 상기 제 1 및 제 2 비교기(330, 340)는 상기 클럭 신호(CLK)의 하이 구간에서 상기 비교전압(HVCCQ)과 상기 제 1 및 제 2 기준전압(VH, VL)의 비교 결과를 출력할 수 있다.
도 4는 도 3에 도시된 비교전압 생성부(310)의 구성을 보여주는 도면이다. 도 4에서, 상기 비교전압 생성부(310)는 전압 분배부(410)를 포함할 수 있다. 상기 전압 분배부(410)는 상기 제 1 전원전압(VCCQ)과 제 1 접지전압(VSSQ) 사이에서 순차적으로 직렬로 연결된 복수의 저항(R)을 포함할 수 있다. 상기 복수의 저항(R)은 모두 동일한 저항 값을 가질 수 있다. 도 4와 같이 상기 전압 분배부(410)가 10개의 저항을 포함하는 경우, 상기 비교전압(HVCCQ)은 상기 제 1 전원전압(VCCQ) 단을 기준으로 다섯 번째로 연결된 저항과 여섯 번째로 연결된 저항 사이의 노드에서 출력될 수 있고, 상기 비교 전압(HVCCQ)은 상기 제 1 전원전압(VCCQ)의 절반에 해당하는 레벨을 가질 수 있다.
상기 비교전압 생성부(310)는 제 1 및 제 2 트랜지스터(421, 422), 제 1 및 제 2 캐패시터(431, 432)를 더 포함할 수 있다. 상기 제 1 트랜지스터(421)는 게이트로 상기 인에이블 신호(EN)를 수신하고, 드레인이 상기 제 1 전원전압(VCCQ)을 수신하며, 소스가 첫 번째로 연결된 저항과 연결될 수 있다. 상기 제 2 트랜지스터(422)는 게이트와 드레인이 연결되고, 소스가 상기 제 1 접지전압(VSSQ)과 연결될 수 있다. 상기 제 1 트랜지스터(421)가 상기 인에이블 신호(EN)에 의해 턴온되었을 때, 상기 비교전압 생성부(310)는 상기 제 1 전원전압(VCCQ)으로부터 상기 비교전압(HVCCQ)을 생성할 수 있다. 상기 제 1 및 제 2 캐패시터(431, 432)는 각각 상기 비교전압(HVCCQ)이 출력되는 노드에 연결될 수 있다. 상기 제 1 및 제 2 캐패시터(431, 432)는 상기 비교전압(HVCCQ)의 레벨을 안정화시키는 기능을 할 수 있다.
도 5는 도 3에 도시된 기준전압 생성부(320)의 구성을 보여주는 도면이다. 도 5에서, 상기 기준전압 생성부(320)는 전압 분배부(510), 디코더(520), 제 1 멀티플렉서(530) 및 제 2 멀티플렉서(540)를 포함할 수 있다. 상기 전압 분배부(510)는 상기 제 2 전원전압(VCCI)과 상기 제 2 접지전압(VSS) 사이에 순차적으로 직렬로 연결된 복수의 저항(R)을 포함할 수 있다. 상기 복수의 저항(R)은 서로 동일한 저항 값을 가질 수 있다. 상기 기준전압 생성부(320)의 전압 분배부(510)가 포함하는 저항의 개수는 상기 비교전압 생성부(310)의 전압 분배부(410)가 포함하는 저항의 개수와 동일할 수 있지만, 이에 한정하는 것은 아니다. 도 5에서, 상기 전압 분배부(510)는 10개의 저항을 포함하는 것을 예시하였으나, 더 많은 개수의 저항을 포함할 수 있다. 상기 디코더(520)는 상기 전압 분배 신호(VHLS)를 디코딩하여 출력할 수 있다.
상기 제 1 멀티 플렉서(530)는 제 1 내지 제 4 분배 전압(VR1, VR2, VR3, VR4)을 수신할 수 있다. 상기 제 1 분배 전압(VR1)은 상기 제 2 전원전압(VCCI) 단을 기준으로 첫 번째로 연결된 저항과 두 번째로 연결된 저항 사이의 노드에서 출력되는 전압일 수 있다. 상기 제 2 분배 전압(VR2)은 두 번째로 연결된 저항과 세 번째로 연결된 저항 사이의 노드에서 출력되는 전압일 수 있다. 상기 제 3 분배 전압(VR3)은 세 번째로 연결된 저항과 네 번째로 연결된 저항 사이의 노드에서 출력되는 전압일 수 있다. 상기 제 4 분배 전압(VR4)은 네 번째로 연결된 저항과 다섯 번째로 연결된 저항 사이의 노드에서 출력되는 전압일 수 있다. 상기 제 1 멀티플렉서(530)는 상기 디코더(520)의 출력에 기초하여 상기 제 1 내지 제 4 분배 전압(VR1, VR2, VR3, VR4) 중 하나를 상기 제 1 기준전압(VH)으로 출력할 수 있다.
상기 제 2 멀티 플렉서(540)는 제 5 내지 제 8 분배 전압(VR5, VR6, VR7, VR8)을 수신할 수 있다. 상기 제 5 분배 전압(VR5)은 상기 제 2 전원전압(VCCI) 단을 기준으로 여섯 번째로 연결된 저항과 일곱 번째로 연결된 저항 사이의 노드에서 출력되는 전압일 수 있다. 상기 제 6 분배 전압(VR6)은 일곱 번째로 연결된 저항과 여덟 번째로 연결된 저항 사이의 노드에서 출력되는 전압일 수 있다. 상기 제 7 분배 전압(VR7)은 여덟 번째로 연결된 저항과 아홉 번째로 연결된 저항 사이의 노드에서 출력되는 전압일 수 있다. 상기 제 8 분배 전압(VR8)은 아홉 번째로 연결된 저항과 열 번째로 연결된 저항 사이의 노드에서 출력되는 전압일 수 있다. 상기 제 2 멀티플렉서(540)는 상기 디코더(520)의 출력에 기초하여 상기 제 5 내지 제 8 분배 전압(VR5, VR6, VR7, VR8) 중 하나를 상기 제 2 기준전압(VL)으로 출력할 수 있다. 상기 전압 분배 신호(VHLS)는 2비트를 포함하는 신호일 수 있고, 상기 디코더(520)의 출력은 4비트를 포함하는 신호일 수 있다. 그러나, 상기 전압 분배 신호(VHLS)의 비트 수와 디코더(520)의 디코딩 방식은 제 1 및 제 2 멀티플렉서(530, 540)가 선택 출력하는 분배 전압의 개수에 따라 자유롭게 변경될 수 있을 것이다.
상기 비교전압 생성부(320)는 제 3 및 제 4 트랜지스터(551, 552), 제 3 내지 제 6 캐패시터(561, 562, 563, 564)를 더 포함할 수 있다. 상기 제 3 트랜지스터(551)는 게이트로 상기 인에이블 신호(EN)를 수신하고, 드레인이 상기 제 2 전원전압(VCCI)을 수신하며, 소스가 첫 번째 연결된 저항과 연결될 수 있다. 상기 제 4 트랜지스터(552)는 게이트와 드레인이 연결되고, 소스가 상기 제 2 접지전압(VSS)과 연결될 수 있다. 상기 제 3 트랜지스터(551)가 상기 인에이블 신호(EN)에 의해 턴온되었을 때, 상기 기준전압 생성부(320)는 상기 제 2 전원전압(VCCI)으로부터 상기 제 1 및 제 2 기준전압(VH, VL)을 생성할 수 있다. 상기 제 3 및 제 4 캐패시터(561, 562)는 상기 제 1 기준전압(VH)이 출력되는 노드에 연결될 수 있고, 상기 제 5 및 제 6 캐패시터(563, 564)는 상기 제 2 기준전압(VL)이 출력되는 노드에 연결될 수 있다. 상기 제 3 및 제 4 캐패시터(561, 562)는 상기 제 1 기준전압(VH)의 레벨을 안정화시키는 기능을 할 수 있고, 상기 제 5 및 제 6 캐패시터(563, 564)는 상기 제 2 기준전압(VL)의 레벨을 안정화시키는 기능을 할 수 있다.
도 6은 도 1에 도시된 듀티 제어신호 생성부(212)의 구성을 보여주는 도면이다. 상기 듀티 제어신호 생성부(212)는 제 1 인버터(611), 제 1 노어 게이트(612), 제 1 낸드 게이트(613), 제 1 및 제 2 패스 게이트(621, 622), 제 1 및 제 2 래치(631, 632), 제 3 및 제 4 패스 게이트(641, 642)와, 제 1 및 제 2 제어 래치(640, 650)를 포함할 수 있다. 상기 제 1 인버터(611)는 상기 초과 감지 신호(OVER)를 반전시켜 출력할 수 있다. 상기 제 1 노어 게이트(612)는 상기 제 1 인버터(611)의 출력 및 상기 미만 감지 신호(UNDER)를 수신할 수 있다. 따라서, 상기 제 1 노어 게이트(612)는 상기 초과 감지 신호(OVER)가 인에이블되고, 상기 미만 감지 신호(UNDER)가 디스에이블되었을 때 하이 레벨의 신호를 출력할 수 있다. 상기 제 1 낸드 게이트(613)는 상기 제 1 인버터의 출력(611) 및 상기 미만 감지신호(UNDER)를 수신할 수 있다. 따라서, 상기 제 1 낸드 게이트(613)는 상기 초과 감지 신호(OVER)가 디스에이블되고, 상기 미만 감지 신호(UNDER)가 인에이블되었을 때 로우 레벨의 신호를 출력할 수 있다.
상기 제 1 패스 게이트(621)는 상기 인에이블 신호(EN)에 의해 턴온될 수 있고, 상기 인에이블 신호(EN)가 하이 레벨로 인에이블되었을 때 상기 제 1 노어 게이트(612)의 출력을 통과시킬 수 있다. 상기 제 2 패스 게이트(622)는 상기 인에이블 신호(EN)에 의해 턴온될 수 있고, 상기 인에이블 신호(EN)가 하이 레벨로 인에이블되었을 때 상기 제 1 낸드 게이트(612)의 출력을 통과시킬 수 있다.
상기 제 1 래치(631)는 상기 제 1 패스 게이트(621)의 출력을 반전 및 래치하고, 상기 제 2 래치(632)는 상기 제 2 패스 게이트(622)의 출력을 반전 및 래치할 수 있다.
상기 제 3 패스 게이트(641)는 상기 인에이블 신호(EN)에 의해 턴온될 수 있고, 상기 인에이블 신호(EN)가 로우 레벨로 디스에이블되었을 때 상기 제 1 래치(631)의 출력을 통과시킬 수 있다. 상기 제 4 패스 게이트(642)는 상기 인에이블 신호(EN)에 의해 턴온될 수 있고, 상기 인에이블 신호(EN)가 로우 레벨로 디스에이블되었을 때 상기 제 2 래치(632)의 출력을 통과시킬 수 있다. 상기 제 1 및 제 2 제어 래치(650, 660)는 각각 제 3 및 제 4 패스 게이트(641, 642)의 출력을 반전 및 래치할 수 있다.
상기 제 1 및 제 2 제어 래치(650, 660)는 각각 듀티 조절 인에이블 신호(DCC)에 응답하여 래치 동작을 수행할 수 있다. 상기 제 1 제어 래치(650)는 제 2 인버터(651) 및 제 2 노어 게이트(652)를 포함할 수 있다. 상기 제 2 노어 게이트(652)는 상기 듀티 조절 인에이블 신호의 반전 신호(DCCB)와 상기 제 3 패스 게이트(641)의 출력을 수신할 수 있다. 따라서, 상기 제 1 제어 래치(650)는 상기 듀티 조절 인에이블 신호(DCC)가 하이 레벨로 인에이블되었을 때 상기 제 3 패스 게이트(641)의 출력을 래치하고, 상기 듀티 업 신호(DTU)를 출력할 수 있다. 상기 제 2 제어 래치(660)는 제 3 인버터(661) 및 제 2 낸드 게이트(662)를 포함할 수 있다. 상기 제 2 낸드 게이트(662)는 상기 듀티 조절 인에이블 신호(DCC)와 상기 제 4 패스 게이트(642)의 출력을 수신할 수 있다. 따라서, 상기 제 2 제어 래치(660)는 상기 듀티 조절 인에이블 신호(DCC)가 하이 레벨로 인에이블되었을 때 상기 제 4 패스 게이트(642)의 출력을 래치하고, 상기 듀티 다운 신호(DTD)를 출력할 수 있다. 상기 듀티 제어신호 생성부(212)는 상기 인에이블 신호(EN)가 인에이블되었을 때 상기 초과 감지 신호(OVER) 및 미만 감지 신호(UNDER)의 연산결과를 래치할 수 있다.
상기 듀티 제어신호 생성부(212)는 상기 인에이블 신호(EN)가 디스에이블되면 상기 연산 결과가 각각 상기 듀티 업 신호(DTU) 및 듀티 다운 신호(DTD)로 제공될 수 있도록 하고, 새롭게 입력되는 초과 감지 신호(OVER)와 미만 감지 신호(UNDER)의 레벨에 의한 연산 결과는 상기 제 1 및 제 2 패스 게이트(621, 622)에 의해 차단할 수 있다. 또한, 상기 듀티 제어신호 생성부(212)는 상기 듀티 조절 인에이블 신호(DCC)가 디스에이블되었을 때 상기 제 1 및 제 2 래치 제어(650, 660)를 턴오프시키므로, 상기 듀티 업 신호(DTU) 및 듀티 다운 신호(DTD)가 생성되는 것을 차단할 수 있다.
상기 듀티 제어신호 생성부(212)는 제 1 및 제 2 초기 설정부(670, 680)를 더 포함할 수 있다. 상기 제 1 초기 설정부(670)는 상기 듀티 업 신호(DTU)의 초기 레벨을 설정할 수 있고, 상기 제 2 초기 설정부(680)는 상기 듀티 다운 신호(DTD)의 초기 레벨을 설정할 수 있다. 상기 제 1 및 제 2 초기 설정부(670, 680)는 리셋 신호(RST)에 응답하여 상기 듀티 업 신호(DTU) 및 상기 듀티 다운 신호(DTD)를 각각 디스에이블시킬 수 있다. 따라서, 상기 제 1 및 제 2 초기 설정부(670, 680)는 상기 듀티 사이클 조절기(200)가 동작하지 않을 때, 상기 제 1 출력 신호(OUT1)의 레벨이 변동되는 것을 방지하기 위해 상기 듀티 업 신호(DTU) 및 상기 듀티 다운 신호(DTD)를 디스에이블시킬 수 있다.
상기 제 1 초기 설정부(670)는 제 1 트랜지스터(671)를 포함할 수 있다. 상기 제 1 트랜지스터(671)는 엔모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(671)는 게이트로 상기 리셋 신호(RST)를 수신하고, 소스가 접지전압과 연결되며, 드레인이 상기 듀티 업 신호(DTU)와 연결될 수 있다. 상기 접지전압은 제 1 접지전압(VSSQ) 및 제 2 접지전압(VSS) 중 어느 하나일 수 있다. 상기 제 2 초기 설정부(680)는 제 2 트랜지스터(681)를 포함할 수 있다. 상기 제 2 트랜지스터(681)는 피모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(681)는 게이트로 리셋 신호의 반전신호(RSTB)를 수신하고, 소스가 전원전압과 연결되며, 드레인이 상기 듀티 다운 신호(DTD)와 연결될 수 있다. 상기 전원전압은 제 1 전원전압(VCCQ) 및 제 2 전원전압(VCCI) 중 어느 하나일 수 있다. 상기 리셋 신호(RST)는 상기 반도체 장치(1)의 동작 초기에 생성되는 펄스 신호일 수 있다.
도 7은 제 1 전원전압(VCCQ)과 제 2 전원전압(VCCI)의 레벨에 따라 생성되는 초과 감지 신호(OVER), 미만 감지 신호(UNDER), 듀티 업 신호(DTU) 및 듀티 다운 신호(DTD)를 보여주는 테이블이다. 도 1 내지 도 7을 참조하여 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 설명하면 다음과 같다. 먼저, 제 1 전원전압(VCCQ)의 레벨이 제 2 전원전압(VCCI)의 레벨과 실질적으로 동일한 경우(VCCQ~VCCI), 상기 비교전압(HVCCQ)은 상기 제 1 및 제 2 기준전압(VH, VL) 사이의 레벨을 가질 수 있다. 따라서, 상기 전원전압 감지부(211)는 초과 감지 신호(OVER) 및 미만 감지 신호(UNDER)를 모두 디스에이블시킬 수 있다. 상기 듀티 제어신호 생성부(212)는 디스에이블된 초과 감지 신호 및 미만 감지 신호에 응답하여 상기 듀티 업 신호(DTU) 및 듀티 다운 신호(DTD)를 모두 디스에이블시킬 수 있다. 따라서, 상기 듀티 사이클 조절부(220)의 풀업 구동부(221) 및 풀다운 구동부(222)는 모두 턴오프되고, 상기 듀티 사이클 조절부(220)는 듀티 보상 동작을 수행하지 않을 수 있다. 따라서, 상기 제 1 출력 신호(OUT1)의 레벨은 변하지 않고, 상기 제 2 버퍼부(120)는 상기 제 1 출력 신호(OUT1)를 증폭하여 상기 제 2 출력 신호(OUT2)를 생성할 수 있다.
상기 제 1 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨보다 낮은 경우(VCCQ<VCCI), 상기 비교전압(HVCCQ)은 상기 제 2 기준전압(VL)보다 낮은 레벨을 가질 수 있다. 상기 전원전압 감지부(211)는 상기 미만 감지 신호(UNDER)를 인에이블시키고, 상기 초과 감지 신호(OVER)를 디스에이블시킬 수 있다. 상기 듀티 제어신호 생성부(212)는 인에이블된 미만 감지 신호 및 디스에이블된 초과 감지 신호에 응답하여 상기 듀티 다운 신호(DTD)를 로우 레벨로 인에이블시키고, 상기 듀티 업 신호(DTU)를 디스에이블시킬 수 있다. 상기 듀티 사이클 조절부(220)의 풀업 구동부(221)는 상기 입력 신호(IN)가 로우 레벨일 때 상기 인에이블된 듀티 다운 신호(DTD)에 응답하여 상기 제 1 출력 신호(OUT1)를 상기 제 1 전원전압(VCCQ) 레벨로 풀업 구동할 수 있다. 따라서, 상기 제 1 출력 신호(OUT1)의 레벨은 보다 오랫동안 하이 레벨을 유지할 수 있고, 상기 제 2 버퍼부(120)의 제 2 엔모스 트랜지스터(N2)가 턴온되는 시간을 증가시킬 수 있다. 따라서, 상기 듀티 사이클 조절부(220)는 상기 제 2 출력 신호(OUT2)의 듀티 사이클이 증가되는 것을 보상할 수 있다.
상기 제 1 전원전압(VCCQ)의 레벨이 상기 제 2 전원전압(VCCI)의 레벨보다 높은 경우(VCCQ>VCCI), 상기 비교전압(HVCCQ)은 상기 제 1 기준전압(VH)보다 높은 레벨을 가질 수 있다. 상기 전원전압 감지부(211)는 상기 초과 감지 신호(OVER)를 인에이블시키고, 상기 미만 감지 신호(UNDER)를 디스에이블시킬 수 있다. 상기 듀티 제어신호 생성부(212)는 인에이블된 초과 감지 신호(OVER)에 응답하여 상기 듀티 업 신호(DTU)를 인에이블시키고, 상기 듀티 다운 신호(DTD)를 디스에이블시킬 수 있다. 상기 듀티 사이클 조절부(220)의 풀다운 구동부(222)는 상기 입력 신호(IN)가 하이 레벨일 때 상기 인에이블된 듀티 업 신호(DTU)에 응답하여 상기 제 1 출력 신호(OUT1)를 상기 제 1 및 제 2 접지전압(VSSQ, VSS) 레벨로 풀다운 구동할 수 있다. 따라서, 상기 제 1 출력 신호(OUT1)의 레벨은 보다 오랫동안 로우 레벨을 유지할 수 있고, 상기 제 2 버퍼부(120)의 제 2 피모스 트랜지스터(P2)가 턴온되는 시간을 증가시킬 수 있다. 따라서, 상기 듀티 사이클 조절부(220)는 상기 제 2 출력 신호(OUT2)의 듀티 사이클이 감소되는 것을 보상할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 2개 이상의 외부 전원전압을 사용하는 모든 마스터 장치 및 슬레이브 장치로 적용될 수 있다. 상기 마스터 장치는 전자 장치 내에서 운영체제(Operation system)를 실행하고, 다양한 연산 기능들을 수행할 수 있는 반도체 장치일 수 있다. 일 예로, 상기 마스터 장치는 프로세서를 포함할 수 있고, 상기 프로세서는 중앙 처리 장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티 미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한, 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩 (System on Chip)의 형태로 구현될 수 있다.
상기 슬레이브 장치는 상기 마스터 장치에 의해 제어되어 다양한 동작을 수행하는 반도체 장치일 수 있다. 상기 슬레이브 장치는 상기 마스터 장치에 의해 제어되어 동작하는 모든 구성요소를 포함할 수 있다. 예를 들어, 상기 슬레이브 장치는 시스템 메모리, 전원 컨트롤러, 통신 모듈, 멀티미디어 모듈, 입/출력 모듈 들의 다양한 기능을 수행할 수 있는 모듈들을 포함할 수 있다. 일 예로, 상기 슬레이브 장치는 메모리 장치일 수 있다. 상기 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리 장치를 포함할 수 있고, 또한, ROM(Read Only Memory), PROM(Programmable ROM), EEPROM(Electrically Erase and Programmable ROM), EPROM(Electrically Programmable ROM), 플래시 메모리, PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 및 FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리 장치 중 하나 이상을 포함할 수 있다.
도 8은 본 발명의 실시예에 따른 데이터 저장 장치의 구성을 보여주는 도면이다. 상기 데이터 저장 장치(8)는 컨트롤러(810) 및 비휘발성 메모리 장치(820)를 포함할 수 있다. 데이터 저장 장치(8)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 접속되어 사용될 수 있다.
컨트롤러(810)는 호스트 장치로부터의 요청에 응답하여 비휘발성 메모리 장치(820)를 액세스하도록 구성될 수 있다. 예를 들면, 컨트롤러(810)는 비휘발성 메모리 장치(820)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성될 수 있다. 컨트롤러(810)는 비휘발성 메모리 장치(820)를 제어하기 위한 펌웨어 또는 소프트웨어를 구동하도록 구성될 수 있다.
컨트롤러(810)는 호스트 인터페이스 유닛(811), 컨트롤 유닛(812), 메모리 인터페이스 유닛(813), 램(814) 그리고 에러 정정 코드(ECC) 유닛(815)을 포함할 수 있다.
컨트롤 유닛(812)은 호스트 장치의 요청에 응답하여 컨트롤러(810)의 제반 동작을 제어하도록 구성될 수 있다.
램(814)은 컨트롤 유닛(812)의 동작 메모리로서 이용될 수 있다. 램(814)은 비휘발성 메모리 장치(820)로부터 읽혀진 데이터 또는 호스트 장치로부터 제공된 데이터를 임시로 저장하는 버퍼 메모리로서 이용될 수 있다.
호스트 인터페이스 유닛(811)은 호스트 장치와 컨트롤러(810)를 인터페이싱하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스 유닛(811)은 USB(universal serial bus) 프로토콜, UFS(universal flash storage) 프로토콜, MMC(multimedia card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, PATA(parallel advanced technology attachment) 프로토콜, SATA(serial advanced technology attachment) 프로토콜, SCSI(small computer system interface) 프로토콜, 그리고 SAS(serial attached SCSI) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치와 통신하도록 구성될 수 있다.
메모리 인터페이스 유닛(813)은 컨트롤러(810)와 비휘발성 메모리 장치(820)를 인터페이싱하도록 구성될 수 있다. 메모리 인터페이스 유닛(813)은 비휘발성 메모리 장치(820)에 커맨드 및 어드레스를 제공하도록 구성될 수 있다. 그리고 메모리 인터페이스 유닛(813)은 비휘발성 메모리 장치(820)와 데이터를 주고 받도록 구성될 수 있다.
에러 정정 코드 유닛(815)은 비휘발성 메모리 장치(820)로부터 독출된 데이터의 에러를 검출하도록 구성될 수 있다. 그리고 에러 정정 코드 유닛(815)은 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성될 수 있다.
비휘발성 메모리 장치(820)는 데이터 저장 장치(8)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치(820)는 복수의 비휘발성 메모리 칩들(또는 다이들(dies))(NVM_1~NVM_k)을 포함할 수 있다.
컨트롤러(810) 및 비휘발성 메모리 장치(820)는 다양한 데이터 저장 장치 중 어느 하나로 제조될 수 있다. 예를 들면, 컨트롤러(810) 및 비휘발성 메모리 장치(820)는 하나의 반도체 장치로 집적되어 MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi-media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 중 어느 하나로 제조될 수 있다. 상기 컨트롤러(810) 및 비휘발성 메모리 장치(820)는 각각 2개 이상의 외부 전원전압을 수신하여 동작할 수 있고, 본 발명의 실시예에 따른 반도체 장치(1)는 상기 컨트롤러(810) 및 상기 비휘발성 메모리 장치(820)로 각각 적용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 입력 신호를 제 1 전원전압을 증폭하여 제 1 출력 신호를 생성하는 제 1 버퍼;
    상기 제 1 출력 신호를 제 2 전원전압으로 증폭하여 제 2 출력 신호를 생성하는 제 2 버퍼;
    상기 제 1 및 제 2 전원전압의 레벨을 비교하여 듀티 사이클 제어신호를 생성하는 듀티 제어부; 및
    상기 입력 신호 및 상기 듀티 사이클 제어신호에 기초하여 상기 제 1 출력 신호의 레벨을 변화시키는 듀티 사이클 조절부를 포함하는 신호 생성기.
  2. 제 1 항에 있어서,
    상기 제 1 버퍼는 상기 입력 신호에 기초하여 상기 제 1 전원전압 및 제 1 접지전압 사이에서 스윙하는 상기 제 1 출력 신호를 생성하는 신호 생성기.
  3. 제 2 항에 있어서,
    상기 제 2 버퍼는 상기 입력 신호에 기초하여 상기 제 2 전원전압 및 제 2 접지전압 사이에서 스윙하는 상기 제 2 출력 신호를 생성하는 신호 생성기.
  4. 제 3 항에 있어서,
    상기 제 1 접지전압은 상기 제 2 접지전압과 실질적으로 동일한 레벨을 갖는 신호 생성기.
  5. 제 1 항에 있어서,
    상기 듀티 사이클 제어신호는 듀티 업 신호 및 듀티 다운 신호를 포함하고,
    상기 듀티 제어부는 상기 제 1 전원전압의 레벨이 상기 제 2 전원전압의 레벨보다 높을 때 상기 듀티 업 신호를 생성하고, 상기 제 1 전원전압의 레벨이 상기 제 2 전원전압의 레벨보다 낮을 때 상기 듀티 다운 신호를 생성하는 신호 생성기.
  6. 제 1 항에 있어서,
    상기 듀티 제어부는, 상기 제 1 및 제 2 전원전압의 레벨을 비교하여 초과 감지 신호 및 미만 감지 신호를 생성하는 전원전압 감지부; 및
    상기 초과 감지 신호 및 상기 미만 감지 신호에 기초하여 듀티 업 신호 및 듀티 다운 신호를 생성하는 듀티 제어신호 생성부를 포함하는 신호 생성기.
  7. 제 6 항에 있어서,
    상기 전원전압 감지부는 상기 제 1 전원전압을 분배하여 비교전압을 생성하는 제 1 비교전압 생성부; 및
    전압 분배 신호에 기초하여 상기 제 2 전원전압을 분배하여 제 1 및 제 2 기준전압을 생성하고, 상기 제 1 기준전압의 레벨은 상기 제 2 기준전압의 레벨보다 높은 기준전압 생성부;
    상기 제 1 기준전압과 상기 비교전압의 레벨을 비교하여 상기 초과 감지 신호를 생성하는 제 1 비교기; 및
    상기 제 2 기준전압과 상기 비교전압의 레벨을 비교하여 상기 미만 감지 신호를 생성하는 제 2 비교기를 포함하는 신호 생성기.
  8. 제 7 항에 있어서,
    상기 듀티 제어신호 생성부는 상기 초과 감지 신호가 인에이블되면 상기 듀티 업 신호를 인에이블시키고, 상기 미만 감지 신호가 인에이블되면 상기 듀티 다운 신호를 인에이블시키는 신호 생성기.
  9. 제 7 항에 있어서,
    상기 듀티 제어신호 생성부는, 상기 초과 감지 신호 및 상기 미만 감지 신호가 모두 디스에이블되었을 때 상기 듀티 업 신호 및 상기 듀티 다운 신호를 모두 디스에이블시키는 신호 생성기.
  10. 제 1 항에 있어서,
    상기 듀티 사이클 조절부는 상기 듀티 다운 신호 및 상기 입력 신호에 기초하여 상기 제 1 출력 신호를 풀업 구동하는 풀업 구동부; 및
    상기 듀티 업 신호 및 상기 입력 신호에 기초하여 상기 제 1 출력 신호를 풀다운 구동하는 풀다운 구동부를 포함하는 신호 생성기.
  11. 제 10 항에 있어서,
    상기 풀업 구동부는 상기 제 1 출력 신호를 상기 제 1 전원전압 레벨로 풀업 구동하는 신호 생성기.
  12. 입력 신호를 증폭하여 제 1 전원전압 및 제 1 접지전압 사이에서 스윙하는 제 1 출력 신호를 생성하는 제 1 버퍼;
    상기 제 1 출력 신호를 증폭하여 제 2 전원전압 및 제 2 접지전압 사이에서 스윙하는 제 2 출력 신호를 생성하는 제 2 버퍼; 및
    상기 제 1 전원전압의 레벨이 상기 제 2 전원전압의 레벨보다 높을 때 상기 제 1 출력 신호를 풀업 구동하고, 상기 제 1 전원전압의 레벨이 상기 제 2 전원전압의 레벨보다 낮을 때 상기 제 1 출력 신호를 풀다운 구동하는 듀티 사이클 조절기를 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 접지전압은 실질적으로 동일한 레벨을 갖는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 듀티 사이클 조절기는 상기 제 1 전원전압 및 상기 제 2 전원전압의 레벨을 비교하여 듀티 업 신호 및 듀티 다운 신호를 생성하는 듀티 제어부; 및
    상기 입력 신호 및 상기 듀티 업 신호에 기초하여 상기 제 1 출력 신호를 풀업 구동하고, 상기 입력 신호 및 상기 듀티 다운 신호에 기초하여 상기 제 1 출력 신호를 풀다운 구동하는 듀티 사이클 조절부를 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 듀티 제어부는 상기 제 1 전원전압의 레벨이 상기 제 2 전원전압의 레벨보다 높을 때 상기 듀티 업 신호를 생성하고, 상기 제 1 전원전압의 레벨이 상기 제 2 전원전압의 레벨보다 낮을 때 상기 듀티 다운 신호를 생성하는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 듀티 제어부는, 상기 제 1 및 제 2 전원전압의 레벨을 비교하여 초과 감지 신호 및 미만 감지 신호를 생성하는 전원전압 감지부; 및
    상기 초과 감지 신호 및 상기 미만 감지 신호에 기초하여 듀티 업 신호 및 듀티 다운 신호를 생성하는 듀티 제어신호 생성부를 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 전원전압 감지부는 상기 제 1 전원전압을 분배하여 비교전압을 생성하는 제 1 비교전압 생성부; 및
    전압 분배 신호에 기초하여 상기 제 2 전원전압을 분배하여 제 1 및 제 2 기준전압을 생성하고, 상기 제 1 기준전압의 레벨은 상기 제 2 기준전압의 레벨보다 높은 기준전압 생성부;
    상기 제 1 기준전압과 상기 비교전압의 레벨을 비교하여 상기 초과 감지 신호를 생성하는 제 1 비교기; 및
    상기 제 2 기준전압과 상기 비교전압의 레벨을 비교하여 상기 미만 감지 신호를 생성하는 제 2 비교기를 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 듀티 제어신호 생성부는 상기 초과 감지 신호가 인에이블되면 상기 듀티 업 신호를 인에이블시키고, 상기 미만 감지 신호가 인에이블되면 상기 듀티 다운 신호를 인에이블시키는 반도체 장치.
  19. 제 17 항에 있어서,
    상기 듀티 제어신호 생성부는, 상기 초과 감지 신호 및 상기 미만 감지 신호가 모두 디스에이블되었을 때 상기 듀티 업 신호 및 상기 듀티 다운 신호를 모두 디스에이블시키는 반도체 장치.
  20. 제 14 항에 있어서,
    상기 듀티 사이클 조절부는 상기 듀티 다운 신호 및 상기 입력 신호에 기초하여 상기 제 1 출력 신호를 풀업 구동하는 풀업 구동부; 및
    상기 듀티 업 신호 및 상기 입력 신호에 기초하여 상기 제 1 출력 신호를 풀다운 구동하는 풀다운 구동부를 포함하는 반도체 장치.
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