KR20170004792A - 반도체 소자 제조 방법 - Google Patents

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Abstract

반도체 소자 제조 방법이 제공된다. 반도체 소자의 제조 방법은, 제1 막 상에 제1 마스크 패턴 및 제2 마스크 패턴을 형성하고, 상기 제1 막 상에, 상기 제2 마스크 패턴을 덮는 블록 마스크를 형성하고, 상기 제1 마스크 패턴의 측벽 상에, 제1 스페이서를 형성하고, 상기 제1 마스크 패턴 및 상기 블록 마스크를 제거하여, 상기 제2 마스크 패턴을 노출시키고, 상기 제1 스페이서 및 상기 제2 마스크 패턴을 식각 마스크로 상기 제1 막을 식각하여, 제3 마스크 패턴 및 제4 마스크 패턴을 각각 형성하고, 상기 제3 마스크 패턴의 측벽 및 상기 제4 마스크 패턴의 측벽 상에, 제2 스페이서 및 제3 스페이서를 각각 형성하는 것을 포함한다.

Description

반도체 소자 제조 방법{Fabricating method of semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
고도로 스케일링된 고집적 반도체 소자는 미세한 폭을 가지고 미세한 피치로 이격되는 반도체 소자의 패턴들을 형성하여 구현될 수 있다. 이러한 반도체 소자의 미세 패턴들을 형성하기 위하여, 예를 들어 더블 패터닝 기술(DPT; Double-Patterning Technology)과, 더블 패터닝을 두 번 적용하는 4중 패터닝 기술(QPT; Quad-Patterning Technology)이 사용될 수 있다. 이 때, 다양한 패턴을 갖는 반도체 소자를 구현하기 위하여 다양한 미세 패턴들을 동시에 형성할 수 있는 기술이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 미세한 피치로 패턴을 형성하기 위해 피치의 밀도를 달리하는 다중 패터닝 기술을 동시에 적용할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 제1 막 상에 제1 마스크 패턴 및 제2 마스크 패턴을 형성하고, 상기 제1 막 상에, 상기 제2 마스크 패턴을 덮는 블록 마스크를 형성하고, 상기 제1 마스크 패턴의 측벽 상에, 제1 스페이서를 형성하고, 상기 제1 마스크 패턴 및 상기 블록 마스크를 제거하여, 상기 제2 마스크 패턴을 노출시키고, 상기 제1 스페이서 및 상기 제2 마스크 패턴을 식각 마스크로 상기 제1 막을 식각하여, 제3 마스크 패턴 및 제4 마스크 패턴을 각각 형성하고, 상기 제3 마스크 패턴의 측벽 및 상기 제4 마스크 패턴의 측벽 상에, 제2 스페이서 및 제3 스페이서를 각각 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 블록 마스크를 형성한 후, 상기 제1 스페이서를 상기 제1 마스크 패턴의 측벽 상에 형성하고, 상기 제4 마스크 패턴의 측벽은 상기 제2 마스크 패턴의 측벽에 얼라인될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서를 형성하는 것은, 상기 블록 마스크의 측벽에 더미 스페이서를 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서의 높이와 상기 더미 스페이서의 높이는 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 블록 마스크를 형성하기 전에, 상기 제1 스페이서를 상기 제1 마스크 패턴의 측벽 상에 형성하고, 상기 제1 스페이서를 형성하는 것은 상기 제2 마스크 패턴의 측벽 상에 제4 스페이서를 형성하는 것을 포함하고, 상기 블록 마스크는 상기 제2 마스크 패턴 및 상기 제4 스페이서를 동시에 덮을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 마스크 패턴 및 상기 블록 마스크를 제거하는 것은, 상기 제1 마스크 패턴을 제거한 후, 상기 블록 마스크를 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 마스크 패턴 및 상기 제4 마스크 패턴은 동시에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 마스크 패턴 및 상기 제4 마스크 패턴을 제거하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 형성하기 전에, 반도체 물질을 포함하는 제2 막과, 상기 제1 막을 순차적으로 형성하고, 상기 제2 스페이서를 식각 마스크로 상기 제2 막을 식각하여 핀(fin)을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 형성하기 전에, 도전성 물질막과, 상기 제1 막을 순차적으로 형성하고, 상기 제2 스페이서를 식각 마스크로 상기 도전성 물질막을 식각하여 도전성 패턴을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 마스크 패턴은 로직 영역 내에 형성되고, 상기 제2 마스크 패턴은 메모리 셀 영역 내에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 형성하기 전에, 제2 막과 상기 제1 막을 순차적으로 형성하고, 상기 제1 스페이서를 형성하는 것은, 상기 제1 막, 상기 제1 마스크 패턴 및 상기 블록 마스크 상에 컨포멀하게 제1 스페이서 막을 형성하고, 상기 제1 스페이서 막을 식각하는 것을 포함하고, 상기 제2 스페이서를 형성하는 것은, 상기 제2 막, 제3 마스크 패턴, 제4 마스크 패턴 상에 컨포멀하게 제2 스페이서 막을 형성하고, 상기 제2 스페이서 막을 식각하는 것을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 제1 막 및 제2 막을 차례로 형성하고, 상기 제2 막을 식각하여 제1 마스크 패턴 및 제2 마스크 패턴을 형성하고, 상기 제2 막 상에, 상기 제2 마스크 패턴을 덮도록 블록 마스크를 형성하고, 상기 제1 마스크 스페이서의 양 측벽 상에 제1 스페이서를 형성하고, 상기 제1 마스크 패턴 및 상기 블록 마스크를 제거하여 상기 제2 마스크 패턴을 노출시키고, 상기 제1 스페이서 및 상기 제2 마스크 패턴을 식각 마스크로 상기 제2 막을 식각하여 제3 마스크 패턴 및 제4 마스크 패턴을 형성하고, 상기 제3 마스크 패턴 및 상기 제4 마스크 패턴의 양 측벽에 제2 스페이서 및 제3 스페이서를 각각 형성하고, 상기 제3 마스크 패턴 및 상기 제4 마스크 패턴을 제거하고, 상기 제2 스페이서를 식각 마스크로 상기 반도체 기판을 식각한다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서를 형성하는 것은, 상기 블록 마스크의 측벽에 더미 스페이서를 형성하되, 상기 제1 스페이서의 높이는 상기 더미 스페이서의 높이와 서로 다른 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 마스크 패턴을 제거하는 것은, 상기 제3 마스크 패턴과 상기 제2 스페이서의 식각 선택비를 이용하고, 상기 제4 마스크 패턴을 제거하는 것은, 상기 제4 마스크 패턴과 상기 제3 스페이서의 식각 선택비를 이용할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 제1 막 및 제2 막을 차례로 형성하고, 상기 제2 막 상에 제1 마스크 패턴 및 제2 마스크 패턴을 형성하고, 상기 제1 마스크 패턴 및 제2 마스크 패턴의 양 측벽 상에 제1 스페이서 및 제2 스페이서를 형성하고, 상기 제2 막 상에, 상기 제2 스페이서를 덮는 블록 마스크를 형성하고, 상기 제1 마스크 패턴을 제거한 후, 상기 블록 마스크를 제거하고, 상기 제1 스페이서, 상기 제2 스페이서 및 상기 제2 마스크 패턴을 마스크로 하여 상기 제3 마스크 패턴 및 상기 제4 마스크 패턴을 형성하고, 상기 제3 마스크 패턴 및 상기 제4 마스크 패턴의 양 측벽 상에 제3 스페이서 및 제4 스페이서를 각각 형성하고, 상기 제3 마스크 패턴 및 상기 제4 마스크 패턴을 각각 제거하고, 상기 제3 스페이서 및 상기 제4 스페이서를 식각 마스크로 하여 상기 반도체 기판을 식각한다.
본 발명의 몇몇 실시예에서, 상기 제3 마스크 패턴 및 상기 제4 마스크 패턴은 동시에 형성될 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10 내지 11은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다
도 12 내지 18은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 메모리 시스템의 블록도이다.
도 20은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 SoC 시스템의 블록도이다.
도 21는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 22 내지 도 24는 본 발명의 몇몇 실시예들에 따른 반도체 소자의 제조 방법을 이용하여 제조된 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 9은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 1을 참조하면, 제2 막(20) 상에 제1 막(10)을 형성할 수 있다., 제1 막(10) 상에 서로 이격된 제1 마스크 패턴(101) 및 제2 마스크 패턴(102)을 형성할 수 있다
제2 막(20)은 반도체 기판 또는 반도체 기판으로부터 에피택셜 성장시킨 에피층일 수 있다. 이 경우, 본 발명의 일 실시예에 따라 제조되는 반도체 소자는 핀형 반도체 소자가 될 수 있다.
제1 막(10)은 제2 막(20) 상에 형성될 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 소자의 제조 방법에서, 제1 막(10)은 다중 패터닝을 적용하기 위한 희생층으로 이용될 수 있다.
제1 막(10)은 예를 들어, 하드 마스크막일 수 있다. 구체적으로, 폴리 실리콘, 산화막(SiO2), 질화막(Si3N4)일 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제2 막(20)은 예를 들어, 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 제2 막(20)은 벌크 실리콘일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
제1 및 제2 마스크 패턴(101, 102)은 제1 막(10) 상에 이격되어 형성될 수 있다.
후술하는 것과 같이, 미세한 핀 피치가 필요한 영역에 대하여 마스크 패턴의 측벽 상의 스페이서를 식각 마스크로 하는 다중 패터닝이 수행될 수 있다. 그보다 더 미세한 핀 피치가 필요한 영역에 대하여 직전 패터닝의 결과물의 측벽 상에 스페이서를 형성시키고, 스페이서를 식각 마스크로하여 패터닝을 한 번 더 적용할 수도 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서, 스페이서를 이용하여 정렬된 위치에 패터닝을 두 번 수행할 영역 상에는 제1 마스크 패턴(101)을 형성할 수 있다. 반면에, 스페이서를 이용한 패터닝을 한 번 수행할 영역 상에 제2 마스크패턴(102)을 형성할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 소자의 제조 방법에서, 제2 마스크 패턴(102)은 후술하는 것과 같이 제1 막(10)을 식각하기 위한 식각 마스크로 사용될 수 있다. 따라서, 제2 마스크 패턴(102)은 제1 막(10)에 비하여 식각 선택비를 갖는 물질을 포함할 수 있다.
도 2를 참조하면, 제1 막(10) 상에 제2 마스크(102)를 덮는 블록 마스크(30)을 형성할 수 있다. 즉, 더블 패터닝이 수행되는 영역 상에만 블록 마스크(30)을 형성할 수 있다.
블록 마스크(30)는 예를 들어, 포토 레지스트 블록을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 블록 마스크(30)는 후술할 공정에서, 제1 마스크 패턴(101)을 식각하여 제거하는 경우에 식각되지 않고 남아 있어야 하므로, 제1 마스크 패턴(101)에 비해 상대적으로 식각 내성이 있는 물질일 수 있다. 구체적으로, 블록 마스크(30)은 아몰퍼스 카본 블록, SOH(Spin-on hard mask), SOG(Spin-On-Glass)을 포함할 수 있다.
도 3를 참조하면, 제 1막(10), 제1 마스크 패턴(101) 및 블록 마스크(30) 상에 제1 스페이서 막(40)이 컨포멀하게 형성될 수 있다.
제1 스페이서 막(40)은 예를 들어, 원자층 증착법(ALD; Atomic Layer Deposition)을 이용하여 형성될 수 있다. 또한 제1 스페이서 막(40)은 예를 들어 질화막 또는 산질화막을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 4을 참조하면, 제1 스페이서 막(도 3의 40)을 제거하되 제1 마스크 패턴(101)의 측벽 상의 제1 스페이서 막(도 3의 40) 부분을 남겨 제1 스페이서(41)를 형성할 수 있다. 이 때, 제1 막(10), 블록 마스크(30), 제1 마스크 패턴(101)의 상면이 노출될 수 있다.
제1 스페이서 막(도 3의 40)을 제거하는 것은, 예를 들어, 식각 공정을 이용할 수 있다.
제1 스페이서(41)는 제1 마스크 패턴(101)의 양 측벽 상에 형성될 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니다. 도시되지는 않았지만, 제1 마스크 패턴(101)의 양 측벽 상에 형성된 제1 스페이서(41) 중 하나를 제거하는 공정을 수행하여 제1 마스크 패턴(101)의 한 측벽 상에만 제1 스페이서(41)를 형성할 수 있다.
제1 스페이서(41)는 제1 막(10)을 식각하기 위한 마스크로 기능할 수 있다. 따라서 제1 막(10)을 식각하여 얻고자 하는 마스크 패턴의 패턴 폭에 따라 제1 스페이서 막(도 3의 40)의 두께를 다르게 형성할 수 있다.
제1 스페이서 막(도 3의 40)의 제거 과정에서, 블록 마스크(30)의 측벽 상에 제1 더미 스페이서(45)가 형성될 수 있다. 제1 더미 스페이서(45)를 식각 마스크로 하여 패터닝을 진행하는 경우에, 제2 막(20)에 대하여 패터닝이 한 번 더 진행될 수 있다. 따라서 필요에 따라 제1 더미 스페이서(45)는 제거될 수도 있다.
블록 마스크(30)의 측벽 상에 형성되는 제1 더미 스페이서(45)의 높이는 제1 스페이서(41)의 높이와 서로 다르게 형성될 수 있다. 즉, 블록 마스크(30)가 제2 마스크 패턴(102)을 덮는 형상으로 형성되므로, 블록 마스크(30)의 높이가 제1 마스크 패턴(101)에 비해 높을 수 있다. 따라서 블록 마스크(30)의 측벽 상에 형성되는 제1 더미 스페이서(45)는 제1 마스크 패턴(101)의 측벽 상에 형성되는 제1 스페이서(41)의 높이보다 높게 형성될 수 있다.
도 5을 참조하면, 제1 마스크 패턴(도 4의 101)과 블록 마스크(30)가 제거될 수 있다. 제1 마스크 패턴(도 4의 101)이 있던 부분의 제1 막(10)의 상면 및 제2 마스크 패턴(102)을 노출시킬 수 있다.
제1 마스크 패턴(101)의 제거 시에 제2 마스크 패턴(102)이 함께 제거되는 것을 방지하기 위하여, 제1 마스크 패턴(101)이 제거된 후에 블록 마스크(30)가 제거될 수 있다.
제1 마스크 패턴(101)을 제거하는 것은, 예를 들어, 애싱(ashing) 또는 클리닝(cleaning) 공정이 이용될 수 있다. 블록 마스크(30)을 제거하는 것은 애싱 또는 스트립(strip) 공정이 이용될 수 있다.
도 5 및 도 6을 참조하면, 제1 스페이서(41), 제1 더미 스페이서(45) 및 제2 마스크 패턴(102)을 식각 마스크로 이용하여 제1 막(10)을 식각할 수 있다. 제1 막(10)이 식각되어 제3 마스크 패턴(51), 제4 마스크 패턴(52) 및 더미 마스크 패턴(55)이 형성될 수 있다.
제2 마스크 패턴(102)를 식각 마스크로 하여 제4 마스크 패턴(52)을 형성할 때, 제4 마스크 패턴(52)의 측벽은 제2 마스크 패턴(102)의 측벽에 얼라인(align)될 수 있다. 또한 제1 스페이서(41)를 식각 마스크로 하여 제3 마스크 패턴(51)을 형성한 경우, 제3 마스크 패턴(51)의 측벽은 제1 스페이서(41)의 측벽에 얼라인될 수 있다. 따라서, 제3 및 제4 마스크 패턴(51, 52)을 형성하여 소자 간의 오정렬(misalignment)을 방지하고, 본 발명의 제조 방법에 따른 반도체 소자의 제품 신뢰성을 향상시킬 수 있다.
본 발명의 몇몇 실시예에 따르면, 제1 막(10)을 식각하는 것은 예를 들어, 습식 식각 방식을 이용할 수 있으며, 구체적으로 HF를 베이스로 한 습식 식각을 이용할 수 있다. 다만 본 발명이 이에 제한되는 것은 아니다. 제1 막(10)은 플라즈마 식각 방식을 이용하여 식각될 수도 있다.
제1 막(10)을 식각하여 제3 및 제4 마스크 패턴(51, 52)은 동시에 형성될 수 있다. 즉, 피치의 밀도가 다른 다중 패터닝을 위한 마스크 패턴이 별도의 추가적인 공정을 필요로 하지 않고 동시에 형성될 수 있다. 따라서, 반도체 소자 제조 공정의 복잡도 및 소요 시간을 줄이고, 비용을 절감할 수 있는 효과가 있다.
도 7를 참조하면, 제3 마스크 패턴(51)의 양 측벽 상에 제2 스페이서(42)를 형성할 수 있다. 제4 마스크 패턴(52)의 양 측벽 상에 제3 스페이서(43)를 형성할 수 있다. 또한 더미 마스크 패턴(55)의 양 측벽 상에도 제2 더미 스페이서(145)를 형성할 수 있다.
제2, 제3 스페이서(42, 43) 및 제2 더미 스페이서(145)를 형성하는 것은, 전술한 것과 같이 제1 스페이서(도 4의 41)를 형성한 과정과 실직적으로 동일한 과정으로 형성될 수 있다. 즉, 제3, 제4 마스크 패턴(51, 52) 및 더미 마스크 패턴(55) 상에 스페이서 막을 컨포멀하게 형성한 후, 스페이서 막의 일부를 제거하여 제2, 제3 스페이서(42, 43) 및 제2 더미 스페이서(145)를 형성할 수 있다.
도 8을 참조하면, 제3, 제4 마스크 패턴 및 더미 마스크 패턴(51, 52, 55)을 제거할 수 있다. 제3, 제4 마스크 패턴 및 더미 마스크 패턴(51, 52, 55)을 제거하는 것은 예를 들어, 애싱(ashing) 또는 클리닝(cleaning) 공정이 이용될 수 있다.
도 9을 참조하면, 제2, 제3 스페이서 및 제2 더미 스페이서(도 8의 42, 43, 145)를 식각 마스크로 이용하여 제2 막(20)을 식각할 수 있고, 제1 핀(F1)을 형성할 수 있다. 이 경우, 제2 막(20)은 반도체 기판 또는 기판으로부터 에피택셜 성장한 에피층일 수 있다.
패터닝을 수행하는 영역 상의 제1 핀(F1a)은 동일한 간격으로 형성될 수 있다. 즉, 패턴 간의 간격(w1, w2, w3)이 동일하게 형성될 수 있다. 다만, 이는 예시적인 것이며, 제2 스페이서(도 8의 42) 간의 간격을 조절하여 패턴 간의 간격(w1, w2, w3)을 다르게 형성하는 것이 가능함은 물론이다.
제1 핀(F1) 중 제1 그룹(F1a)은 제2 스페이서(도 8의 42)를 식각 마스크로 제2 막(20)을 식각하여 형성된 핀이다. 제2 그룹(F1b)은 제2 더미 스페이서(도 8의 145)를 식각 마스크로 제2 막(20)을 식각하여 형성된 핀이다. 제3 그룹(F1c)는 제3 스페이서(도 8의 43)를 식각 마스크로 제2 막(20)을 식각하여 형성된 핀이다.
제1 핀(F1)은 제2 막(20)이 반도체 기판인 경우 제2 막(20)의 일부일 수도 있고, 제2 막(20)으로부터 에피택셜 성장된 에피층을 포함할 수도 있다.
본 발명의 일 실시예에 따라 제조된 제1 핀(F1)이 핀형 반도체 소자로 제조되는 경우, 핀 전계 효과 트랜지스터(FinFET)가 형성될 수 있다. 핀 전계 효과 트랜지스터는 종래의 전계 효과 트랜지스터에 비하여, 트랜지스터의 숏 채널 효과(short channel effect)를 억제할 수 있고 저전압에서 전류 제어 능력을 향상시킬 수 있다.
도 10 내지 11은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이하에서는, 앞서 설명한 실시예와 중복된 사항에 대해서는 자세한 설명을 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 10 및 11을 참조하면, 제2, 제3 스페이서 및 제2 더미 스페이서(42, 43, 145)와 제2 막(20) 사이에 도전성 물질막(6)과 하부막(5)이 더 포함될 수 있다.
도전성 물질막(6)은 도전성 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 이러한 도전성 물질은 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도전성 패턴(60) 중 제2 스페이서를 식각 마스크로 이용하여 도전성 물질막(6)을 식각한 영역은 동일한 간격(w1, w2, w3)으로 도전성 패턴(60)이 형성될 수 있다. 즉, 패턴 간의 간격(w1, w2, w3)이 동일하게 형성될 수 있으나 본 발명은 이에 제한되지 않는다. 제2 스페이서(42) 간의 간격을 조절하여 패턴 간의 간격(w1, w2, w3)을 다르게 형성할 수도 있다.
도전성 패턴(60)은 하부막에 배치되는 소자와 도전성 패턴(60) 상에 배치되는 소자를 전기적으로 접속시킬 수 있다. 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 따르면, 다양한 정밀도의 도전성 패턴(60)이 필요한 경우에도 미세 패턴을 동시에 형성할 수 있다. 따라서 반도체 소자 제조 공정의 복잡도 및 소요 시간을 줄이고, 비용을 절감할 수 있는 효과가 있다.
도 12 내지 18은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이하에서는, 앞서 설명한 실시예와 중복된 사항에 대해서는 자세한 설명을 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 6, 12 및 도 13을 참조하면, 제1 및 제2 마스크 패턴(101, 102)의 측벽 상에 제1 및 제2 스페이서(46, 47)를 형성하고, 제1 막(10) 상에 제2 마스크 패턴(102) 및 제2 스페이서(47)를 덮는 블록 마스크(30)를 형성할 수 있다.
제1 및 제2 스페이서(46, 47)는 제1, 제2 마스크 패턴(101, 102) 및 제1 막(10) 상에 컨포멀하게 스페이서막을 형성한 후, 스페이서막의 일부를 제거하여 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서는, 제1 스페이서(도 6의 41)를 형성하기 전에 블록 마스크(30)을 형성하여 피치가 다른 패턴을 형성할 영역을 구분하였다. 그러나 본 실시예에서는, 블록 마스크(30)를 형성하기 전, 제2 마스크 패턴(102)의 측벽 상에 제2 스페이서(47)을 형성한 후 블록 마스크(30)을 형성한다. 따라서 제1 더미 스페이서(도 6의 45)가 형성되지 않는다.
도 13 및 14를 참조하면, 제1 마스크 패턴(101) 및 블록 마스크(30)를 제거한다. 제1 마스크 패턴(101)의 제거 시에 제2 마스크 패턴(102)이 함께 제거되는 것을 방지하기 위하여, 제1 마스크 패턴(101)이 제거된 후에 블록 마스크(30)가 제거될 수 있다.
도 14, 15 및 16을 참조하면, 제1, 제2 스페이서(46, 47) 및 제2 마스크 패턴(102)을 식각 마스크로 제1 막(10)을 식각하여, 각각 제3 및 제4 마스크 패턴(55, 56)을 형성할 수 있다.
제3 및 제4 마스크 패턴(55, 56)은 제1 막(10)을 식각하여 동시에 형성될 수 있다. 즉, 피치의 밀도가 다른 마스크 패턴을 형성하기 위한 다중 패터닝이 별도의 추가적인 공정을 필요로 하지 않고 동시에 수행될 수 있기 때문에, 반도체 소자 제조 공정의 복잡도 및 소요 시간을 줄이고, 비용을 절감할 수 있는 효과가 있다.
그 후, 제3 및 제4 마스크막 패턴(55, 56)의 양 측벽 상에 제3 및 제4 스페이서(48, 49)를 형성할 수 있다. 후술할 공정에서, 제3 스페이서(48)는 상대적으로 피치가 좁은 패턴을 형성하기 위한 식각 마스크로, 제4 스페이서(49)는 상대적으로 피치가 넓은 패턴을 형성하기 위한 식각 마스크로 기능할 수 있다.
도 16, 17 및 도 18를 참조하면, 제3 및 제4 마스크막 패턴(55, 56)을 제거하고, 제3 및 제4 스페이서(48, 49)를 식각 마스크로 제2 막(20)을 식각할 수 있다. 그 결과, 제2 핀(F2)이 제2 막(20) 상에 형성된다.
도 19는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 메모리 시스템의 블록도이다.
도 19을 참조하면, 메모리 시스템은 로직 영역(200)과 메모리 셀 영역(300)을 포함할 수 있다.
메모리 셀(300)에는 데이터를 저장할 수 있는 메모리 소자가 형성될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 메모리 셀(300)은 예를 들어, SRAM(Static Random Access Memory) 셀을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 메모리 셀(300)은 DRAM(Dynamic Random Access Memory), PRAM(Phase-change Random Access Memory) 등을 포함할 수 있다.
로직 영역(200)에는 복수의 반도체 소자가 형성될 수 있다. 이러한 복수의 반도체 소자는 메모리 셀 영역(300)으로부터 리드한 데이터를 제공받거나 라이트될 데이터를 제공하는데 이용될 수 있다. 이러한 반도체 소자의 예로는 인버터(inverter), 프리 차저(pre charger) 등을 들 수 있으나, 본 발명이 이러한 예시에 제한되는 것은 아니다.
핀형 반도체 소자를 사용하는 메모리 시스템에서, 로직 영역(200)과 메모리 셀 영역(300) 중 로직 영역(200)에 상대적으로 미세한 핀 피치가 필요할 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법에 의하면 핀 피치가 다른 반도체 패턴에 대하여 한번의 공정으로 피치의 밀도가 다른 다중 패터닝을 동시에 수행할 수 있다.
도 20는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 SoC 시스템의 블록도이다.
도 20을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 통해 제조될 수 있다.
도 21는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 21를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 이용하여 제조된 반도체 소자가 채용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 통해 제조된 반도체 소자는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 22 내지 도 24는 본 발명의 몇몇 실시예들에 따른 반도체 소자의 제조 방법을 이용하여 제조된 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 22은 태블릿 PC(1200)을 도시한 도면이고, 도 23은 노트북(1300)을 도시한 도면이며, 도 24은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 이용하여 제조된 반도체 소자 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 소자의 제조 방법을 통해 제조된 반도체 소자는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제1 막 20: 제2 막
30: 블로킹 마스크 40: 스페이서 막
41, 42, 43: 스페이서 45, 145: 더미 스페이서
F1, F2: 핀 101, 102: 마스크 패턴
200: 로직 영역 300: 메모리 셀

Claims (10)

  1. 제1 막 상에 제1 마스크 패턴 및 제2 마스크 패턴을 형성하고,
    상기 제1 막 상에, 상기 제2 마스크 패턴을 덮는 블록 마스크를 형성하고,
    상기 제1 마스크 패턴의 측벽 상에, 제1 스페이서를 형성하고,
    상기 제1 마스크 패턴 및 상기 블록 마스크를 제거하여, 상기 제2 마스크 패턴을 노출시키고,
    상기 제1 스페이서 및 상기 제2 마스크 패턴을 식각 마스크로 상기 제1 막을 식각하여, 제3 마스크 패턴 및 제4 마스크 패턴을 각각 형성하고,
    상기 제3 마스크 패턴의 측벽 및 상기 제4 마스크 패턴의 측벽 상에, 제2 스페이서 및 제3 스페이서를 각각 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 블록 마스크를 형성한 후, 상기 제1 스페이서를 상기 제1 마스크 패턴의 측벽 상에 형성하고,
    상기 제4 마스크 패턴의 측벽은 상기 제2 마스크 패턴의 측벽에 얼라인되는 반도체 소자의 제조 방법.
  3. 제 2항에 있어서,
    상기 제1 스페이서를 형성하는 것은, 상기 블록 마스크의 측벽에 더미 스페이서를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 블록 마스크를 형성하기 전에, 상기 제1 스페이서를 상기 제1 마스크 패턴의 측벽 상에 형성하고,
    상기 제1 스페이서를 형성하는 것은 상기 제2 마스크 패턴의 측벽 상에 제4 스페이서를 형성하는 것을 포함하고,
    상기 블록 마스크는 상기 제2 마스크 패턴 및 상기 제4 스페이서를 동시에 덮는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 제3 마스크 패턴 및 상기 제4 마스크 패턴을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 형성하기 전에, 반도체 물질을 포함하는 제2 막과, 상기 제1 막을 순차적으로 형성하고,
    상기 제2 스페이서를 식각 마스크로 상기 제2 막을 식각하여 핀(fin)을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제 5항에 있어서,
    상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 형성하기 전에, 도전성 물질막과, 상기 제1 막을 순차적으로 형성하고,
    상기 제2 스페이서를 식각 마스크로 상기 도전성 물질막을 식각하여 도전성 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  8. 제 1항에 있어서,
    상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 형성하기 전에, 제2 막과 상기 제1 막을 순차적으로 형성하고,
    상기 제1 스페이서를 형성하는 것은,
    상기 제1 막, 상기 제1 마스크 패턴 및 상기 블록 마스크 상에 컨포멀하게 제1 스페이서 막을 형성하고,
    상기 제1 스페이서 막을 식각하는 것을 포함하고,
    상기 제2 스페이서를 형성하는 것은,
    상기 제2 막, 제3 마스크 패턴, 제4 마스크 패턴 상에 컨포멀하게 제2 스페이서 막을 형성하고,
    상기 제2 스페이서 막을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 반도체 기판 상에 제1 막 및 제2 막을 차례로 형성하고,
    상기 제2 막을 식각하여 제1 마스크 패턴 및 제2 마스크 패턴을 형성하고,
    상기 제2 막 상에, 상기 제2 마스크 패턴을 덮도록 블록 마스크를 형성하고,
    상기 제1 마스크 패턴의 양 측벽 상에 제1 스페이서를 형성하고,
    상기 제1 마스크 패턴을 제거한 후, 상기 블록 마스크를 제거하여 상기 제2 마스크 패턴을 노출시키고,
    상기 제1 스페이서 및 상기 제2 마스크 패턴을 식각 마스크로 상기 제2 막을 식각하여 제3 마스크 패턴 및 제4 마스크 패턴을 형성하고,
    상기 제3 마스크 패턴 및 상기 제4 마스크 패턴의 양 측벽에 제2 스페이서 및 제3 스페이서를 각각 형성하고,
    상기 제3 마스크 패턴 및 상기 제4 마스크 패턴을 제거하고,
    상기 제2 스페이서를 식각 마스크로 상기 반도체 기판을 식각하는 반도체 소자의 제조 방법.
  10. 반도체 기판 상에 제1 막 및 제2 막을 차례로 형성하고,
    상기 제2 막 상에 제1 마스크 패턴 및 제2 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴 및 제2 마스크 패턴의 양 측벽 상에 제1 스페이서 및 제2 스페이서를 형성하고,
    상기 제2 막 상에, 상기 제2 스페이서를 덮는 블록 마스크를 형성하고,
    상기 제1 마스크 패턴을 제거한 후, 상기 블록 마스크를 제거하고,
    상기 제1 스페이서, 상기 제2 스페이서 및 상기 제2 마스크 패턴을 마스크로 하여 상기 제3 마스크 패턴 및 상기 제4 마스크 패턴을 형성하고,
    상기 제3 마스크 패턴 및 상기 제4 마스크 패턴의 양 측벽 상에 제3 스페이서 및 제4 스페이서를 각각 형성하고,
    상기 제3 마스크 패턴 및 상기 제4 마스크 패턴을 각각 제거하고,
    상기 제3 스페이서 및 상기 제4 스페이서를 식각 마스크로 하여 상기 반도체 기판을 식각하는 반도체 소자의 제조 방법.
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