KR20160141484A - 반도체 메모리 장치 및 그의 테스트 방법 - Google Patents
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Abstract
리던던시 메모리 셀을 구비하는 반도체 메모리 장치에 관한 것으로, 노멀 셀들이 구비된 노멀 영역; 상기 노멀 셀들 중 리페어 대상 셀들과 대체된 제 1 리던던시 셀들과, 상기 리페어 대상 셀들과 대체되지 않은 제 2 리던던시 셀들이 구비된 리던던시 영역; 상기 제 1 및 제 2 리던던시 셀들이 리페어 대상 셀들과 대체되었는지를 알려주는 대체 정보와, 상기 제 2 리던던시 셀들이 사용 가능한지 불가능한지를 알려주는 상태 정보 혹은 상기 리페어 대상 셀들의 리페어 어드레스를 리페어 정보로 프로그램하는 퓨즈부; 상기 퓨즈부에 프로그램된 리페어 정보를 출력하는 부트업 동작을 수행하고, 테스트 제어 신호에 응답하여 상기 리페어 정보를 재설정한 후, 재설정된 리페어 정보를 출력하는 리부트업 동작을 수행하는 부트업 제어부; 상기 부트업 동작 시 출력되는 상기 대체 정보와 상기 상태 정보에 응답하여 상기 테스트 제어 신호를 생성하는 정보 업데이트부; 리던던시 테스트 동작 시, 상기 리부트업 동작 시 출력되는 상기 재설정된 리페어 정보를 토대로 테스트 어드레스를 생성하는 테스트 제어부; 및 상기 테스트 어드레스에 응답하여 상기 제 2 리던던시 셀들을 선택적으로 테스트하는 테스트부를 구비하는 반도체 메모리 장치가 제공된다.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 특히 리페어 대상 메모리 셀을 대체하는 리던던시 셀을 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 무수히 많은 메모리 셀을 구비하고 있으며, 공정 기술이 발달함에 따라 집적도가 증가하여 그 개수는 더욱 증가하고 있다. 이러한 메모리 셀들 중 1 개라도 불량이 발생하게 되면 이를 구비하는 반도체 메모리 장치는 원하는 동작을 수행하지 못하기 때문에 폐기 처분되어야 한다. 하지만, 요즈음 반도체 메모리 장치의 공정 기술이 발달함에 따라 확률적으로 소량의 메모리 셀에만 결함이 발생하며, 이러한 소량의 불량으로 인하여 반도체 메모리 장치 전체를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 따라서, 이를 보완하기 위하여 반도체 메모리 장치 내에는 노말 메모리 셀(nomal memory cell)과 더불어 리던던시 메모리 셀(redundancy memory cell)을 추가적으로 구비한다.
리던던시 메모리 셀은 노말 메모리 셀에 불량이 발생하는 경우 이 불량이 발생한 메모리 셀(이하, '리페어 대상 메모리 셀'이라 칭함)을 리페어하기 위한 목적으로 구비되는 회로이다. 보다 자세히 설명하면, 예컨대 읽기 및 쓰기 동작시 리페어 대상 메모리 셀이 액세스 되는 경우 내부적으로 리페어 대상 메모리 셀이 아닌 정상적인 메모리 셀을 액세스하는데, 이때 액세스되는 메모리 셀이 리던던시 메모리 셀이다. 따라서, 반도체 메모리 장치는 리페어 대상 메모리 셀에 대응하는 어드레스가 입력되는 경우 리페어 대상 메모리 셀이 아닌 리던던시 메모리 셀을 액세스하기 위한 동작(이하, '리페어 동작'이라 칭함)을 수행하며, 이러한 리페어 동작을 통해 반도체 메모리 장치는 정상적인 동작을 보장받는다.
한편, 반도체 메모리 장치는 리페어 동작을 수행하기 위하여 리던던시 메모리 셀 이외에 다른 회로 구성을 필요로 하며 그중 하나가 리페어 퓨즈 회로이다. 리페어 퓨즈 회로는 리페어 대상 메모리 셀에 대응하는 어드레스(이하, '리페어 대상 어드레스'라 칭함)를 저장하기 위한 것으로 다수의 퓨즈로 구성되며, 다수의 퓨즈에는 리페어 대상 어드레스가 프로그래밍 된다. 여기서, 프로그래밍이란 퓨즈에 어떤 상태 정보를 저장하기 위한 일련의 동작을 의미하며, 여기서는 퓨즈에 리페어 대상 어드레스를 저장하는 동작을 의미한다. 반도체 메모리 장치는 다수의 퓨즈에 프로그래밍 된 리페어 대상 어드레스를 이용하여 불량 메모리 셀에 대한 리페어 동작을 수행한다.
다른 한편, 퓨즈에 어떤 상태 정보를 프로그래밍하기 위한 방법은 크게 물리적 방식과 전기적 방식이 있다.
우선, 물리적 방식은 레이저 빔을 이용하여 프로그래밍 될 상태 정보에 따라 퓨즈를 블로잉(blowing)함으로써 단선하는 방식이다. 이때 사용되는 퓨즈를 물리적 타입의 퓨즈(physical type fuse)라고 하며, 레이저 빔을 이용하여 퓨즈의 연결 상태를 끊어버리기 때문에 이를 레이저 블로잉 타입(laser blowing type)의 퓨즈라고도 한다. 이러한 물리적 타입의 퓨즈의 경우 반도체 메모리 장치가 패키지(package)로 제작되기 이전 단계인 웨이퍼(wafer) 상태에서 프로그래밍 동작을 수행할 수 있으며, 그 이후 단계에서는 프로그래밍 동작을 수행할 수 없다는 단점을 가지고 있다.
다음으로, 전기적 방식은 프로그래밍 될 상태 정보에 따라 퓨즈에 과전류를 인가하여 퓨즈의 연결 상태를 변화시키는 방식이다. 이때 사용되는 퓨즈를 전기적 타입의 퓨즈(electrical type fuse)라고 한다. 이러한 전기적 타입의 퓨즈는 오픈(open) 상태를 쇼트(short) 상태로 변화시키는 안티 타입 퓨즈(anti type fuse)와, 쇼트 상태를 오픈 상태로 변화시키는 블로잉 타입 퓨즈(blowing type fuse)로 나뉠 수 있다. 이러한 전기적 타입의 퓨즈의 경우 물리적 타입의 퓨즈와 달리 웨이퍼 이후 상태 즉, 패키지 상태에서도 프로그래밍 동작이 가능하다는 장점이 있기 때문에 요즈음 반도체 메모리 장치를 설계하는데 있어서 필수 구성 요소로 인정되고 있다.
반도체 메모리 장치는 제품화되기 이전에 무수히 많은 테스트 동작을 거치며, 이러한 테스트 동작을 모두 통과한 반도체 메모리 장치만이 제품화되어 소비자에게 판매된다. 기본적으로 테스트 동작은 테스트 대상이 되는 회로, 예컨대 반도체 메모리 장치의 정상 동작 여부를 검증하는 것을 주된 목적으로 하며, 이러한 테스트 동작은 반도체 메모리 장치를 생산하는데 있어서 초기 단계부터 최종 단계까지 단계 단계 마다 존재한다. 테스트 동작이 단계별로 존재하는 이유는 어떤 생산 단계에서 불량이 발생하는 경우 이를 바로 검출하여 불량 처리함으로써, 이후 발생하는 불필요한 생산 비용을 추가하지 않기 위함이다. 따라서, 제품의 생산 초기 단계에서 불량을 검출하는 것은 매우 중요하다.
한편, 패키지 단계에서, 노말 메모리 셀 및 리던던시 메모리 셀에 대한 테스트 동작이 수행된다. 이 때, 상기 테스트 동작은 상기 노말 메모리 셀에 대한 노말 테스트 동작과, 상기 리던던시 메모리 셀에 대한 리던던시 테스트 동작을 포함한다. 이때, 상기 노말 테스트 동작은 상기 노말 셀들 뿐만 아니라, 상기 노말 셀 영역에 포함된 리페어 대상 메모리 셀들과 대체된 리던던시 메모리 셀들에 대해서도 수행된다. 따라서, 상기 리던던시 테스트 동작 시, 상기 리페어 대상 메모리 셀과 대체된 리던던시 메모리 셀들에 대해서 또 한번의 테스트가 수행되게 된다. 이 경우, 리페어 대상 메모리 셀과 대체된 리던던시 메모리 셀들에 대한 중복 테스트로 인해 테스트 스트레스가 증가해 셀들간의 스트레스 불균형이 발생할 수 있다.
테스트 동작 시, 리페어 대상 메모리 셀들과 대체된 리던던시 셀들에 대한 중복 테스트 동작을 방지할 수 있는 반도체 메모리 장치를 제공하고자 한다.
또한, 리던던시 테스트 동작 시, 상기 리페어 대상 메모리 셀들과 대체되지 않은 리던던시 셀들 중 필요한 셀들에 대해서만 선택적으로 테스트를 수행할 수 있는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 노멀 셀들이 구비된 노멀 영역; 상기 노멀 셀들 중 리페어 대상 셀들과 대체된 제 1 리던던시 셀들과, 상기 리페어 대상 셀들과 대체되지 않은 제 2 리던던시 셀들이 구비된 리던던시 영역; 상기 제 1 및 제 2 리던던시 셀들이 리페어 대상 셀들과 대체되었는지를 알려주는 대체 정보와, 상기 제 2 리던던시 셀들이 사용 가능한지 불가능한지를 알려주는 상태 정보 혹은 상기 리페어 대상 셀들의 리페어 어드레스를 리페어 정보로 프로그램하는 퓨즈부; 상기 퓨즈부에 프로그램된 리페어 정보를 출력하는 부트업 동작을 수행하고, 테스트 제어 신호에 응답하여 상기 리페어 정보를 재설정한 후, 재설정된 리페어 정보를 출력하는 리부트업 동작을 수행하는 부트업 제어부; 상기 부트업 동작 시 출력되는 상기 대체 정보와 상기 상태 정보에 응답하여 상기 테스트 제어 신호를 생성하는 정보 업데이트부; 리던던시 테스트 동작 시, 상기 리부트업 동작 시 출력되는 상기 재설정된 리페어 정보를 토대로 테스트 어드레스를 생성하는 테스트 제어부; 및 상기 테스트 어드레스에 응답하여 상기 제 2 리던던시 셀들을 선택적으로 테스트하는 테스트부를 구비할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 테스트 방법은, 제1 테스트 동작을 수행하여, 리페어 대상 셀들과 대체된 제 1 리던던시 셀들 및 리페어 대상 셀들과 대체되지 않은 제 2 리던던시 셀들의 대체 정보를 판별하는 단계; 상기 대체 정보와, 상기 제 2 리던던시 셀들이 사용 가능한지 불가능한지를 알려주는 상태 정보 혹은 상기 리페어 대상 셀들의 리페어 어드레스를 퓨즈에 프로그램하는 단계; 부트업 동작을 수행하여 상기 퓨즈부에 프로그램된 리페어 정보를 출력하는 단계; 상기 대체 정보와 상기 상태 정보에 응답하여 상기 테스트 제어 신호를 생성하고, 상기 테스트 제어 신호에 응답하여 상기 리페어 정보를 재설정하는 단계; 상기 재설정된 리페어 정보를 출력하는 리부트업 동작을 수행하는 단계; 및 상기 재설정된 리페어 정보를 토대로 상기 제 2 리던던시 셀들을 선택적으로 테스트하는 리던던시 테스트 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리페어 대상 메모리 셀들과 대체된 리던던시 셀들과, 리페어 대상 메모리 셀들과 대체되지 않은 리던던시 셀들에 동일한 테스트 스트레스를 인가할 수 있어 스트레스 불균형을 감소시키는 것이 가능하다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 리페어 대상 메모리 셀들과 대체되지 않은 리던던시 셀들 중 사용 가능성이 있는 셀들에 대해서만 선택적으로 테스트를 수행함으로써 테스트 시간을 감소시킬 수 있다.
도 1a 는 반도체 메모리 장치의 리던던시 동작을 설명하기 위한 블록도이다.
도 1b 는 도 1a 의 노말 셀 영역 및 리던던시 셀 영역을 보여주는 도면이다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3 은 도 2 의 리던던시 셀 영역 및 퓨즈부를 설명하기 위한 도면이다.
도 4 는 리부트업 동작 후 퓨즈 데이터 레지스터에 업데이트된 리던던시 정보를 설명하기 위한 도면이다.
도 5 는 도 2 의 정보 업데이트부를 설명하기 위한 상세 블록도이다.
도 6a 는 도 5 의 상태 정보 생성부를 설명하기 위한 상세 회로도이다.
도 6b 는 도 5 의 테스트 제어신호 출력부를 설명하기 위한 상세 회로도이다.
도 7 은 도 5 의 테스트 제어신호 출력부의 동작을 설명하기 위한 테이블이다.
도 8 은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 플로우 차트이다.
도 1b 는 도 1a 의 노말 셀 영역 및 리던던시 셀 영역을 보여주는 도면이다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3 은 도 2 의 리던던시 셀 영역 및 퓨즈부를 설명하기 위한 도면이다.
도 4 는 리부트업 동작 후 퓨즈 데이터 레지스터에 업데이트된 리던던시 정보를 설명하기 위한 도면이다.
도 5 는 도 2 의 정보 업데이트부를 설명하기 위한 상세 블록도이다.
도 6a 는 도 5 의 상태 정보 생성부를 설명하기 위한 상세 회로도이다.
도 6b 는 도 5 의 테스트 제어신호 출력부를 설명하기 위한 상세 회로도이다.
도 7 은 도 5 의 테스트 제어신호 출력부의 동작을 설명하기 위한 테이블이다.
도 8 은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 플로우 차트이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 는 반도체 메모리 장치의 테스트 동작을 설명하기 위한 블록도이고, 도 1b 는 도 1a 에 도시된 노말 셀 영역(130) 및 리던던시 셀 영역(140)을 보여주는 도면이다. 여기서는 노말 동작과 관련된 구성은 미도시하고, 테스트 동작에 대응하는 구성만을 도시한다.
도 1a 를 참조하면, 반도체 메모리 장치는 테스트 제어부(110)와, 워드 라인 구동부(120)와, 노말 셀 영역(130)과, 리던던시 셀 영역(140) 및 퓨즈부(150)를 구비한다.
퓨즈부(150)는 리페어 대상 워드 라인에 대응하는 어드레스, 즉 리페어 대상 어드레스를 자신의 저장 회로에 프로그래밍하기 위한 것으로, 프로그래밍된 리페어 대상 어드레스를 리페어 정보(INF_R)로 출력하여 테스트 제어부(110)에 제공한다.
테스트 제어부(110)는 테스트 동작 시 외부에서 입력되는 외부 어드레스(EX_ADDR)에 따라 테스트 어드레스(TEST_ADD)를 생성한다. 이 때, 테스트 제어부(110)는 외부 어드레스(EX_ADDR)와 퓨즈부(150)로부터 제공되는 리페어 정보(INF_R)를 비교하여, 테스트 어드레스(TEST_ADD)를 생성한다.
워드 라인 구동부(120)는 테스트 어드레스(TEST_ADD)에 응답하여 다수의 노멀 워드 라인(N_WL<1:n>)과 다수의 리던던시 워드 라인(R_WL<1:m>)에 대한 액티브 동작을 수행한다.
노말 셀 영역(130)에는 다수의 노말 메모리 셀들이 구비된다. 상기 다수의 노말 메모리 셀들은 다수의 노말 워드 라인(N_WL<1:n>)과 연결되어 있으며, 해당 노말 워드 라인이 액티브 되는 경우 이 노말 워드 라인에 연결되어 있는 노말 메모리 셀에 대한 읽기 동작 및 쓰기 동작이 가능하다.
리던던시 셀 영역(140)에는 다수의 리던던시 메모리 셀들이 구비된다. 상기 리던던시 메모리 셀들은 다수의 리던던시 워드 라인(R_WL<1:m>)과 연결되어 있으며, 해당 리던던시 워드 라인이 액티브 되는 경우 이 리던던시 워드 라인에 연결되어 있는 리던던시 메모리 셀에 대한 읽기 동작 및 쓰기 동작이 가능하다. 설명의 편의를 위하여, 다수의 노말 워드 라인(N_WL<1:n>)의 개수가 다수의 리던던시 워드 라인(R_WL<1:m>)의 개수보다 많은 것을 일례로 하여 설명하기로 한다. 즉, n 값이 m 값보다 크다.
도 1b 를 참조하면, 노말 셀 영역(130)에 결함 셀, 즉, 리페어 대상 메모리 셀이 발견되면 리페어 대상 메모리 셀이 위치한 노말 워드 라인(NWx)은 리던던시 셀 영역(140)의 리던던시 워드 라인(RW1)과 대체된다. 이를 위해, 테스트 제어부(110)는 외부 어드레스(EX_ADDR)와 상기 퓨즈부(150)로부터 제공되는 리페어 정보(INF_R)가 일치할 때, 리페어 대상 메모리 셀이 위치한 노말 워드 라인(NWx)이 아닌 리던던시 워드 라인(RW1)이 활성화되도록 테스트 어드레스(TEST_ADD)를 생성한다. 따라서, 테스트 동작시 리페어 대상 메모리 셀이 액세스 되는 경우 리페어 동작을 통해 내부적으로 리페어 대상 메모리 셀이 아닌 리던던시 메모리 셀이 테스트 된다.
이하, 반도체 메모리 장치의 간단한 테스트 동작을 살펴보기로 한다. 설명의 편의를 위하여, 테스트 동작을 리페어 대상 어드레스를 검출하기 위한 테스트 동작(이하, '제 1 테스트 동작'이라 칭함)과 리페어 대상 어드레스가 프로그래밍된 이후의 테스트 동작(이하, '제 2 테스트 동작'이라 칭함)으로 나누어 설명하기로 한다.
우선, 제 1 테스트 동작에 진입하게 되면, 테스트 제어부(110)는 외부 어드레스(EX_ADDR)에 응답하여 테스트 어드레스(TEST_ADD)를 생성한다. 워드 라인 구동부(120)는 테스트 어드레스(TEST_ADD)에 응답하여 다수의 노말 워드 라인(N_WL<1:n>)을 순차적으로 액티브한다. 그리고 이후, 워드 라인 구동부(120)는 테스트 어드레스(TEST_ADD)에 응답하여 다수의 리던던시 워드 라인(R_WL<1:m>)를 순차적으로 액티브한다.
테스트 수행자는 다수의 노말 워드 라인(N_WL<1:n>)과 다수의 리던던시 워드 라인(R_WL<1:m>)의 액티브 동작을 통해 다수의 노말 메모리 셀과 다수의 리던던시 메모리 셀에 저장된 테스트 데이터를 제공받아 분석할 수 있다. 이어서, 테스트 수행자는 제 1 테스트 동작의 결과를 기반으로 불량이 발생한 리페어 대상 메모리 셀을 검출하고, 리페어 동작을 통해 리페어 대상 어드레스를 퓨즈부(150)에 리페어 정보(INF_R)로 프로그래밍한다. 이에 따라, 리페어 대상 메모리 셀과 리던던시 메모리 셀 간의 리던던트 경로가 형성될 수 있다.
이후, 제 2 테스트 동작에 진입하게 되면, 테스트 제어부(110)는 외부 어드레스(EX_ADDR)에 응답하여 테스트 어드레스(TEST_ADD)를 생성하고, 워드 라인 구동부(120)는 테스트 어드레스(TEST_ADD)에 응답하여 노말 셀 영역(130)을 테스트 하기 위한 노말 테스트 동작을 수행한다. 이 때, 테스트 제어부(110)는 입력되는 외부 어드레스(EX_ADDR)가 리페어 정보(INF_R)에 대응하는 리페어 대상 어드레스와 일치할 경우, 상기 리던던트 경로가 활성화되도록 테스트 어드레스(TEST_ADD)를 생성한다. 이에 따라, 워드라인 구동부(120)는 노말 워드 라인(N_WL<1:n>) 중 리페어 대상 어드레스에 대응하는 노말 워드 라인(NWx)을 활성화시키는 대신에, 리던던트 경로를 통해 리페어 대상 메모리 셀과 대체된 리던던시 워드 라인(RW1)을 활성화시킨다.
상기와 같은 과정으로, 워드라인 구동부(120)는 다수의 노말 메모리 셀 뿐만 아니라, 다수의 리던던시 메모리 셀 중 리던던트 경로를 통해 리페어 대상 메모리 셀과 대체된 리던던시 메모리 셀의 일부도 테스트한다.
이 후, 워드라인 구동부(120)는 테스트 어드레스(TEST_ADD)에 응답하여 리던던시 셀 영역(140)을 테스트 하기 위한 리던던시 테스트 동작을 수행한다. 리던던시 테스트 동작에서는, 다수의 리던던시 워드 라인(R_WL<1:m>)이 한번씩 액티브 되어 리던던시 메모리 셀을 테스트 한다.
한편, 노말 메모리 셀 및 리페어 대상 메모리 셀과 대체되지 않은 리던던시 메모리 셀의 경우는 각각 노말 테스트 동작 및 리던던시 테스트 동작을 통해 한번씩 테스트된다. 반면, 리던던트 경로를 통해 리페어 대상 메모리 셀과 대체된 리던던시 메모리 셀에 경우, 노말 테스트 동작과 리던던트 테스트 동작을 통해 두번 테스트 되며, 이러한 중복 테스트로 인해 테스트 스트레스가 증가한다. 따라서, 메모리 셀들 간의 스트레스 불균형이 발생할 수 있다.
또한, 리페어 대상 메모리 셀과 대체되지 않은 리던던시 메모리 셀들 중에도, 결함 등으로 인해 사용불가한(disabled) 메모리 셀이 존재 할 수 있다. 하지만, 상기의 방법으로는 사용불가한(disabled) 메모리 셀의 존재 유무와 관계없이 리던던시 셀 영역(140) 전체에 대해 테스트 동작을 수행함으로써 테스트 시간이 증가하게 된다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 반도체 장치를 설명하기로 한다. 설명의 편의를 위해, 이하 구성 및 동작은 테스트 동작 위주로 설명하기로 한다. 상기 테스트 동작은 리던던시 셀 영역을 테스트 하기 위한 리던던시 테스트 동작 위주로 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2 를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 노멀 셀 영역(210), 리던던시 셀 영역(220), 테스트부(230), 테스트 제어부(240), 정보 업데이트부(250), 퓨즈 데이터 레지스터(260), 부트업 제어부(270) 및 퓨즈부(280)를 포함한다.
상기 노멀 셀 영역(210)에는 다수의 노멀 셀들이 구비될 수 있다.
상기 리던던시 셀 영역(220)에는 상기 노말 셀들 중 리페어 대상 셀들과 대체된 제 1 리던던시 셀들과, 상기 리페어 대상 셀들과 대체되지 않은 제 2 리던던시 셀들이 구비될 수 있다.
상기 퓨즈부(280)는 상기 제 1 및 제 2 리던던시 셀들에 대응하는 리페어 정보(INF_R)를 프로그램하는 다수의 퓨즈들(미도시)을 포함할 수 있다. 상기 리페어 정보(INF_R)는 상기 제 1 및 제 2 리던던시 셀들이 리페어 대상 셀들과 대체되었는지를 알려주는 대체 정보(USED)를 포함할 수 있다. 또한, 상기 리페어 정보(INF_R)는 상기 대체 정보(USED)에 따라, 상기 제 2 리던던시 셀들이 사용 가능(available)한지 불가능(disable)한지를 알려주는 상태 정보(도4의 ‘DIS’) 혹은 상기 리페어 대상 셀들의 리페어 어드레스(R_ADD<1:12>)를 포함할 수 있다. 예를 들어, 상기 퓨즈부(280)는 제 1 리던던시 셀들의 경우에는 상기 대체 정보(USED)와 상기 리페어 어드레스(R_ADD<1:12>)를 프로그램하고, 제 2 리던던시 셀들의 경우에는 상기 대체 정보(USED)와 상기 상태 정보에 대응하는 리페어 어드레스(R_ADD<1:12>)의 일부 비트, 즉, 상태 비트 어드레스(R_ADD<2:3>)를 프로그램할 수 있다.
한편, 상기 퓨즈부(280)는 상기 제 1 리던던시 셀들에 대응하여, 상기 대체 정보(USED)와 상기 리페어 어드레스(R_ADD<1:12>)를 프로그램하는 제 1 퓨즈 그룹(미도시) 및 상기 제 2 리던던시 셀들에 대응하여, 상기 대체 정보(USED)와 상기 상태 정보에 대응하는 리페어 어드레스(R_ADD<1:12>)의 일부 비트, 즉, 상태 비트 어드레스(R_ADD<2:3>)를 프로그램하는 제 2 퓨즈 그룹(미도시)을 포함할 수 있다.
상기 퓨즈부(280)는 패키지 단계 후에도 프로그래밍 될 수 있는 전기적 타입의 안티 타입 퓨즈(anti type fuse)혹은 블로잉 타입 퓨즈(blowing type fuse)로 구현될 수 있으며, 또는 단위 퓨즈 셀을 어레이 형태로 배열한 어레이 E-퓨즈(ARE) 회로로 구현될 수 있다.
상기 부트업 제어부(270)는 부트업 신호(BOOTUP)에 응답하여 상기 퓨즈부(280)에 프로그램된 리페어 정보(INF_R)를 출력하는 부트업 동작을 수행할 수 있다. 또한, 부트업 제어부(270)는 상기 정보 업데이트부(250)로부터 제공되는 테스트 제어 신호(TARGET_TEST)에 응답하여, 상기 퓨즈부(280)에 프로그램된 리페어 정보(INF_R) 대신에 새로운 리페어 정보(INF_R)를 재설정하고, 이후, 부트업 신호(BOOTUP)에 응답하여 재설정된 리페어 정보(INF_R)를 출력하는 리부트업 동작을 수행할 수 있다.
상기 퓨즈 데이터 레지스터(260)는 상기 부트업 제어부(270)로부터 출력되는 리페어 정보(INF_R)를 저장한 후, 상기 대체 정보(USED) 및 리페어 어드레스(R_ADD<1:12>)를 상기 테스트 제어부(240)에 제공하고, 상기 대체 정보(USED) 및 상태 비트 어드레스(R_ADD<2:3>)를 상기 정보 업데이트부(250)에 제공할 수 있다.
상기 정보 업데이트부(250)는 부트업 제어부(270)의 부트업 동작 시 퓨즈 데이터 레지스터(260)로부터 제공되는 상기 대체 정보(USED) 및 상기 상태 비트 어드레스(R_ADD<2:3>)에 응답하여, 테스트 제어 신호(TARGET_TEST)를 생성할 수 있다.
상기 테스트 제어부(240)는 테스트 동작 시 외부에서 입력되는 외부 어드레스(EX_ADDR)에 따라 테스트 어드레스(TEST_ADD)를 생성할 수 있다. 상기 테스트 제어부(240)는 노멀 테스트 동작 시, 외부 어드레스(EX_ADDR)와 퓨즈 데이터 레지스터(260)로부터 제공되는 대체 정보(USED) 및 리페어 어드레스(R_ADD<1:12>)를 비교하여, 다수의 노말 워드 라인(N_WL<1:n>)에 대응되는 테스트 어드레스(TEST_ADD)를 생성한다. 상기 테스트 제어부(240)는 리던던시 테스트 동작 시, 부트업 제어부(270)의 리부트업 동작 시 퓨즈 데이터 레지스터(260)로부터 제공되는 대체 정보(USED) 및 리페어 어드레스(R_ADD<1:12>)에 따라서 다수의 리던던시 워드 라인(R_WL<1:m>)에 대응되는 테스트 어드레스(TEST_ADD)를 생성한다.
상기 테스트부(230)는 상기 테스트 어드레스(TEST_ADD)에 응답하여, 상기 노멀 셀 영역(210) 및 상기 리던던시 셀 영역(220)을 테스트할 수 있다. 상기 테스트부(230)는 상기 테스트 어드레스(TEST_ADD)에 응답하여, 노멀 테스트 동작 시 상기 노멀 셀들 및 제 1 리던던시 셀들을 테스트하고, 리던던시 테스트 동작 시 상기 제 2 리던던시 셀들을 테스트할 구 있다. 특히, 본 발명의 테스트부(230)는 리던던시 테스트 동작 시 제 2 리던던시 셀들 중 사용 가능(available)한 셀들만을 선택적으로 테스트할 수 있다. 상기 테스트부(230)는 워드 라인 구동부 혹은 컬럼 구동부로 구현될 수 있다.
도 3 은 도 2 의 리던던시 셀 영역(220) 및 퓨즈부(280)을 설명하기 위한 도면이다.
도 3 을 참조하면, 상기 리던던시 셀 영역(220)에는 노말 셀들 중 리페어 대상 셀들과 대체된 제 1 리던던시 셀들(320)과, 상기 리페어 대상 셀들과 대체되지 않은 제 2 리던던시 셀들(340)이 구비되며, 상기 리던던시 셀 영역(220)에 구비된 리던던시 셀들은 퓨즈부(280)에 구비된 퓨즈들과 일대일 대응될 수 있다.
한편, 상기 제 2 리던던시 셀들(340) 중에는 향후 추가적으로 발견되는 리페어 대상 셀들을 대체할 수 있는 사용 가능(available) 셀들과, 사용이 불가한(disabled) 셀들이 존재할 수 있다. 본 발명에서는, 리던던시 테스트 동작 시, 상기 사용 가능(available) 셀들의 경우는 테스트 타겟이 되지만, 사용이 불가한(disabled) 셀들의 경우는 테스트 타겟에서 제외될 수 있다.
상기 퓨즈부(280)는 해당 리던던시 셀이 리페어 대상 셀들과 대체되었는지를 알려주는 대체 정보(USED)를 프로그램한다. 또한, 상기 대체 정보(USED)에 따라서 해당 리던던시 셀이 제 1 리던던시 셀(320)로 판단될 경우에는, 리페어 어드레스(R_ADD<1:12>)를 프로그램하고, 상기 대체 정보(USED)에 따라서 해당 리던던시 셀이 제 2 리던던시 셀(340)로 판단될 경우에는, 상기 테스트 타겟을 결정하기 위한 상태 비트 어드레스(R_ADD<2:3>)를 프로그램한다. 이 때, 상기 상태 비트 어드레스(R_ADD<2:3>)는 리페어 어드레스(R_ADD<1:12>) 중 일부 비트를 이용하여 프로그램 될 수 있다. 예를 들어, 대체 정보(USED)가 리페어 대상 셀들과 대체되었음을 알리는 로직 하이 레벨 '1'로 설정된 경우, 즉, 제 1 리던던시 셀(320)의 경우, 퓨즈부(280)에 저장된 데이터는 리페어 어드레스(R_ADD<1:12>)를 의미하며, 대체 정보(USED)가 리페어 대상 셀들과 대체되지 않았음을 알리는 로직 로우 레벨 '0'로 설정된 경우, 즉, 제 2 리던던시 셀(340)의 경우, 퓨즈부(280)에 저장된 데이터는 상태 비트 어드레스(R_ADD<2:3>)를 의미할 수 있다. 본 발명의 일실시예에서는, 제 2 리던던시 셀들(340) 중 사용이 불가한(disabled) 셀들은 테스트 타겟에서 제외되어 리던던시 테스트 동작시 테스트되지 않으며, 이를 위해 상태 비트 어드레스(R_ADD<2:3>)는 '11'로 설정되는 것으로 가정한다.
한편, 본 발명의 일 실시예에서는, 상태 비트 어드레스(R_ADD<2:3>)가 리페어 어드레스(R_ADD<1:12>)의 제 2 및 제 3 비트 어드레스로 구현되었으나, 이에 한정되지 않으며, 더 많은 비트 어드레스 혹은 더 적은 비트 어드레스로 상태 비트 어드레스는 구현 될 수 있다.
도 4 는 부트업 제어부(270)의 리부트업 동작 후 퓨즈 데이터 레지스터(260)에 업데이트된 리던던시 정보를 설명하기 위한 도면이다.
부트업 제어부(270)는 테스트 제어 신호(TARGET_TEST)에 응답하여, 퓨즈부(280)에 프로그램된 리페어 정보(INF_R) 대신에 새로운 리페어 정보(INF_R)를 재설정하고, 이후, 부트업 신호(BOOTUP)에 응답하여 상기 퓨즈부(280)에 프로그램된 리페어 정보(INF_R) 대신에 재설정된 새로운 리페어 정보(INF_R)를 출력하는 리부트업 동작을 수행할 수 있다.
이 때, 리던던시 테스트 동작 시, 리부트업 동작 후 퓨즈 데이터 레지스터(260)에 업데이트 되는 정보는 도 4 와 같이 구성될 수 있다.
도 4 를 참조하면, 퓨즈 데이터 레지스터(260)는 테스트 제어 신호(TARGET_TEST)를 새로운 대체 정보(USED)로 설정하고, 리페어 어드레스(R_ADD<1:12>)로 리던던시 셀 영역(220) 전체를 맵핑할 수 있도록 지정한다.
이 때, 상기 테스트 제어 신호(TARGET_TEST)는 리던던시 테스트 동작 시, 제 2 리던던시 셀들(340) 중 사용이 불가한(disabled) 셀들은 테스트 타겟에서 제외하고, 제 2 리던던시 셀들(340) 중 사용 가능(available) 셀들만 테스트 타켓이 되도록 생성된다. 예를 들어, 새로운 대체 정보(USED)가 로직 하이 레벨 '1'로 설정된 경우는 테스트 타겟이 되는 경우이고, 새로운 대체 정보(USED)가 로직 로우 레벨 '0'로 설정된 경우는 테스트 타겟에서 제외되는 경우이다.
또한, 8K의 노멀 셀 영역과 128개의 리던던시 셀 영역이 구비된 경우, 상기 리페어 어드레스(R_ADD<1:12>) 중 7개의 비트(R_ADD<1:6, 12>)가 사용되어 128 개의 리던던시 셀 영역 전체를 맵핑할 수 있도록 한다. 예를 들어, 첫번째부터 128번째까지의 리던던시 셀 영역에 대응하는 리페어 어드레스(R_ADD<1:12>)는 "000000XXXXX0, 000000XXXXX1, 000001XXXXX0, 000001XXXXX1, ...., 111111XXXXX1"의 값으로 각각 맵핑될 수 있다.
상기와 같이, 본 발명에서는, 리던던시 테스트 동작 시, 상기 퓨즈 데이터 레지스터(260)에 새로 설정된 리페어 정보(INF_R)에 따라서, 테스트 제어부(240)가 테스트 어드레스(TEST_ADDR)를 설정한다. 이 때, 테스트 어드레스(TEST_ADDR)는 리던던시 테스트 동작 시, 제 2 리던던시 셀들(340) 중 사용이 불가한(disabled) 셀들은 테스트 타겟에서 제외하고, 제 2 리던던시 셀들(340) 중 사용 가능(available) 셀들만 테스트 타켓이 되도록 생성될 수 있다.
도 5 는 도 2 의 정보 업데이트부(250)를 설명하기 위한 상세 블록도이다.
도 5 를 참조하면, 정보 업데이트부(250)는 상태 정보 생성부(440) 및 테스트 제어신호 생성부(460)를 포함한다.
상기 상태 정보 생성부(440)는 대체 정보(USED) 및 상태 비트 어드레스(R_ADD<2:3>)에 응답하여 상태 정보(DIS)를 생성한다. 상기 상태 정보 생성부(440)는 해당 리던던시 셀이 리페어 대상 셀들과 대체된 경우, 즉, 제 1 리던던시 셀(320)의 경우, 상기 상태 비트 어드레스(R_ADD<2:3>)와 상관없이 상기 상태 정보(DIS)를 일정 레벨로 고정시켜 출력할 수 있다. 또한, 상기 상태 정보 생성부(440)는 해당 리던던시 셀이 리페어 대상 셀들과 대체되지 않은 경우, 즉, 제 2 리던던시 셀(320)의 경우, 상기 상태 비트 어드레스(R_ADD<2:3>)에 따라 상기 상태 정보(DIS)를 결정할 수 있다.
상기 테스트 제어신호 생성부(460)는 상기 리던던시 테스트 모드 신호(TM_PKG), 상기 상태 정보(DIS), 상기 대체 정보(USED)에 따라 테스트 제어 신호(TARGET_TEST)를 출력한다. 상기 테스트 제어신호 생성부(460)는 리던던시 테스트 동작 시, 제 2 리던던시 셀들(340) 중 사용이 불가한(disabled) 셀들은 테스트 타겟에서 제외하고, 제 2 리던던시 셀들(340) 중 사용 가능(available) 셀들만 테스트 타켓이 되도록 테스트 제어 신호(TARGET_TEST)를 생성할 수 있다.
도 6a 는 도 5 의 상태 정보 생성부(440)를 설명하기 위한 상세 회로도이고, 도 6b 는 도 5 의 테스트 제어신호 생성부(460)를 설명하기 위한 상세 회로도이다. 도 7 은 도 5 의 테스트 제어신호 생성부(460)의 동작을 설명하기 위한 테이블이다.
도 6a 를 참조하면, 상기 상태 정보 생성부(440)는 제 1 낸드 게이트(NAND1) 및 제 1 노어 게이트(NOR1)를 포함한다. 상기 제 1 낸드 게이트(NAND1)는 상태 비트 어드레스(R_ADD<2:3>)를 입력받아 낸드 연산을 수행한다. 상기 제 1 노어 게이트(NOR1)는 상기 제 1 낸드 게이트(NAND1)의 출력 및 대체 정보(USED)를 입력받아 노어 연산을 수행하여 상태 정보(DIS)를 출력한다.
즉, 상기 상태 정보 생성부(440)는 대체 정보(USED)가 로직 하이 레벨 ‘1’이 되는 제 1 리던던시 셀(320)의 경우, 상기 상태 비트 어드레스(R_ADD<2:3>)와 상관없이 상기 상태 정보(DIS)를 로직 로우 레벨 ‘0’로 고정시켜 출력할 수 있다. 또한, 상기 상태 정보 생성부(440)는 대체 정보(USED)가 로직 로우 레벨 ‘0’이 되는 제 2 리던던시 셀(320)의 경우, 상태 비트 어드레스(R_ADD<2:3>)에 따라 상기 상태 정보(DIS)를 결정할 수 있다. 특히, 상기 상태 비트 어드레스(R_ADD<2:3>)가 '11'로 설정되는 경우, 즉, 제 2 리던던시 셀들(340) 중 사용이 불가한(disabled) 셀들의 경우에만, 상기 상태 정보(DIS)는 로직 하이 레벨 ‘1’이 된다.
도 6b 를 참조하면, 상기 테스트 제어신호 생성부(460)는 제 2 및 제 3 노어 게이트(NOR2, NOR3), 제 2 및 제 3 낸드 게이트(NAND2, NAND3), 제 1 내지 4 인버터(INV1~INV4)를 포함한다. 상기 제 2 노어 게이트(NOR2)는 상태 정보(DIS) 및 대체 정보(USED)를 입력받아 노어 연산을 수행한다. 상기 제 2 낸드 게이트(NAND2) 및 제 1 인버터(INV1)는 상기 제 2 노어 게이트(NOR2)의 출력 및 리던던시 테스트 모드 신호(TM_PKG)를 입력받아 앤드 연산을 수행한다. 상기 제 2 인버터(INV2)는 리던던시 테스트 모드 신호(TM_PKG)를 반전한다. 상기 제 3 낸드 게이트(NAND3) 및 제 3 인버터(INV3)는 대체 정보(USED) 및 상기 제 2 인버터(INV2)의 출력 신호를 입력받아 앤드 연산을 수행한다. 상기 제 3 노어 게이트(NOR3) 및 제 4 인버터(INV4)는 제 1 및 제 3 인버터(INV1, INV3)의 출력을 입력받아 오아 연산을 수행하여 테스트 제어 신호(TARGET_TEST)를 생성한다.
즉, 도 7을 참조하면, 상기 테스트 제어신호 생성부(460)는 리던던시 테스트 동작 시 리던던시 테스트 모드 신호(TM_PKG)가 활성화되면, 상태 정보(DIS) 및 대체 정보(USED)가 모두 로직 로우 레벨 ‘0’이 될 때만 테스트 제어 신호(TARGET_TEST)를 로직 하이 레벨 ‘1’로 활성화시킨다. 즉, 상기 테스트 제어신호 생성부(460)는 리던던시 테스트 동작 시 제 2 리던던시 셀들(340) 중 사용이 불가한(disabled) 셀들은 테스트 타겟에서 제외할 수 있다.
이하, 도 1 내지 도 8 을 참조하여 반도체 메모리 장치의 테스트 동작을 살펴보기로 한다. 이하의 설명에서는 패키지 단계 이후에서의 리던던시 테스트 동작을 위주로 설명하기로 한다.
도 8 은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 플로우 차트이다.
설명의 편의를 위하여, 테스트 동작을 리페어 대상 어드레스를 검출하기 위한 테스트 동작(이하, '제 1 테스트 동작'이라 칭함)과 리페어 대상 어드레스가 프로그래밍된 이후의 리던던시 테스트 동작(이하, '제 2 테스트 동작'이라 칭함)으로 나누어 설명하기로 한다.
제 1 테스트 동작은 웨이퍼 레벨 혹은 패키지 레벨에서 모두 수행될 수 있으며, 제 2 테스트 동작은 상기 리페어 대상 어드레스가 검출되어 리페어 동작이 수행된 패키지 레벨 이후 단계에서 수행될 수 있다.
우선, 테스트 모드 신호(TM)에 응답하여 제 1 테스트 동작을 수행한다(S710). 제 1 테스트 동작에 진입하게 되면, 테스트부(230)는 테스트 어드레스(TEST_ADD)에 응답하여 다수의 노말 워드 라인(N_WL<1:n>)을 순차적으로 액티브하고, 다수의 리던던시 워드 라인(R_WL<1:m>)를 순차적으로 액티브한다. 테스트 수행자는 다수의 노말 워드 라인(N_WL<1:n>)과 다수의 리던던시 워드 라인(R_WL<1:m>)의 액티브 동작을 통해 노말 셀 영역(210)과 리던던시 셀 영역(220)에 저장된 테스트 데이터를 제공받아 분석할 수 있다. 이어서, 테스트 수행자는 제 1 테스트 동작의 결과를 기반으로 불량이 발생한 리페어 대상 메모리 셀을 검출하고, 리페어 동작을 통해 리페어 어드레스(R_ADD<1:12>)를 퓨즈부(280)에 리페어 정보(INF_R)로 프로그래밍한다. 이에 따라, 리페어 대상 메모리 셀과 리던던시 메모리 셀 간의 리던던트 경로가 형성될 수 있다.
이 때, 상기 리페어 정보(INF_R)는 리던던시 영역(220)의 리던던시 셀들이 리페어 대상 셀들과 대체된 제 1 리던던시 셀(320)인지 리페어 대상 셀들과 대체되지 않은 제 2 리던던시 셀(340)인지를 알려주는 대체 정보(USED)를 포함한다. 또한, 상기 퓨즈부(280)는 상기 대체 정보(USED)에 따라서 해당 리던던시 셀이 제 1 리던던시 셀(320)로 판단될 경우에는(S720의 YES), 상기 대체 정보(USED) 및 리페어 어드레스(R_ADD<1:12>)를 프로그램하고(S740), 상기 대체 정보(USED)에 따라서 해당 리던던시 셀이 제 2 리던던시 셀((340)로 판단될 경우에는(S720의 NO), 상기 대체 정보(USED) 및 상태 정보(DIS)에 해당하는 상태 비트 어드레스(R_ADD<2:3>)를 프로그램한다(S730). 참고로, 상기 퓨즈부(280)에 저장된 리페어 정보(INF_R)는 도 3 에 도시된 바와 같이 구성될 수 있다.
이 후, 패키지 레벨에서, 리던던시 테스트 모드 신호(TM_PKG)에 응답하여 제 2 테스트 동작에 진입한다(S750). 이하, 제 2 테스트 동작이 리던던시 테스트 동작인 경우를 설명한다.
부트업 제어부(270)는 부트업 신호(BOOTUP)에 응답하여 퓨즈부(280)에 프로그램된 리페어 정보(INF_R)를 출력하는 부트업 동작을 수행한다(S760).
상기 부트업 동작 후, 퓨즈 데이터 레지스터(260)는 상기 부트업 제어부(270)로부터 출력되는 리페어 정보(INF_R)를 저장한 후, 대체 정보(USED) 및 상태 비트 어드레스(R_ADD<2:3>)를 정보 업데이트부(250)에 제공하고, 정보 업데이트부(250)는 리던던시 테스트 모드 신호(TM_PKG)가 활성화됨에 따라 상기 대체 정보(USED) 및 상기 상태 비트 어드레스(R_ADD<2:3>)에 응답하여 테스트 제어 신호(TARGET_TEST)를 생성한다. 보다 상세하게, 정보 업데이트부(250)는 제 2 리던던시 셀들(340) 중 사용 가능(available) 셀들만 테스트 타켓이 되도록 테스트 제어 신호(TARGET_TEST)를 생성할 수 있다.
부트업 제어부(270)는 상기 테스트 제어 신호(TARGET_TEST)에 응답하여 퓨즈부(280)에 프로그램된 리페어 정보(INF_R) 대신에 새로운 리페어 정보(INF_R)를 재설정한다(S770).
이 후, 부트업 제어부(270)는 부트업 신호(BOOTUP)에 응답하여 상기 재설정된 리페어 정보(INF_R)를 다시 출력하는 리부트업 동작을 수행하여 리페어 정보(INF_R)를 퓨즈 데이터 레지스터(260)로 업데이트 한다(S780). 참고로, 리부트업 동작 후 상기 퓨즈 데이터 레지스터(260)에 업데이트된 리페어 정보(INF_R)는 도 4 에 도시된 바와 같이 구성될 수 있다.
이후, 테스트 제어부(240)는 리던던시 테스트 동작 시, 퓨즈 데이터 레지스터(260)로부터 제공되는 업데이트된 대체 정보(USED) 및 리페어 어드레스(R_ADD<1:12>)에 응답하여 외부 어드레스(EX_ADDR)에 대응하는 다수의 리던던시 워드 라인(R_WL<1:m>)에 대응되는 테스트 어드레스(TEST_ADD)를 생성하고, 상기 테스트부(230)는 상기 테스트 어드레스(TEST_ADD)에 응답하여, 제 2 리던던시 셀들 중 사용 가능(available)한 셀들만을 선택적으로 하는 리던던시 테스트 동작을 수행할 수 있다(S790).
상기와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 노말 셀들 중 리페어 대상 셀들과 대체된 제 1 리던던시 셀들과, 상기 리페어 대상 셀들과 대체되지 않은 제 2 리던던시 셀들을 구비하고 있으며, 노멀 테스트 동작시 노멀 셀들과 상기 제 1 리던던시 셀을 테스트하고, 리던던시 테스트 동작시 제 2 리던던시 셀만을 테스트 함으로써 중복 테스트를 방지하여 테스트 스트레스가 감소시키고, 메모리 셀들 간의 스트레스 불균형을 방지할 수 있다.
또한, 본 발명에서는, 리부트업 동작을 통해 퓨즈부(280)에 제 2 리던던시 셀들(340) 중 사용이 불가한(disabled) 셀들은 테스트 타겟에서 제외되도록 대체 정보(USED)를 업데이트하여 제 2 리던던시 셀들을 선택적으로 테스트 함으로써 테스트 시을 최적화 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
210: 노멀 셀 영역
220: 리던던시 셀 영역
230: 테스트부 240: 테스트 제어부
250: 정보 업데이트부 260: 퓨즈 데이터 레지스터
270: 부트업 제어부 280: 퓨즈부
230: 테스트부 240: 테스트 제어부
250: 정보 업데이트부 260: 퓨즈 데이터 레지스터
270: 부트업 제어부 280: 퓨즈부
Claims (17)
- 노멀 셀들이 구비된 노멀 영역;
상기 노멀 셀들 중 리페어 대상 셀들과 대체된 제 1 리던던시 셀들과, 상기 리페어 대상 셀들과 대체되지 않은 제 2 리던던시 셀들이 구비된 리던던시 영역;
상기 제 1 및 제 2 리던던시 셀들이 리페어 대상 셀들과 대체되었는지를 알려주는 대체 정보와, 상기 제 2 리던던시 셀들이 사용 가능한지 불가능한지를 알려주는 상태 정보 혹은 상기 리페어 대상 셀들의 리페어 어드레스를 리페어 정보로 프로그램하는 퓨즈부;
상기 퓨즈부에 프로그램된 리페어 정보를 출력하는 부트업 동작을 수행하고, 테스트 제어 신호에 응답하여 상기 리페어 정보를 재설정한 후, 재설정된 리페어 정보를 출력하는 리부트업 동작을 수행하는 부트업 제어부;
상기 부트업 동작 시 출력되는 상기 대체 정보와 상기 상태 정보에 응답하여 상기 테스트 제어 신호를 생성하는 정보 업데이트부;
리던던시 테스트 동작 시, 상기 리부트업 동작 시 출력되는 상기 재설정된 리페어 정보를 토대로 테스트 어드레스를 생성하는 테스트 제어부; 및
상기 테스트 어드레스에 응답하여 상기 제 2 리던던시 셀들을 선택적으로 테스트하는 테스트부
를 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 퓨즈부는,
상기 제 1 리던던시 셀들에 대응하여, 상기 대체 정보와 상기 리페어 어드레스를 프로그램하는 제 1 퓨즈 그룹; 및
상기 제 2 리던던시 셀들에 대응하여, 상기 대체 정보와 상기 상태 정보를 프로그램하는 제 2 퓨즈 그룹
을 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 퓨즈부는 전기적 타입의 퓨즈 또는 단위 퓨즈 셀을 어레이 형태로 배열한 어레이 E-퓨즈(ARE)를 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 부트업 제어부로부터 출력되는 상기 리페어 정보를 저장한 후 저장된 데이터를 상기 테스트 제어부 및 상기 정보 업데이트부에 제공하는 퓨즈 데이터 레지스터
를 더 구비하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 부트업 제어부는,
상기 테스트 제어 신호를 새로운 대체 정보로 설정하고, 상기 리페어 어드레스가 상기 제 1 및 제 2 리던던시 셀 영역 전체를 맵핑할 수 있도록 리페어 정보를 재설정하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 정보 업데이트부는,
상기 리던던시 테스트 동작 시, 제 2 리던던시 셀들 중 사용이 불가한(disabled) 셀들은 테스트 타겟에서 제외하고, 제 2 리던던시 셀들 중 사용 가능(available) 셀들만 테스트 타켓이 되도록 테스트 제어 신호를 생성하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 정보 업데이트부는,
상기 대체 정보 및 상태 비트 어드레스에 응답하여 상기 상태 정보를 생성하는 상태 정보 생성부; 및
리던던시 테스트 모드 신호, 상기 상태 정보 및 상기 대체 정보에 응답하여 상기 테스트 제어 신호를 생성하는 테스트 제어 신호 생성부
를 포함하는 반도체 메모리 장치.
- 제 7 항에 있어서,
상기 상태 비트 어드레스는 상기 리페어 어드레스의 적어도 하나의 비트로 구현된 반도체 메모리 장치.
- 제 7 항에 있어서,
상기 상태 정보 생성부는,
상기 제 1 리던던시 셀의 경우, 상기 상태 비트 어드레스와 상관없이 상기 상태 정보를 일정 레벨로 고정시켜 출력하고, 상기 제 2 리던던시 셀의 경우, 상태 비트 어드레스에 따라 상기 상태 정보를 결정하여 출력하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 테스트 제어부는,
노멀 테스트 동작 시, 상기 부트업 동작 시 출력되는 상기 대체 정보와 상기 리페어 어드레스를 토대로 테스트 어드레스를 생성하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 테스트부는,
노멀 테스트 동작 시, 상기 노멀 셀들 및 상기 제 1 리던던시 셀들을 테스트하는 반도체 메모리 장치.
- 제1 테스트 동작을 수행하여, 리페어 대상 셀들과 대체된 제 1 리던던시 셀들 및 리페어 대상 셀들과 대체되지 않은 제 2 리던던시 셀들의 대체 정보를 판별하는 단계;
상기 대체 정보와, 상기 제 2 리던던시 셀들이 사용 가능한지 불가능한지를 알려주는 상태 정보 혹은 상기 리페어 대상 셀들의 리페어 어드레스를 퓨즈에 프로그램하는 단계;
부트업 동작을 수행하여 상기 퓨즈부에 프로그램된 리페어 정보를 출력하는 단계;
상기 대체 정보와 상기 상태 정보에 응답하여 상기 테스트 제어 신호를 생성하고, 상기 테스트 제어 신호에 응답하여 상기 리페어 정보를 재설정하는 단계;
상기 재설정된 리페어 정보를 출력하는 리부트업 동작을 수행하는 단계; 및
상기 재설정된 리페어 정보를 토대로 상기 제 2 리던던시 셀들을 선택적으로 테스트하는 리던던시 테스트 동작을 수행하는 단계
를 포함하는 반도체 메모리 장치의 테스트 동작 방법.
- 제 12 항에 있어서,
상기 제 2 테스트 동작은 패키지 레벨에서 수행되는 반도체 메모리 장치의 테스트 방법.
- 제 12 항에 있어서,
상기 테스트 제어 신호를 생성하는 단계에서,
상기 리던던시 테스트 동작 시, 상기 제 2 리던던시 셀들 중 사용이 불가한(disabled) 셀들은 테스트 타겟에서 제외하고, 상기 제 2 리던던시 셀들 중 사용 가능(available) 셀들만 테스트 타켓이 되도록 테스트 제어 신호를 생성하는 반도체 메모리 장치의 테스트 방법.
- 제 12 항에 있어서,
상기 리페어 정보를 재설정하는 단계에서,
상기 테스트 제어 신호를 새로운 대체 정보로 설정하고, 상기 리페어 어드레스가 상기 제 1 및 제 2 리던던시 셀 영역 전체를 맵핑할 수 있도록 리페어 정보를 재설정하는 반도체 메모리 장치의 테스트 방법.
- 제 12 항에 있어서,
노멀 테스트 동작 시, 상기 부트업 동작 시 출력되는 상기 대체 정보와 상기 리페어 어드레스를 토대로 테스트 어드레스를 생성하는 단계
를 더 포함하는 반도체 메모리 장치의 테스트 방법.
- 제 12 항에 있어서,
노멀 테스트 동작 시, 상기 노멀 셀들 및 상기 제 1 리던던시 셀들을 테스트 하는 반도체 메모리 장치의 테스트 방법.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10453550B2 (en) | 2017-10-31 | 2019-10-22 | SK Hynix Inc. | Memory system and operating method thereof |
| US10936534B2 (en) | 2017-11-10 | 2021-03-02 | SK Hynix Inc. | Converged memory device and method thereof |
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| US12020764B2 (en) | 2017-10-31 | 2024-06-25 | SK Hynix Inc. | Memory device for selectively operating multiple memory groups in different speeds and memory system including the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170075861A (ko) * | 2015-12-23 | 2017-07-04 | 에스케이하이닉스 주식회사 | 집적 회로 및 메모리 장치 |
| CN110675911B (zh) * | 2019-09-24 | 2021-08-24 | 上海闻泰电子科技有限公司 | Ddr修复方法、装置、终端和存储介质 |
| US11468962B2 (en) * | 2021-03-03 | 2022-10-11 | Micron Technology, Inc. | Performing memory testing using error correction code values |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030059483A (ko) * | 2001-12-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 결함구제방법 및 반도체 메모리장치 |
| KR20120052564A (ko) * | 2010-11-16 | 2012-05-24 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 리페어 회로 |
| KR20130072017A (ko) * | 2011-12-21 | 2013-07-01 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
| KR20140017075A (ko) * | 2012-07-30 | 2014-02-11 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319893B1 (ko) | 1999-07-01 | 2002-01-10 | 윤종용 | 리던던시 메모리 셀 블락을 선택적으로 차단하여 테스트함으로써 불량 메모리 셀의 위치 판별이 용이한 반도체 메모리 장치 |
| US7839707B2 (en) * | 2008-09-09 | 2010-11-23 | Vitesse Semiconductor Corporation | Fuses for memory repair |
| US8010847B2 (en) * | 2008-09-30 | 2011-08-30 | Infineon Technologies Ag | Memory repair |
| US8887012B2 (en) * | 2010-08-24 | 2014-11-11 | Advanced Micro Devices, Inc. | Method and apparatus for saving and restoring soft repair data |
| US9019791B2 (en) * | 2010-11-03 | 2015-04-28 | Shine C. Chung | Low-pin-count non-volatile memory interface for 3D IC |
| US8913449B2 (en) * | 2012-03-11 | 2014-12-16 | Shine C. Chung | System and method of in-system repairs or configurations for memories |
-
2015
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030059483A (ko) * | 2001-12-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 결함구제방법 및 반도체 메모리장치 |
| KR20120052564A (ko) * | 2010-11-16 | 2012-05-24 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 리페어 회로 |
| KR20130072017A (ko) * | 2011-12-21 | 2013-07-01 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
| KR20140017075A (ko) * | 2012-07-30 | 2014-02-11 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10453550B2 (en) | 2017-10-31 | 2019-10-22 | SK Hynix Inc. | Memory system and operating method thereof |
| US10998082B2 (en) | 2017-10-31 | 2021-05-04 | SK Hynix Inc. | Memory system for activating redundancy memory cell and operating method thereof |
| US11437120B2 (en) | 2017-10-31 | 2022-09-06 | SK Hynix Inc. | Memory system for activating redundancy memory cell and operating method thereof |
| US11901032B2 (en) | 2017-10-31 | 2024-02-13 | SK Hynix Inc. | Memory device and memory system capable of using redundancy memory cells |
| US12020764B2 (en) | 2017-10-31 | 2024-06-25 | SK Hynix Inc. | Memory device for selectively operating multiple memory groups in different speeds and memory system including the same |
| US12020763B2 (en) | 2017-10-31 | 2024-06-25 | SK Hynix Inc. | Memory device for selectively operating multiple memory groups in different speeds and memory system including the same |
| US10936534B2 (en) | 2017-11-10 | 2021-03-02 | SK Hynix Inc. | Converged memory device and method thereof |
Also Published As
| Publication number | Publication date |
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