KR20160141167A - 유기발광 표시장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 유기발광 표시장치는 구동 TFT의 문턱전압을 보상할 수 있는 화소 구조를 제시한다. 표시패널에 구비된 화소들 중에서 n(n은 자연수)번째 화소행에 배치된 각 화소는, 노드 C에 접속된 애노드전극과 저전위 구동전압의 입력단에 접속된 캐소드전극을 갖는 OLED와, 노드 A에 접속된 게이트전극, 노드 B에 접속된 드레인전극, 및 노드 D에 접속된 소스전극을 포함하여 상기 OLED에 인가되는 구동전류를 제어하는 구동 TFT와, 상기 노드 A와 상기 노드 B 사이에 접속된 제1 TFT와, 상기 노드 C에 접속된 제2 TFT와, 데이터라인과 상기 노드 D 사이에 접속된 제3 TFT와, 고전위 구동전압의 입력단과 상기 노드 B 사이에 접속된 제4 TFT와, 상기 노드 D와 상기 노드 C 사이에 접속된 제5 TFT와, 상기 노드 A와 상기 노드 C 사이에 접속된 스토리지 커패시터를 포함한다.

Description

유기발광 표시장치{Organic Light EmitPing Display}
본 발명은 액티브 매트릭스 타입의 유기발광 표시장치에 관한 것이다.
액티브 매트릭스 타입의 유기발광 표시장치는 스스로 발광하는 유기발광다이오드(Organic Light EmitPing Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
자발광 소자인 OLED는 도 1과 같은 구조를 갖는다. OLED는 애노드전극 및 캐소드전극과, 이들 사이에 형성된 유기 화합물층(HIL, HTL, EML, ETL, EIL)을 포함한다. 유기 화합물층은 정공주입층(Hole InjecPion layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron InjecPion layer, EIL)으로 이루어진다. 애노드전극과 캐소드전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다.
유기발광 표시장치는 OLED를 각각 포함한 화소들을 매트릭스 형태로 배열하고 비디오 데이터의 계조에 따라 화소들의 휘도를 조절한다. 화소들 각각은 게이트-소스 간 전압에 따라 OLED에 흐르는 구동전류를 제어하는 구동 TFT(Thin Film Transistor), 구동 TFT의 게이트-소스 간 전압을 한 프레임 동안 일정하게 유지시키는 커패시터, 및 게이트신호에 응답하여 구동 TFT의 게이트-소스 간 전압을 프로그래밍하는 적어도 하나 이상의 스위치 TFT를 포함한다. 구동전류는 데이터전압에 따른 구동 TFT의 게이트-소스 간 전압과, 구동 TFT의 문턱전압에 의해 결정되며, 화소의 휘도는 OLED에 흐르는 구동전류의 크기에 비례한다.
그런데 유기발광 표시장치에서는, 공정 편차, 구동시간 경과에 따른 게이트-바이어스 스트레스(Gate-Bias Stress) 등의 이유로 화소들 간 구동 TFT의 문턱전압이 달라질 수 있다. 위에서 언급했듯이 화소의 휘도는 OLED에 흐르는 구동 전류에 비례하기 때문에, 화소들 간에 구동 TFT의 문턱전압이 달라지면 휘도 편차가 야기된다.
따라서, 본 발명의 목적은 화소들 간의 문턱전압 편차를 보상하여 표시 품위를 높일 수 있도록 한 유기발광 표시장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 유기발광 표시장치는 다수의 화소들이 구비된 표시패널과, 상기 표시패널의 스캔라인들과 에미션라인들을 구동하는 게이트 구동회로와, 상기 표시패널의 데이터라인들을 구동하는 데이터 구동회로를 구비한다. 상기 화소들 중에서 n(n은 자연수)번째 화소행에 배치된 각 화소는, 노드 C에 접속된 애노드전극과 저전위 구동전압의 입력단에 접속된 캐소드전극을 갖는 OLED와, 노드 A에 접속된 게이트전극, 노드 B에 접속된 드레인전극, 및 노드 D에 접속된 소스전극을 포함하여 상기 OLED에 인가되는 구동전류를 제어하는 구동 TFT와, 상기 노드 A와 상기 노드 B 사이에 접속된 제1 TFT와, 상기 노드 C에 접속된 제2 TFT와, 데이터라인과 상기 노드 D 사이에 접속된 제3 TFT와, 고전위 구동전압의 입력단과 상기 노드 B 사이에 접속된 제4 TFT와, 상기 노드 D와 상기 노드 C 사이에 접속된 제5 TFT와, 상기 노드 A와 상기 노드 C 사이에 접속된 스토리지 커패시터를 포함한다.
본 발명의 다른 실시예에 따른 유기발광 표시장치에서, 표시패널에 구비된 화소들 중에서 n(n은 자연수)번째 화소행에 배치된 각 화소는, 노드 C에 접속된 애노드전극과 저전위 구동전압의 입력단에 접속된 캐소드전극을 갖는 OLED와, 노드 A에 접속된 게이트전극, 노드 B에 접속된 드레인전극, 및 노드 D에 접속된 소스전극을 포함하여 상기 OLED에 인가되는 구동전류를 제어하는 구동 TFT와, 상기 노드 A와 상기 노드 B 사이에 접속된 제1 TFT와, 상기 노드 C에 접속된 제2 TFT와, 데이터라인과 상기 노드 D 사이에 접속된 제3 TFT와, 고전위 구동전압의 입력단과 상기 노드 B 사이에 접속된 제4 TFT와, 상기 노드 D와 상기 노드 C 사이에 접속된 제5 TFT와, 상기 노드 A와 상기 초기화전압의 입력단 사이에 접속된 스토리지 커패시터를 포함한다.
본 발명의 또 다른 실시예에 따른 유기발광 표시장치에서, 표시패널에 구비된 화소들 중에서 n(n은 자연수)번째 화소행에 배치된 각 화소는, 노드 C에 접속된 애노드전극과 저전위 구동전압의 입력단에 접속된 캐소드전극을 갖는 OLED와, 노드 A에 접속된 게이트전극, 노드 B에 접속된 드레인전극, 및 노드 D에 접속된 소스전극을 포함하여 상기 OLED에 인가되는 구동전류를 제어하는 구동 TFT와, 데이터라인과 상기 노드 D 사이에 접속된 제3 TFT와, 고전위 구동전압의 입력단과 상기 노드 B 사이에 접속된 제4 TFT와, 상기 노드 D와 상기 노드 C 사이에 접속된 제5 TFT와, 상기 노드 A에 접속된 스토리지 커패시터를 포함한다.
본 발명은 구동 TFT의 문턱전압 편차가 보상될 수 있도록 화소를 설계하여 표시 품위를 높일 수 있다. 본 발명의 화소 구조는 구동전압 공급 배선에 생기는 IR 드롭까지 효과적으로 보상할 수 있어 더욱 우수한 화질 균일도를 보장할 수 있다. 본 발명은 화소를 구성하는 TFT와 이를 제어하는 게이트신호의 개수를 줄여 높은 화소 집적도를 용이하게 구현할 수 있고, 게이트 구동회로의 사이즈 축소가 가능하여 베젤을 줄이기가 용이하다.
도 1은 OLED와 그 발광원리를 보여주는 도면.
도 2는 본 발명의 실시예에 따른 유기발광 표시장치를 보여주는 도면.
도 3은 본 발명의 일 화소 구조를 보여주는 등가 회로도.
도 4는 도 3의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도.
도 5a, 도 5b 및 도 5c는 각각 도 4의 이니셜 기간, 샘플링기간, 및 에미션 기간에 대응되는 화소의 등가 회로도.
도 6은 이니셜 기간, 샘플링기간, 및 에미션 기간에 있어 화소의 노드 A, D, C에 대한 전압값을 나타내는 도면.
도 7 및 도 8은 도 3에 도시된 화소 구조의 일 변형 예들을 보여주는 등가 회로도.
도 9는 도 7 및 도 8의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도.
도 10은 본 발명의 일 화소 구조를 보여주는 등가 회로도.
도 11은 도 10의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도.
도 12a, 도 12b 및 도 12c는 각각 도 11의 이니셜 기간, 샘플링기간, 및 에미션 기간에 대응되는 화소의 등가 회로도.
도 13 및 도 14는 도 10에 도시된 화소 구조의 일 변형 예들을 보여주는 등가 회로도.
도 15는 도 10에 도시된 화소 구조의 다른 변형 예를 보여주는 등가 회로도.
도 16은 도 15의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도.
도 17 및 도 18은 도 15에 도시된 화소 구조의 추가 변형 예를 보여주는 등가 회로도.
도 19 및 도 20은 본 발명의 일 화소 구조를 보여주는 등가 회로도.
도 21은 도 19 및 도 20의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도.
도 22 내지 도 24는 도 19 및 도 20에 도시된 화소 구조의 변형 예를 보여주는 등가 회로도.
도 25는 도 22 내지 도 24의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도.
도 26 내지 도 28은 수평으로 이웃한 화소들이 특정 TFT를 공유한 예를 보여주는 등가 회로도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 본 발명의 실시예에서는 화소를 구성하는 TFT들이 모두 N 타입으로 구현되는 것만을 개시하고 있으나, 본 발명의 기술적 사상은 이에 한정되지 않고 P 타입으로 구현되는 경우에도 적용될 수 있다.
이하, 도 2 내지 도 28을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 유기발광 표시장치를 보여준다.
도 2를 참조하면, 본 발명의 실시예에 따른 유기발광 표시장치는 화소들(PXL)이 형성된 표시패널(10)과, 데이터라인들(14)을 구동시키기 위한 데이터 구동회로(12)와, 게이트라인들(15)을 구동시키기 위한 게이트 구동회로(13)와, 데이터 구동회로(12) 및 게이트 구동회로(13)의 구동 타이밍을 제어하기 위한 타이밍 콘트롤러(11)를 구비한다.
표시패널(10)에는 다수의 데이터라인들(14)과 다수의 게이트라인들(15)이 교차되고, 이 교차영역마다 화소(PXL)들이 매트릭스 형태로 배치된다. 동일 수평라인 상에 배치된 화소(PXL)들은 하나의 화소행을 이룬다. 일 화소행에 배치된 화소(PXL)들은 일 게이트라인(15)에 접속되며, 일 게이트라인(15)은 적어도 하나 이상의 스캔라인과 적어도 하나 이상의 에미션라인을 포함할 수 있다. 즉, 각 화소(PXL)는 1개의 데이터라인(14)과, 적어도 하나 이상의 스캔라인 및 에미션라인에 접속될 수 있다. 화소(PXL)들은 도시하지 않은 전원발생부로부터 고전위 및 저전위 구동전압(ELVDD,ELVSS)과 초기화전압(Vinit)을 공통으로 공급받을 수 있다. 이니셜 기간 및 샘플링 기간에서 OLED의 불필요한 발광이 방지되도록 초기화전압(Vinit)은 OLED의 동작전압보다 충분히 낮은 전압 범위 내에서 선택됨이 바람직하며, 저전위 구동전압(ELVSS)과 같거나 그보다 낮게 설정될 수 있다.
화소(PXL)를 구성하는 TFT들은 산화물 반도체층을 포함한 산화물 TFT로 구현될 수 있다. 산화물 TFT는 전자 이동도, 공정 편차 등을 모두 고려할 때 표시패널(10)의 대면적화에 유리하다. 다만, 본 발명은 이에 한정되지 않고 TFT의 반도체층을 아몰포스 실리콘 또는, 폴리 실리콘 등으로 형성할 수도 있다.
각 화소(PXL)는 구동 TFT의 문턱전압 변화를 보상하기 위해 다수의 TFT들과 스토리지 커패시터를 포함하는 데, 본 발명은 집적도를 높이고 고전위 구동전압의 IR 드롭을 용이하게 보상할 수 있는 화소 구조를 제안한다. 이에 대해서는 도 3 내지 도 28을 통해 상세히 후술한다.
한편, 각 화소(PXL)에서 스토리지 커패시터의 일측 전극에 소스전극 또는 드레인전극이 접속된 TFT는 누설 전류(off current)의 영향이 최대한 억제되도록 서로 직렬 접속된 적어도 2개 이상 TFT들을 포함하도록 구성됨이 바람직하다. 이때, 2개 이상의 TFT들은 동일한 스캔신호에 의해 스위칭된다. 예를 들어, 도 3에서와 같이, T1은 동일한 제어신호에 의해 스위칭되며 서로 직렬 접속된 T1A와 T1B를 포함하는 더블 게이트형 TFT로 설계될 수 있고, T2는 동일한 스캔신호에 의해 스위칭되며 서로 직렬 접속된 T2A와 T2B를 포함하는 더블 게이트형 TFT로 설계될 수 있다. 또한, 도 24에서와 같이 T1 및 T2 이외에, T6도 T6A와 T6B를 포함하는 더블 게이트형 TFT로 설계될 수 있다.
타이밍 콘트롤러(11)는 외부로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(10)의 해상도에 맞게 재정렬하여 데이터 구동회로(12)에 공급한다. 또한, 타이밍 콘트롤러(11)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다.
데이터 구동회로(12)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(11)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 데이터전압으로 변환한다.
게이트 구동회로(13)는 게이트 제어신호(GDC)를 기반으로 스캔신호와 에미션신호를 생성할 수 있다. 게이트 구동회로(13)는 스캔 구동부와 에미션 구동부를 포함할 수 있다. 스캔 구동부는 각 화소행마다 연결된 적어도 하나 이상의 스캔라인을 구동하기 위해 행 순차 방식으로 스캔신호를 생성하여 스캔라인들에 공급할 수 있다. 에미션 구동부는 각 화소행마다 연결된 적어도 하나 이상의 에미션라인을 구동하기 위해 행 순차 방식으로 에미션신호를 생성하여 에미션라인들에 공급할 수 있다.
이러한 게이트 구동회로(13)는 GIP(Gate-driver In Panel) 방식에 따라 표시패널(10)의 비 표시영역 상에 직접 형성될 수 있다.
도 3은 본 발명의 일 화소 구조를 보여주는 등가 회로도이다. 그리고, 도 4는 도 3의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도이다.
도 3을 참조하면, n(n은 자연수)번째 화소 행에 배치된 각 화소(PXL)는 OLED, 구동 TFT(DT), 제1 TFT(T1), 제2 TFT(T2), 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 스토리지 커패시터(Cst)를 포함한다.
OLED는 구동 TFT(DT)로부터 공급되는 구동 전류에 의해 발광한다. 도 1과 같이 OLED의 애노드전극과 캐소드전극 사이에는 다층의 유기 화합물층이 형성된다. 유기 화합물층은 정공주입층(Hole InjecPion layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron InjecPion layer, EIL)을 포함한다. OLED의 애노드전극은 노드 C에 접속되고, 그의 캐소드전극은 저전위 구동전압(ELVSS)의 입력단에 접속된다.
구동 TFT(DT)는 자신의 게이트-소스 간 전압(Vgs)에 따라 OLED에 인가되는 구동전류를 제어한다. 구동 TFT(DT)의 게이트전극은 노드 A에 접속되고, 드레인전극은 노드 B에 접속되며, 소스전극은 노드 D에 접속된다.
제1 TFT(T1)는 노드 A와 노드 B 사이에 접속되고, 제1n 스캔신호(SCAN1(n))에 따라 온/오프 된다. 제1 TFT(T1)의 게이트전극은 제1n 스캔신호(SCAN1(n))가 인가되는 n번째 제1 스캔라인에 접속되고, 그의 드레인전극은 노드 B에 접속되며, 그의 소스전극은 노드 A에 접속된다.
제2 TFT(T2)는 노드 C와 초기화전압(Vinit)의 입력단 사이에 접속되고, 제1n 스캔신호(SCAN1(n))에 따라 온/오프 된다. 제2 TFT(T2)의 게이트전극은 제1n 스캔신호(SCAN1(n))가 인가되는 n번째 제1 스캔라인에 접속되고, 그의 드레인전극은 노드 C에 접속되며, 그의 소스전극은 초기화전압(Vinit)의 입력단에 접속된다.
제3 TFT(T3)는 데이터라인(14)과 노드 D 사이에 접속되고, 제2n 스캔신호(SCAN2(n))에 따라 온/오프 된다. 제3 TFT(T3)의 게이트전극은 제2n 스캔신호(SCAN2(n))가 인가되는 n번째 제2 스캔라인에 접속되고, 그의 드레인전극은 데이터라인(14)에 접속되며, 그의 소스전극은 노드 D에 접속된다.
제4 TFT(T4)는 고전위 구동전압(ELVDD)의 입력단과 노드 B 사이에 접속되고, 제1n 에미션신호(EM1(n))에 따라 온/오프 된다. 제4 TFT(T4)의 게이트전극은 제1n 에미션신호(EM1(n))가 인가되는 n번째 제1 에미션라인에 접속되고, 그의 드레인전극은 고전위 구동전압(ELVDD)의 입력단에 접속되며, 그의 소스전극은 노드 B에 접속된다.
제5 TFT(T5)는 노드 D와 노드 C 사이에 접속되고, 제2n 에미션신호(EM2(n))에 따라 온/오프 된다. 제5 TFT(T5)의 게이트전극은 제2n 에미션신호(EM2(n))가 인가되는 n번째 제2 에미션라인에 접속되고, 그의 드레인전극은 노드 D에 접속되며, 그의 소스전극은 노드 C에 접속된다.
스토리지 커패시터(Cst)는 노드 A와 노드 C 사이에 접속된다.
도 4, 도 5a 내지 도 5c, 및 도 6을 참조하여, 도 3의 화소 동작을 설명한다.
한 프레임기간은, 도 4와 같이 노드 A와 노드 C를 초기화하는 이니셜 기간(Pi), 구동 TFT(DT)의 문턱전압을 샘플링하여 노드 A에 저장하는 샘플링 기간(Ps), 및 샘플링된 문턱전압을 포함하여 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 OLED를 발광시키는 에미션 기간(Pe)으로 나뉘어질 수 있다. 도 4에서는 초기화 동작을 n-1번째 수평 기간(Hn-1)에서 행함으로써 n번째 수평 기간(Hn)을 모두 샘플링 동작에 할애할 수 있게 된다. 이렇게 샘플링 기간(Ps)을 충분히 확보하면 구동 TFT(DT)의 문턱전압을 보다 정확히 샘플링할 수 있는 효과가 있다.
구체적으로, 이니셜 기간(Pi)은 n-1번째 화소행의 데이터 기입에 할당된 n-1번째 수평 기간(Hn-1)에 포함된다. 이니셜 기간(Pi)에서, 제1n 스캔신호(SCAN1(n))와 제1n 에미션신호(EM1(n))는 온 레벨로 인가되고, 제2n 스캔신호(SCAN2(n))와 제2n 에미션신호(EM2(n))는 오프 레벨로 인가된다. 이니셜 기간(Pi)에서, 제1n 스캔신호(SCAN1(n))에 응답하여 제1 및 제2 TFT(T1,T2)가 턴 온 되고, 제1n 에미션신호(EM1(n))에 응답하여 제4 TFT(T4)가 턴 온 됨으로써, 노드 A는 고전위 구동전압(ELVDD)로 초기화되고, 노드 C는 초기화전압(Vinit)으로 초기화된다. 이렇게 샘플링 동작에 앞서 노드 A, C를 초기화하는 이유는 샘플링의 신뢰성을 높이고, OLED의 불필요한 발광을 방지하기 위함이다. 이를 위해, 초기화전압(Vinit)은 OLED의 동작전압보다 충분히 낮은 전압 범위 내에서 선택됨이 바람직하며, 저전위 구동전압(ELVSS)과 같거나 그보다 낮게 설정될 수 있다. 한편, 이니셜 기간(Pi)에서, 노드 D에는 이전 프레임의 데이터전압(Vdata(n))이 유지되어 있다.
샘플링 기간(Ps)은 n번째 화소행의 데이터 기입에 할당된 n번째 수평 기간(Hn)에 포함된다. 샘플링 기간(Ps)에서, 제1n 스캔신호(SCAN1(n))와 제2n 스캔신호(SCAN2(n))는 온 레벨로 인가되고, 제1n 에미션신호(EM1(n))와 제2n 에미션신호(EM2(n))는 오프 레벨로 인가된다. 샘플링 기간(Ps)에서, 제1n 스캔신호(SCAN1(n))에 응답하여 제1 및 제2 TFT(T1,T2)가 턴 온 되고, 제2n 스캔신호(SCAN2(n))에 응답하여 제3 TFT(T3)가 턴 온 됨으로써, 구동 TFT(DT)는 다이오드 커넥션(diode connection, 게이트전극과 드레인전극이 쇼트되어 TFT가 다이오드처럼 동작함)되고, 노드 D에는 데이터전압(Vdata(n))이 인가된다. 여기서, 데이터전압(Vdata(n))은 샘플링 기간(Ps) 동안 구동 TFT(DT)가 턴 온 될 수 있도록 충분히 낮은 전압(Vdata(n)<ELVDD-Vth)으로 인가된다. 샘플링 기간(Ps)에서, 구동 TFT(DT)의 드레인-소스 사이에는 전류(Ids)가 흐르며, 이러한 전류(Ids)에 의해 노드 A의 전위는 초기화 상태인 고전위 구동전압(ELVDD)에서 데이터전압(Vdata(n))과 구동 TFT(DT)의 문턱전압을 합산한 값(Vdata(n)+Vth)까지 낮아진다. 샘플링 기간(Ps)에서, C 노드의 전위는 초기화전압(Vinit)으로 유지되어 전류(Ids) 경로를 제공한다.
에미션 기간(Pe)은 한 프레임기간 중에서 이니셜 기간(Pi)과 샘플링 기간(Ps)을 제외한 나머지 기간에 해당된다. 에미션 기간(Pe)에서, 제1n 에미션신호(EM1(n))와 제2n 에미션신호(EM2(n))는 온 레벨로 인가되고, 제1n 스캔신호(SCAN1(n))와 제2n 스캔신호(SCAN2(n))는 오프 레벨로 인가된다. 에미션 기간(Pe)에서, 제1n 에미션신호(EM1(n))에 응답하여 제4 TFT(T4)가 턴 온 됨으로써 구동 TFT(DT)의 드레인전극에 고전위 구동전압(ELVDD)을 연결하고, 제2n 에미션신호(EM2(n))에 응답하여 제5 TFT(T5)가 턴 온 됨으로써 노드 C 및 노드 D의 전위를 OLED의 동작전압(Voled)으로 동일하게 한다. 에미션 기간(Pe)에서, 노드 C의 전위는 초기화 상태인 초기화전압(Vinit)에서 OLED의 동작전압(Voled)으로 변화된다. 에미션 기간(Pe)에서, 노드 A는 플로팅됨과 아울러 스토리지 커패시터(Cst)를 통해 노드 C에 커플링되어 있기 때문에, 노드 A의 전위도 샘플링 기간(Ps)에서 셋팅된 (Vdata(n)+Vth)에서 노드 C의 전위 변화분(Voled-Vinit)만큼 변화된다. 즉, 에미션 기간(Pe)에서, 노드 A의 전위는 "Vdata(n)+Vth+Voled-Vinit"으로 셋팅되고, 노드 C의 전위는 "Voled"로 셋팅되며, 그에 따라 구동 TFT(DT)의 게이트전압(Vg)에서 소스전압(Vs)을 뺀 게이트-소스 간 전압(Vgs)은 "Vdata(n)+Vth-Vinit"으로 프로그래밍된다.
에미션 기간(Pe)에서 OLED에 흐르는 구동전류(Ioled)에 대한 관계식은 하기 수학식 1과 같이 된다. OLED는 이러한 구동전류에 의해 발광함으로써 원하는 표시 계조를 구현하게 된다.
Figure pat00001
수학식 1에서, k는 구동 TFT(DT)의 전자 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수를 지시한다.
구동전류(Ioled) 수식은 k/2(Vgs-Vth)2인데, 에미션 기간(Pe)을 통해 프로그래밍 된 Vgs에는 구동 TFT(DT)의 문턱전압(Vth) 성분이 이미 포함되어 있으므로, 수학식 1과 같이 구동전류(Ioled) 관계식에서 구동 TFT(DT)의 문턱전압(Vth) 성분Vth 성분은 소거되게 된다. 이를 통해, 문턱전압(Vth) 변화가 구동전류(Ioled)에 미치는 영향이 제거되는 것이다.
한편, 유기발광 표시장치의 휘도 유니포머티를 저해하는 또 다른 요인으로 위치별 IR 드롭 편차가 있다. IR 드롭 편차는 각 화소에 인가되는 고전위 구동전압(ELVDD)에 편차를 야기한다. 하지만, 도 3 내지 도 6에서와 같은 특징적 구성을 통해 본 발명에서는 수학식 1에서와 같이 구동전류(Ioled) 수식에 고전위 구동전압(ELVDD)의 성분을 미 포함되게 함으로써 IR 드롭 편차가 구동전류(Ioled)에 미치는 영향까지 제거할 수 있다.
도 7 및 도 8은 도 3에 도시된 화소 구조의 일 변형 예들을 보여주는 등가 회로도이다. 그리고, 도 9는 도 7 및 도 8의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도이다.
표시패널(10)에서 화소의 집적도를 높이거나, 또는 제조 공정을 보다 용이하게 함과 아울러 수율을 높이기 위해서는 화소 어레이를 간소화하는 것이 중요하다.
화소 어레이를 간소화하기 위해, n번째 화소행에 배치된 화소(PXL)는 도 7과 같이 제4 및 제5 TFT(T4,T5)가 동일한 제n 에미션신호(EM(n))에 따라 온/오프 되도록 설계될 수 있다. 이를 위해, 제4 TFT(T4)의 게이트전극 및 제5 TFT(T5)의 게이트전극은 제n 에미션신호(EM(n))가 인가되는 n번째 에미션라인에 접속될 수 있다. 일부 게이트신호를 제거하여 게이트신호의 공급에 필요한 신호 배선들을 줄이면 그만큼 화소의 개구율이 증대된다. 또한, 게이트신호가 줄어든만큼 그 게이트신호를 생성하기 위한 게이트 구동회로의 회로 사이즈까지 줄일 수 있으며, 이는 협 베젤(narrow bezel)을 구현하는 데 매우 중요하다.
화소 어레이를 더욱 간소화하기 위해, 표시패널(10)의 각 화소(PXL)는 도 8과 같이 제2 TFT(T2)의 드레인전극이 저전위 구동전압(ELVSS)의 입력단에 접속되도록 설계될 수 있다. 도 8과 같은 화소(PXL)들을 포함한 화소 어레이에서는 초기화전압(Vinit)이 불필요 하기 때문에 초기화전압(Vinit)의 공급에 필요한 신호 배선들이 제거될 수 있다.
도 7 및 도 8의 화소(PXL)에서, 그 외 나머지 구성 요소들은 도 3에서 설명한 것과 실질적으로 동일하다.
도 9를 참조하면, 한 프레임기간은, 노드 A와 노드 C를 초기화하는 이니셜 기간(Pi), 구동 TFT(DT)의 문턱전압을 샘플링하여 노드 A에 저장하는 샘플링 기간(Ps), 및 샘플링된 문턱전압을 포함하여 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 OLED를 발광시키는 에미션 기간(Pe)으로 나뉘어질 수 있다.
이니셜 기간(Pi)에서, 제1n 스캔신호(SCAN1(n))와 제n 에미션신호(EM(n))는 온 레벨로 인가되고, 제2n 스캔신호(SCAN2(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 5a에서 설명한 바와 실질적으로 동일하다.
샘플링 기간(Ps)에서, 제1n 스캔신호(SCAN1(n))와 제2n 스캔신호(SCAN2(n))는 온 레벨로 인가되고, 제n 에미션신호(EM(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 5b에서 설명한 바와 실질적으로 동일하다.
에미션 기간(Pe)에서, 제n 에미션신호(EM(n))는 온 레벨로 인가되고, 제1n 스캔신호(SCAN1(n))와 제2n 스캔신호(SCAN2(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 5c에서 설명한 바와 실질적으로 동일하다.
도 10은 본 발명의 일 화소 구조를 보여주는 등가 회로도이다. 도 11은 도 10의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도이다. 그리고, 도 12a, 도 12b 및 도 12c는 각각 도 11의 이니셜 기간, 샘플링기간, 및 에미션 기간에 대응되는 화소의 등가 회로도이다.
도 10을 참조하면, n(n은 자연수)번째 화소 행에 배치된 각 화소(PXL)는 OLED, 구동 TFT(DT), 제1 TFT(T1), 제2 TFT(T2), 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 스토리지 커패시터(Cst)를 포함한다.
이 화소(PXL)는 도 3에 도시된 화소(PXL)와 비교하여 스토리지 커패시터(Cst)의 접속 구성만이 다를 뿐 나머지 구성은 실질적으로 동일하다. 도 10의 화소(PXL)에서 스토리지 커패시터(Cst)는 노드 A와 초기화전압(Vinit)의 입력단 사이에 접속된다.
한 프레임기간은, 도 11과 같이 노드 A와 노드 C를 초기화하는 이니셜 기간(Pi), 구동 TFT(DT)의 문턱전압을 샘플링하여 노드 A에 저장하는 샘플링 기간(Ps), 및 샘플링된 문턱전압을 포함하여 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 OLED를 발광시키는 에미션 기간(Pe)으로 나뉘어질 수 있다. 도 11에서는 n번째 수평 기간(Hn) 동안 초기화 동작과 함께 샘플링 동작까지 행한다. 즉, 이니셜 기간(Pi)과 샘플링 기간(Ps)은 n번째 수평 기간(Hn) 내에 포함된다.
도 12a를 참조하면, 이니셜 기간(Pi)에서, 제1n 스캔신호(SCAN1(n))와 제1n 에미션신호(EM1(n))는 온 레벨로 인가되고, 제2n 스캔신호(SCAN2(n))와 제2n 에미션신호(EM2(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 5a에서 설명한 바와 실질적으로 동일하다.
도 12b를 참조하면, 샘플링 기간(Ps)에서, 제1n 스캔신호(SCAN1(n))와 제2n 스캔신호(SCAN2(n))는 온 레벨로 인가되고, 제1n 에미션신호(EM1(n))와 제2n 에미션신호(EM2(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 5b에서 설명한 바와 실질적으로 동일하다.
에미션 기간(Pe)은 한 프레임기간 중에서 이니셜 기간(Pi)과 샘플링 기간(Ps)을 제외한 나머지 기간에 해당된다. 도 12c를 참조하면, 에미션 기간(Pe)에서, 제1n 에미션신호(EM1(n))와 제2n 에미션신호(EM2(n))는 온 레벨로 인가되고, 제1n 스캔신호(SCAN1(n))와 제2n 스캔신호(SCAN2(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 5c에서 설명한 바와 실질적으로 동일하다.
도 13 및 도 14는 도 10에 도시된 화소 구조의 일 변형 예들을 보여주는 등가 회로도이다.
도 13의 화소(PXL)는 도 10과 비교하여 제6 TFT(T6)를 더 구비한다는 점에서 다르다. 도 13의 화소(PXL)에서는, 스토리지 커패시터(Cst)에 연결된 노드 E와 노드 C 사이에 제2 TFT(T2)가 접속된다. 그리고, 제6 TFT(T6)는 노드 E와 초기화전압(Vinit)의 입력단 사이에 접속된다. 제2 및 제6 TFT(T2,T6) 각각의 게이트전극은 제1n 스캔신호가 인가되는 n번째 제1 스캔라인에 접속된다. 도 13의 화소(PXL)는 제6 TFT(T6)를 더 포함함으로써 회로의 동작 안정성을 높인다. 도 13의 나머지 구성 요소들은 도 10에서 설명한 것과 실질적으로 동일하다.
도 14의 화소(PXL)는 도 10과 비교하여 제7 TFT(T7)를 더 구비한다는 점에서 다르다. 도 14의 화소(PXL)에서는, 제7 TFT(T7)가 스토리지 커패시터(Cst)와 초기화전압(Vinit)의 입력단 사이에 접속된다. 제2 및 제7 TFT(T2,T7) 각각의 게이트전극은 제1n 스캔신호가 인가되는 n번째 제1 스캔라인에 접속된다. 도 14의 화소(PXL)는 제7 TFT(T7)를 더 포함함으로써 회로의 동작 안정성을 높인다. 도 14의 나머지 구성 요소들은 도 10에서 설명한 것과 실질적으로 동일하다.
도 15는 도 10에 도시된 화소 구조의 다른 변형 예를 보여주는 등가 회로도이다. 도 16은 도 15의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도이다. 그리고, 도 17 및 도 18은 도 15에 도시된 화소 구조의 추가 변형 예를 보여주는 등가 회로도이다.
표시패널(10)에서 화소의 집적도를 높이거나, 또는 제조 공정을 보다 용이하게 함과 아울러 수율을 높이기 위해서는 화소 어레이를 간소화하는 것이 중요하다.
화소 어레이를 간소화하기 위해, n번째 화소행에 배치된 화소(PXL)는 도 15와 같이 제2 및 제3 TFT(T2,T3)가 동일한 제n 스캔신호(SCAN(n))에 따라 온/오프 되도록 설계될 수 있다. 이를 위해, 제2 TFT(T2)의 게이트전극 및 제3 TFT(T3)의 게이트전극은 제n 스캔신호(SCAN(n))가 인가되는 n번째 스캔라인에 접속될 수 있다. 일부 게이트신호를 제거하여 게이트신호의 공급에 필요한 신호 배선들을 줄이면 그만큼 화소의 개구율이 증대된다. 또한, 게이트신호가 줄어든만큼 그 게이트신호를 생성하기 위한 게이트 구동회로의 회로 사이즈까지 줄일 수 있으며, 이는 협 베젤(narrow bezel)을 구현하는 데 매우 중요하다.
도 15의 화소(PXL)에서, 그 외 나머지 구성 요소들은 도 10에서 설명한 것과 실질적으로 동일하다.
도 16을 참조하면, 한 프레임기간은, 노드 C를 초기화하는 이니셜 기간(Pi), 구동 TFT(DT)의 문턱전압을 샘플링하여 노드 A에 저장하는 샘플링 기간(Ps), 및 샘플링된 문턱전압을 포함하여 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 OLED를 발광시키는 에미션 기간(Pe)으로 나뉘어질 수 있다.
이니셜 기간(Pi)에서, 제n 스캔신호(SCAN(n))와 제1n 에미션신호(EM1(n))는 온 레벨로 인가되고, 제2n 에미션신호(EM2(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 12a에서 설명한 바와 실질적으로 동일하다.
샘플링 기간(Ps)에서, 제n 스캔신호(SCAN(n))는 온 레벨로 인가되고, 제1n 에미션신호(EM1(n))와 제2n 에미션신호(EM2(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 12b에서 설명한 바와 실질적으로 동일하다.
에미션 기간(Pe)에서, 제1n 에미션신호(EM1(n))와 제2n 에미션신호(EM2(n))는 온 레벨로 인가되고, 제n 스캔신호(SCAN(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 12c에서 설명한 바와 실질적으로 동일하다.
도 17 및 도 18은 도 15에 도시된 화소 구조의 추가 변형 예를 보여주는 등가 회로도이다.
도 17의 화소(PXL)는 도 15와 비교하여 제6 TFT(T6)를 더 구비한다는 점에서 다르다. 도 17의 화소(PXL)에서는, 스토리지 커패시터(Cst)에 연결된 노드 E와 노드 C 사이에 제2 TFT(T2)가 접속된다. 그리고, 제6 TFT(T6)는 노드 E와 초기화전압(Vinit)의 입력단 사이에 접속된다. 제2 및 제6 TFT(T2,T6) 각각의 게이트전극은 제n 스캔신호가 인가되는 n번째 스캔라인에 접속된다. 도 17의 화소(PXL)는 제6 TFT(T6)를 더 포함함으로써 회로의 동작 안정성을 높인다. 도 17의 나머지 구성 요소들은 도 15에서 설명한 것과 실질적으로 동일하다.
도 18의 화소(PXL)는 도 15와 비교하여 제7 TFT(T7)를 더 구비한다. 도 18의 화소(PXL)에서는, 제7 TFT(T7)가 스토리지 커패시터(Cst)와 초기화전압(Vinit)의 입력단 사이에 접속된다. 제2 및 제7 TFT(T2,T7) 각각의 게이트전극은 제n 스캔신호가 인가되는 n번째 스캔라인에 접속된다. 도 18의 화소(PXL)는 제7 TFT(T7)를 더 포함함으로써 동작의 안정성을 높인다. 도 18의 나머지 구성 요소들은 도 15에서 설명한 것과 실질적으로 동일하다.
도 19 및 도 20은 본 발명의 일 화소 구조를 보여주는 등가 회로도이다. 그리고, 도 21은 도 19 및 도 20의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도이다.
도 19를 참조하면, n(n은 자연수)번째 화소 행에 배치된 각 화소(PXL)는 OLED, 구동 TFT(DT), 제1 TFT(T1), 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 스토리지 커패시터(Cst)를 포함한다. 이 화소(PXL)는 도 10에 도시된 화소(PXL)와 비교하여 제2 TFT(T2)를 구비하지 않고, 제1 및 제3 TFT(T1,T3)를 동일한 스캔신호(SCAN(n))로 구동시키고, 제4 및 제5 TFT(T4,T5)를 동일한 에미션신호(EM(n))로 구동시키는 점에서 다르다. 전술한 화소 구조에 비해 TFT 개수 및 게이트 신호의 개수가 가장 적기 때문에, 이 화소(PXL) 구조는 집적도를 높이는 데 가장 유리하다. 도 19의 화소(PXL)에서 스토리지 커패시터(Cst)는 노드 A와 초기화전압(Vinit)의 입력단 사이에 접속된다.
도 20을 참조하면, 각 화소(PXL)는 도 19와 비교하여 노드 C와 저전위 구동전압(ELVSS)의 입력단 사이에 접속된 제2 TFT(T2)를 더 포함한다. 그리고, 도 20의 화소(PXL)에서 스토리지 커패시터(Cst)는 노드 A와 저전위 구동전압(ELVSS)의 입력단 사이에 접속된다.
도 20의 화소(PXL) 구조는 이니셜 기간(Pi)에서 C 노드가 초기화 되도록 제2 TFT(T2)를 더 포함하여 동작의 안정성을 확보한다. 그리고, 도 20의 화소(PXL)에서는 제2 TFT(T2)의 드레인전극이 저전위 구동전압(ELVSS)의 입력단에 직접 접속됨으로써 초기화전압(Vinit)의 공급에 필요한 신호 배선들이 제거될 수 있다.
한 프레임기간은, 도 21과 같이 노드 A와 노드 C를 초기화하는 이니셜 기간(Pi), 구동 TFT(DT)의 문턱전압을 샘플링하여 노드 A에 저장하는 샘플링 기간(Ps), 및 샘플링된 문턱전압을 포함하여 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 OLED를 발광시키는 에미션 기간(Pe)으로 나뉘어질 수 있다. 도 21에서는 n번째 수평 기간(Hn) 동안 초기화 동작과 함께 샘플링 동작까지 행한다. 즉, 이니셜 기간(Pi)과 샘플링 기간(Ps)은 n번째 수평 기간(Hn) 내에 포함된다.
이니셜 기간(Pi)에서, 제n 스캔신호(SCAN(n))와 제n 에미션신호(EM(n))는 온 레벨로 인가되며, 그에 따른 작용 효과는 도 12a에서 설명한 바와 실질적으로 동일하다.
샘플링 기간(Ps)에서, 제n 스캔신호(SCAN(n))는 온 레벨로 인가되고, 제n 에미션신호(EM(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 12b에서 설명한 바와 실질적으로 동일하다.
에미션 기간(Pe)에서, 제n 에미션신호(EM(n))는 온 레벨로 인가되고, 제n 스캔신호(SCAN(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 12c에서 설명한 바와 실질적으로 동일하다.
도 22 내지 도 24는 도 19 및 도 20에 도시된 화소 구조의 변형 예를 보여주는 등가 회로도이다. 그리고, 도 25는 도 22 내지 도 24의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도이다.
도 22의 화소(PXL)는 도 19와 비교하여 제6 TFT(T6)를 더 구비하고, 도 24의 화소(PXL)는 도 20과 비교하여 제6 TFT(T6)를 더 구비한다. 제6 TFT(T6)는 고전위 구동전압(ELVDD)의 입력단에 접속된 드레인전극과 노드 A에 접속된 소스전극을 포함한다. 초기화 동작이 n-1번째 수평 기간(Hn-1)에서 수행되도록, 제6 TFT(T6)의 게이트전극은 제n-1 스캔신호(SCAN(n-1)가 인가되는 n-1번째 스캔라인에 접속된다. 그 결과 도 22 및 도 24의 화소(PXL)들은 도 25와 같이 n번째 수평 기간(Hn)을 모두 샘플링 동작에 할애할 수 있기 때문에, 샘플링 기간(Ps)을 충분히 확보하여 샘플링 동작의 신뢰성을 제고할 수 있다.
한편, 도 23의 화소(PXL)는 도 22의 화소(PXL)에서 스토리지 커패시터(Cst)의 일측 전극을 저전위 구동전압(ELVSS)의 입력단에 직접 접속시켜 초기화전압(Vinit)의 공급에 필요한 신호 배선들을 제거할 수 있다.
도 22 내지 도 24에 기재된 화소들 중 어느 하나의 화소(PXL)에서, 제1, 제2, 및 제3 TFT(T1,T2,T3) 각각의 게이트전극은 제n 스캔신호(SCAN(n))가 인가되는 n번째 스캔라인에 접속되고, 제4 및 제5 TFT(T4,T5) 각각의 게이트전극은 제n 에미션신호(EM(n))가 인가되는 n번째 에미션라인에 접속되고, 제6 TFT(T6)의 게이트전극은 제n-1 스캔신호(SCAN(n-1))가 인가되는 n-1번째 스캔라인에 접속된다.
초기화 기간(Pi)에서, 제n-1 스캔신호(SCAN(n-1))와 제n 에미션신호(EM(n))는 온 레벨로 인가되고, 제n 스캔신호(SCAN(n))는 오프 레벨로 인가되된다. 샘플링 기간(Ps)에서, 제n 스캔신호(SCAN(n))는 온 레벨로 인가되고, 제n-1 스캔신호(SCAN(n-1))와 상기 제n 에미션신호(EM(n))는 오프 레벨로 인가된다. 그리고, 에미션 기간(Pe)에서, 제n 에미션신호(EM(n))는 온 레벨로 인가되고, 제n-1 스캔신호(SCAN(n-1))와 제n 스캔신호(SCAN(n))는 오프 레벨로 인가된다.
여기서, 초기화 기간(Pi)은 n-1번째 수평 기간(Hn-1) 내에 포함되고, 샘플링 기간(Ps)은 n번째 수평 기간(Hn) 내에 포함된다.
도 26 내지 도 28은 화소의 집적도를 높이기 위해 수평으로 이웃한 화소들이 특정 TFT를 공유한 예를 보여주는 등가 회로도이다.
도 26은 도 3의 화소 구조에 기반한 공유 구조이고, 도 27은 도 10의 화소 구조에 기반한 공유 구조이며, 도 28은 도 20의 화소 구조에 기반한 공유 구조이다.
도 26 내지 도 28에서, 수평으로 이웃한 화소들(PXL1,PXL2)은 제1 데이터라인(14A)에 연결된 제1 화소(PXL1)와, 제1 데이터라인(14A)에 이웃한 제2 데이터라인(14B)에 연결된 제2 화소(PXL2)를 포함한다. 이때, 화소의 집적도를 높이기 위해 제1 및 제2 화소(PXL1,PXL2)는 고전위 구동전압(ELVDD)의 입력단에 직접 연결된 제4 TFT(T4)를 공유할 수 있다. 이를 통해 본 발명은, 화소 어레이 전체에서 필요한 제4 TFT(T4)의 개수를 공유 전의 그것과 비교하여 절반으로 줄인다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10 : 표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동회로 13 : 게이트 구동회로
14 : 데이터라인 15 : 게이트라인

Claims (22)

  1. 다수의 화소들이 구비된 표시패널;
    상기 표시패널의 스캔라인들과 에미션라인들을 구동하는 게이트 구동회로; 및
    상기 표시패널의 데이터라인들을 구동하는 데이터 구동회로를 구비하고;
    상기 화소들 중에서 n(n은 자연수)번째 화소행에 배치된 각 화소는,
    노드 C에 접속된 애노드전극과 저전위 구동전압의 입력단에 접속된 캐소드전극을 갖는 OLED와;
    노드 A에 접속된 게이트전극, 노드 B에 접속된 드레인전극, 및 노드 D에 접속된 소스전극을 포함하여 상기 OLED에 인가되는 구동전류를 제어하는 구동 TFT와;
    상기 노드 A와 상기 노드 B 사이에 접속된 제1 TFT와;
    상기 노드 C에 접속된 제2 TFT와;
    데이터라인과 상기 노드 D 사이에 접속된 제3 TFT와;
    고전위 구동전압의 입력단과 상기 노드 B 사이에 접속된 제4 TFT와;
    상기 노드 D와 상기 노드 C 사이에 접속된 제5 TFT와;
    상기 노드 A와 상기 노드 C 사이에 접속된 스토리지 커패시터를 포함한 유기발광 표시장치.
  2. 제 1 항에 있어서,
    상기 제2 TFT는,
    상기 초기화전압의 입력단과 상기 노드 C 사이에 접속되거나, 또는 상기 저전위 구동전압의 입력단과 상기 노드 C 사이에 접속되는 유기발광 표시장치.
  3. 제 2 항에 있어서,
    한 프레임기간은,
    상기 노드 A와 상기 노드 C를 초기화하는 이니셜 기간과, 상기 구동 TFT의 문턱전압을 샘플링하여 상기 노드 A에 저장하는 샘플링 기간과, 상기 샘플링된 문턱전압을 포함하여 상기 구동 TFT의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 상기 OLED를 발광시키는 에미션 기간을 포함하고;
    상기 제1 및 제2 TFT 각각의 게이트전극은 제1n 스캔신호가 인가되는 n번째 제1 스캔라인에 접속되고, 상기 제3 TFT의 게이트전극은 제2n 스캔신호가 인가되는 n번째 제2 스캔라인에 접속되며, 상기 제4 TFT의 게이트전극은 제1n 에미션신호가 인가되는 n번째 제1 에미션라인에 접속되고, 상기 제5 TFT의 게이트전극은 제2n 에미션신호가 인가되는 n번째 제2 에미션라인에 접속되며,
    상기 이니셜 기간에서, 상기 제1n 스캔신호와 상기 제1n 에미션신호는 온 레벨로 인가되고, 상기 제2n 스캔신호와 상기 제2n 에미션신호는 오프 레벨로 인가되며;
    상기 샘플링 기간에서, 상기 제1n 스캔신호와 상기 제2n 스캔신호는 온 레벨로 인가되고, 상기 제1n 에미션신호와 상기 제2n 에미션신호는 오프 레벨로 인가되며;
    상기 에미션 기간에서, 상기 제1n 에미션신호와 상기 제2n 에미션신호는 온 레벨로 인가되고, 상기 제1n 스캔신호와 상기 제2n 스캔신호는 오프 레벨로 인가되는 유기발광 표시장치.
  4. 제 2 항에 있어서,
    한 프레임기간은,
    상기 노드 A와 상기 노드 C를 초기화하는 이니셜 기간과, 상기 구동 TFT의 문턱전압을 샘플링하여 상기 노드 A에 저장하는 샘플링 기간과, 상기 샘플링된 문턱전압을 포함하여 상기 구동 TFT의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 상기 OLED를 발광시키는 에미션 기간을 포함하고;
    상기 제1 및 제2 TFT 각각의 게이트전극은 제1n 스캔신호가 인가되는 n번째 제1 스캔라인에 접속되고, 상기 제3 TFT의 게이트전극은 제2n 스캔신호가 인가되는 n번째 제2 스캔라인에 접속되며, 상기 제4 및 제5 TFT 각각의 게이트전극은 제n 에미션신호가 인가되는 n번째 에미션라인에 접속되며,
    상기 이니셜 기간에서, 상기 제1n 스캔신호와 상기 제n 에미션신호는 온 레벨로 인가되고, 상기 제2n 스캔신호는 오프 레벨로 인가되며;
    상기 샘플링 기간에서, 상기 제1n 스캔신호와 상기 제2n 스캔신호는 온 레벨로 인가되고, 상기 제n 에미션신호는 오프 레벨로 인가되며;
    상기 에미션 기간에서, 상기 제n 에미션신호는 온 레벨로 인가되고, 상기 제1n 스캔신호와 상기 제2n 스캔신호는 오프 레벨로 인가되는 유기발광 표시장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 이니셜 기간은 n-1번째 수평 기간 내에 포함되고, 상기 샘플링 기간은 n번째 수평 기간 내에 포함되는 유기발광 표시장치.
  6. 다수의 화소들이 구비된 표시패널;
    상기 표시패널의 스캔라인들과 에미션라인들을 구동하는 게이트 구동회로; 및
    상기 표시패널의 데이터라인들을 구동하는 데이터 구동회로를 구비하고;
    상기 화소들 중에서 n(n은 자연수)번째 화소행에 배치된 각 화소는,
    노드 C에 접속된 애노드전극과 저전위 구동전압의 입력단에 접속된 캐소드전극을 갖는 OLED와;
    노드 A에 접속된 게이트전극, 노드 B에 접속된 드레인전극, 및 노드 D에 접속된 소스전극을 포함하여 상기 OLED에 인가되는 구동전류를 제어하는 구동 TFT와;
    상기 노드 A와 상기 노드 B 사이에 접속된 제1 TFT와;
    상기 노드 C에 접속된 제2 TFT와;
    데이터라인과 상기 노드 D 사이에 접속된 제3 TFT와;
    고전위 구동전압의 입력단과 상기 노드 B 사이에 접속된 제4 TFT와;
    상기 노드 D와 상기 노드 C 사이에 접속된 제5 TFT와;
    상기 노드 A와 상기 초기화전압의 입력단 사이에 접속된 스토리지 커패시터를 포함한 유기발광 표시장치.
  7. 제 6 항에 있어서,
    상기 제2 TFT는 상기 스토리지 커패시터에 연결된 노드 E와 상기 노드 C 사이에 접속되고,
    상기 각 화소는 상기 노드 E와 상기 초기화전압의 입력단 사이에 접속된 제6 TFT를 더 포함한 유기발광 표시장치.
  8. 제 6 항에 있어서,
    상기 제2 TFT는 상기 초기화전압의 입력단과 상기 노드 C 사이에 접속되고,
    상기 각 화소는 상기 스토리지 커패시터와 상기 초기화전압의 입력단 사이에 접속된 제7 TFT를 더 포함한 유기발광 표시장치.
  9. 제 8 항에 있어서,
    한 프레임기간은,
    상기 노드 A와 상기 노드 C를 초기화하는 이니셜 기간과, 상기 구동 TFT의 문턱전압을 샘플링하여 상기 노드 A에 저장하는 샘플링 기간과, 상기 샘플링된 문턱전압을 포함하여 상기 구동 TFT의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 상기 OLED를 발광시키는 에미션 기간을 포함하고;
    상기 제1, 제2, 제6 및 제7 TFT 각각의 게이트전극은 제1n 스캔신호가 인가되는 n번째 제1 스캔라인에 접속되고, 상기 제3 TFT의 게이트전극은 제2n 스캔신호가 인가되는 n번째 제2 스캔라인에 접속되며, 상기 제4 TFT의 게이트전극은 제1n 에미션신호가 인가되는 n번째 제1 에미션라인에 접속되고, 상기 제5 TFT의 게이트전극은 제2n 에미션신호가 인가되는 n번째 제2 에미션라인에 접속되며,
    상기 이니셜 기간에서, 상기 제1n 스캔신호와 상기 제1n 에미션신호는 온 레벨로 인가되고, 상기 제2n 스캔신호와 상기 제2n 에미션신호는 오프 레벨로 인가되며;
    상기 샘플링 기간에서, 상기 제1n 스캔신호와 상기 제2n 스캔신호는 온 레벨로 인가되고, 상기 제1n 에미션신호와 상기 제2n 에미션신호는 오프 레벨로 인가되며;
    상기 에미션 기간에서, 상기 제1n 에미션신호와 상기 제2n 에미션신호는 온 레벨로 인가되고, 상기 제1n 스캔신호와 상기 제2n 스캔신호는 오프 레벨로 인가되는 유기발광 표시장치.
  10. 제 8 항에 있어서,
    한 프레임기간은,
    상기 노드 A와 상기 노드 C를 초기화하는 이니셜 기간과, 상기 구동 TFT의 문턱전압을 샘플링하여 상기 노드 A에 저장하는 샘플링 기간과, 상기 샘플링된 문턱전압을 포함하여 상기 구동 TFT의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 상기 OLED를 발광시키는 에미션 기간을 포함하고;
    상기 제1, 제2, 제3, 제6 및 제7 TFT 각각의 게이트전극은 제n 스캔신호가 인가되는 n번째 스캔라인에 접속되고, 상기 제4 TFT의 게이트전극은 제1n 에미션신호가 인가되는 n번째 제1 에미션라인에 접속되고, 상기 제5 TFT의 게이트전극은 제2n 에미션신호가 인가되는 n번째 제2 에미션라인에 접속되며,
    상기 이니셜 기간에서, 상기 제n 스캔신호와 상기 제1n 에미션신호는 온 레벨로 인가되고, 상기 제2n 에미션신호는 오프 레벨로 인가되며;
    상기 샘플링 기간에서, 상기 제n 스캔신호는 온 레벨로 인가되고, 상기 제1n 에미션신호와 상기 제2n 에미션신호는 오프 레벨로 인가되며;
    상기 에미션 기간에서, 상기 제1n 에미션신호와 상기 제2n 에미션신호는 온 레벨로 인가되고, 상기 스캔신호는 오프 레벨로 인가되는 유기발광 표시장치.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 이니셜 기간과 상기 샘플링 기간은 n번째 수평 기간 내에 포함되는 유기발광 표시장치.
  12. 다수의 화소들이 구비된 표시패널;
    상기 표시패널의 스캔라인들과 에미션라인들을 구동하는 게이트 구동회로; 및
    상기 표시패널의 데이터라인들을 구동하는 데이터 구동회로를 구비하고;
    상기 화소들 중에서 n(n은 자연수)번째 화소행에 배치된 각 화소는,
    노드 C에 접속된 애노드전극과 저전위 구동전압의 입력단에 접속된 캐소드전극을 갖는 OLED와;
    노드 A에 접속된 게이트전극, 노드 B에 접속된 드레인전극, 및 노드 D에 접속된 소스전극을 포함하여 상기 OLED에 인가되는 구동전류를 제어하는 구동 TFT와;
    상기 노드 A와 상기 노드 B 사이에 접속된 제1 TFT와;
    데이터라인과 상기 노드 D 사이에 접속된 제3 TFT와;
    고전위 구동전압의 입력단과 상기 노드 B 사이에 접속된 제4 TFT와;
    상기 노드 D와 상기 노드 C 사이에 접속된 제5 TFT와;
    상기 노드 A에 접속된 스토리지 커패시터를 포함한 유기발광 표시장치.
  13. 제 12 항에 있어서,
    상기 스토리지 커패시터는,
    상기 노드 A와 상기 초기화전압의 입력단 사이에 접속되거나, 또는 상기 노드 A와 상기 저전위 구동전압의 입력단 사이에 접속되는 유기발광 표시장치.
  14. 제 13 항에 있어서,
    상기 각 화소는 상기 노드 C와 상기 저전위 구동전압의 입력단 사이에 접속된 제2 TFT를 더 포함한 유기발광 표시장치.
  15. 제 14 항에 있어서,
    한 프레임기간은,
    상기 노드 A와 상기 노드 C를 초기화하는 이니셜 기간과, 상기 구동 TFT의 문턱전압을 샘플링하여 상기 노드 A에 저장하는 샘플링 기간과, 상기 샘플링된 문턱전압을 포함하여 상기 구동 TFT의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 상기 OLED를 발광시키는 에미션 기간을 포함하고;
    상기 제1, 제2, 및 제3 TFT 각각의 게이트전극은 제n 스캔신호가 인가되는 n번째 스캔라인에 접속되고, 상기 제4 및 제5 TFT 각각의 게이트전극은 제n 에미션신호가 인가되는 n번째 에미션라인에 접속되며,
    상기 이니셜 기간에서, 상기 제n 스캔신호와 상기 제n 에미션신호는 온 레벨로 인가되고;
    상기 샘플링 기간에서, 상기 제n 스캔신호는 온 레벨로 인가되고, 상기 제n 에미션신호는 오프 레벨로 인가되며;
    상기 에미션 기간에서, 상기 제n 에미션신호는 온 레벨로 인가되고, 상기 제n 스캔신호는 오프 레벨로 인가되는 유기발광 표시장치.
  16. 제 15 항에 있어서,
    상기 이니셜 기간과 상기 샘플링 기간은 n번째 수평 기간 내에 포함되는 유기발광 표시장치.
  17. 제 13 항에 있어서,
    상기 각 화소는 상기 고전위 구동전압의 입력단과 상기 노드 A 사이에 접속된 제6 TFT를 더 포함한 유기발광 표시장치.
  18. 제 17 항에 있어서,
    상기 각 화소는 상기 노드 C와 상기 저전위 구동전압의 입력단 사이에 접속된 제2 TFT를 더 포함한 유기발광 표시장치.
  19. 제 18 항에 있어서,
    한 프레임기간은,
    상기 노드 A와 상기 노드 C를 초기화하는 이니셜 기간과, 상기 구동 TFT의 문턱전압을 샘플링하여 상기 노드 A에 저장하는 샘플링 기간과, 상기 샘플링된 문턱전압을 포함하여 상기 구동 TFT의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 상기 OLED를 발광시키는 에미션 기간을 포함하고;
    상기 제1, 제2, 및 제3 TFT 각각의 게이트전극은 제n 스캔신호가 인가되는 n번째 스캔라인에 접속되고, 상기 제4 및 제5 TFT 각각의 게이트전극은 제n 에미션신호가 인가되는 n번째 에미션라인에 접속되고, 상기 제6 TFT의 게이트전극은 제n-1 스캔신호가 인가되는 n-1번째 스캔라인에 접속되며,
    상기 이니셜 기간에서, 상기 제n-1 스캔신호와 상기 제n 에미션신호는 온 레벨로 인가되고, 상기 제n 스캔신호는 오프 레벨로 인가되며;
    상기 샘플링 기간에서, 상기 제n 스캔신호는 온 레벨로 인가되고, 상기 제n-1 스캔신호와 상기 제n 에미션신호는 오프 레벨로 인가되며;
    상기 에미션 기간에서, 상기 제n 에미션신호는 온 레벨로 인가되고, 상기 제n-1 스캔신호와 상기 제n 스캔신호는 오프 레벨로 인가되는 유기발광 표시장치.
  20. 제 19 항에 있어서,
    상기 이니셜 기간은 n-1번째 수평 기간 내에 포함되고, 상기 샘플링 기간은 n번째 수평 기간 내에 포함되는 유기발광 표시장치.
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 화소들은 제1 데이터라인에 연결된 제1 화소와, 상기 제1 데이터라인에 이웃한 제2 데이터라인에 연결된 제2 화소를 포함하고;
    상기 제1 및 제2 화소는 상기 제4 TFT를 공유하는 유기발광 표시장치.
  22. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 각 화소에서 상기 스토리지 커패시터의 일측 전극에 소스전극 또는 드레인전극이 접속된 TFT는 서로 직렬 접속된 적어도 2개 이상 TFT들을 포함하고, 상기 2개 이상의 TFT들은 동일한 스캔신호에 의해 스위칭되는 유기발광 표시장치.
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