KR20160123962A - 반도체 레이아웃 내의 셀 배치를 위한 방법 및 그 시스템 - Google Patents
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Abstract
실시예에 따라, 반도체 레이아웃 내의 셀 배치를 위한 방법이 제공된다. 방법은, 2개의 측(side)들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제1 셀을 제공하는 단계; 제1 셀의 2개의 측들의 구성에 기반하여, 제1 셀의 배치 및 배선 경계(prBoundary, place-and-route boundary)를 제공하는 단계; 2개의 측들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제2 셀을 제공하는 단계; 제2 셀의 2개의 측들의 구성에 기반하여, 제2 셀의 prBoundary를 제공하는 단계; 및 제1 셀의 prBoundary 및 제2 셀의 prBoundary에 기반하여, 제1 셀 및 제2 셀을 배치하는 단계를 포함한다.
Description
ASIC 흐름에서, 셀 라이브러리들은 상이한 로직 기능들을 갖는 표준 셀들을 포함한다. 표준 셀들은 타이밍 및 면적 요건들을 충족시키기 위하여 특정 위치들에 배치된다. 각각의 표준 셀의 셀 경계는 셀들이 인접될 때, 설계 규칙 위반들을 방지하기 위하여 정의된다. 셀 면적은 셀 경계에 따라 계산된다. 따라서, 표준 셀 레이아웃에서 셀 경계를 그리는 것은 칩 면적에 영향을 미친다.
실시예에 따라, 반도체 레이아웃 내의 셀 배치를 위한 방법이 제공된다. 방법은, 2개의 측(side)들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제1 셀을 제공하는 단계; 제1 셀의 2개의 측들의 구성에 기반하여, 제1 셀의 배치 및 배선 경계(prBoundary, place-and-route boundary)를 제공하는 단계; 2개의 측들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제2 셀을 제공하는 단계; 제2 셀의 2개의 측들의 구성에 기반하여, 제2 셀의 prBoundary를 제공하는 단계; 및 제1 셀의 prBoundary 및 제2 셀의 prBoundary에 기반하여, 제1 셀 및 제2 셀을 배치하는 단계를 포함한다.
실시예에 따라, 비일시적 컴퓨터 판독가능 저장 매체는 컴퓨터 실행가능 명령어들을 포함한다. 명령어들이 실행될 때, 반도체 레이아웃 내의 셀 배치를 위한 방법이 제공된다. 방법은, 2개의 측(side)들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제1 셀을 제공하는 단계; 제1 셀의 2개의 측들의 구성에 기반하여, 제1 셀의 배치 및 배선 경계(prBoundary)를 제공하는 단계; 2개의 측들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제2 셀을 제공하는 단계; 제2 셀의 2개의 측들의 구성에 기반하여, 제2 셀의 prBoundary를 제공하는 단계; 및 제1 셀의 prBoundary 및 제2 셀의 prBoundary에 기반하여, 제1 셀 및 제2 셀을 배치하는 단계를 포함한다.
실시예에 따라, 반도체 레이아웃 내의 셀 배치를 위한 시스템이 제공된다. 시스템은, 2개의 측들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제1 셀을 제공하도록, 그리고 2개의 측들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제2 셀을 제공하도록 구성되는 셀 제공자(cell provider); 제1 셀의 2개의 측들의 구성에 기반하여 상기 제1 셀의 배치 및 배선 경계(prBoundary)를 제공하도록, 그리고 제2 셀의 2개의 측들의 구성에 기반하여 제2 셀의 prBoundary를 제공하도록 구성되는 경계 발생기(boundary generator); 및 제1 셀의 prBoundary 및 제2 셀의 prBoundary에 기반하여, 제1 셀 및 제2 셀을 배치하도록 구성되는 배치 엔진을 포함한다.
본 개시물은 첨부 도면과 함께 판독될 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야의 표준 관행에 따르면, 다양한 피쳐들은 실제 축적대로 도시되어 있지 않으며, 단지 예시를 목적으로 사용된다는 것이 주목되어야 한다. 실제로, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수도 있다.
도 1은 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다.
도 2는 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다.
도 3은 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다.
도 4는 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다.
도 5는 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다.
도 6은 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다.
도 7은 몇몇 실시예들에 따른 반도체 레이아웃 내의 셀 배치를 위한 방법의 흐름도이다.
도 8은 몇몇 실시예들에 따른 프로세서 실행가능 명령어들을 포함하는 예시적인 컴퓨터 판독가능 매체 또는 컴퓨터 판독가능 디바이스의 블록도이다.
도 9는 몇몇 실시예들에 따른 예시적인 컴퓨팅 환경의 블록도이다.
도 10은 몇몇 실시예들에 따른 반도체 레이아웃 내의 셀 배치를 위한 시스템의 블록도이다.
도 2는 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다.
도 3은 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다.
도 4는 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다.
도 5는 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다.
도 6은 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다.
도 7은 몇몇 실시예들에 따른 반도체 레이아웃 내의 셀 배치를 위한 방법의 흐름도이다.
도 8은 몇몇 실시예들에 따른 프로세서 실행가능 명령어들을 포함하는 예시적인 컴퓨터 판독가능 매체 또는 컴퓨터 판독가능 디바이스의 블록도이다.
도 9는 몇몇 실시예들에 따른 예시적인 컴퓨팅 환경의 블록도이다.
도 10은 몇몇 실시예들에 따른 반도체 레이아웃 내의 셀 배치를 위한 시스템의 블록도이다.
하기의 개시내용은 제공되는 주제의 상이한 피쳐들을 구현하기 위한 복수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시들이 본 개시내용을 간략화하기 위해 하기에서 설명된다. 물론, 이들은 단지 예시들이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은 제1 피쳐 및 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피쳐 및 제2 피쳐가 직접 접촉하지 않도록 추가의 피쳐들이 제1 피쳐와 제2 피쳐 사이에 형성될 수 있는 실시예들을 더 포함할 수 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료성을 목적으로 하며, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 진술하는 것은 아니다.
뿐만 아니라, 공간적으로 상대적인 용어들, 예컨대 "밑", "아래", "하부", "위", "상부" 등은 도면들에 예시된 바와 같이 한 엘리먼트 또는 피쳐의 다른 엘리먼트(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여 설명의 용이성을 목적으로 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에 사용 또는 동작시 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다르게 배향(90도 또는 다른 배향으로 회전)될 수 있으며, 본 명세서에서 사용되는 공간적으로 상대적인 기술자들은 따라서 유사하게 해석될 수 있다.
본 발명은 표준 셀 내의 배치 및 배선 경계(prBoundary, place-and-route boundary)와 관련된다. 일반적으로, 셀 라이브러리 내의 표준 셀들 전부는 동일한 셀 높이를 갖는다. 셀 높이가 더 높을수록, PMOS 및 NMOS에 대한 더 많은 활성 영역들은 더 큰 면적 없이 칩 속도 성능을 더 우수하게 만든다. 셀 폭은 표준 셀에서 사용되는 트랜지스터들의 개수와 관련된다. 복잡한 기능들을 갖는 셀은 더 많은 트랜지스터들을 갖고, 구현하기 위해 더 많은 개수의 폴리 피치들을 취한다. 셀 경계 정의는 칩 성능 뿐 아니라, 칩 면적에 영향을 미친다.
셀 라이브러리들, 예컨대 AND 셀, OR 셀, NAND 셀, NOR 셀, 플립 플롭 셀, XOR 셀, INV 셀은 개별적인 셀들이 배치 및 배선 경계에 따라 인접하도록, 반도체 레이아웃 내에 레이아웃된다. 셀들은 일반적으로 다른 셀의 prBoundary에 인접한다. 예를 들어, 제1 셀이 좌측에 있고, 제2 셀이 우측에 있다면, prBoundary 배치 구성은 제1 셀에 대한 prBoundary가 셀 배치 동안 제2 셀에 대한 prBoundary에 인접하도록 요구한다.
이 개시내용은 그들의 2개의 측들의 구성에 기반하여 표준 셀 레이아웃들의 3개 타입들, 예를 들어, 소스-소스 타입, 드레인-소스 타입, 드레인-드레인 타입을 포함한다. 소스-소스 타입은 셀의 2개의 측들이 모두 소스측들을 갖는 것을 지칭한다. 드레인-소스 타입은 셀의 한 측은 드레인측을 갖고, 다른 측은 소스측을 갖는 것을 지칭한다. 드레인-드레인 타입은 셀의 2개의 측들이 모두 드레인측들을 갖는 것을 지칭한다. 소스측은 그 활성 영역이 전력 도메인에 연결되는 것을 의미한다. 예를 들어, 소스측에 PMOS는 파워 서플라이(VDD)에 연결되고, 소스측에 NMOS는 접지(VSS)에 연결된다. 셀들 사이의 소스측들은 공유되거나 오버랩될 수 있다. 그러나, 셀들 사이의 드레인측들은 공유되지 않을 수 있고, 다른 셀들의 소스측에 연결되지 않을 것이다.
몇몇 실시예들에서, 한 셀의 소스측이 다른 셀의 드레인측에 대해 쇼트(short)되는 것을 방지하기 위하여, prBoundary는 셀들의 2개의 측들에 폴리 게이트들의 중간에 정의된다. 이를 행함으로써, 소스 및 드레인은 셀들이 인접할 때 폴리 게이트에 의해 분리된다. 몇몇 실시예들에서, 폴리 게이트들의 중간 대신, 소스 측에 있는 prBoundary는 전력 도메인에 연결되는 활성 영역(OD)에 정의된다. 드레인측에 있는 prBoundary는 셀들이 인접할 때 드레인이 전력 도메인에 대해 쇼트되는 것을 방지하기 위하여, 드레인측으로부터 떨어진 하나의 폴리 피치에 정의된다.
도 1은 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다. 도 1에 도시된 바와 같이, 반도체 레이아웃(100)이 제공된다. 이러한 레이아웃(100)은 소스-소스 타입 표준 셀(110), 드레인-소스 타입 표 준 셀(130) 및 드레인-드레인 타입 표준 셀(150)을 포함한다. 표준 셀들(110, 130, 150) 각각은 각각의 활성 영역들(OD)(112-113, 132-133, 152-153), 각각의 폴리 게이트들(114, 134, 154), 및 각각의 prBoundary들(116, 136, 156)을 갖는다.
소스-소스 타입 표준 셀(110)의 측(122)은 소스측으로서 정의되는데, 이는 측(122)의 활성 영역(112)이 금속 층(123) 및 비아(124)를 사용함으로써 파워 서플라이(192)에 연결되고, 측(122)의 활성 영역(113)이 금속 층(125) 및 비아(121)를 사용함으로써 접지(194)에 연결되기 때문이다. 소스-소스 타입 표준 셀(110)의 측(127)은 유사한 구성들을 위한 소스측으로서 정의된다. 소스측들(122, 127)의 구성들에 기반하여, prBoundary(116)가 결정된다. 소스-소스 타입 표준 셀(110)의 소스측(122)에서, prBoundary(116)는 활성 영역들(112, 113) 및 비아들(124, 121)과 오버랩한다. 소스-소스 타입 표준 셀(110)의 다른 소스측(127)에서, prBoundary(116)는 활성 영역(112, 113) 및 비아들(126, 128)과 오버랩한다.
드레인-소스 타입 표준 셀(130)의 측(142)은 드레인측으로서 정의되는데, 이는 측(142)의 활성 영역(132)이 금속 층(143) 및 비아들(144, 141)을 사용함으로써 측(142)의 활성 영역(133)에 연결되기 때문이다. 드레인-소스 타입 표준 셀(130)의 측(147)은 소스측으로서 정의되는데, 이는 측(147)의 활성 영역(132)이 금속 층(145) 및 비아(146)를 사용함으로써 파워 서플라이(192)에 연결되고, 측(147)의 활성 영역(133)이 금속 층(149) 및 비아(148)를 사용함으로써 접지(194)에 연결되기 때문이다. 소스측(147) 및 드레인측(142)의 구성에 기반하여, prBoundary(136)가 결정된다. 드레인-소스 타입 표준 셀(130)의 소스측(147)에서, prBoundary(136)는 활성 영역들(132, 133) 및 비아들(146, 148)과 오버랩한다. 드레인-소스 타입 표준 셀(130)의 드레인측(142)에서, prBoundary(136)는 활성 영역들(132, 133)로부터 분리된다. 또한, prBoundary(136)는 폴리 게이트들(134)의 피치(180)에 관한 단위 거리(182)만큼 활성 영역들(132)로부터 분리된다.
드레인-드레인 타입 표준 셀(150)의 측(162)은 드레인측으로서 정의되는데, 이는 측(162)의 활성 영역(152)이 금속 층(163) 및 비아들(164, 161)을 사용함으로써 측(162)의 활성 영역(153)에 연결되기 때문이다. 드레인-드레인 타입 표준 셀(150)의 측(166)은 드레인측으로서 정의되는데, 이는 측(166)의 활성 영역(152)이 금속 층(167) 및 비아들(168, 169)을 사용함으로써 측(166)의 활성 영역(153)에 연결되기 때문이다. 드레인측들(162, 166)의 구성에 기반하여, prBoundary(156)가 결정된다. 드레인-드레인 타입 표준 셀(150)의 드레인측(162)에서, prBoundary(156)는 활성 영역들(152, 153)로부터 분리된다. 또한, prBoundary(156)는 폴리 게이트들(154)의 피치(184)에 관한 단위 거리(186)만큼 활성 영역들(152)로부터 분리된다. 반면에, 드레인-드레인 타입 표준 셀(150)의 드레인측(166)에서, prBoundary(156)는 활성 영역들(152, 153)로부터 분리된다. 또한, prBoundary(156)는 폴리 게이트들(154)의 피치(184)에 관한 단위 거리(188)만큼 활성 영역들(152)로부터 분리된다.
도 2는 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다. 도 2에 도시된 바와 같이, 표준 셀들(110, 130)은 prBoundary들(116, 136)을 정렬함으로써 배치된다. 실시예에서, 표준 셀(110)의 소스측(122) 및 표준 셀(130)의 소스측(147)이 정렬되고, 표준 셀(110)의 활성 영역(112)은 표준 셀(130)의 활성 영역(132)과 오버랩하며, 표준 셀(110)의 활성 영역(113)은 표준 셀(130)의 활성 영역(133)과 오버랩한다. 부가적으로, 금속 층들(123, 145)은 오버랩하고, 금속 층들(125, 149)은 오버랩한다. 따라서, 본 개시물의 prBoundary 구성으로 인해, 표준 셀들(110, 130)은 그들 사이에 최소의 공간이 낭비되도록 병합되어, 칩 면적의 감소를 초래한다.
도 3은 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다. 도 3에 도시된 바와 같이, 반도체 레이아웃(300)이 제공된다. 이러한 레이아웃(300)은 소스-소스 타입 표준 셀(310), 드레인-소스 타입 표준 셀(330), 및 드레인-드레인 타입 표준 셀(350)을 포함한다. 표준 셀들(310, 330, 350) 각각은 각각의 활성 영역들(OD)(312-313, 332-333, 352-353), 각각의 폴리 게이트들(314, 334, 354), 및 각각의 prBoundary들(316, 336, 356)을 갖는다.
활성 영역이 더미 폴리 게이트에 연결되지 않는 도 1과 대조적으로, 도 3의 활성 영역은 더미 폴리 게이트에 연결된다. 예를 들어, 소스-소스 타입 표준 셀(310)에서, 표준 셀(310)의 활성 영역(312)은 더미 폴리 게이트들(371-372)에 연결되고; 드레인-소스 타입 표준 셀(330)에서, 표준 셀(330)의 활성 영역(332)은 더미 폴리 게이트들(373-374)에 연결되고; 드레인-드레인 타입 표준 셀(350)에서, 표준 셀(350)의 활성 영역(352)은 더미 폴리 게이트들(375-376)에 연결된다. 부가적으로, 활성 영역과 더미 게이트 사이의 연결은 의도치 않은 누전을 생성할 수 있다. 캐드 층들(395-397)은 더미 게이트들의 일부분을 제거하기 위하여 마크로서 이용될 수 있어, 의도하지 않은 쇼트를 방지한다.
도 4는 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다. 도 4에 도시된 바와 같이, 반도체 레이아웃(400)이 제공된다. 도 3의 레이아웃(300)과 유사하게, 레이아웃(400)은 간략화된 소스-소스 타입 표준 셀(410) 및 간략화된 드레인-소스 타입 표준 셀(430)을 포함한다. 표준 셀들(410, 430) 사이의 배치에 포커스를 맞추기 위해, 금속 층들 및 비아들은 생략한다. 표준 셀들(410, 430) 각각은 각각의 활성 영역들(OD)(426-429, 446-449), 각각의 폴리 게이트들(422-425, 442-445), 및 각각의 prBoundary들(411, 431)을 갖는다. prBoundary들(411, 431) 각각은 각각의 에지들(412, 414 및 432, 434)을 갖는다.
도 5는 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다. 도 4 및 5를 또한 참고하라. 표준 셀들(430)의 우측 prBoundary 에지(414) of 표준 셀(410) 및 좌측 prBoundary 에지(432)를 정렬함으로써, 표준 셀들(410, 430)은 병합된다. 결과적으로, 표준 셀(410)의 폴리 게이트(424)는 표준 셀들(430)의 폴리 게이트(442)에 오버랩한다. 표준 셀(410)의 폴리 게이트(425)는 표준 셀들(430)의 폴리 게이트(443)에 오버랩한다. 표준 셀(410)의 활성 영역(428)은 표준 셀들(430)의 활성 영역(446)에 오버랩한다. 표준 셀(410)의 활성 영역(429)은 표준 셀들(430)의 활성 영역(447)에 오버랩한다. 따라서, 본 개시물의 prBoundary 구성으로 인해, 표준 셀들(410, 430)은 그들 사이에 최소의 공간이 낭비되도록 병합되어, 칩 면적의 감소를 초래한다.
도 6은 몇몇 실시예들에 따른 예시적인 반도체 레이아웃의 블록도이다. 도 4 및 6을 참고하라. 표준 셀(430)의 우측 prBoundary 에지(434) 및 표준 셀(410)의 좌측 prBoundary 에지(412)를 정렬함으로써, 표준 셀들(410, 430)은 병합된다. 예를 들어, 표준 셀(410)의 폴리 게이트(422)는 표준 셀들(430)의 폴리 게이트(445)에 오버랩한다.
도 7은 몇몇 실시예들에 따른 반도체 레이아웃 내의 셀 배치를 위한 방법의 흐름도이다. 반도체 레이아웃 내의 셀 배치를 위한 방법(700)이 제공된다. 먼저, 방법(700)은 2객의 측들을 갖는 제1 셀을 제공하는 단계(702)를 포함한다. 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성된다. 그 후, 제1 셀의 2개의 측들의 구성에 기반하여 제1 셀의 배치 및 배선 경계(prBoundary)를 제공하는 동작(704)이 발생한다. 또한, 방법(700)은 2개의 측들을 갖는 제2 셀을 제공하는 단계(706)를 포함한다. 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성된다. 다음으로, 방법(700)은 제2 셀의 2개의 측들의 구성에 기반하여 제2 셀의 prBoundary를 제공하는 동작(708)으로 진행된다. 뿐만 아니라, 방법(700)은 제1 셀의 prBoundary 및 제2 셀의 prBoundary에 기반하여 제1 셀 및 제2 셀을 배치하는 단계(710)를 포함한다.
또 다른 실시예는, 본 명세서에 제시된 기법들 중 하나 이상을 구현하도록 구성되는 프로세서 실행가능 명령어들을 포함하는 컴퓨터 판독가능 매체를 포함한다. 이들 방식들로 고안되는 컴퓨터 판독가능 매체 또는 컴퓨터 판독가능 디바이스의 예시적인 실시예는 도 8에 예시되고, 구현예(800)는 컴퓨터 판독가능 데이터(806)가 인코딩되는 컴퓨터 판독가능 매체(808), 예컨대 CD-R, DVD-R, 플래시 드라이브, 하드 디스크 드라이브의 플래터 등을 포함한다. 이러한 컴퓨터 판독가능 데이터(806)는 결국 본 명세서에 진술된 원리들 중 하나 이상에 따라 동작하도록 구성되는 컴퓨터 명령어들의 세트(804)를 포함한다. 실시예(800)에서, 프로세서 실행가능 컴퓨터 명령어들(804)은 도 7의 예시적인 방법(700) 중 적어도 일부와 같은 방법(802)을 수행하도록 구성된다. 다른 실시예에서, 프로세서 실행가능 컴퓨터 명령어들(804)은 예를 들어, 다음의 도 10의 예시적 시스템(1000)의 적어도 일부와 같은 시스템을 구현하도록 구성된다. 본 명세서에 제시된 기법들에 따라 동작하도록 구성되는 복수의 그러한 컴퓨터 판독가능 매체는 본 기술분야의 당업자들에 의해 고안된다.
본 출원에서 사용되는 바와 같은 용어들 "컴포넌트", "모듈", "시스템", "인터페이스" 등은 일반적으로 컴퓨터 관련 엔티티, 하드웨어, 하드웨어와 소프트웨어의 조합물, 소프트웨어, 또는 실행중인 소프트웨어(software in execution) 중 어느 하나를 지칭하도록 의도된다. 예를 들어, 컴포넌트는 프로세서에서 구동하는 프로세스, 프로세서, 오브젝트, 실행파일(executable), 실행 스레드(thread of execution), 프로그램 또는 컴퓨터일 수 있으나, 이에 제한되는 것은 아니다. 예시로서, 제어기 상에서 구동하는 애플리케이션 또는 제어기 모두가 컴포넌트일 수 있다. 프로세스 또는 실행 스레드 내에 상주하는 하나 이상의 컴포넌트들 및 컴포넌트는 2개 이상의 컴퓨터들 사이에 분배되거나 하나의 컴퓨터 상에 국부화될 수 있다.
도 9 및 하기의 논의는 본 명세서에 진술된 프로비젼(provision)들 중 하나 이상의 실시예들을 구현하기에 적합한 컴퓨팅 환경에 대한 간략화되고 일반적인 설명을 제공한다. 도 9의 동작 환경은 적합한 동작 환경의 단지 일예이며, 동작 환경의 기능 또는 사용의 범위에 대한 어떠한 제한도 제안하도록 의도되지 않는다. 예시적인 컴퓨팅 디바이스들은 개인용 컴퓨터들, 서버 컴퓨터들, 핸드헬드 또는 랩탑 디바이스들, 모바일 디바이스들, 예컨대 휴대전화들, 개인용 디지털 단말(PDA)들, 미디어 플레이어들 등, 멀티프로세서 시스템들, 가전제품들, 미니 컴퓨터들, 메인프레임 컴퓨터들, 상기 시스템들 또는 디바이스들 중 임의의 것을 포함하는 분산형 컴퓨팅 환경들 등을 포함하나, 이에 제한되는 것은 아니다.
요구되는 것은 아니지만, 실시예들은 하나 이상의 컴퓨팅 디바이스들에 의해 실행되는 "컴퓨터 판독가능 명령어들"의 일반적 문맥에서 설명된다. 컴퓨터 판독가능 명령어들은 하기에 논의될 바와 같이 컴퓨터 판독가능 매체를 통해 분배된다. 컴퓨터 판독가능 명령어들은 특정 추상 데이터 타입들을 구현하거나 특정 태스크들을 수행하는, 프로그램 모듈들, 예컨대 함수들, 오브젝트들, 애플리케이션 프로그래밍 인터페이스(API)들, 데이터 구조들 등으로서 구현된다. 통상적으로, 컴퓨터 판독가능 명령어들의 기능은 다양한 환경들에서 요구되는 바와 같이 조합되거나 분배된다.
도 9는 본 명세서에 제공되는 하나 이상의 실시예들을 구현하도록 구성되는 컴퓨팅 디바이스(912)를 포함하는 시스템(900)의 일예를 예시한다. 일 구성예에서, 컴퓨팅 디바이스(912)는 적어도 하나의 프로세싱 유닛(916) 및 메모리(918)를 포함한다. 컴퓨팅 디바이스의 정확한 구성 및 타입에 따라, 메모리(918)는 휘발성, 예컨대 RAM, 비휘발성, 예컨대 ROM, 플래시 메모리, 또는 이 둘의 몇몇 조합일 수 있다. 이러한 구성은 점선(914)에 의해 도 9에 예시된다.
다른 실시예들에서, 디바이스(912)는 부가적인 피쳐들 또는 기능을 포함한다. 예를 들어, 디바이스(912)는 자기 저장소, 광학 저장소 등을 포함하는(그러나 이에 제한되는 것은 아님) 착탈식 저장소 또는 비착탈식 저장소와 같은 부가적인 저장소를 또한 포함한다. 그러한 부가적인 저장소는 저장소(920)에 의해 도 9에 예시된다. 실시예에서, 본 명세서에 제공되는 하나 이상의 실시예들을 구현하기 위한 컴퓨터 판독가능 명령어들은 저장소(920) 내에 존재한다. 저장소(920)는 또한 운영 체제, 애플리케이셔 프로그램 등을 구현하기 위하여 다른 컴퓨터 판독가능 명령어들을 저장한다. 컴퓨터 판독가능 명령어들은 예를 들어, 프로세싱 유닛(916)에 의한 실행을 위해 메모리(918)에 로딩된다.
본 명세서에 사용된 바와 같은 용어 "컴퓨터 판독가능 매체"는 컴퓨터 저장 매체를 포함한다. 컴퓨터 저장 매체는 컴퓨터 판독가능 명령어들 또는 다른 데이터와 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현되는 휘발성 및 비휘발성의, 착탈식 및 비착탈식 매체를 포함한다. 메모리(918) 및 저장소(920)는 컴퓨터 저장 매체의 예들이다. 컴퓨터 저장 매체는 RAM, ROM, EEPROM, 플래시 메모리 또는 다른 메모리 기술, CD-ROM, DVD(Digital Versatile Disk)들, 또는 다른 광학 저장소, 자기 카세트들, 자기 테잎, 자기 디스크 저장소 또는 다른 자기 저장 디바이스들, 또는 원하는 정보를 저장하는데 사용될 수 있고 디바이스(912)에 의하여 액세스될 수 있는 임의의 다른 매체를 포함하나, 이에 제한되는 것은 아니다. 임의의 그러한 컴퓨터 저장 매체는 디바이스(912)의 일부분이다.
용어 "컴퓨터 판독가능 매체"는 통신 매체를 포함한다. 통신 매체는 통상적으로 반송파 또는 다른 이송(transport) 메커니즘과 같은 "변조된(modulated) 데이터 신호"로 컴퓨터 판독가능 명령어들 또는 다른 데이터를 담고 있으며, 임의의 정보 전달 매체를 포함한다. 용어 "변조된 데이터 신호"는 신호 내의 정보를 인코딩하기 위하여 그러한 방식으로 설정되거나 변화된 그것의 특징들 중 하나 이상을 갖는 신호를 포함한다.
디바이스(912)는 키보드, 마우스, 펜, 음성 입력 디바이스, 터치 입력 디바이스, 자외선 카메라, 비디오 입력 디바이스들, 또는 임의의 다른 입력 디바이스와 같은 입력 디바이스(들)(924)을 포함한다. 하나 이상의 디스플레이들, 스피커들, 프린터들, 또는 임의의 다른 출력 디바이스와 같은 출력 디바이스(들)(922)는 디바이스(912) 내에 또한 포함된다. 입력 디바이스(들)(924) 및 출력 디바이스(들)(922)는 유선 연결, 무선 연결, 또는 이들의 임의의 조합을 통해 디바이스(912)에 연결된다. 실시예에서, 다른 컴퓨팅 디바이스로부터의 입력 디바이스 또는 출력 디바이스는 컴퓨팅 디바이스(912)에 대한 입력 디바이스(들)(924) 또는 출력 디바이스(들)(922)로서 사용된다. 디바이스(912)는 또한 하나 이상의 다른 디바이스들과의 통신을 용이하기 하기 위하여 통신 접속부(들)(926)를 포함한다.
도 10은 몇몇 실시예들에 따른 반도체 레이아웃 내의 셀 배치를 위한 시스템의 블록도이다. 반도체 레이아웃 내의 셀 배치를 위한 시스템(1000)이 제공된다. 시스템(1000)은, 2개의 측들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제1 셀을 제공하도록, 그리고 2개의 측들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제2 셀을 제공하도록 구성되는 셀 제공자(cell provider)(1002); 제1 셀의 2개의 측들의 구성에 기반하여 제1 셀의 배치 및 배선 경계(prBoundary)를 제공하도록, 그리고 제2 셀의 2개의 측들의 구성에 기반하여 제2 셀의 prBoundary를 제공하도록 구성되는 경계 발생기(boundary generator)(1004); 및 제1 셀의 prBoundary 및 상기 제2 셀의 prBoundary에 기반하여, 상기 제1 셀 및 상기 제2 셀을 배치하도록 구성되는 배치 엔진(1006)을 포함한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록, 수 개의 실시예들의 피쳐들의 개요를 서술한다. 본 기술분야의 당업자들은 그들이 본 명세서에 도입된 실시예들의 동일한 목적들을 실행하고/실행하거나 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 수정하기 위한 기반으로서 본 개시내용을 용이하게 사용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적 구조들이 본 개시물의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시물의 사상 및 범위를 벗어나지 않고 본 발명에 대한 다양한 변화들, 대체들 및 변경들을 할 수 있다는 것을 또한 인식해야 한다.
Claims (10)
- 반도체 레이아웃 내의 셀 배치를 위한 방법에 있어서,
2개의 측(side)들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제1 셀을 제공하는 단계;
상기 제1 셀의 2개의 측들의 구성에 기반하여, 상기 제1 셀의 배치 및 배선 경계(prBoundary, place-and-route boundary)를 제공하는 단계;
2개의 측들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제2 셀을 제공하는 단계;
상기 제2 셀의 2개의 측들의 구성에 기반하여, 상기 제2 셀의 prBoundary를 제공하는 단계; 및
상기 제1 셀의 prBoundary 및 상기 제2 셀의 prBoundary에 기반하여, 상기 제1 셀 및 상기 제2 셀을 배치하는 단계
를 포함하는, 반도체 레이아웃 내의 셀 배치를 위한 방법. - 제1항에 있어서,
상기 소스측에 있는 PMOS의 활성 영역을 전원 장치(power supply)에 연결하는 단계를 더 포함하는, 반도체 레이아웃 내의 셀 배치를 위한 방법. - 제1항에 있어서,
상기 소스측에 있는 NMOS의 활성 영역을 접지에 연결하는 단계를 더 포함하는, 반도체 레이아웃 내의 셀 배치를 위한 방법. - 제1항에 있어서,
상기 제1 셀의 2개의 측들의 구성에 기반하여, 상기 제1 셀의 prBoundary를 제공하는 단계는,
상기 제1 측이 상기 소스측일 때, 상기 제1 측의 prBoundary를 상기 제1 측의 활성 영역과 오버랩시키는 단계; 및
상기 제1 측이 상기 드레인측일 때, 상기 제1 측의 prBoundary를 상기 제1 측의 활성 영역으로부터 분리시키는 단계
를 더 포함하는 것인, 반도체 레이아웃 내의 셀 배치를 위한 방법. - 제1항에 있어서,
상기 제1 셀의 prBoundary 및 상기 제2 셀의 prBoundary에 기반하여, 상기 제1 셀 및 상기 제2 셀을 배치하는 단계는, 상기 제1 셀의 prBoundary를 상기 제2 셀의 prBoundary에 대해 정렬(align)하는 단계를 더 포함하는 것인, 반도체 레이아웃 내의 셀 배치를 위한 방법. - 제1항에 있어서,
상기 제1 셀의 prBoundary 및 상기 제2 셀의 prBoundary에 기반하여, 상기 제1 셀 및 상기 제2 셀을 배치하는 단계는, 상기 제1 셀의 소스측이 상기 제2 셀의 소스측에 인접하게 배치될 때, 상기 제1 셀의 소스측의 활성 영역 및 상기 제2 셀의 소스측의 활성 영역을 오버랩시키는 단계를 더 포함하는 것인, 반도체 레이아웃 내의 셀 배치를 위한 방법. - 제1항에 있어서,
상기 제1 셀의 prBoundary 및 상기 제2 셀의 prBoundary에 기반하여, 상기 제1 셀 및 상기 제2 셀을 배치하는 단계는, 상기 제1 셀의 드레인측이 상기 제2 셀의 소스측에 인접하게 배치될 때, 상기 제1 셀의 드레인측의 활성 영역을 상기 제2 셀의 소스측의 활성 영역으로부터 분리시키는 단계를 더 포함하는 것인, 반도체 레이아웃 내의 셀 배치를 위한 방법. - 제1항에 있어서,
상기 제1 셀의 드레인측에 더미 폴리 게이트를 제공하는 단계; 및
상기 더미 폴리 게이트에 캐드(cad) 층을 제공하는 단계
를 더 포함하는, 반도체 레이아웃 내의 셀 배치를 위한 방법. - 반도체 레이아웃 내의 셀 배치를 위한 방법에 있어서,
2개의 측들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제1 셀을 제공하는 단계;
상기 제1 셀의 2개의 측들의 구성에 기반하여, 상기 제1 셀의 배치 및 배선 경계(prBoundary)를 제공하는 단계;
2개의 측들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제2 셀을 제공하는 단계;
상기 제2 셀의 2개의 측들의 구성에 기반하여, 상기 제2 셀의 prBoundary를 제공하는 단계;
상기 제1 셀의 prBoundary 및 상기 제2 셀의 prBoundary에 기반하여, 상기 제1 셀 및 상기 제2 셀을 배치하는 단계;
상기 소스측에 있는 PMOS의 활성 영역을 전원 장치에 연결하는 단계; 및
상기 소스측에 있는 NMOS의 활성 영역을 접지에 연결하는 단계
를 포함하는, 반도체 레이아웃 내의 셀 배치를 위한 방법. - 반도체 레이아웃 내의 셀 배치를 위한 시스템에 있어서,
2개의 측들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제1 셀을 제공하도록, 그리고 2개의 측들 ― 각각의 측은 소스측 및 드레인측 중 적어도 하나로서 구성됨 ― 을 갖는 제2 셀을 제공하도록 구성되는 셀 제공자(cell provider);
상기 제1 셀의 2개의 측들의 구성에 기반하여 상기 제1 셀의 배치 및 배선 경계(prBoundary)를 제공하도록, 그리고 상기 제2 셀의 2개의 측들의 구성에 기반하여 상기 제2 셀의 prBoundary를 제공하도록 구성되는 경계 발생기(boundary generator); 및
상기 제1 셀의 prBoundary 및 상기 제2 셀의 prBoundary에 기반하여, 상기 제1 셀 및 상기 제2 셀을 배치하도록 구성되는 배치 엔진
을 포함하는, 반도체 레이아웃 내의 셀 배치를 위한 시스템.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |