CN108268693B - 对电源-接地胞元群组进行分割的方法及*** - Google Patents
对电源-接地胞元群组进行分割的方法及*** Download PDFInfo
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Abstract
公开一种对电源‑接地(PG)胞元群组进行分割的分割方法。所述方法包括：通过从电源‑接地胞元群组中选择至少一个边界内电源‑接地胞元来形成第一分割组；将电源‑接地胞元群组中的至少一个边界外电源‑接地胞元添加到第一分割组中；通过选择电源‑接地胞元群组中的剩余的边界内电源‑接地胞元及剩余的边界外电源‑接地胞元来形成第二分割组；计算第一分割组中边界内电源‑接地胞元的总面积；计算第一分割组中边界外电源‑接地胞元的总面积；计算第二分割组中边界内电源‑接地胞元的总面积；计算第二分割组中边界外电源‑接地胞元的总面积；及计算第一分割组中边界内电源‑接地胞元的总面积与所述第一分割组中边界外电源‑接地胞元的总面积之间的差。
Description
技术领域
本发明实施例涉及异质电源-接地胞元的区块级设计方法。
背景技术
随着移动装置、物联网(internet of things)(“IoT”)及***芯片(system on achip)(“SoC”)的迅速发展，对低功率硅芯片的需求已显著增加。物联网是对实体装置、车辆(也称为“连接装置(connected device)”及“智能装置(smart device)”)、建筑及其他物品的网络互联(internetworking)，所述实体装置、车辆、建筑及其他物品嵌有能够使其收集及交换信息的电子设备、软件、传感器、执行器(actuator)及网络连接(networkconnectivity)。***芯片是将计算机或其他电子***的所有组件集成到单一芯片中的集成电路(integrated circuit)(“IC”)。***芯片可含有全部位于单一芯片衬底上的数位功能(digital function)、模拟功能(analog function)、混合信号功能(mixed-signalfunction)、及射频功能(radio frequency function)。***芯片因其低功耗特性而被广泛实作于移动电子设备中及物联网中。
集成电路制造工艺的进步已使得***芯片设计具有不断增加的复杂度及功能，所述不断增加的复杂度及功能会消耗更多的电力。为延长电池寿命、降低总***成本及提高市场竞争力，移动装置及物联网装置需要低功率芯片设计。
对低功率芯片设计的此种需求要求设计工具以单一标准格式来交流低功率设计参数以实现低功率设计效率。在低功率设计参数的功率域中，电源-接地(power-ground)(“PG”)网及连接(connectivity)是芯片效率的决定因素。如本文中所论述，将具有电源-接地条的胞元称作电源-接地胞元(PG cell)。
发明内容
一种对电源-接地(PG)胞元群组进行分割的方法，所述方法包括：通过从所述电源-接地胞元群组中选择至少一个边界内电源-接地胞元来形成第一分割组；将所述电源-接地胞元群组中的至少一个边界外电源-接地胞元添加到所述第一分割组中；以及通过选择所述电源-接地胞元群组中的剩余的边界内电源-接地胞元及剩余的边界外电源-接地胞元来形成第二分割组。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1说明根据一些实施例的形成异质电源-接地胞元结构的两个边界外电源-接地胞元及一个边界内电源-接地胞元的布局设计。
图2是根据一些实施例的电路设计层次结构的方块图。
图3是说明根据一些实施例的异质电源-接地胞元结构的设计方法的方块图。
图4是根据一些实施例的异质电源-接地胞元结构的分割的示意图。
图5是根据一些实施例的异质电源-接地胞元结构的合法化的示意图。
图6是根据一些实施例的异质电源-接地胞元结构的优化过程的示意图。
图7是根据一些实施例的遵从前端规则(front end rule)来对异质电源-接地胞元结构进行放置的过程的示意图。
图8是根据一些实施例的基于电压阈值规则(VT-rule)来对异质电源-接地胞元结构进行填充体***的过程的示意图。
附图标号说明
100：胞元/第一边界外电源-接地胞元
101：电源条/第一电源条/VDD电源条
102：电源条/第二电源条/VSS电源条
200：胞元/第二边界外电源-接地胞元
201：电源条/第一电源条/VSS电源条
202：电源条/第二电源条
203：电源条/第三电源条/VSS电源条
250、350：胞元边界
300：胞元/边界内电源-接地胞元
301：VDD电源条
302：VSS电源条
400：衬底
401、402、403：电源轨条
1000：布局/布局设计
2000：***设计层次结构
2101：***
2201、2202、2203：电路
2301、2302、2303：区块
3000：设计***
3101：边界内电源-接地胞元工具套件
3102：边界外电源-接地胞元工具套件
3103：设计工具套件
3200：应用程序设计接口
3201：单元/平面图单元
3202：放置单元
3203：时钟树合成单元
3204：布线单元
3205：单元/布线后单元
3300：几何形状设计***
3400：基于异质电源-接地结构的应用程序设计接口单元
4100、7200、7300：平面图
4200、4300、4400、4500：平面图/分割组
5100、6100、7100：平面图/初始平面图
5101、5102、5103、5201、5202、5203、6101、6102、6103、7101、7103、7105、7110、7111、7112：边界外电源-接地胞元
5104、5105、5204、5205、6104、6105、6202：边界内电源-接地胞元5106、5107：片段
5200：合法化平面图
7102、7104、7109：边界外电源-接地胞元/电压胞元
7106、7107：边界内电源-接地胞元/电压胞元
7108：胞元/边界外电源-接地胞元/超低阈值电压边界外电源-接地胞元7208：胞元
8221、8222、8223、8224、8225：填充体
VDD：第一电源电平
VSS：第二电源电平
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
图1说明根据一些实施例的两个边界外电源-接地胞元及一个边界内电源-接地胞元的布局1000。根据一些实施例，布局1000包括第一边界外电源-接地胞元100，第一边界外电源-接地胞元100具有对胞元100提供第一电源电平VDD的第一电源条101及对胞元100提供第二电源电平VSS的第二电源条102。第一边界外电源-接地胞元100位于衬底400的顶部，电源条101对准电源轨条402且电源条102对准电源轨条403以实现恰当的电源配置。根据一些实施例，布局设计1000更包括第二边界外电源-接地胞元200，第二边界外电源-接地胞元200的高度为胞元100的高度的近似两倍。第二边界外电源-接地胞元200包括对胞元200提供第二电源电平VSS的第一电源条201、对胞元200提供第一电源电平VDD的第二电源条202、及提供第二电源电平VSS的第三电源条203。第二边界外电源-接地胞元200也位于衬底400的顶部，且电源条201、202及203对准对应电源轨条401、402及403以实现恰当的电源配置。布局设计1000还包括边界内电源-接地胞元300，边界内电源-接地胞元300包括VDD电源条301及VSS电源条302，VDD电源条301与VSS电源条302分别对准对应电源轨条402及403以实现电力管理。
胞元100为“边界外电源-接地胞元”是因为如图1中所示VDD电源条101及VSS电源条102不被包围在胞元100的胞元边界150内。相似地，胞元200为“边界外电源-接地胞元”是因为VSS电源条201及VSS电源条203不被包围在胞元边界250内。相比之下，胞元300为“边界内电源-接地胞元”是因为VDD电源条301与VSS电源条302均被包围在胞元300的胞元边界350内。如图1中所示，胞元100的VDD电源条101与胞元300的VDD电源条301均对准电源轨条402；相似地，胞元100的VSS电源条102与胞元300的VSS电源条302均对准电源轨条403。由于胞元100为边界外电源-接地胞元且胞元300为边界内电源-接地胞元这一事实，胞元300的高度大于胞元100的高度。根据一些实施例，边界内电源-接地胞元具有比对应边界外电源-接地胞元大的高度。出于此原因，传统设计方法无法在同一设计区块中处理边界内电源-接地胞元与边界外电源-接地胞元二者，以下将结合图2对此进行进一步论述。根据一些实施例，边界外电源-接地胞元与边界内电源-接地胞元二者均实作于同一设计区块中，从而会减小胞元在衬底上所需的面积。
图2是根据一些实施例的***设计层次结构的方块图。根据一些实施例，***设计层次结构2000包括***2101，***2101还包括多个电路2201、2202、2203等。每一电路还包括多个区块2301、2302、2303等。根据一些实施例，所述多个区块中的一或多者包括边界内电源-接地胞元结构与边界外电源-接地胞元结构二者会优化总功率效率及性能。另外，包括边界内电源-接地胞元结构与边界外电源-接地胞元结构二者的区块会使芯片面积最小化。
图3是说明根据一些实施例的异质电源-接地胞元结构的设计方法的方块图。根据一些实施例，设计***3000包括用于处理边界内电源-接地胞元的边界内电源-接地胞元工具套件(in-boundary PG cell tool kit)(“IBPG工具套件(IBPG Kit)”)3101、边界外电源-接地胞元工具套件(out-boundary PG cell tool kit)(“OBPG工具套件(OBPG Kit)”)3102、及设计工具套件3103。根据一些实施例，设计***为电子设计自动化(ElectronicDesign Automation)(“EDA”)工具。根据一些实施例，电子设计自动化工具是由铿腾电子设计自动化软件(Cadence EDA software)提供。根据一些实施例，设计***3000亦包括应用程序设计接口(application programming interface)(“API”)3200及几何形状设计***(geometry design system)(“GDS”)3300。根据一些实施例，应用程序设计接口3200包括以下所将进一步详细阐述的平面图单元3201、放置单元3202、时钟树合成(clock treesynthesis)(“CTS”)单元3203、布线单元3204、布线后单元3205、及基于异质电源-接地结构的应用程序设计接口单元3400。
根据一些实施例，边界内电源-接地工具套件3101、边界外电源-接地工具套件3102、及设计工具套件3103将设计参数作为输入提供至应用程序设计接口3200。在接收到此输入数据时，平面图单元3201将所接收电路区块分组成或分割成功能模块。接下来，放置单元3202根据设计规则将模块放置于布局中。接下来，时钟树合成单元3203合成时钟树以实现恰当的时序(timing)及时钟(clocking)。在恰当地排列时序及时钟之后，布线单元3204适宜地排列电路布线。最终，布线后单元3205进行布线后处理以实现时序优化。当布线后处理完成时，文件被以GDS格式保存以供进一步处理。
根据另一实施例，单元3201至3205是基于异质电源-接地结构，此意指在设计过程期间，单一区块能够包括边界内电源-接地胞元与边界外电源-接地胞元二者以实现改善的性能及功率效率。
根据一些实施例，设计***3000使用边界内电源-接地工具套件3101、边界外电源-接地工具套件3102、设计工具套件3103、应用程序设计接口3200、及几何形状设计***3300基于输入数据来创建电路布局。举例来说，输入数据包括与边界外电源-接地胞元、边界内电源-接地胞元、及此种边界外电源-接地胞元和边界内电源-接地胞元之间的关系信息有关的信息。通过使用边界内电源-接地工具套件3101、边界外电源-接地工具套件3102、设计工具套件3103、应用程序设计接口3200、及几何形状设计***3300，边界外电源-接地胞元及/或边界内电源-接地胞元的部署得到优化以实现功率及布线的最大化效率。根据一些实施例，接着基于已通过以上所论述的***及方法而优化的电路布局来制作集成电路。所制作的集成电路会因此实现功率及布线的最大化效率。
图4是根据一些实施例的异质电源-接地胞元结构的分割过程的示意图。作为非限制性实例，假定在被提供到图3中的平面图单元3201的平面图4100中存在200个边界内电源-接地胞元及200个边界外电源-接地结构。基于异质电源-接地结构的应用程序设计接口单元3400执行分割以对功率及性能进行优化且使所消耗面积最小化。根据一些实施例，设计***3000执行以下优化：
其中A(IBPG)i及A(OBPG)i分别表示边界内电源-接地布局设计面积及边界外电源-接地布局设计面积。
根据一些实施例，设计***3000使边界内电源-接地胞元与边界外电源-接地胞元之间的面积差最大化。举例来说，将平面图4100分割成平面图4200及4300，其中，平面图4200包括100个边界内电源-接地胞元及100个边界外电源-接地胞元，且平面图4300包括100个边界内电源-接地胞元及100个边界外电源-接地胞元。分割成平面图4200+4300这一结果不会使边界内电源-接地胞元与边界外电源-接地胞元之间的面积差最大化。作为另一实例，将平面图4100分割成平面图4400及4500，其中，平面图4400包括20个边界内电源-接地胞元及180个边界外电源-接地胞元，且平面图4500包括180个边界内电源-接地胞元及20个边界外电源-接地胞元。分割成平面图4400+4500这一结果会使边界内电源-接地胞元与边界外电源-接地胞元之间的面积差最大化。在含有100个边界内电源-接地胞元及100个边界外电源-接地胞元的分割组4200及分割组4300中，边界内电源-接地胞元与边界外电源-接地胞元之间的差为零。在分割组4400及分割组4500中，边界内电源-接地胞元与边界外电源-接地胞元之间的差为160。
图5是根据一些实施例的异质电源-接地胞元结构的合法化过程的示意图，在所述异质电源-接地胞元结构中初始平面图5100被重新排列成合法化平面图5200。根据一些实施例，平面图5100包括边界外电源-接地胞元5101、5102、5103、及边界内电源-接地胞元5104及5105。由于边界内电源-接地胞元与边界外电源-接地胞元之间存在大小差异，因此边界内电源-接地胞元与边界外电源-接地胞元之间存在片段(fragmentation)5106及5107。根据一些实施例，基于异质电源-接地结构的应用程序设计接口单元3400中的优化过程通过使胞元片段5106及5107最小化来执行胞元合法化。根据一些实施例，举例来说，如图5的右侧所示，将边界外电源-接地胞元5201、5202及5203封包于一起，如图1中所说明，边界外电源-接地胞元5201、5202及5203的对应电源条恰当地对准衬底上的电源轨条。相似地，如图5的右侧所示，将边界内电源-接地胞元5204及5205封包于一起，如图1中所说明，边界内电源-接地胞元5204及5205的对应电源条恰当地对准衬底上的电源轨条。在经重新排列的平面图5200中，移除片段5106及5107。根据一些实施例，在重新排列电源-接地胞元时，适宜地使电源-接地胞元的位移最小化，且使所述电源-接地胞元所需的面积减小或最小化。
图6是根据一些实施例的异质电源-接地胞元结构的优化过程的示意图。根据一些实施例，初始平面图6100包括边界外电源-接地胞元6101、6102及6103，边界外电源-接地胞元6101、6102及6103的对应电源条恰当地对准衬底的对应电源轨条。平面图6100还包括边界内电源-接地胞元6104及6105。根据一些实施例，为了对平面图的时序进行优化且由于存在不具有用于将小驱动边界外电源-接地胞元变成大驱动边界外电源-接地胞元、将边界外电源-接地胞元6102变成边界内电源-接地胞元6202而不引入位移的空间这一约束条件，因此将其原始电源条恰当地对准对应电源轨条会优化所述平面图的功率效率及时序。根据一些实施例，小驱动胞元暗示小面积胞元，且反之亦然。
图7是根据一些实施例的遵从前端规则来对异质电源-接地胞元结构进行放置的过程的示意图。根据一些实施例，初始平面图7100包括边界外电源-接地胞元7101、7102、7103、7104、7105、7108、7109、7110、7111及7112。平面图7100还包括边界内电源-接地胞元7106及7107。根据一些实施例，电压胞元7102、7106及7109为标准阈值电压胞元，电压胞元7104及7107为低阈值电压胞元，且其余电压胞元为超低阈值电压胞元。根据一些实施例，前端规则(也称作电压阈值规则(voltage threshold rule)(“VT规则”))要求占用至少三个部位的单一胞元具有最小宽度。存在针对离子植入区域的一些制造约束条件，所述制造约束条件被称作最小植入区域约束条件(minimum implant area constraint)。根据所述约束条件，每一离子植入区域必须具有特定最小宽度。另外，为相同类型的两个离子植入区域必须通过特定最小间距(spacing)来隔开。为了满足前端规则，将超低阈值电压边界外电源-接地胞元7108向右移位而变成平面图7200中的胞元7208，从而可***半行填充体以满足电压阈值最小区域规则。将添加另外半行填充体以填充因此种移动而留下的中空空间，以下将在图8中对此予以详细论述。填充体为用于占用布局中的中空空间的虚拟区块。根据一些实施例，将胞元的位置移位成满足如以上所论述的电压阈值规则可改善所得电路的功耗及时间特性。
图8是根据一些实施例的在异质电源-接地胞元结构内进行填充体***的过程的示意图。根据一些实施例，如图7中所论述，将胞元7108移位而变成平面图7200中的胞元7208。在平面图7300中，***半行填充体8221、8222、8223、8224及8225以满足如以上所论述的电压阈值规则。
根据一些实施例，公开一种对具有至少一个边界内电源-接地胞元及至少一个边界外电源-接地胞元的电源-接地胞元群组进行分割的方法。所述方法包括以下步骤：通过从电源-接地胞元群组中选择至少一个边界内电源-接地胞元来形成第一分割组；将电源-接地胞元群组中的至少一个边界外电源-接地胞元添加到第一分割组中；以及，通过选择电源-接地胞元群组中的剩余的边界内电源-接地胞元及剩余的边界外电源-接地胞元来形成第二分割组。
根据一些实施例，所述方法还包括以下步骤：计算第一分割组中边界内电源-接地胞元的总面积。
根据一些实施例，所述方法还包括以下步骤：计算第一分割组中边界外电源-接地胞元的总面积。
根据一些实施例，所述方法还包括以下步骤：计算第二分割组中边界内电源-接地胞元的总面积。
根据一些实施例，所述方法还包括以下步骤：计算第二分割组中边界外电源-接地胞元的总面积。
根据一些实施例，所述方法还包括以下步骤：计算第一分割组中边界内电源-接地胞元的总面积与所述第一分割组中边界外电源-接地胞元的总面积之间的差。
根据一些实施例，所述方法还包括以下步骤：计算第二分割组中边界内电源-接地胞元的总面积与所述第二分割组中边界外电源-接地胞元的总面积之间的差。
根据一些实施例，所述方法还包括以下步骤：通过调整第一分割组中边界内电源-接地胞元的数目及所述第一分割组中边界外电源-接地胞元的数目来将所述第一分割组中所述边界内电源-接地胞元的总面积与所述第一分割组中所述边界外电源-接地胞元的总面积之间的差最大化。
根据一些实施例，所述方法还包括以下步骤：通过调整第二分割组中边界内电源-接地胞元的数目及所述第二分割组中边界外电源-接地胞元的数目来将所述第二分割组中所述边界内电源-接地胞元的总面积与所述第二分割组中所述边界外电源-接地胞元的总面积之间的差最大化。
根据一些实施例，公开一种对具有至少一个边界内电源-接地胞元及至少一个边界外电源-接地胞元的电源-接地胞元群组进行分割的方法。所述方法包括：将至少一个边界外电源-接地胞元放置于衬底上，其中所述至少一个边界外电源-接地胞元的电源条对准所述衬底上的对应电源轨条；以及，将至少一个边界内电源-接地胞元放置于衬底上，其中所述至少一个边界内电源-接地胞元的电源条对准所述衬底上的对应电源轨条。
根据一些实施例，所述方法还包括以下步骤：将所述至少一个边界外电源-接地胞元保持于其原始位置。
根据一些实施例，所述方法还包括以下步骤：将所述至少一个边界内电源-接地胞元保持于其原始位置。
根据一些实施例，所述方法还包括以下步骤：通过将所述至少一个边界外电源-接地胞元的大小增大到与边界内电源-接地胞元的大小匹配来将所述至少一个边界外电源-接地胞元变成边界内电源-接地胞元以形成新的平面图。
根据一些实施例，所述方法还包括以下步骤：对所述新的平面图的时序进行优化。
根据一些实施例，公开一种对具有至少一个边界内电源-接地(PG)胞元及至少一个边界外电源-接地胞元的电源-接地胞元群组进行分割的电路。所述电路包括：边界内电源-接地胞元工具单元，用于处理边界内电源-接地胞元；边界外电源-接地胞元工具套件，用于处理边界外电源-接地胞元；设计单元，用于处理ID设计信息；应用程序设计接口单元，用于与应用程序设计进行接口；以及几何形状设计单元，用于设计集成电路几何形状。
根据一些实施例，所述应用程序设计接口单元还包括：平面图单元，用于将多个所接收电路区块分割成功能模块；放置单元，用于根据设计规则来处理集成电路放置；时钟树合成单元，用于合成时钟树以实现恰当的时序及时钟；布线单元，用于排列布线；以及布线后单元，用于布线后处理以实现时序优化。
根据一些实施例，公开一种对集成电路(IC)的具有至少一个边界内电源-接地(PG)胞元及至少一个边界外电源-接地胞元的电源-接地胞元群组进行分割的***，其特征在于，所述***包括：边界内电源-接地胞元工具单元，被配置成确定所述集成电路内至少一个边界内电源-接地胞元的位置；边界外电源-接地胞元工具套件，被配置成确定所述集成电路内至少一个边界外电源-接地胞元的位置；设计单元，被配置成判断所述至少一个边界内电源-接地胞元的所述位置及所述至少一个边界外电源-接地胞元的所述位置是否满足预定设计规则；应用程序设计接口单元，被配置成从用户接受输入；以及几何形状设计单元，被配置成基于来自所述用户的所述输入来确定所述集成电路的几何形状特征。
根据一些实施例，所述应用程序设计接口单元还包括：平面图单元，用于将多个所接收电路区块分割成功能模块。
根据一些实施例，所述应用程序设计接口单元还包括：放置单元，用于根据所述预定设计规则来调整所述至少一个边界内电源-接地胞元的所述位置及所述至少一个边界外电源-接地胞元的所述位置以优化所述集成电路的配线及时序。
根据一些实施例，所述应用程序设计接口单元还包括：时钟树合成单元，用于合成时钟树以为所述集成电路提供优化的时序及时钟。
根据一些实施例，所述应用程序设计接口单元还包括：布线单元，被配置成根据所述预定设计规则来排列所述集成电路的配线的布线。
根据一些实施例，所述应用程序设计接口单元还包括：布线后单元，用于确定集成电路组件位置及配线的任何进一步调整以实现时序优化。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替、及变更。
Claims (20)
1.一种对电源-接地胞元群组进行分割的方法，其特征在于，所述方法包括：
通过从所述电源-接地胞元群组中选择至少一个边界内电源-接地胞元来形成第一分割组；
将所述电源-接地胞元群组中的至少一个边界外电源-接地胞元添加到所述第一分割组中；以及
通过选择所述电源-接地胞元群组中的剩余的边界内电源-接地胞元及剩余的边界外电源-接地胞元来形成第二分割组，
其中所述电源-接地胞元群组中的电源-接地胞元是具有电源条与接地条的胞元，所述至少一个边界内电源-接地胞元是对应胞元的所述电源条与所述接地条均被包围在所述对应胞元的胞元边界内，所述至少一个边界外电源-接地胞元是所述对应胞元的所述电源条与所述接地条不被包围在所述对应胞元的胞元边界内。
2.根据权利要求1所述的方法，其特征在于，还包括：
计算所述第一分割组中所述边界内电源-接地胞元的总面积。
3.根据权利要求2所述的方法，其特征在于，还包括：
计算所述第一分割组中所述边界外电源-接地胞元的总面积。
4.根据权利要求3所述的方法，其特征在于，还包括：
计算所述第二分割组中所述边界内电源-接地胞元的总面积。
5.根据权利要求4所述的方法，其特征在于，还包括：
计算所述第二分割组中所述边界外电源-接地胞元的总面积。
6.根据权利要求5所述的方法，其特征在于，还包括：
计算所述第一分割组中所述边界内电源-接地胞元的所述总面积与所述第一分割组中所述边界外电源-接地胞元的所述总面积之间的差。
7.根据权利要求6所述的方法，其特征在于，还包括：
计算所述第二分割组中所述边界内电源-接地胞元的所述总面积与所述第二分割组中所述边界外电源-接地胞元的所述总面积之间的差。
8.根据权利要求7所述的方法，其特征在于，还包括：
通过调整所述第一分割组中所述边界内电源-接地胞元的数目及所述第一分割组中所述边界外电源-接地胞元的数目来将所述第一分割组中所述边界内电源-接地胞元的所述总面积与所述第一分割组中所述边界外电源-接地胞元的所述总面积之间的差最大化。
9.根据权利要求8所述的方法，其特征在于，还包括：
通过调整所述第二分割组中所述边界内电源-接地胞元的数目及所述第二分割组中所述边界外电源-接地胞元的数目来将所述第二分割组中所述边界内电源-接地胞元的所述总面积与所述第二分割组中所述边界外电源-接地胞元的所述总面积之间的差最大化。
10.一种对具有至少一个边界内电源-接地胞元及至少一个边界外电源-接地胞元的电源-接地胞元群组进行分割的方法，其特征在于，所述方法包括：
将至少一个边界外电源-接地胞元放置于衬底上，其中所述至少一个边界外电源-接地胞元的电源条对准所述衬底上的对应电源轨条；以及
将至少一个边界内电源-接地胞元放置于所述衬底上，其中所述至少一个边界内电源-接地胞元的电源条对准所述衬底上的对应电源轨条，
其中所述电源-接地胞元群组中的电源-接地胞元是具有电源条与接地条的胞元，所述至少一个边界内电源-接地胞元是对应胞元的所述电源条与所述接地条均被包围在所述对应胞元的胞元边界内，所述至少一个边界外电源-接地胞元是所述对应胞元的所述电源条与所述接地条不被包围在所述对应胞元的胞元边界内。
11.根据权利要求10所述的方法，其特征在于，还包括：
将所述至少一个边界外电源-接地胞元保持于其原始位置。
12.根据权利要求11所述的方法，其特征在于，还包括：
将所述至少一个边界内电源-接地胞元保持于其原始位置。
13.根据权利要求12所述的方法，其特征在于，还包括：
通过将所述至少一个边界外电源-接地胞元的大小增大到与边界内电源-接地胞元的大小匹配来将所述至少一个边界外电源-接地胞元变成边界内电源-接地胞元以形成新的平面图。
14.根据权利要求13所述的方法，其特征在于，还包括：
对所述新的平面图的时序进行优化。
15.一种对集成电路的具有至少一个边界内电源-接地胞元及至少一个边界外电源-接地胞元的电源-接地胞元群组进行分割的***，其特征在于，所述***包括：
边界内电源-接地胞元工具单元，被配置成确定所述集成电路内至少一个边界内电源-接地胞元的位置；
边界外电源-接地胞元工具套件，被配置成确定所述集成电路内至少一个边界外电源-接地胞元的位置；
设计单元，被配置成判断所述至少一个边界内电源-接地胞元的所述位置及所述至少一个边界外电源-接地胞元的所述位置是否满足预定设计规则；
应用程序设计接口单元，被配置成从用户接受输入；以及
几何形状设计单元，被配置成基于来自所述用户的所述输入来确定所述集成电路的几何形状特征，
其中所述电源-接地胞元群组中的电源-接地胞元是具有电源条与接地条的胞元，所述至少一个边界内电源-接地胞元是对应胞元的所述电源条与所述接地条均被包围在所述对应胞元的胞元边界内，所述至少一个边界外电源-接地胞元是所述对应胞元的所述电源条与所述接地条不被包围在所述对应胞元的胞元边界内。
16.根据权利要求15所述的***，其特征在于，所述应用程序设计接口单元还包括：
平面图单元，用于将多个所接收电路区块分割成功能模块。
17.根据权利要求15所述的***，其特征在于，所述应用程序设计接口单元还包括：
放置单元，用于根据所述预定设计规则来调整所述至少一个边界内电源-接地胞元的所述位置及所述至少一个边界外电源-接地胞元的所述位置以优化所述集成电路的配线及时序。
18.根据权利要求15所述的***，其特征在于，所述应用程序设计接口单元还包括：
时钟树合成单元，用于合成时钟树以为所述集成电路提供优化的时序及时钟。
19.根据权利要求15所述的***，其特征在于，所述应用程序设计接口单元还包括：
布线单元，被配置成根据所述预定设计规则来排列所述集成电路的配线的布线。
20.根据权利要求15所述的***，其特征在于，所述应用程序设计接口单元还包括：
布线后单元，用于确定集成电路组件位置及配线的任何进一步调整以实现时序优化。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201662434693P | 2016-12-15 | 2016-12-15 | |
| US62/434,693 | 2016-12-15 | ||
| US15/723,308 US10515175B2 (en) | 2016-12-15 | 2017-10-03 | Block-level design method for heterogeneous PG-structure cells |
| US15/723,308 | 2017-10-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108268693A CN108268693A (zh) | 2018-07-10 |
| CN108268693B true CN108268693B (zh) | 2023-09-01 |
Family
ID=62770924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711242514.8A Active CN108268693B (zh) | 2016-12-15 | 2017-11-30 | 对电源-接地胞元群组进行分割的方法及*** |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108268693B (zh) |
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-
2017
- 2017-11-30 CN CN201711242514.8A patent/CN108268693B/zh active Active
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|---|---|
| CN108268693A (zh) | 2018-07-10 |
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