KR20160123708A - 이미지 센싱 장치 - Google Patents

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KR20160123708A
KR20160123708A KR1020150054205A KR20150054205A KR20160123708A KR 20160123708 A KR20160123708 A KR 20160123708A KR 1020150054205 A KR1020150054205 A KR 1020150054205A KR 20150054205 A KR20150054205 A KR 20150054205A KR 20160123708 A KR20160123708 A KR 20160123708A
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Abstract

이미지 센싱 장치에 관한 것으로, 단위 로우 시간마다 다른 논리 조합의 제1 및 제2 클럭 제어신호를 생성하기 위한 클럭신호 제어블록; 기준 클럭신호에 응답하여 위상이 서로 다른 제1 및 제2 클럭신호를 생성하고, 상기 제1 및 제2 클럭 제어신호에 응답하여 상기 단위 로우 시간마다 상기 제1 클럭신호에 반영되는 제1 지연시간과 상기 제2 클럭신호에 반영되는 제2 지연시간을 조절하기 위한 클럭신호 분주블록; 및 상기 단위 로우 시간마다 입력되는 픽셀신호를 상기 제1 및 제2 클럭신호에 응답하여 디지털신호로 변환하기 위한 픽셀신호 처리블록을 포함하는 이미지 센싱 장치가 제공된다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센싱 장치에 관한 것이다.
일반적으로, 이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.
한편, 상기 이미지 센싱 장치는 픽셀 어레이에서 출력되는 아날로그 신호를 디지털 신호로 변환하기 위하여 아날로그/디지털 컨버터(ADC)를 포함한다. 통상적으로, 상기 아날로그/디지털 컨버터는 상기 아날로그 신호를 상기 디지털 신호로 변환할 때 클록 신호를 이용한다. 상기 아날로그/디지털 컨버터의 동작 속도 및 소모 전력은 상기 이미지 센싱 장치의 성능에 직접적인 영향을 미친다.
최근, 상기 아날로그/디지털 컨버터의 소모 전력을 줄이고 상기 아날로그/디지털 컨버터의 동작 속도를 낮추기 위하여, 상기 이미지 센싱 장치는 더블 데이터 레이트(이하 "DDR"라 칭함) 스킴을 채택하고 있고, 더 나아가서는 쿼드 데이터 레이트(이하 "QDR"라 칭함) 스킴을 채택하고 있다. 상기 DDR 스킴은 소오스 클럭신호의 1/2에 대응하는 주파수를 가지는 1개의 클럭신호를 이용하고, 상기 QDR 스킴은 상기 소오스 클럭신호의 1/4에 대응하는 주파수를 가지는 2개의 클럭신호를 이용한다. 따라서, 상기 DDR 스킴의 소모 전력과 상기 QDR 스킴의 소모 전력은 실질적으로 동일하다. 그러나, 상기 QDR 스킴은 상기 DDR 스킴에 비하여 낮은 주파수의 클럭신호를 이용하므로, 상기 QDR 스킴의 필요성이 증대되고 있다.
도 1에는 상기 QDR 스킴을 기반으로 한 이미지 센싱 장치의 블록 구성도가 도시되어 있다.
도 1을 참조하면, 이미지 센싱 장치(100)는 제어블록(110), 램프전압 생성블록(120), 클럭신호 분주블록(130), 픽셀블록(140), 및 픽셀신호 처리블록(150)을 포함한다.
제어블록(110)은 픽셀블록(140)의 동작을 단위 로우 시간마다 로우별 제어하기 위한 동작제어신호들(ROW_CTRLs)을 생성한다.
램프전압 생성블록(120)은 상기 단위 로우 시간마다 예정된 패턴으로 램핑하는 램프전압(VRAMP)을 생성한다. 예컨대, 램프전압 생성블록(120)은 상기 단위 로우 시간마다 예정된 전압 레벨만큼씩 상승하거나 또는 강하하는 램프전압(VRAMP)을 생성한다.
클럭신호 분주블록(130)은 기준 클럭신호(CLK_REF)를 예정된 분주비로 분주하여 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)를 생성한다. 예컨대, 클럭신호 분주블록(130)은 기준 클럭신호(CLK_REF)를 2분주하여 제1 제어 클럭신호(CNT_CLK_I)를 생성하고, 기준 클럭신호(CLK_REF)의 반전신호를 2분주하여 제2 제어 클럭신호(CNT_CLK_Q)를 생성한다. 여기서, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q) 사이에는 90도의 위상 차이가 존재한다.
픽셀블록(140)은 로우 방향과 컬럼 방향으로 배열된 x*y 개의 픽셀(도면에 미도시)을 포함한다(x, y는 자연수임). 픽셀블록(140)은 동작제어신호들(ROW_CTRLs)에 응답하여 로우별 제1 내지 제x 픽셀신호(VPXL1 ~ VPXLx)를 y번 순차적으로 출력한다. 다시 말해, 픽셀블록(140)은 상기 단위 로우 시간마다 제1 내지 제x 픽셀신호(VPXL1 ~ VPXLx)를 출력한다.
픽셀신호 처리블록(150)은 제1 내지 제x 픽셀신호(VPXL1 ~ VPXLx)와 1대 1로 대응하는 제1 내지 제x 아날로그/디지털 컨버터(ADC1 ~ ADCx)를 포함한다. 제1 내지 제x 아날로그/디지털 컨버터(ADC1 ~ ADCx)는 램프전압(VRAMP)과 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)에 기초하여 제1 내지 제x 픽셀신호(VPXL1 ~ VPXLx)에 대응하는 제1 내지 제x 디지털신호(D1<k:0> ~ Dx<k:0>)를 생성한다(k는 자연수임). 예컨대, 제1 내지 제x 아날로그/디지털 컨버터(ADC1 ~ ADCx)는 램프전압(VRAMP)을 기준으로 제1 내지 제x 픽셀신호(VPXL1 ~ VPXLx)의 전압 레벨을 검출하고, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)에 응답하여 상기 검출 결과에 대응하는 제1 내지 제x 디지털신호(D1<k:0> ~ Dx<k:0>)를 생성한다.
이하, 상기와 같이 구성되는 이미지 센싱 장치(100)의 동작을 설명한다.
도 2에는 이미지 센싱 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 이때, 도 2에는 설명의 편의상 제1 내지 제x 아날로그/디지털 컨버터(ADC1 ~ ADCx) 중 제1 아날로그/디지털 컨버터(ADC1)에 대응하는 동작만이 도시되어 있다. 이하에서는 제1 아날로그/디지털 컨버터(ADC1)에 대응하는 동작만을 대표적으로 설명한다.
도 2를 참조하면, 픽셀블록(140)은 동작제어신호들(ROW_CTRLs)에 응답하여 제1 단위 로우 시간 동안 제1 로우와 제1 컬럼에 배치된 픽셀(도면에 미도시)로부터 제1 픽셀신호(VPXL1)를 출력한다. 이때, 픽셀블록(140)은 상기 제1 단위 로우 시간 중 제1 리셋 시간 동안 제1 리셋신호(VPXL1_RST)를 제1 픽셀신호(VPXL1)로써 출력하고, 상기 제1 단위 로우 시간 중 제1 리드아웃 시간 동안 제1 데이터신호(VPXL1_SIG)를 제1 픽셀신호(VPXL1)로써 출력한다.
먼저, 상기 제1 리셋 시간에 대응하는 동작을 설명하면 다음과 같다. 제1 아날로그/디지털 컨버터(ADC1)는 램프전압(VRAMP)을 기준으로 제1 리셋신호(VPXL1_RST)의 전압 레벨을 검출한다. 예컨대, 제1 아날로그/디지털 컨버터(ADC1)는 램프전압(VRAMP)이 램핑하는 시점부터 램프전압(VRAMP)과 제1 리셋신호(VPXL1_RST)의 전압 레벨이 같아지는 시점까지의 구간에 대응하는 제1 디지털신호(D1<k:0>)를 생성한다. 이때, 제1 아날로그/디지털 컨버터(ADC1)는 90도만큼의 위상 차이가 존재하는 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)를 이용하여 제1 디지털신호(D1<k:0>)를 생성한다.
다음, 상기 제1 리드아웃 시간에 대응하는 동작을 설명하면 다음과 같다. 제1 아날로그/디지털 컨버터(ADC1)는 램프전압(VRAMP)을 기준으로 제1 데이터신호(VPXL1_SIG)의 전압 레벨을 검출한다. 예컨대, 제1 아날로그/디지털 컨버터(ADC1)는 램프전압(VRAMP)이 램핑하는 시점부터 램프전압(VRAMP)과 픽셀신호(VPXL_SIG)의 전압 레벨이 같아지는 시점까지의 구간에 대응하는 제1 디지털신호(D1<k:0>)를 생성한다. 이때, 제1 아날로그/디지털 컨버터(ADC1)는 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)를 이용하여 제1 디지털신호(D1<k:0>)를 생성한다.
이후, 도면에는 도시되지 않았지만, 픽셀블록(140)은 동작제어신호들(ROW_CTRLs)에 응답하여 제2 단위 로우 시간 내지 제y 단위 로우 시간 동안 제2 내지 제y 로우에 배치되되 제1 컬럼에 배치된 픽셀들(도면에 미도시)로부터 제1 픽셀신호(VPXL1)를 순차적으로 출력한다. 그러면, 제1 아날로그/디지털 컨버터(ADC1)는 상기와 동일한 과정을 통해 상기 제2 단위 로우 시간 내지 제y 단위 로우 시간 동안 제1 디지털신호(D1<k:0>)를 순차적으로 생성한다.
그러나, 이미지 센싱 장치(100)는 다음과 같은 문제점이 있다.
제1 내지 제x 아날로그/디지털 컨버터(ADC1 ~ ADCx)는 각각 고유의 오프셋(offset)을 가진다. 다시 말해, 이미지 센싱 장치(100)는 제1 내지 제x 아날로그/디지털 컨버터(ADC1 ~ ADCx)에 의한 컬럼별 오프셋을 가진다. 상기 컬럼별 오프셋은 결국 CFPN(column fixed pattern noise)으로 나타난다. 이를 더욱 자세하게 설명하면, 제1 아날로그/디지털 컨버터(ADC1)는 매 단위 로우 시간마다 자신이 가지는 고유의 오프셋에 대응하는 코드 오프셋이 반영된 제1 디지털신호(D1<k:0>)를 생성한다. 이때, 상기 코드 오프셋은 코드신호인 제1 디지털신호(D1<k:0>)의 미스 코드를 야기한다. 따라서, 제1 디지털신호(D1<k:0>)에는 제1 아날로그/디지털 컨버터(ADC1)가 가지는 고유의 오프셋에 대응하는 상기 코드 오프셋이 반영되며, 이는 결국 상기 CFPN을 야기한다. 예컨대, 제1 아날로그/디지털 컨버터(ADC1)가 양(+)의 값의 오프셋을 가지고 있다면, 제1 컬럼에는 다른 컬럼에 비하여 밝게 보이는 상기 CFPN이 야기될 수 있다. 반대로, 제1 아날로그/디지털 컨버터(ADC1)가 음(-)의 값의 오프셋을 가지고 있다면, 제1 컬럼에는 다른 컬럼에 비하여 어둡게 보이는 상기 CFPN이 야기될 수 있다.
도 3에는 이미지 센싱 장치(100)의 문제점을 부연 설명하기 위한 그래프 도면이 도시되어 있다. 도 3에는 설명의 편의를 위하여 제1 픽셀신호(VPXL1)가 대표적으로 도시되어 있음에 유의한다.
도 3을 참조하면, 가로축은 단위 로우 시간을 나타내고, 세로축은 제1 픽셀신호(VPXL1)의 전압 레벨을 나타내며, 그래프 내에 표시된 숫자(0, 1, 2, 3, 4, 5, 6, 7, …)는 설명의 편의를 위해 제1 픽셀신호(VPXL1)의 전압 레벨에 대응하는 제1 디지털신호(D1<k:0>)를 10진수로 나타낸 것이다.
제1 아날로그/디지털 컨버터(ADC1)는 제1 픽셀신호(VPXL1)의 전압 레벨에 대응하는 제1 디지털신호(D1<k:0>)를 생성한다. 물론, 제1 아날로그/디지털 컨버터(ADC1)는 단위 로우 시간마다 제1 픽셀신호(VPXL1)의 전압 레벨에 따라 일정한 수준의 제1 디지털신호(D1<k:0>)를 생성한다. 예컨대, 단위 로우 시간마다 동일한 전압 레벨(LV1)의 제1 픽셀신호(VPXL1)가 생성된다면, 제1 아날로그/디지털 컨버터(ADC1)는 10진수 '2'에 대응하는 제1 디지털신호(D1<k:0>)를 단위 로우 시간마다 생성할 것이다.
이때, 제1 디지털신호(D1<k:0>)에는 제1 아날로그/디지털 컨버터(ADC1)가 가지는 고유의 오프셋(Voffset)에 대응하는 코드 오프셋이 단위 로우 시간마다 동일하게 반영된다. 이로 인해 제1 컬럼에는 제1 아날로그/디지털 컨버터(ADC1)가 가지는 고유의 오프셋(Voffset)에 대응하는 CFPN이 야기된다.
본 발명은 컬럼별로 발생하는 오프셋을 단위 로우 시간마다 상이하게 반영하도록 한 이미지 센싱 장치를 제공하는 것이다.
본 발명의 일 측면에 따르면, 이미지 센싱 장치는 단위 로우 시간마다 다른 논리 조합의 제1 및 제2 클럭 제어신호를 생성하기 위한 클럭신호 제어블록; 기준 클럭신호에 응답하여 위상이 서로 다른 제1 및 제2 클럭신호를 생성하고, 상기 제1 및 제2 클럭 제어신호에 응답하여 상기 단위 로우 시간마다 상기 제1 클럭신호에 반영되는 제1 지연시간과 상기 제2 클럭신호에 반영되는 제2 지연시간을 조절하기 위한 클럭신호 분주블록; 및 상기 단위 로우 시간마다 입력되는 픽셀신호를 상기 제1 및 제2 클럭신호에 응답하여 디지털신호로 변환하기 위한 픽셀신호 처리블록 을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 이미지 센싱 장치는 단위 로우(row) 시간마다 로우 별로 픽셀신호를 출력하기 위한 픽셀블록; 상기 단위 로우 시간마다 예정된 패턴으로 램핑하는 램프전압을 생성하기 위한 램프전압 생성블록; 및 상기 단위 로우 시간마다 위상이 동일하게 또는 상이하게 조절되는 제1 및 제2 분주 클럭신호에 기초하여 상기 픽셀신호를 디지털신호로 변환하기 위한 픽셀신호 처리블록을 포함할 수 있다.
본 발명의 실시예는 컬럼별로 발생하는 오프셋을 단위 로우 시간마다 상이하게 반영함으로써 아날로그 디더링(analog dithering)으로 인해 CFPN(column fixed pattern noise)을 블러링(blurring)할 수 있는 효과가 있다.
도 1은 종래기술에 따른 이미지 센싱 장치의 블록 구성도이다.
도 2는 도 1에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.
도 3은 도 1에 도시된 이미지 센싱 장치의 문제점을 부연 설명하기 위한 그래프 도면이다.
도 4는 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 5는 도 4에 도시된 클럭신호 분주블록의 내부 구성도이다.
도 6은 도 4에 도시된 제1 아날로그/디지털 컨버터의 내부 구성도이다.
도 7 내지 도 12는 도 4에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 도면들이다.
도 13은 본 발명의 제2 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 14는 도 13에 도시된 클럭신호 분주블록의 내부 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4에는 본 발명의 제1 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.
도 4를 참조하면, 이미지 센싱 장치(200)는 제어블록(210), 램프전압 생성블록(220), 클럭신호 제어블록(230), 클럭신호 분주블록(240), 픽셀블록(250), 및 픽셀신호 처리블록(260)을 포함할 수 있다.
제어블록(210)은 픽셀블록(250)의 동작을 단위 로우 시간마다 로우별 제어하기 위한 동작제어신호들(ROW_CTRLs)을 생성할 수 있다.
램프전압 생성블록(220)은 상기 단위 로우 시간마다 예정된 패턴으로 램핑하는 램프전압(VRAMP)을 생성한다. 예컨대, 램프전압 생성블록(120)은 상기 단위 로우 시간마다 예정된 전압 레벨만큼씩 상승하거나 또는 강하하는 램프전압(VRAMP)을 생성할 수 있다.
클럭신호 제어블록(230)은 상기 단위 로우 시간마다 다른 논리 조합의 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)를 생성할 수 있다. 예컨대, 클럭신호 제어블록(230)은 제1 단위 로우 시간 동안 '0, 0'에 대응하는 논리 조합의 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)를 생성할 수 있고, 제2 단위 로우 시간 동안 '1, 0'에 대응하는 논리 조합의 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)를 생성할 수 있고, 제3 단위 로우 시간 동안 '1, 1'에 대응하는 논리 조합의 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)를 생성할 수 있고, 제4 단위 로우 시간 동안 '1, 0'에 대응하는 논리 조합의 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)를 생성할 수 있고, 제5 단위 로우 시간 동안 '0, 1'에 대응하는 논리 조합의 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)를 생성할 수 있고, (중략) 제y-1 단위 로우 시간 동안 '0, 0'에 대응하는 논리 조합의 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)를 생성할 수 있고, 제y 단위 로우 시간 동안 '0, 1'에 대응하는 논리 조합의 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)를 생성할 수 있다. 특히, 클럭신호 제어블록(230)은 앞서 예를 든바와 같이, 상기 제1 내지 제y 단위 로우 시간 동안 불규칙적인 논리 조합의 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)를 생성할 수 있다. 다만, 클럭신호 제어블록(230)은 4가지 논리 조합 - '0, 0', '0, 1', '1, 0', '1, 1'을 포함함 - 의 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)를 상기 제1 내지 제y 단위 로우 시간 동안 동등한 비율로 생성하되, 상기 제1 내지 제y 단위 로우 시간 동안 규칙성 없이 랜덤한 논리 조합의 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)를 생성할 수 있다. 한편, 클럭신호 제어블록(230)은 이미지 센싱 장치(200)의 전반적인 동작 타이밍을 제어하기 위한 타이밍 제어레이터(TG)일 수 있다.
클럭신호 분주블록(240)은 기준 클럭신호(CLK_REF)와 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)에 응답하여 상기 단위 로우 시간마다 위상이 동일하게 또는 상이하게 조절되는 제1 및 제2 제어 클럭신호(CNT_CLK_I, CNT_CLK_Q)를 생성할 수 있다. 예컨대, 클럭신호 분주블록(240)은 기준 클럭신호(CLK_REF)에 응답하여 기본적으로 90도 만큼의 위상 차이가 존재하는 제1 및 제2 제어 클럭신호(CNT_CLK_I, CNT_CLK_Q)를 생성하되, 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)에 응답하여 상기 단위 로우 시간마다 제1 제어 클럭신호(CNT_CLK_I)에 반영되는 제1 지연시간과 제2 제어 클럭신호(CNT_CLK_Q)에 반영되는 제2 지연시간을 조절할 수 있다.
픽셀블록(250)은 로우 방향과 컬럼 방향으로 배열된 x*y 개의 픽셀(도면에 미도시)을 포함할 수 있다(x, y는 자연수임). 픽셀블록(140)은 동작제어신호들(ROW_CTRLs)에 응답하여 로우별 제1 내지 제x 픽셀신호(VPXL1 ~ VPXLx)를 제1 내지 제x 컬럼라인을 통해 y번 순차적으로 출력할 수 있다. 예컨대, 픽셀블록(250)은 제1 단위 로우 시간 동안 제1 로우에 배열된 제1 내지 제x 픽셀로부터 제1 내지 제x 픽셀신호(VPXL1 ~ VPXLx)를 제1 내지 제x 컬럼라인을 통해 출력할 수 있고, 제2 단위 로우 시간 동안 제2 로우에 배열된 제1 내지 제x 픽셀로부터 제1 내지 제x 픽셀신호(VPXL1 ~ VPXLx)를 제1 내지 제x 컬럼라인을 통해 출력할 수 있고, (중략) 제y 단위 로우 시간 동안 제y 로우에 배열된 제1 내지 제x 픽셀로부터 제1 내지 제x 픽셀신호(VPXL1 ~ VPXLx)를 제1 내지 제x 컬럼라인을 통해 출력할 수 있다.
픽셀신호 처리블록(260)은 상기 단위 로우 시간마다 입력되는 제1 내지 제x 픽셀신호(VPXL1 ~ VPXLx)를 램프전압(VRAMP)과 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)에 기초하여 제1 내지 제x 디지털신호(D1<k:0> ~ Dx<k:0>)로 변환할 수 있다. 예컨대, 픽셀신호 처리블록(260)은 제1 내지 제x 픽셀신호(VPXL1 ~ VPXLx)를 제1 내지 제x 디지털신호(D1<k:0> ~ Dx<k:0>)로 변환하기 위한 제1 내지 제x 아날로그/디지털 컨버터(ADC1 ~ ADCx)를 포함할 수 있다. 제1 내지 제x 아날로그/디지털 컨버터(ADC1 ~ ADCx)는 상기 단위 로우 시간마다 위상이 동일하게 또는 상이하게 조절되는 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)에 기초하여 아날로그 디더링(analog dithering)된 제1 내지 제x 디지털신호(D1<k:0> ~ Dx<k:0>)를 생성할 수 있다.
한편, 도 5에는 도 4에 도시된 클럭신호 분주블록(240)의 내부 구성도가 도시되어 있다.
도 5를 참조하면, 클럭신호 분주블록(240)은 제1 분주부(241), 제1 지연부(242), 제1 선택부(243), 제2 분주부(244), 제2 지연부(245), 및 제2 선택부(246)를 포함할 수 있다.
제1 분주부(241)는 기준 클럭신호(CLK_REF)를 예정된 분주비로 분주하여 제1 분주 클럭신호(I0)를 생성할 수 있다. 예컨대, 제1 분주부(241)는 기준 클럭신호(CLK_REF)를 2분주하여 제1 분주 클럭신호(I0)를 생성할 수 있다. 여기서, 제1 분주 클럭신호(I0)는 기준 클럭신호(CLK_REF)와 동일한 위상을 가질 수 있다.
제1 지연부(242)는 제1 분주 클럭신호(I0)를 예정된 지연시간만큼 지연시켜 제1 지연 클럭신호(I1)를 생성할 수 있다. 여기서, 상기 지연시간은 기준 클럭신호(REF_CLK)의 주기의 1/4에 대응하는 시간 또는 제1 분주 클럭신호(I0)의 주기의 1/8에 대응하는 시간보다 작을 수 있다.
제1 선택부(243)는 제1 클럭 제어신호(SEL_I)에 응답하여 제1 분주 클럭신호(I0)와 제1 지연 클럭신호(I1) 중 어느 하나를 제1 제어 클럭신호(CNT_CLK_I)로써 출력할 수 있다.
제2 분주부(244)는 기준 클럭신호(CLK_REF)와 반전 관계인 기준 클럭바신호(CLKB_REF)를 예정된 분주비로 분주하여 제2 분주 클럭신호(Q0)를 생성할 수 있다. 예컨대, 제2 분주부(244)는 기준 클럭바신호(CLKB_REF)를 2분주하여 제2 분주 클럭신호(Q0)를 생성할 수 있다. 여기서, 제2 분주 클럭신호(Q0)는 기준 클럭바신호(CLKB_REF)와 동일한 위상을 가질 수 있다.
제2 지연부(245)는 제2 분주 클럭신호(Q0)를 상기 지연시간만큼 지연시켜 제2 지연 클럭신호(Q1)를 생성할 수 있다.
제2 선택부(246)는 제2 클럭 제어신호(SEL_Q)에 응답하여 제2 분주 클럭신호(Q0)와 제2 지연 클럭신호(Q1) 중 어느 하나를 제2 제어 클럭신호(CNT_CLK_Q)로써 출력할 수 있다.
한편, 도 6에는 도 4에 도시된 픽셀신호 처리블록(260)의 내부 구성도가 도시되어 있다. 이때, 도 6에는 픽셀신호 처리블록(260)에 포함된 제1 내지 제x 아날로그/디지털 컨버터(ADC1 ~ ADCx) 중 제1 아날로그/디지털 컨버터(ADC1)만이 대표적으로 도시되어 있음에 유의한다.
도 6을 참조하면, 제1 아날로그/디지털 컨버터(ADC1)는 검출부(CDS1), 제1 카운팅부(CNT1_1), 제2 카운팅부(CNT1_2), 디코딩부(DEC1)를 포함할 수 있다.
검출부(CDS1)는 상기 단위 로우 시간마다 입력되는 제1 픽셀신호(VPXL1)의 전압 레벨과 램프전압(VRAMP)을 비교하여 비교신호(CDS1_OUT)를 생성할 수 있다. 예컨대, 검출부(CDS1)는 램프전압(VRAMP)과 제1 픽셀신호(VPXL1)의 전압 레벨이 같아지는 시점에 논리 로우 레벨에서 논리 하이 레벨로 천이(transition)하는 비교신호(CDS1_OUT)를 출력할 수 있다.
제1 카운팅부(CNT1)는 상기 단위 로우 시간마다 비교신호(CDS1_OUT)에 응답하여 제1 제어 클럭신호(CNT_CLK_I)를 카운팅하여 제1 카운팅신호(DI1_PRE)를 생성할 수 있다. 예컨대, 제1 카운팅부(CNT1)는 램프전압(VRAMP)이 램핑하는 시점부터 비교신호(CDS1_OUT)가 천이하는 시점까지에 대응하는 시간 동안 제1 제어 클럭신호(CNT_CLK_I)를 카운팅하고, 그 카운팅 결과에 대응하는 제1 카운팅신호(DI1_PRE)를 출력할 수 있다.
제2 카운팅부(CNT2)는 상기 단위 로우 시간마다 비교신호(CDS1_OUT)에 응답하여 제2 제어 클럭신호(CNT_CLK_Q)를 카운팅하여 제2 카운팅신호(DQ1_PRE)를 생성할 수 있다. 예컨대, 제2 카운팅부(CNT2)는 램프전압(VRAMP)이 램핑하는 시점부터 비교신호(CDS1_OUT)가 천이하는 시점까지에 대응하는 시간 동안 제2 제어 클럭신호(CNT_CLK_Q)를 카운팅하고, 그 카운팅 결과에 대응하는 제2 카운팅신호(DQ1_PRE)를 출력할 수 있다.
디코딩부(DEC1)는 제1 카운팅신호(DI1_PRE)와 제2 카운팅신호(DQ1_PRE)를 디코딩하여 제1 디지털신호(D1<k:0>)를 생성할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 이미지 센싱 장치(200)의 동작을 도 7 내지 도 12를 참조하여 설명한다.
먼저, 도 7에는 본 발명의 제1 실시예에 따른 이미지 센싱 장치(200)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
이때, 도 7에는 설명의 편의상 제1 내지 제x 아날로그/디지털 컨버터(ADC1 ~ ADCx) 중 제1 아날로그/디지털 컨버터(ADC1)에 대응하는 동작만을 설명하기 위한 타이밍도가 도시되어 있음에 유의한다. 이하에서는 제1 아날로그/디지털 컨버터(ADC1)에 대응하는 동작만을 대표적으로 설명한다.
도 7을 참조하면, 픽셀블록(250)은 동작제어신호들(ROW_CTRLs)에 응답하여 제1 단위 로우 시간 동안 제1 로우와 제1 컬럼에 배치된 픽셀(도면에 미도시)로부터 제1 픽셀신호(VPXL1)를 출력할 수 있다. 실질적으로, 픽셀블록(250)은 상기 제1 단위 로우 시간 중 제1 리셋 시간 동안 제1 리셋신호(VPXL1_RST)를 제1 픽셀신호(VPXL1)로써 출력하고, 상기 제1 단위 로우 시간 중 제1 리드아웃 시간 동안 제1 데이터신호(VPXL1_SIG)를 제1 픽셀신호(VPXL1)로써 출력한다. 이하에서는 설명의 편의를 위하여 제1 리드아웃 시간에 대응하는 동작만을 설명하기로 한다.
제1 아날로그/디지털 컨버터(ADC1)는 램프전압(VRAMP)을 기준으로 제1 데이터신호(VPXL1_SIG)의 전압 레벨을 검출할 수 있다. 예컨대, 제1 아날로그/디지털 컨버터(ADC1)는 램프전압(VRAMP)이 램핑하는 시점부터 램프전압(VRAMP)과 제1 데이터신호(VPXL1_SIG)의 전압 레벨이 같아지는 시점까지의 시간에 대응하는 제1 디지털신호(D1<k:0>)를 생성할 수 있다. 이때, 제1 아날로그/디지털 컨버터(ADC1)는 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)를 이용하여 제1 디지털신호(D1<k:0>)를 생성할 수 있다. 여기서, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)는 90도만큼의 위상 차이가 존재하거나 또는 90도 이하의 위상 차이가 존재하거나 또는 90도 이상의 위상 차이가 존재할 수 있다. 따라서, 제1 아날로그/디지털 컨버터(ADC1)는 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)의 위상 차이에 따라 오프셋(offset)이 조절된 제1 디지털신호(D1<k:0>)를 생성할 수 있다. 이는 도 8 내지 도 11D를 참조하여 더욱 자세하게 설명하면 다음과 같다.
도 8에는 클럭신호 제어블록(230)의 동작을 설명하기 위한 테이블이 도시되어 있고, 도 9에는 클럭신호 분주블록(240)의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 10A 내지 도 10D에는 제1 아날로그/디지털 컨버터(ADC1)의 동작을 설명하기 위한 도면이 도시되어 있고, 도 11A 내지 도 11D에는 도 10A 내지 도 10D를 부연 설명하기 위한 그래프가 도시되어 있다.
도 8을 참조하면, 클럭신호 제어블록(230)은 상기 제1 단위 로우 시간 동안 4가지 논리 조합 - '0, 0', '1, 0', '0, 1', '1, 1'을 포함함 - 중 어느 하나의 논리 조합을 가지는 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)를 생성할 수 있다. 상기 4가지 논리 조합은 4가지 모드를 나타낼 수 있다.
만약 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)가 '0, 0'의 논리 조합을 가진다면, 노말 모드를 나타낼 수 있다. 또는, 만약 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)가 '1, 0'의 논리 조합을 가진다면, 제1 디더링 모드를 나타낼 수 있다. 또는, 만약 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)가 '0, 1'의 논리 조합을 가진다면, 제2 디더링 모드를 나타낼 수 있다. 또는, 만약 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)가 '1, 1'의 논리 조합을 가진다면, 제3 디더링 모드를 나타낼 수 있다.
도 9를 참조하면, 클럭신호 분주블록(240)은 기준 클럭신호(CLK_REF)와 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)에 응답하여 상기 제1 단위 로우 시간 동안 90도만큼의 위상 차이가 존재하거나 또는 90도 이하의 위상 차이가 존재하거나 또는 90도 이상의 위상 차이가 존재하는 제1 및 제2 제어 클럭신호(CNT_CLK_I, CNT_CLK_Q)를 생성할 수 있다.
만약 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)가 상기 제1 단위 로우 시간 동안 상기 노말 모드에 대응하는 '0, 0'의 논리 조합을 가진다면, 클럭신호 분주블록(240)은 상기 제1 단위 로우 시간 동안 기준 클럭신호(CLK_REF)와 위상이 같은 제1 제어 클럭신호(CNT_CLK_I)와 기준 클럭바신호(CLKB_REF)와 위상이 같은 제2 제어 클럭신호(CNT_CLK_Q)를 생성할 수 있다. 이때, 클럭신호 분주블록(240)은 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)를 생성할 때 제1 및 제2 지연시간을 반영하지 않은 상태일 수 있다. 따라서, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q) 사이에는 90도만큼의 위상 차이가 존재할 수 있다.
또는, 만약 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)가 상기 제1 단위 로우 시간 동안 상기 제1 디더링 모드에 대응하는 '1, 0'의 논리 조합을 가진다면, 클럭신호 분주블록(240)은 상기 제1 단위 로우 시간 동안 기준 클럭신호(CLK_REF)보다 45도만큼 위상이 지연된 제1 제어 클럭신호(CNT_CLK_I)와 기준 클럭바신호(CLKB_REF)와 위상이 같은 제2 제어 클럭신호(CNT_CLK_Q)를 생성할 수 있다. 이때, 클럭신호 분주블록(240)은 제1 제어 클럭신호(CNT_CLK_I)를 생성할 때 상기 제1 지연시간을 반영한 상태일 수 있고, 제2 제어 클럭신호(CNT_CLK_Q)를 생성할 때 상기 제2 지연시간을 반영하지 않은 상태일 수 있다. 따라서, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q) 사이에는 45도만큼의 위상 차이가 존재할 수 있다.
또는, 만약 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)가 상기 제1 단위 로우 시간 동안 상기 제2 디더링 모드에 대응하는 '0, 1'의 논리 조합을 가진다면, 클럭신호 분주블록(240)은 상기 제1 단위 로우 시간 동안 기준 클럭신호(CLK_REF)와 위상이 같은 제1 제어 클럭신호(CNT_CLK_I)와 기준 클럭바신호(CLKB_REF)보다 45도만큼 위상이 지연된 제2 제어 클럭신호(CNT_CLK_Q)를 생성할 수 있다. 이때, 클럭신호 분주블록(240)은 제1 제어 클럭신호(CNT_CLK_I)를 생성할 때 상기 제1 지연시간을 반영하지 않은 상태일 수 있고, 제2 제어 클럭신호(CNT_CLK_Q)를 생성할 때 상기 제2 지연시간을 반영한 상태일 수 있다. 따라서, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q) 사이에는 135도만큼의 위상 차이가 존재할 수 있다.
또는, 만약 제1 및 제2 클럭 제어신호(SEL_I, SEL_Q)가 상기 제1 단위 로우 시간 동안 상기 제3 디더링 모드에 대응하는 '1, 1'의 논리 조합을 가진다면, 클럭신호 분주블록(240)은 상기 제1 단위 로우 시간 동안 기준 클럭신호(CLK_REF)보다 45도만큼 위상이 지연된 제1 제어 클럭신호(CNT_CLK_I)와 기준 클럭바신호(CLKB_REF)보다 45도만큼 위상이 지연된 제2 제어 클럭신호(CNT_CLK_Q)를 생성할 수 있다. 이때, 클럭신호 분주블록(240)은 제1 제어 클럭신호(CNT_CLK_I)를 생성할 때 상기 제1 지연시간을 반영한 상태일 수 있고, 제2 제어 클럭신호(CNT_CLK_Q)를 생성할 때 상기 제2 지연시간을 반영한 상태일 수 있다. 따라서, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q) 사이에는 90도만큼의 위상 차이가 존재할 수 있다.
도 10A를 참조하면, 제1 아날로그/디지털 컨버터(ADC1)는 상기 노말 모드에 대응하는 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)에 응답하여 제1 픽셀신호(VPXL1)를 제1 디지털신호(D1<k:0>)로 변환할 수 있다. 이때, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q) 사이에는 90도만큼의 위상 차이가 존재하기 때문에, 제1 디지털신호(D1<k:0>)의 코드별 변환 폭이 모두 동일할 수 있다. 다시 말해, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)의 논리 조합이 동일한 분포를 가지기 때문에, 제1 디지털신호(D1<k:0>)의 코드별 변환 폭이 모두 동일할 수 있는 것이다.
도 10B를 참조하면, 제1 아날로그/디지털 컨버터(ADC1)는 상기 제1 디더링 모드에 대응하는 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)에 응답하여 제1 픽셀신호(VPXL1)를 제1 디지털신호(D1<k:0>)로 변환할 수 있다. 이때, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q) 사이에는 45도만큼의 위상 차이가 존재하기 때문에, 제1 디지털신호(D1<k:0>)의 코드별 변환 폭이 상이할 수 있다. 다시 말해, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)의 논리 조합이 상이한 분포를 가지기 때문에, 제1 디지털신호(D1<k:0>)의 코드별 변환 폭이 상이할 수 있는 것이다.
도 10C를 참조하면, 제1 아날로그/디지털 컨버터(ADC1)는 상기 제2 디더링 모드에 대응하는 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)에 응답하여 제1 픽셀신호(VPXL1)를 제1 디지털신호(D1<k:0>)로 변환할 수 있다. 이때, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q) 사이에는 135도만큼의 위상 차이가 존재하기 때문에, 제1 디지털신호(D1<k:0>)의 코드별 변환 폭이 상이할 수 있다. 다시 말해, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)의 논리 조합이 상이한 분포를 가지기 때문에, 제1 디지털신호(D1<k:0>)의 코드별 변환 폭이 상이할 수 있는 것이다.
도 10D를 참조하면, 제1 아날로그/디지털 컨버터(ADC1)는 상기 제3 디더링 모드에 대응하는 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)에 응답하여 제1 픽셀신호(VPXL1)를 제1 디지털신호(D1<k:0>)로 변환할 수 있다. 이때, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q) 사이에는 90도만큼의 위상 차이가 존재하기 때문에, 제1 디지털신호(D1<k:0>)의 코드별 변환 폭이 모두 동일할 수 있다. 다시 말해, 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)의 논리 조합이 동일한 분포를 가지기 때문에, 제1 디지털신호(D1<k:0>)의 코드별 변환 폭이 모두 동일할 수 있는 것이다.
한편, 상기 노말 모드에서 제1 디지털신호(D1<k:0>)의 코드별 변환 폭과 상기 제3 디더링 모드에서 제1 디지털신호(D1<k:0>)의 코드별 변환 폭은 모두 동일할 수 있다. 그러나, 상기 노말 모드에서 제1 픽셀신호(VPXL1)의 전압 레벨에 대응하는 제1 디지털신호(D1<k:0>)의 코드별 변환 구간과 제3 디더링 모드에서 제1 픽셀신호(VPXL1)의 전압 레벨에 대응하는 제1 디지털신호(D1<k:0>)의 코드별 변환 구간은 상이할 수 있다.
도 11A를 참조하면, 상기 노말 모드의 경우, 제1 디지털신호(D1<k:0>)에 대응하는 디지털 코드(0 code ~ 1023 code)별 간격과 제1 픽셀신호(VPXL1)의 전압 레벨에 대응하는 아날로그 범위(ADC range)의 간격이 동일한 비율로 대응될 수 있다. 따라서, 상기 노말 모드에 대응하는 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)가 입력되는 경우, 제1 디지털신호(D1<k:0>)에는 제1 아날로그/디지털 컨버터(ADC1)가 가지는 고유의 오프셋(이하 "제1 오프셋"이라 칭함)에 대응하는 코드 오프셋이 반영될 수 있다.
도 11B를 참조하면, 상기 제1 디더링 모드의 경우, 제1 디지털신호(D1<k:0>)에 대응하는 디지털 코드(0 code ~ 1023 code)별 간격과 제1 픽셀신호(VPXL1)의 전압 레벨에 대응하는 아날로그 범위(ADC range)의 간격이 상이한 비율로 대응될 수 있다. 따라서, 상기 제1 디더링 모드에 대응하는 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)가 입력되는 경우, 제1 디지털신호(D1<k:0>)에는 상기 제1 오프셋과 다른 제2 오프셋에 대응하는 코드 오프셋이 반영될 수 있다.
도 11C를 참조하면, 상기 제2 디더링 모드의 경우, 제1 디지털신호(D1<k:0>)에 대응하는 디지털 코드(0 code ~ 1023 code)별 간격과 제1 픽셀신호(VPXL1)의 전압 레벨에 대응하는 아날로그 범위(ADC range)의 간격이 상이한 비율로 대응될 수 있다. 따라서, 상기 제1 디더링 모드에 대응하는 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)가 입력되는 경우, 제1 디지털신호(D1<k:0>)에는 상기 제1 오프셋과 다른 제3 오프셋에 대응하는 코드 오프셋이 반영될 수 있다.
도 11D를 참조하면, 상기 제3 디더링 모드의 경우, 제1 디지털신호(D1<k:0>)에 대응하는 디지털 코드(0 code ~ 1023 code)별 간격과 제1 픽셀신호(VPXL1)의 전압 레벨에 대응하는 아날로그 범위(ADC range)의 간격이 동일한 비율로 대응될 수 있다. 이때, 상기 제3 디더링 모드의 경우 상기 노말 모드의 경우에 비하여 아날로그 범위(ADC range)가 쉬프트된 상태일 것이다. 따라서, 상기 제1 디더링 모드에 대응하는 제1 제어 클럭신호(CNT_CLK_I)와 제2 제어 클럭신호(CNT_CLK_Q)가 입력되는 경우, 제1 디지털신호(D1<k:0>)에는 상기 제1 오프셋과 다른 제4 오프셋에 대응하는 코드 오프셋이 반영될 수 있다.
이후, 도면에는 도시되지 않았지만, 픽셀블록(250)은 동작제어신호들(ROW_CTRLs)에 응답하여 제2 단위 로우 시간 내지 제y 단위 로우 시간 동안 제2 내지 제y 로우에 배치되되 제1 컬럼에 배치된 픽셀들(도면에 미도시)로부터 제1 픽셀신호(VPXL1)를 순차적으로 출력한다. 그러면, 제1 아날로그/디지털 컨버터(ADC1)는 상기와 동일한 과정을 통해 상기 제2 단위 로우 시간 내지 제y 단위 로우 시간 동안 제1 디지털신호(D1<k:0>)를 순차적으로 생성할 수 있다. 단, 제1 아날로그/디지털 컨버터(ADC1)는 단위 로우 시간마다 서로 다른 모드 - 상기 노말 모드, 상기 제1 디더링 모드, 상기 제2 디더링 모드, 및 상기 제3 디더링 모드를 포함함 - 에 따라 제1 디지털신호(D1<k:0>)를 생성할 수 있다.
따라서, 제1 컬럼에 대응하여 순차적으로 생성되는 제1 디지털신호(D1<k:0>)는 상기 단위 로우 시간마다 다른 코드 오프셋이 반영될 수 있다.
도 12에는 제1 픽셀신호(VPXL1)에 반영되는 코드 오프셋을 설명하기 위한 그래프 도면이 도시되어 있다.
도 12를 참조하면, 가로축은 단위 로우 시간을 나타내고, 세로축은 제1 픽셀신호(VPXL1)의 전압 레벨을 나타내며, 그래프 내에 표시된 숫자(0, 1, 2, 3, 4, 5, 6, 7, …)는 설명의 편의를 위해 제1 픽셀신호(VPXL1)의 전압 레벨에 대응하는 제1 디지털신호(D1<k:0>)를 10진수로 나타낸 것이다.
만약 상기 단위 로우 시간마다 동일한 전압 레벨(LV1)의 제1 픽셀신호(VPXL1)가 생성된다면, 제1 아날로그/디지털 컨버터(ADC1)는 10진수 '1' 또는 '2'에 대응하는 제1 디지털신호(D1<k:0>)를 상기 단위 로우 시간마다 생성할 것이다. 이때, 제1 아날로그/디지털 컨버터(ADC1)는 10진수 '1' 또는 '2'에 대응하는 제1 디지털신호(D1<k:0>)를 상기 단위 로우 시간마다 불규칙적으로 생성할 수 있다.
이와 같은 본 발명의 제1 실시예에 따르면, 컬럼별로 발생하는 아날로그/디지털 컨버터의 오프셋을 단위 로우 시간마다 상이하게 반영할 수 있다. 이를 통해, 아날로그 디더링(analog dithering) 개념을 구현한 결과를 얻을 수 있으므로, CFPN(column fixed pattern noise)을 블러링(blurring)할 수 있는 이점이 있다.
도 13에는 본 발명의 제2 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.
도 13을 참조하면, 이미지 센싱 장치(300)는 제어블록(310), 램프전압 생성블록(320), 클럭신호 제어블록(330), 클럭신호 분주블록(340), 픽셀블록(350), 및 픽셀신호 처리블록(360)을 포함할 수 있다.
여기서, 제어블록(310), 램프전압 생성블록(320), 픽셀블록(350), 및 픽셀신호 처리블록(360)은 본 발명의 제1 실시예에서 설명한 제어블록(210), 램프전압 생성블록(220), 픽셀블록(250), 및 픽셀신호 처리블록(260)과 동일하므로, 본 발명의 제2 실시예에서는 제어블록(310), 램프전압 생성블록(320), 픽셀블록(350), 및 픽셀신호 처리블록(360)의 설명을 생략하기로 한다.
클럭신호 제어블록(330)은 단위 로우 시간마다 다른 논리 조합의 제1 내지 제4 클럭 제어신호(SEL_I0, SEL_Q0, SEL_I1, SEL_Q1)를 생성할 수 있다. 특히, 클럭신호 제어블록(330)은 상기 단위 로우 시간마다 불규칙적인 논리 조합의 제1 내지 제4 클럭 제어신호(SEL_I0, SEL_Q0, SEL_I1, SEL_Q1)를 생성할 수 있다. 다만, 클럭신호 제어블록(330)은 16가지 논리 조합 - '0, 0, 0, 0', '0, 0, 0, 1', '0, 0, 1, 0', '0, 0, 1, 1', '0, 1, 0, 0', '0, 1, 0, 1', '0, 1, 1, 0', '0, 1, 1, 1', '1, 0, 0, 0', '1, 0, 0, 1', '1, 0, 1, 0', '1, 0, 1, 1', '1, 1, 0, 0', '1, 1, 0, 1', '1, 1, 1, 0', '1, 1, 1, 1'을 포함함 - 의 제1 내지 제4 클럭 제어신호(SEL_I0, SEL_Q0, SEL_I1, SEL_Q1)를 전체 단위 로우 시간 동안 동등한 비율로 생성하되, 상기 전체 단위 로우 시간 동안 규칙성 없이 랜덤한 논리 조합의 제1 내지 제4 클럭 제어신호(SEL_I0, SEL_Q0, SEL_I1, SEL_Q1)를 생성할 수 있다.
클럭신호 분주블록(340)은 제1 분주부(340_01), 제1 지연부(340_03), 제2 지연부(340_05), 제3 지연부(340_07), 제1 선택부(340_09), 제2 선택부(340_11), 제3 선택부(340_13), 제2 분주부(340_15), 제4 지연부(340_17), 제5 지연부(340_19), 제6 지연부(340_21), 제4 선택부(340_23), 제5 선택부(340_25), 및 제6 선택부(340_27)를 포함할 수 있다.
제1 분주부(340_01)는 기준 클럭신호(CLK_REF)를 예정된 분주비로 분주하여 제1 분주 클럭신호(I0)를 생성할 수 있다. 예컨대, 제1 분주부(340_01)는 기준 클럭신호(CLK_REF)를 2분주하여 제1 분주 클럭신호(I0)를 생성할 수 있다. 여기서, 제1 분주 클럭신호(I0)는 기준 클럭신호(CLK_REF)와 동일한 위상을 가질 수 있다.
제1 지연부(340_03)는 제1 분주 클럭신호(I0)를 예정된 지연시간만큼 지연시켜 제1 지연 클럭신호(I1)를 생성할 수 있다. 여기서, 상기 지연시간은 기준 클럭신호(REF_CLK)의 주기의 1/12에 대응하는 시간 또는 제1 분주 클럭신호(I0)의 주기의 1/24에 대응하는 시간보다 작을 수 있다.
제2 지연부(340_05)는 제1 지연 클럭신호(I1)를 상기 지연시간만큼 지연시켜 제2 지연 클럭신호(I2)를 생성할 수 있다.
제3 지연부(340_07)는 제2 지연 클럭신호(I2)를 상기 지연시간만큼 지연시켜 제3 지연 클럭신호(I3)를 생성할 수 있다.
제1 선택부(340_09)는 제1 클럭 제어신호(SEL_I0)에 응답하여 제1 분주 클럭신호(I0)와 제1 지연 클럭신호(I1) 중 어느 하나를 제1 선택 클럭신호로써 출력할 수 있다.
제2 선택부(340_11)는 제1 클럭 제어신호(SEL_I0)에 응답하여 제2 지연 클럭신호(I2)와 제3 지연 클럭신호(I3) 중 어느 하나를 제2 선택 클럭신호로써 출력할 수 있다.
제3 선택부(340_13)는 제3 클럭 제어신호(SEL_I1)에 응답하여 상기 제1 선택 클럭신호와 상기 제2 선택 클럭신호 중 어느 하나를 제1 제어 클럭신호(CNT_CLK_I)로써 출력할 수 있다.
제2 분주부(340_15)는 기준 클럭바신호(CLKB_REF)를 예정된 분주비로 분주하여 제2 분주 클럭신호(Q0)를 생성할 수 있다. 예컨대, 제2 분주부(340_15)는 기준 클럭바신호(CLKB_REF)를 2분주하여 제2 분주 클럭신호(Q0)를 생성할 수 있다. 여기서, 제2 분주 클럭신호(Q0)는 기준 클럭바신호(CLKB_REF)와 동일한 위상을 가질 수 있다.
제4 지연부(340_17)는 제2 분주 클럭신호(Q0)를 상기 지연시간만큼 지연시켜 제4 지연 클럭신호(Q1)를 생성할 수 있다.
제5 지연부(340_19)는 제4 지연 클럭신호(Q1)를 상기 지연시간만큼 지연시켜 제5 지연 클럭신호(Q2)를 생성할 수 있다.
제6 지연부(340_21)는 제5 지연 클럭신호(Q2)를 상기 지연시간만큼 지연시켜 제6 지연 클럭신호(Q3)를 생성할 수 있다.
제4 선택부(340_23)는 제2 클럭 제어신호(SEL_Q0)에 응답하여 제2 분주 클럭신호(Q0)와 제4 지연 클럭신호(Q1) 중 어느 하나를 제3 선택 클럭신호로써 출력할 수 있다.
제5 선택부(340_25)는 제2 클럭 제어신호(SEL_Q0)에 응답하여 제5 지연 클럭신호(Q2)와 제6 지연 클럭신호(Q3) 중 어느 하나를 제4 선택 클럭신호로써 출력할 수 있다.
제6 선택부(340_27)는 제4 클럭 제어신호(SEL_Q1)에 응답하여 상기 제3 선택 클럭신호와 상기 제4 선택 클럭신호 중 어느 하나를 제2 제어 클럭신호(CNT_CLK_Q)로써 출력할 수 있다.
한편, 본 발명의 제2 실시예에 따른 이미지 센싱 장치(300)의 동작은 당업자라면 본 발명의 제1 실시예에 의해 유추 또는 용이하게 설명할 수 있을 것이므로, 본 발명의 제2 실시예에 따른 이미지 센싱 장치(300)의 동작 설명은 생략하도록 한다.
본 발명의 제2 실시예에 따르면, 본 발명의 제1 실시예에 비하여 아날로그 디더링(analog dithering) 개념을 확장한 것으로, 상기 단위 로우 시간마다 아날로그/디지털 컨버터의 오프셋을 더 다양한 모드로 조절 가능함에 따라 CFPN(column fixed pattern noise)을 더욱 효과적으로 블러링(blurring)할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 이미지 센싱 장치 210 : 제어블록
220 : 램프전압 생성블록 230 : 클럭신호 제어블록
240 : 클럭신호 분주블록 250 : 픽셀블록
260 : 픽셀신호 처리블록

Claims (17)

  1. 단위 로우 시간마다 다른 논리 조합의 제1 및 제2 클럭 제어신호를 생성하기 위한 클럭신호 제어블록;
    기준 클럭신호에 응답하여 위상이 서로 다른 제1 및 제2 클럭신호를 생성하고, 상기 제1 및 제2 클럭 제어신호에 응답하여 상기 단위 로우 시간마다 상기 제1 클럭신호에 반영되는 제1 지연시간과 상기 제2 클럭신호에 반영되는 제2 지연시간을 조절하기 위한 클럭신호 분주블록; 및
    상기 단위 로우 시간마다 입력되는 픽셀신호를 상기 제1 및 제2 클럭신호에 응답하여 디지털신호로 변환하기 위한 픽셀신호 처리블록
    을 포함하는 이미지 센싱 장치.
  2. 제1항에 있어서,
    상기 클럭신호 제어블록은 불규칙한 논리 조합의 상기 제1 및 제2 클럭 제어신호를 생성하는 이미지 센싱 장치.
  3. 제2항에 있어서,
    상기 클럭신호 분주블록은 상기 제1 및 제2 지연시간을 불규칙하게 조절하는 이미지 센싱 장치.
  4. 제3항에 있어서,
    상기 픽셀신호 처리블록은 아날로그 디더링(analog dithering)된 상기 디지털신호를 생성하는 이미지 센싱 장치.
  5. 제1항에 있어서,
    상기 클럭신호 분주블록은,
    상기 기준 클럭신호를 2분주하여 제1 분주 클럭신호를 생성하기 위한 제1 분주부;
    상기 제1 분주 클럭신호를 예정된 지연시간만큼 지연시켜 제1 지연 클럭신호를 생성하기 위한 제1 지연부;
    상기 제1 클럭 제어신호에 응답하여 상기 제1 분주 클럭신호와 상기 제1 지연 클럭신호 중 어느 하나를 상기 제1 클럭신호로써 선택하기 위한 제1 선택부;
    상기 기준 클럭신호의 반전신호를 2분주하여 제2 분주 클럭신호를 생성하기 위한 제2 분주부;
    상기 제2 분주 클럭신호를 상기 예정된 지연시간만큼 지연시켜 제2 지연 클럭신호를 생성하기 위한 제2 지연부; 및
    상기 제2 클럭 제어신호에 응답하여 상기 제2 분주 클럭신호와 상기 제2 지연 클럭신호 중 어느 하나를 상기 제2 클럭신호로써 선택하기 위한 제2 선택부를 포함하는 이미지 센싱 장치.
  6. 제5항에 있어서,
    상기 예정된 지연시간은 상기 기준 클럭신호의 주기의 1/4에 대응하는 시간보다 작은 이미지 센싱 장치.
  7. 제1항에 있어서,
    상기 클럭신호 제어블록은 상기 단위 로우 시간마다 다른 논리 조합의 제3 및 제4 클럭 제어신호를 더 생성하고,
    상기 클럭신호 분주블록은 상기 제1 내지 제4 클럭 제어신호에 응답하여 상기 단위 로우 시간마다 상기 제1 지연시간과 상기 제2 지연시간을 불규칙하게 조절하는 이미지 센싱 장치.
  8. 제7항에 있어서,
    상기 클럭신호 분주블록은,
    상기 기준 클럭신호를 2분주하여 제1 분주 클럭신호를 생성하기 위한 제1 분주부;
    상기 제1 분주 클럭신호를 예정된 지연시간만큼 지연시켜 제1 지연 클럭신호를 생성하기 위한 제1 지연부;
    상기 제1 지연 클럭신호를 상기 예정된 지연시간만큼 지연시켜 제2 지연 클럭신호를 생성하기 위한 제2 지연부;
    상기 제2 지연 클럭신호를 상기 예정된 지연시간만큼 지연시켜 제3 지연 클럭신호를 생성하기 위한 제3 지연부;
    상기 제1 클럭 제어신호에 응답하여 상기 제1 분주 클럭신호와 상기 제1 지연 클럭신호 중 어느 하나를 제1 선택 클럭신호로써 선택하기 위한 제1 선택부;
    상기 제1 클럭 제어신호에 응답하여 상기 제2 지연 클럭신호와 상기 제3 지연 클럭신호 중 어느 하나를 제2 선택 클럭신호로써 선택하기 위한 제2 선택부;
    상기 제3 클럭 제어신호에 응답하여 상기 제1 선택 클럭신호와 상기 제2 선택 클럭신호 중 어느 하나를 상기 제1 클럭신호로써 선택하기 위한 제3 선택부;
    상기 기준 클럭신호의 반전신호를 2분주하여 제2 분주 클럭신호를 생성하기 위한 제2 분주부;
    상기 제2 분주 클럭신호를 상기 예정된 지연시간만큼 지연시켜 제4 지연 클럭신호를 생성하기 위한 제4 지연부;
    상기 제4 지연 클럭신호를 상기 예정된 지연시간만큼 지연시켜 제5 지연 클럭신호를 생성하기 위한 제5 지연부;
    상기 제5 지연 클럭신호를 상기 예정된 지연시간만큼 지연시켜 제6 지연 클럭신호를 생성하기 위한 제6 지연부;
    상기 제2 클럭 제어신호에 응답하여 상기 제2 분주 클럭신호와 상기 제4 지연 클럭신호 중 어느 하나를 제3 선택 클럭신호로써 선택하기 위한 제4 선택부;
    상기 제2 클럭 제어신호에 응답하여 상기 제5 지연 클럭신호와 상기 제6 지연 클럭신호 중 어느 하나를 제4 선택 클럭신호로써 선택하기 위한 제5 선택부; 및
    상기 제4 클럭 제어신호에 응답하여 상기 제3 선택 클럭신호와 상기 제4 선택 클럭신호 중 어느 하나를 상기 제2 클럭신호로써 선택하기 위한 제6 선택부를 포함하는 이미지 센싱 장치.
  9. 제8항에 있어서,
    상기 예정된 지연시간은 상기 기준 클럭신호의 주기의 1/4에 대응하는 시간보다 작은 이미지 센싱 장치.
  10. 단위 로우(row) 시간마다 로우 별로 픽셀신호를 출력하기 위한 픽셀블록;
    상기 단위 로우 시간마다 예정된 패턴으로 램핑하는 램프전압을 생성하기 위한 램프전압 생성블록; 및
    상기 단위 로우 시간마다 위상이 동일하게 또는 상이하게 조절되는 제1 및 제2 분주 클럭신호에 기초하여 상기 픽셀신호를 디지털신호로 변환하기 위한 픽셀신호 처리블록
    을 포함하는 이미지 센싱 장치.
  11. 제10항에 있어서,
    상기 단위 로우 시간마다 다른 논리 조합의 제1 및 제2 클럭 제어신호를 생성하기 위한 클럭신호 제어블록; 및
    기준 클럭신호에 응답하여 위상이 서로 다른 상기 제1 및 제2 분주 클럭신호를 생성하고, 상기 제1 및 제2 클럭 제어신호에 응답하여 상기 단위 로우 시간마다 상기 제1 클럭신호에 반영되는 제1 지연시간과 상기 제2 클럭신호에 반영되는 제2 지연시간을 조절하기 위한 클럭신호 분주블록을 더 포함하는 이미지 센싱 장치.
  12. 제11항에 있어서,
    상기 클럭신호 제어블록은 불규칙한 논리 조합의 상기 제1 및 제2 클럭 제어신호를 생성하고,
    상기 클럭신호 분주블록은 상기 제1 및 제2 지연시간을 불규칙하게 조절하고,
    상기 픽셀신호 처리블록은 아날로그 디더링(analog dithering)된 상기 디지털신호를 출력하는 이미지 센싱 장치.
  13. 제11항에 있어서,
    상기 클럭신호 분주블록은,
    상기 기준 클럭신호를 2분주하여 제1 분주 클럭신호를 생성하기 위한 제1 분주부;
    상기 제1 분주 클럭신호를 예정된 지연시간만큼 지연시켜 제1 지연 클럭신호를 생성하기 위한 제1 지연부;
    상기 제1 클럭 제어신호에 응답하여 상기 제1 분주 클럭신호와 상기 제1 지연 클럭신호 중 어느 하나를 상기 제1 클럭신호로써 선택하기 위한 제1 선택부;
    상기 기준 클럭신호의 반전신호를 2분주하여 제2 분주 클럭신호를 생성하기 위한 제2 분주부;
    상기 제2 분주 클럭신호를 상기 예정된 지연시간만큼 지연시켜 제2 지연 클럭신호를 생성하기 위한 제2 지연부; 및
    상기 제2 클럭 제어신호에 응답하여 상기 제2 분주 클럭신호와 상기 제2 지연 클럭신호 중 어느 하나를 상기 제2 클럭신호로써 선택하기 위한 제2 선택부를 포함하는 이미지 센싱 장치.
  14. 제13항에 있어서,
    상기 예정된 지연시간은 상기 기준 클럭신호의 주기의 1/4에 대응하는 시간보다 작은 이미지 센싱 장치.
  15. 제11항에 있어서,
    상기 클럭신호 제어블록은 상기 단위 로우 시간마다 다른 논리 조합의 제3 및 제4 클럭 제어신호를 더 생성하고,
    상기 클럭신호 분주블록은 상기 제1 내지 제4 클럭 제어신호에 응답하여 상기 단위 로우 시간마다 상기 제1 지연시간과 상기 제2 지연시간을 불규칙하게 조절하는 이미지 센싱 장치.
  16. 제15항에 있어서,
    상기 클럭신호 분주블록은,
    상기 기준 클럭신호를 2분주하여 제1 분주 클럭신호를 생성하기 위한 제1 분주부;
    상기 제1 분주 클럭신호를 예정된 지연시간만큼 지연시켜 제1 지연 클럭신호를 생성하기 위한 제1 지연부;
    상기 제1 지연 클럭신호를 상기 예정된 지연시간만큼 지연시켜 제2 지연 클럭신호를 생성하기 위한 제2 지연부;
    상기 제2 지연 클럭신호를 상기 예정된 지연시간만큼 지연시켜 제3 지연 클럭신호를 생성하기 위한 제3 지연부;
    상기 제1 클럭 제어신호에 응답하여 상기 제1 분주 클럭신호와 상기 제1 지연 클럭신호 중 어느 하나를 제1 선택 클럭신호로써 선택하기 위한 제1 선택부;
    상기 제1 클럭 제어신호에 응답하여 상기 제2 지연 클럭신호와 상기 제3 지연 클럭신호 중 어느 하나를 제2 선택 클럭신호로써 선택하기 위한 제2 선택부;
    상기 제3 클럭 제어신호에 응답하여 상기 제1 선택 클럭신호와 상기 제2 선택 클럭신호 중 어느 하나를 상기 제1 클럭신호로써 선택하기 위한 제3 선택부;
    상기 기준 클럭신호의 반전신호를 2분주하여 제2 분주 클럭신호를 생성하기 위한 제2 분주부;
    상기 제2 분주 클럭신호를 상기 예정된 지연시간만큼 지연시켜 제4 지연 클럭신호를 생성하기 위한 제4 지연부;
    상기 제4 지연 클럭신호를 상기 예정된 지연시간만큼 지연시켜 제5 지연 클럭신호를 생성하기 위한 제5 지연부;
    상기 제5 지연 클럭신호를 상기 예정된 지연시간만큼 지연시켜 제6 지연 클럭신호를 생성하기 위한 제6 지연부;
    상기 제2 클럭 제어신호에 응답하여 상기 제2 분주 클럭신호와 상기 제4 지연 클럭신호 중 어느 하나를 제3 선택 클럭신호로써 선택하기 위한 제4 선택부;
    상기 제2 클럭 제어신호에 응답하여 상기 제5 지연 클럭신호와 상기 제6 지연 클럭신호 중 어느 하나를 제4 선택 클럭신호로써 선택하기 위한 제5 선택부; 및
    상기 제4 클럭 제어신호에 응답하여 상기 제3 선택 클럭신호와 상기 제4 선택 클럭신호 중 어느 하나를 상기 제2 클럭신호로써 선택하기 위한 제6 선택부를 포함하는 이미지 센싱 장치.
  17. 제16항에 있어서,
    상기 예정된 지연시간은 상기 기준 클럭신호의 주기의 1/12에 대응하는 시간보다 작은 이미지 센싱 장치.
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