KR20160122894A - 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 - Google Patents

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Abstract

본 발명은 고해상도 화질에서도 배선의 누설 전류를 방지하는 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 위하여, 기판, 상기 기판 상에 제1 방향을 따라 연장되는, 제1 도전패턴, 상기 제1 도전패턴과 동일한 층에, 제1 방향에 수직인 제2 방향으로 상기 제1 도전패턴의 일 측에 최인접하게 배치되는, 제2 도전 패턴, 상기 제1 도전패턴과 동일한 층에, 상기 제1 도전패턴의 일 측과 반대되는 타 측에 배치되는, 더미 패턴부를 구비하는 박막트랜지스터 기판을 제공한다.

Description

박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법{Thin film transistor substrate, display apparatus comprising the same, method for manufacturing thin film transistor substrate, and method for manufacturing display apparatus}
본 발명은 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법에 관한 것으로서, 더 상세하게는 고해상도 화질에서도 배선의 누설 전류를 방지하는 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터 기판은 기판 상에 하나 이상의 박막 트랜지스터나 커패시터 등이 형성된 구조체를 의미한다. 이러한 박막 트랜지스터 기판을 이용하여 디스플레이 장치 등을 제조할 수 있다.
이러한 박막 트랜지스터 기판이 갖는 박막 트랜지스터는 반도체층으로 작동하는 액티브 패턴과 게이트 전극을 포함한다. 게이트 전극 상에는 상부에 형성된 배선 및 전극들과 절연되도록 절연층이 형성한다.
그러나 이러한 종래의 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법에는, 게이트 전극 및 이와 동일한 층에 형성되는 배선들 간에 간격이 서로 달라, 이격 간격이 상대적으로 넓게 형성되는 측의 배선의 테이퍼가 높아 배선 상에 형성되는 절연층에 크랙이 발생하고 이는 배선의 전류 누설로 이어진다는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고해상도 화질에서도 배선의 누설 전류를 방지하는 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판, 상기 기판 상에 제1 방향을 따라 연장되는, 제1 도전패턴, 상기 제1 도전패턴과 동일한 층에, 제1 방향에 수직인 제2 방향으로 상기 제1 도전패턴의 일 측에 최인접하게 배치되는, 제2 도전 패턴, 상기 제1 도전패턴과 동일한 층에, 상기 제1 도전패턴의 일 측과 반대되는 타 측에 배치되는, 더미 패턴부를 구비하는 박막트랜지스터 기판이 제공된다.
본 실시예에 따르면, 상기 제1 도전패턴과 상기 제2 도전패턴은 제1 간격으로 배치되고, 상기 제1 도전패턴과 상기 더미 패턴부는 제1 간격과 동일하거나 더 좁은 제2 간격으로 배치될 수 있다.
본 실시예에 따르면, 상기 더미 패턴부는 복수개의 더미패턴들을 포함하며, 상기 복수개의 더미패턴들은 연속적으로 배치되거나, 이격되어 배치될 수 있다.
본 실시예에 따르면, 상기 복수개의 더미패턴들은 지그재그로 배치될 수 있다.
본 실시예에 따르면, 상기 제1 도전패턴과 동일한 층에, 제1 도전패턴과 나란한 제1 방향으로 연장되며, 상기 더미 패턴부를 기준으로 제2 방향을 따라 상기 제1 도전패턴이 배치된 일 측과 반대되는 타 측에 최인접하게 배치되는, 제3 도전패턴을 더 구비하고, 상기 제3 도전패턴은 상기 제1 도전패턴과 제3 간격으로 이격되어 배치되고, 제3 간격은 제1 간격보다 넓을 수 있다.
본 실시예에 따르면, 액티브 패턴, 상기 액티브 패턴과 적어도 일부가 중첩하는 게이트 전극을 포함하는, 박막트랜지스터를 더 구비하고, 상기 제2 도전패턴은 상기 게이트 전극일 수 있다.
본 실시예에 따르면, 상기 제1 도전패턴과 동일한 층에, 상기 더미 패턴부를 기준으로 상기 제1 도전패턴이 배치된 일 측과 반대되는 타 측에 최인접하게 배치되는, 제3 도전패턴을 더 구비하고, 상기 제3 도전패턴은 상기 제1 도전패턴과 제3 간격으로 이격되어 배치되고, 제3 간격은 제1 간격보다 넓을 수 있다.
본 실시예에 따르면, 제1 액티브 패턴, 상기 제1 액티브 패턴과 적어도 일부가 중첩하는 제1 게이트 전극을 포함하는, 제1 박막트랜지스터 및 상기 제1 박막트랜지스터와 전기적으로 연결되는 제1 화소전극 및 제2 액티브 패턴, 상기 제2 액티브 패턴과 적어도 일부가 중첩하는 제2 게이트 전극을 포함하는, 제2 박막트랜지스터 및 상기 제2 박막트랜지스터와 전기적으로 연결되는 제2 화소전극;을 더 구비하고, 상기 제2 도전패턴은 상기 제1 게이트 전극이고, 상기 제3 도전패턴은 상기 제2 게이트 전극일 수 있다.
본 발명의 다른 관점에 따르면, 상기의 박막트랜지스터 기판 및 상기 박막트랜지스터 기판 상에 배치된 디스플레이 소자를 구비하는, 디스플레이 장치가 제공된다.
본 발명의 또 다른 관점에 따르면, 기판 상에 제1 방향을 따라 연장되는 제1 도전패턴을 형성하는 단계, 제1 도전패턴이 연장되는 방향과 수직인 제2 방향으로 제1 도전패턴의 일 측에 최인접하게, 제2 도전패턴을 형성하는 단계 및 제1 도전패턴의 일 측과 반대되는 타 측에, 더미 패턴부를 형성하는 단계를 포함하며, 상기 제1 도전패턴을 형성하는 단계, 상기 제2 도전패턴을 형성하는 단계 및 상기 더미 패턴부를 형성하는 단계는 서로 동시에 수행될 수 있다.
본 실시예에 따르면, 제1 도전패턴과 제2 도전패턴은 제1 간격으로 형성되고, 제1 도전패턴과 더미 패턴부는 제1 간격과 동일하거나 더 좁은 제2 간격으로 형성될 수 있다.
본 실시예에 따르면, 상기 더미 패턴부를 형성하는 단계는, 복수개의 더미패턴들을 포함한 더미 패턴부를 형성하는 단계이며, 복수개의 더미패턴들은 연속적으로 형성되거나, 이격되어 형성될 수 있다.
본 실시예에 따르면, 복수개의 더미패턴들은 지그재그로 형성될 수 있다.
본 실시예에 따르면, 제1 도전패턴과 나란한 제1 방향으로 연장되며, 더미 패턴부를 기준으로 상기 제1 도전패턴이 형성된 일 측과 반대되는 타 측에 최인접하게 형성되는, 제3 도전패턴을 형성하는 단계를 더 포함하고, 상기 제3 도전패턴을 형성하는 단계는 상기 제1 도전패턴을 형성하는 단계와 동시에 수행되며, 제3 도전패턴은 제1 도전패턴과 제3 간격으로 이격되도록 형성되고, 제3 간격은 제1 간격보다 넓을 수 있다.
본 실시예에 따르면, 액티브 패턴, 액티브 패턴과 적어도 일부가 중첩하는 게이트 전극을 포함하는, 박막트랜지스터를 형성하는 단계를 더 포함하고, 제2 도전패턴은 게이트 전극일 수 있다.
본 실시예에 따르면, 더미 패턴부를 기준으로 제1 도전패턴이 형성된 일 측과 반대되는 타 측에 최인접하게 형성되는, 제3 도전패턴을 형성하는 단계를 더 포함하고, 상기 제3 도전패턴을 형성하는 단계는 상기 제1 도전패턴을 형성하는 단계와 동시에 수행되며, 제3 도전패턴은 제1 도전패턴과 제3 간격으로 이격되도록 배치되고, 제 3간격은 제1 간격보다 넓을 수 있다.
본 실시예에 따르면, 제1 액티브 패턴, 제1 액티브 패턴과 적어도 일부가 중첩하는 제1 게이트 전극을 포함하는, 제1 박막트랜지스터를 형성하는 단계, 제1 박막트랜지스터와 전기적으로 연결되는 제1 화소전극을 형성하는 단계, 제2 액티브 패턴, 제2 액티브 패턴과 적어도 일부가 중첩하는 제2 게이트 전극을 포함하는, 제2 박막트랜지스터를 형성하는 단계 및 제2 박막트랜지스터와 전기적으로 연결되는 제2 화소전극을 형성하는 단계를 더 포함하고, 제2 도전패턴은 제1 게이트 전극이고, 제3 도전패턴은 제2 게이트 전극일 수 있다.
본 발명의 또 다른 관점에 따르면, 상기의 제조방법으로 형성된 박막트랜지스터 기판을 준비하는 단계 및 상기 박막트랜지스터 기판 상에 디스플레이 소자를 형성하는 단계를 포함하는, 디스플레이 장치 제조방법이 제공된다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고해상도 화질에서도 배선의 누설 전류를 방지하는 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 관한 박막 트랜지스터 기판의 일 화소에 대한 등가 회로도이다.
도 2는 도 1의 실시예에 관한 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다.
도 3은 도 2의 박막 트랜지스터 기판을 Ⅲ-Ⅲ´선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 4는 도 2의 박막 트랜지스터 기판의 일 층만을 개략적으로 도시하는 평면도이다.
도 5는 도 4의 박막 트랜지스터 기판을 Ⅴ-Ⅴ´선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 다른 일 실시예에 관한 박막 트랜지스터 기판의 일 화소에 대한 등가 회로도이다.
도 7은 도 6의 실시예에 관한 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다.
도 8은 도 7의 박막 트랜지스터 기판을 Ⅷ-Ⅷ´선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 9는 도 7의 박막 트랜지스터 기판의 일 층만을 개략적으로 도시하는 평면도이다.
도 10은 도 9의 박막 트랜지스터 기판을 Ⅹ-Ⅹ´선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 관한 박막 트랜지스터 기판의 일 화소에 대한 등가 회로도이며, 도 2는 도 1의 실시예에 관한 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(1)은 기판(100), 기판(100) 상에 배치되는 제1 도전패턴(110), 제2 도전패턴(120), 더미 패턴부(130)를 구비한다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다. 이러한 기판(100)은 복수개의 화소(PXL)들이 배치되는 디스플레이영역과, 이 디스플레이영역을 감싸는 주변영역을 가질 수 있다.
기판(100) 상에는 영상이 구비되는 적어도 하나의 화소(PXL)를 포함한다. 화소(PXL)는 복수 개 제공되어 매트릭스 형태로 배열될 수 있으나, 본 실시예에서는 설명의 편의상 하나의 화소(PXL)만 도시하였다. 도 2에서는 각 화소(PXL)는 직사각형 모양을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 화소(PXL)들은 서로 다른 면적을 가지도록 제공될 수 있다. 예를 들어, 화소(PXL)들은 색깔이 다른 화소들의 경우 각 색깔별로 다른 면적이나 다른 형상으로 제공될 수 있다.
이러한 화소(PXL)는 게이트 라인(GL), 데이터 라인(DL), 및 구동 전압 라인(DVL)으로 이루어진 배선부와, 배선부에 연결된 박막 트랜지스터들(T1, T2), 박막 트랜지스터들(T1, T2)에 연결된 유기 발광 소자(OLED), 및 커패시터(Cst)를 포함할 수 있다. 이하 본 실시예에서는 제1 도전패턴(110) 이 게이트 라인(GL)인 것으로 개시되어 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.
게이트 라인(GL)은 일 방향으로 연장될 수 있고, 데이터 라인(DL)은 게이트 라인(GL)과 교차하는 타 방향으로 연장될 수 있다. 구동 전압 라인(DVL)은 데이터 라인(DL)과 실질적으로 동일한 방향으로 연장될 수 있다. 게이트 라인(GL)은 박막 트랜지스터에 주사 신호를 전달하고, 데이터 라인(DL)은 박막 트랜지스터에 데이터 신호를 전달하며, 구동 전압 라인(DVL)은 박막 트랜지스터에 구동 전압을 제공할 수 있다.
박막 트랜지스터는 유기 발광 소자를 제어하기 위한 구동 박막 트랜지스터(T1)와, 구동 박막 트랜지스터(T1)를 스위칭 하는 스위칭 박막 트랜지스터(T2)를 포함할 수 있다. 본 발명이 일 실시예에서는 한 화소(PXL)가 두 개의 박막 트랜지스터(T2, T1)를 포함하는 것을 설명하나, 이에 한정되는 것은 아니며, 하나의 화소(PXL)에 하나의 박막 트랜지스터와 커패시터, 또는 하나의 화소(PXL)에 셋 이상의 박막 트랜지스터와 둘 이상의 커패시터를 구비할 수 있다.
구동 박막 트랜지스터(T1)는 제1 게이트 전극(g1)과, 제1 소스 전극(s1) 및 제1 드레인 전극(d1)을 포함할 수 있다. 제1 게이트 전극(g1)은 스위칭 박막 트랜지스터(T2)에 연결되고 제1 소스 전극(s1)은 구동 전압 라인(DVL)에 연결되며, 제1 드레인 전극(d1)은 상기 유기 발광 소자에 연결될 수 있다.
스위칭 박막 트랜지스터(T2)는 제2 게이트 전극(g2)과 제2 소스 전극(s2), 및 제2 드레인 전극(d2)을 포함할 수 있다. 제2 게이트 전극(g2)은 게이트 라인(GL)에 연결되며, 제2 소스 전극(s2)은 데이터 라인(DL)에 연결될 수 있다. 제2 드레인 전극(d2)은 구동 박막 트랜지스터(T1)의 게이트 전극(즉, 제1 게이트 전극(g1))에 연결될 수 있다. 스위칭 박막 트랜지스터(T2)는 게이트 라인(GL)에 인가되는 주사 신호에 따라 데이터 라인(DL)에 인가되는 데이터 신호를 상기 구동 박막 트랜지스터(T1)에 전달할 수 있다.
이러한 박막 트랜지스터 기판(1) 상에는 디스플레이 소자가 더 배치될 수 있다. 본 실시예에서는 디스플레이 소자로 유기 발광 소자(OLED)가 배치되는 것을 개시하고 있으나, 본 발명이 이에 한정되는 것은 아니며 액정 소자 등이 배치되는 것도 가능하다. 유기 발광 소자(OLED)는 발광층(EML)과, 발광층(EML)을 사이에 두고 서로 대향하는 제1 전극(EL1) 및 제2 전극(EL2)을 포함할 수 있다. 제1 전극(EL1)은 구동 박막 트랜지스터(T1)의 제1 드레인 전극(d1)과 연결될 수 있다. 제2 전극(EL2)에는 공통 전압이 인가되며, 발광층(EML)은 구동 박막 트랜지스터(T1)의 출력 신호에 따라 발광함으로써 영상을 표시할 수 있다.
커패시터(Cst)는 구동 박막 트랜지스터(T1)의 제1 게이트 전극(g1)과 제1 소스 전극(s1) 사이에 연결되며, 구동 박막 트랜지스터(T1)의 제1 게이트 전극(g1)에 입력되는 데이터 신호를 충전하고 유지할 수 있다.
한편 상술한 도 1의 등가회로도에 대응하는 도 2의 평면도는 예시적이며, 설계에 따라 다양하게 변형될 수 있다.
도 3은 도 2의 박막 트랜지스터 기판을 Ⅲ-Ⅲ´선을 따라 취한 단면을 개략적으로 도시하는 단면도이다. 이하 도 3을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(1)을 적층 순서에 따라 설명한다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판(1)은 박막 트랜지스터들(T1, T2)과 커패시터(Cst)가 적층되는 절연성 기판(100)을 포함할 수 있다. 박막 트랜지스터 기판(1) 상에는 액정 소자, 유기 발광 소자(OLED) 등이 배치될 수 있다. 본 실시예에서는 일 예로 박막 트랜지스터 기판(1) 상에 유기 발광 소자(OLED)가 배치된 구조를 개시한다.
도 3을 참조하면, 기판(100) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 기판(100)의 상면을 평탄화하게 하거나, 구동 박막 트랜지스터(T1)에 불순물이 확산되는 것을 막는 역할을 할 수 있다. 버퍼층(BFL)은 예컨대 실리콘 질화물, 실리콘 산화물, 실리콘 질산화물 등으로 형성될 수 있으며, 기판(100)의 재료 및 공정 조건에 따라 생략될 수도 있다.
버퍼층(BFL) 상에는 제1 액티브 패턴(Act1)이 배치될 수 있다. 제1 액티브 패턴(Act1)은 반도체 물질로 형성되어 비정질실리콘, 다결정실리콘 또는 유기반도체물질을 포함할 수 있으며, 구동 박막 트랜지스터(T1)의 활성층으로 동작한다. 제1 액티브 패턴(Act1)은 각각 소스 영역(SA), 드레인 영역(DA), 및 소스 영역(SA)과 상기 드레인 영역(DA) 사이에 제공된 채널 영역(CA)을 포함할 수 있다. 제1 액티브 패턴(Act1)의 소스 영역(SA) 및 드레인 영역(DA)에는 n형 불순물 또는 p형 불순물이 도핑될 수 있다.
제1 액티브 패턴(Act1) 상에는 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 제1 액티브 패턴(Act1)과 제1 게이트 전극(g1)과의 절연성을 확보하기 위하여, 예컨대 실리콘 산화물 및/또는 실리콘 질화물 등으로 형성될 수 있다.
게이트 절연막(GI) 상에는 제1 게이트 전극(g1)이 배치될 수 있다. 제1 게이트 전극(g1)은 제1 액티브 패턴(Act1) 적어도 일부가 중첩할 수 있다. 즉 제1 게이트 전극(g1)은 제1 액티브 패턴(Act1)의 채널 영역(CA)에 대응되는 영역을 커버하도록 배치될 수 있다. 제1 게이트 전극(g1)은 도전성 등을 고려하여 금속 물질로 형성될 수 있다.
제1 게이트 전극(g1) 상에는 제1 게이트 전극(g1)을 덮도록 층간 절연막(IL)이 배치될 수 있다. 이러한 층간 절연막(IL)은 실리콘 산화물 또는 실리콘 질화물 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다.
이러한 층간 절연막(IL)에는 도전성 물질이 매립된 적어도 하나의 콘택홀(CNT1)을 가질 수 있다. 콘택홀(CNT1)에 매립된 도전성 물질은 구동 박막 트랜지스터(T1)의 소스 전극(s1) 및 드레인 전극(d1)을 형성하는 도전층(CL)으로 이해될 수 있다. 콘택홀(CNT1)에 매립된 도전성 물질을 통해 유기 발광 소자(OLED)의 제1 전극(EL1)과 구동 박막 트랜지스터(T1)가 전기적으로 연결될 수 있다.
층간 절연막(IL)의 상에는 도전층(CL)으로 형성된 제1 소스 전극(s1)과 제1 드레인 전극(d1)이 배치될 수 있다. 제1 소스 전극(s1)과 제1 드레인 전극(d1)은 게이트 절연막(GI) 및 층간 절연막(IL)에 형성된 콘택홀(CNT1)에 의해 제1 액티브 패턴(Act1)의 소스 영역(SA)과 드레인 영역(DA)에 각각 접촉된다. 도 3에 도시되어 있지는 않으나, 제2 소스 전극(s2)과 제2 드레인 전극(d2)은 게이트 절연막(GI) 및 층간 절연막(IL)에 형성된 콘택홀(CNT2)에 의해 제2 액티브 패턴(Act2)의 소스 영역(미도시)과 드레인 영역(미도시)에 각각 접촉된다.
제1 소스 전극(s1)과 제1 드레인 전극(d1)이 도전성 등을 고려하여 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
한편, 도 3에는 도시되어 있지 않으나, 제1 게이트 전극(g1)의 일부와 상기 구동 전압 라인(DVL)의 일부는 각각 제1 커패시터 전극(C1) 및 제2 커패시터 전극(C2)이며, 층간 절연막(IL)을 사이에 두고 커패시터(Cst)를 형성할 수 있다. 제1 커패시터 전극(C1)은 커패시터(Cst)의 상부 전극, 제2 커패시터 전극(C2)은 커패시터(Cst)의 하부 전극으로 이해될 수 있다.
이러한 제1 커패시터 전극(C1)과 제1 게이트 전극(g1)은 일체(一體)의 도전층으로 형성될 수 있으며, 따라서 제2 도전패턴(120)은 제1 커패시터 전극(C1)과 제1 게이트 전극(g1)을 포함하는 것으로 이해될 수 있다. 즉 제2 도전패턴(120)이 배치된 위치에 따라, 제2 도전패턴(120)의 일 측은 제1 게이트 전극(g1)으로서 기능을 하며, 제2 도전패턴(120)의 타 측은 제1 커패시터 전극(C1)으로서 기능을 할 수 있다.
제1 소스 전극(s1)과 제1 드레인 전극(d1) 상에는 평탄화막(PL)이 배치될 수 있다. 평탄화막(PL)은 층간 절연막(PL) 및 도전층(CL)을 덮도록 배치될 수 있다. 평탄화막(PL)은 예컨대 아크릴계 유기물 또는 BCB(Benzocyclobutene) 등의 유기 절연 물질로 이루어질 수 있다. 평탄화막(PL)은 구동 및 스위칭 박막 트랜지스터들(T1, T2)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수도 있다.
한편, 이러한 박막 트랜지스터 기판(1) 상에는 디스플레이 소자가 배치될 수 있다. 본 실시예에서는 디스플레이 소자로 유기 발광 소자(OLED)가 배치된 경우를 개시하고 있다. 유기 발광 소자(OLED)는 제1 전극(EL1), 제2 전극(EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 발광층(EML)을 포함하는 중간층을 포함할 수 있다.
평탄화막(PL) 상에는 유기 발광 소자(OLED)의 제1 전극(EL1)이 배치될 수 있다. 제1 전극(EL1)은 화소 전극일 수 있으며, 제1 전극(EL1)은 평탄화막(PL)에 형성된 콘택홀(CNT3)을 통해 구동 박막 트랜지스터(T1)의 제1 드레인 전극(d1)과 전기적으로 연결된다.
제1 전극(EL1)은, 높은 일함수를 갖는 물질로 형성될 수 있으며, 기판(100)의 하부 방향으로 영상을 제공하는 배면 발광일 경우, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성막으로 형성될 수 있다. 다른 실시예로 기판(100)의 상부 방향으로 영상을 제공하는 전면 발광일 경우, 제1 전극(EL1)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속 반사막과 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성막으로 이루어질 수 있다.
제1 전극(EL1) 등이 형성된 기판(100) 상에는 각 화소에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 제1 전극(EL1)의 상면을 노출하도록 화소의 둘레를 덮도록 형성될 수 있다.
화소 정의막(PDL)에 의해 노출된 제1 전극(EL1) 상에는 발광층(EML)이 제공되며, 발광층(EML) 상에는 제2 전극(EL2)이 배치될 수 있다.
이때 도면에는 도시되지 않았으나, 경우에 따라 제1 전극(EL1)과 발광층(EML) 사이에는 하부 공통층이 배치될 수 있으며, 발광층(EML)과 제2 전극(EL2) 사이에는 상부 공통층이 배치될 수 있다. 이러한 하부 공통층 및 상부 공통층은 캐리어 수송층으로서, 각 화소에 공통적으로 적층될 수 있다. 하부 공통층은 정공 주입층(HIL)(hole injection layer)과 정공 수송층(HTL)(hole transport layer)를 포함할 수 있으며, 상부 공통층은 전자 주입층(EIL)(electron injection layer) 및 전자 수송층(ETL)(electron transport layer)을 포함할 수 있다. 본 실시예에서 제1 전극(EL1)이 화소 전극인 경우 하부 공통층, 상부 공통층, 및 발광층(EML)은 제1 전극(EL1) 상에 정공 주입층(HIL), 정공 수송층(HTL), 발광층(EML), 전자 수송층(ETL), 및 전자 주입층(EIL), 제2 전극(EL2)의 순으로 순차적으로 적층될 수 있다. 다만 본 발명이 이에 한정되는 것은 아니며, 하부 공통층과 상부 공통층은 필요에 따라 다양한 변형이 가능하다.
제2 전극(EL2)도 투명 전극 또는 반사형 전극으로 구비될 수 있다. 제2 전극(EL2)이 투명 전극으로 형성될 경우에는 상기한 투명 도전성 물질을 포함할 수 있으며, 상기 제2 전극(EL2)이 반사형 전극으로 형성될 경우 금속 반사막을 포함할 수 있다. 제2 전극(EL2)은 기판(100)의 전면(全面)에 배치될 수 있다.
제2 전극(EL2)이 (반)투명 전극으로 형성될 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층과 ITO, IZO, ZnO 또는 In2O3 등의 (반)투명 도전층을 가질 수 있다. 제2 전극(EL2)이 반사형 전극으로 형성될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층을 가질 수 있다. 물론 제2 전극(EL2)의 구성 및 재료가 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
도면에 도시되지는 않았지만, 제2 전극(EL2) 상에는 봉지층(미도시)이 형성될 수 있다. 상기 봉지층은 복수의 무기막들이 적층된 구조이거나, 유기막과 무기막이 교대로 적층된 구조일 수 있다.
다른 실시예에 따르면, 제2 전극(EL2) 상에는 봉지 기판(미도시)이 배치될 수 있다. 기판(100)은 상기 봉지 기판에 의해 밀봉될 수 있다.
도 4는 도 2의 박막 트랜지스터 기판(1)의 일 층만을 개략적으로 도시하는 평면도이고, 도 5는 도 4의 박막 트랜지스터 기판(1)을 Ⅴ-Ⅴ´선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 4에서는 설명의 편의를 위해 인접한 제1 화소(PXL) 및 제2 화소(PXL´)를 도시하고 있다. 도 4를 참조하면, 기판(100) 상에 배치된 게이트 절연막(GI) 상에 도전 패턴들(110, 120, 130)이 배치될 수 있다. 도전 패턴들(110, 120, 130)은 한번의 패터닝 공정을 통해 형성된 것이며, 따라서 동일한 물질을 포함하고 있고 동일한 층에 배치될 수 있다. 도 4에서는 게이트 절연막(GI) 상에 배치된 도전 패턴들(110, 120, 130)을 개시하고 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 제1 화소(PXL)에 구비된 도전 패턴들(110, 120, 130)은 제1 도전패턴(110), 제2 도전패턴(120) 및 더미 패턴부(130)를 포함할 수 있다. 또한 제2 화소(PXL´)에 구비된 도전 패턴들(110, 120, 130)은 제3 도전패턴(140)을 포함할 수 있다.
제1 도전패턴(110)은 기판(100) 상에 제1 방향(X축 방향)을 따라 연장될 수 있으며, 이러한 제1 도전패턴(110)은 게이트 라인(GL)일 수 있다. 제2 도전패턴(120)은 제1 도전패턴(110)이 연장되는 제1 방향(X축 방향)에 수직인 제2 방향(Y축 방향)으로 제1 도전패턴(110)의 일 측에 최인접하게 배치될 수 있다. 제2 도전패턴(120)의 일 측은 제1 박막 트랜지스터(T1)의 제1 게이트 전극(g1)으로서의 기능을 하며, 제2 도전패턴(120)의 타 측은 커패시터(Cst)의 하부 전극(C1)으로서의 기능을 할 수 있다. 제2 도전패턴(120)의 형태는 회로도의 설계에서 따라 다양하게 변경될 수 있음은 물론이다.
더미 패턴부(130)는 제1 도전패턴(110) 및 제2 도전패턴(120)과 동일한 층에 배치될 수 있으며, 제1 도전패턴(110)의 일 측과 반대되는 타 측에 배치될 수 있다. 즉 제1 “‡향(X축 방향)을 따라 연장되어 배치되는 제1 도전패턴(110)의 일 측 방향(-Y 방향)에는 제2 도전패턴(120)이 배치되고, 제1 도전패턴(110)의 타 측 방향(+Y 방향)에는 더미 패턴부(130)가 배치될 수 있다. 더미 패턴부(130) 역시 제1 도전패턴(110)을 따라 제1 방향(X축 방향)으로 연장되도록 배치될 수 있다.
더미 패턴부(130)는 도 4에 도시된 것과 같이, 복수개의 더미 패턴(DM)들을 포함할 수 있으며, 이러한 복수개의 더미 패턴(DM)들은 이격되어 배치될 수 있다. 복수개의 더미 패턴(DM)들은 제1 도전패턴(110)을 따라 제1 방향(X축 방향)으로 배치될 수 있다. 도면에 도시되어 있지는 않으나 다른 실시예로 서로 이격되어 배치된 더미 패턴(DM)들은 제1 도전패턴(110)을 따라 제1 방향(X축 방향)을 따라 배치되되, 지그재그 형태로 배치될 수 있다. 다른 실시예로 더미 패턴(DM)들은 서로 연속적으로 배치될 수 도 있다.
상술한 것과 같이 도 4는 인접한 제1 화소(PXL) 및 제2 화소(PXL´)를 도시하고 있다. 제1 화소(PXL) 및 제2 화소(PXL´)는 각각 제1 화소전극(EL1) 및 제2 화소전극(EL´)을 포함할 수 있다. 제1 화소(PXL)는 제1 액티브 패턴(Act1), 제1 액티브 패턴(Act1)과 적어도 일부가 중첩하는 제1 게이트 전극(g1)을 갖는 제1 박막 트랜지스터(T1) 및 제1 박막 트랜지스터(T1)와 전기적으로 연결되는 제1 화소전극(EL1)을 포함할 수 있다. 또한 제2 화소(PXL´)는 제2 액티브 패턴(Act2), 제2 액티브 패턴(Act2)과 적어도 일부가 중첩하는 제2 게이트 전극(g2)을 갖는 제2 박막 트랜지스터(T2´) 및 제2 박막 트랜지스터(T1´)와 전기적으로 연결되는 제2 화소전극(EL2´)을 포함할 수 있다. 이 경우 제1 박막 트랜지스터(T1)는 제1 화소(PXL)의 구동 박막 트랜지스터(T1)일 수 있으며, 제2 박막 트랜지스터(T1´)는 제2 화소(PXL´)의 구동 박막 트랜지스터 일 수 있다. 도 4에서는 도전 패턴들(110, 120, 130) 상부에 제1 화소전극(EL1)과 제2 화소전극(EL´) 배치될 위치를 점선으로 도시하고 있다.
본 실시예에서 있어서 제2 도전패턴(120)은 제1 화소(PXL)의 제1 게이트 전극(g1)일 수 있으며, 제3 도전패턴(140)은 제2 화소(PXL´)의 제2 게이트 전극(g1´)일 수 있다. 경우에 따라서는 제2 도전패턴(120)은 제1 화소(PXL)의 제1 게이트 전극(g1)이자 동시에 커패시터의 하부 전극일 수도 있고, 제3 도전패턴(140)은 제2 화소(PXL´)의 제2 게이트 전극(g1´)이자 동시에 커패시터의 하부 전극일 수도 있으나, 반드시 이에 한정되는 것은 아니다.
도 4 및 도 5를 참조하면, 제1 도전패턴(110)과 제2 도전패턴(120)은 제1 간격(d1)으로 배치되고, 제1 도전패턴(110)과 더미 패턴부(130)는 제1 간격(d1)과 동일하거나 제1 간격(d1)보다 더 좁은 제2 간격(d2)으로 배치될 수 있다. 한편 제1 도전패턴(110)과, 제1 도전패턴(110)을 기준으로 제1 도전패턴(110)의 일 측에 배치된 제2 도전패턴(120)과 반대되는 제1 도전패턴(110)의 타 측에 배치된 제3 도전패턴(140)은 제3 간격(d3)으로 배치될 수 있는데, 이러한 제3 간격(d3)은 제1 간격(d1) 또는 제2 간격(d2)보다 넓게 형성될 수 있다.
만약 더미 패턴부(130)가 구비되지 않는 회로도에 있어서, 제1 도전패턴(110)과 최 인접하도록 제2 도전패턴(120) 및 제3 도전패턴(140)이 배치될 수 있다. 이 경우 상술한 것과 같이 제1 도전패턴(110)과 제2 도전패턴(120)은 제1 화소(PXL)를 구성하는 도전 패턴으로, 제1 간격(d1)으로 배치되고, 제1 도전패턴(110)과 제3 도전패턴(140)은 각각 인접한 제1 화소(PXL) 및 제2 화소(PXL´)를 구성하는 도전 패턴이므로, 제1 간격(d1)보다 넓게 형성되는 제3 간격(d3)으로 배치될 수 있다.
이러한 회로도의 디자인에 있어서, 기판 상에 이러한 도전 패턴들(110, 120, 130)을 패터닝하는 과정에서 제1 도전패턴(110)을 기준으로 상대적으로 간격이 좁게 형성되는 제2 도전패턴(120)이 배치된 일 측의 테이퍼와, 상대적으로 간격이 넓게 형성되는 제3 도전패턴(140)이 배치된 타 측의 테이퍼에 차이가 발생하게 된다. 즉, 제1 도전패턴(110)의 일 측은 제1 간격(d1)으로 배치된 제2 도전패턴(120)에 의해 패터닝 공정시 노광 빛 간섭이 발생하여 테이퍼가 낮아지게 된다. 반면에 제1 도전패턴(110)의 타 측은 제1 간격(d1)에 비해 상대적으로 멀게 형성된 제3 도전패턴(140)에 의해 패터닝 공정시 노광 빛 간섭이 발생하지 않고 빛이 패턴 그대로 조사되어 테이퍼가 높아지게 된다. 이러한 현상은 고해상도를 추구하는 디스플레이 장치일수록 배선 폭이 감소하면서 더 심화된다.
이와 같이 제1 도전패턴(110)의 타 측의 테이퍼가 높아진 상황에서 제1 도전패턴(110) 상에 층간 절연막(IL)이 배치되는 경우, 제1 도전패턴(110)의 일 측은 층간 절연막(IL)이 완만하게 올라가는 반면, 제1 도전패턴(110)의 타 측은 높은 테이퍼로 인해 층간 절연막(IL)에 크랙이 발생한다. 이러한 크랙은 제1 도전패턴(110)을 따라 흐르는 전류의 누설을 발생시키며, 나아가 디스플레이 장치 전체의 불량을 유발하는 요인이 된다.
따라서 본 발명의 일 실시예에 관한 박막 트랜지스터 기판(1)에서는 제1 도전패턴(110)의 타 측에 제1 간격(d1)과 동일하거나 제1 간격(d1)보다 좁은 제2 간격(d2)으로 배치되는 더미 패턴부(130)를 구비한다. 이를 통해 제1 도전패턴(110)을 양 측에 제1 간격(d1) 및 제2 간격(d2)으로 배치되는 제2 도전패턴(120) 및 더미 패턴부(130)를 배치하고, 제2 도전패턴(120) 및 더미 패턴부(130)에 의해 패터닝 공정시 제1 도전패턴(110) 양 측에 동일하게 노광 빛 간섭을 발생시켜 테이퍼를 낮출 수 있다. 제1 도전패턴(110)의 양 측 테이퍼가 동일하게 완만히 형성됨에 따라, 제1 도전패턴(110) 상에 배치되는 층간 절연막(IL)에 크랙이 발생하는 것을 방지할 수 있고 또한 이를 통해 제1 도전패턴(110)의 누설 전류를 방지하여 이러한 문제로 기인하는 디스플레이 장치의 불량을 최소화시킬 수 있다.
도 6은 본 발명의 다른 일 실시예에 관한 박막 트랜지스터 기판의 일 화소에 대한 등가 회로도이고, 도 7은 도 6의 실시예에 관한 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판(2)은 기판(100), 기판(100) 상에 배치되는 제1 도전패턴(110), 제2 도전패턴(120), 더미 패턴부(130)를 구비한다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다. 이러한 기판(100)은 복수개의 화소들이 배치되는 디스플레이영역과, 이 디스플레이영역을 감싸는 주변영역을 가질 수 있다.
기판(100) 상에는 영상이 구비되는 적어도 하나의 화소(PXL)를 포함한다. 화소(PXL)는 복수 개 제공되어 매트릭스 형태로 배열될 수 있으나, 본 실시예에서는 설명의 편의상 하나의 화소(PXL)만 도시하였다. 도 6 및 도 7에서는 각 화소(PXL)는 직사각형 모양을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 화소(PXL)들은 서로 다른 면적을 가지도록 제공될 수 있다. 예를 들어, 화소(PXL)들은 색깔이 다른 화소들의 경우 각 색깔 별로 다른 면적이나 다른 형상으로 제공될 수 있다.
이러한 화소(PXL)는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6), 스토리지 커패시터(Cst) 및 유기 발광 소자(OLED)를 포함한다.
화소(PXL)는 스캔 신호(Sn)가 인가되는 스캔 라인(10), 이전 스캔 신호(Sn-1)가 인가되는 이전 스캔 라인(12), 발광 제어 신호(En)가 인가되는 발광 제어 라인(20), 초기화 전압(Vint)이 인가되는 초기화 전압 라인(30), 데이터 신호(Dm)가 인가되는 데이터 라인(40) 및 구동 전압(ELVDD)이 인가되는 구동 전압 라인(50)을 포함한다. 스캔 라인(10), 이전 스캔 라인(12), 발광 제어 라인(20) 및 초기화 전압 라인(30)은 행 방향을 따라 연장되고, 데이터 라인(40) 및 구동 전압 라인(50)은 열 방향을 따라 연장된다.
한편 본 실시예에 있어서 후술할 도 9를 참조하면, 제1 도전패턴(110)은 스캔 라인(10)에 대응하고, 제2 도전패턴(120)은 이전 스캔 라인(12)에 대응하며, 제3 도전패턴(140)은 발광 제어 라인(20)에 대응할 수 있다. 또한 더미 패턴부(130)는 후술할 구동 박막 트랜지스터(T1)의 구동 게이트 전극(g1)에 대응할 수 있다. 다만 본 발명이 반드시 이에 한정되는 것은 아니며, 동일한 층에 배치되는 도전패턴이면 어느 것이나 해당될 수 있다.
화소(PXL)는 액티브 패턴(Act), 제1 도전층(M1), 제2 도전층(M2), 제3 도전층(M3) 및 제4 도전층(M4)을 포함할 수 있다. 도 4에 도시되지는 않지만, 액티브 패턴(Act), 제1 도전층(M1), 제2 도전층(M2), 제3 도전층(M3), 및 제4 도전층(M4)의 사이에는 절연층들이 개재될 수 있다. 또한, 화소(PXL)는 발광층을 포함하는 중간층(미도시)과 공통 전극층(미도시)을 더 포함할 수 있다.
액티브 패턴(Act)은 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6) 각각의 액티브 패턴들(Act1-Act6)을 포함할 수 있다. 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 액티브 패턴(Act)을 따라 배치될 수 있다.
도 7에서 액티브 패턴(Act)은 하나의 화소(PXL) 내에서 하나의 패턴으로 형성되어 있지만, 설계에 따라 액티브 패턴(Act)은 둘 이상의 분리된 패턴들로 형성될 수도 있다. 액티브 패턴(Act)은 설계에 따라 다양한 형상을 가질 수 있으며, 도 7에 도시된 바와 같이 굴곡된 부분을 포함할 수 있다.
제1 도전층(M1)은 이전 스캔 라인(12), 스캔 라인(10), 및 발광 제어 라인(20)을 포함할 수 있다. 또한, 제1 도전층(M1)은 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6) 각각의 게이트 전극들(g1-g6)을 포함할 수 있다.
제2 도전층(M2)은 커패시터(Cst)의 상부 전극(C2)을 포함할 수 있다. 제3 도전층(M3)은 데이터 라인(40), 구동 전압 라인(50) 및 연결선(60)을 포함할 수 있다. 제4 도전층(M4)은 초기화 전압 라인(30) 및 제1 전극(EL1)을 포함할 수 있다.
액티브 패턴(Act)은 폴리 실리콘으로 이루어질 수 있으며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함할 수 있다. 여기서, 불순물은 박막 트랜지스터의 종류에 따라 달라질 수 있으며, n형 불순물 또는 p형 불순물일 수 있다. 액티브 패턴(Act)은 구동 박막 트랜지스터(T1)의 구동 액티브 패턴(Act1), 스위칭 박막 트랜지스터(T2)의 스위칭 액티브 패턴(Act2), 보상 박막 트랜지스터(T3)의 보상 액티브 패턴(Act3), 초기화 박막 트랜지스터(T4)의 초기화 액티브 패턴(Act4), 동작 제어 박막 트랜지스터(T5)의 동작 제어 액티브 패턴(Act5), 및 발광 제어 박막 트랜지스터(T6)의 발광 제어 액티브 패턴(Act6)을 포함할 수 있다.
구동 박막 트랜지스터(T1)는 구동 액티브 패턴(Act1), 및 구동 게이트 전극(g1)을 포함한다. 구동 액티브 패턴(Act1)은 구동 게이트 전극(g1)과 중첩하는 채널 영역 및 소스 영역(SA1)과 드레인 영역(DA1)을 포함할 수 있다. 소스 영역(SA1)과 드레인 영역(DA1)은 구동 게이트 전극(g1)과 상부 전극(C2) 모두와 중첩하지 않는다. 구동 액티브 패턴(Act1)은 굴곡되어 있다.
구동 게이트 전극(g1) 상부에는 커패시터(Cst)의 상부 전극(C2)을 포함하는 의 제2 도전층(M2)이 배치될 수 있다. 상부 전극(C2)은 구동 게이트 전극(g1) 상부에 배치될 수 있다. 상부 전극(C2)은 구동 게이트 전극(g1)과 적어도 일부가 중첩하여 커패시터(Cst)를 구성할 수 있다. 상부 전극(C2)은 구동 게이트 전극(g1)과 연결선(60) 사이에 연결되는 콘택홀(CNT1)이 관통할 수 있는 개구부(Cst2op)를 포함한다. 개구부(Cst2op)의 형상이 도 4에서는 사각형인 것으로 도시되어 있지만, 개구부(Cst2op)의 형상은 이에 한정되지 않는다. 상부 전극(C2)은 개구부(Cst2op)를 제외하고는 구동 게이트 전극(g1)과 최대로 중첩할 수 있으며, 이 경우 최대의 커패시턴스를 얻을 수 있다.
상부 전극(C2)는 구동 게이트 전극(g1)과 함께 커패시터(Cst)를 구성할 수 있다. 구동 게이트 전극(g1)은 커패시터(Cst)의 하부 전극의 기능도 수행한다. 상부 전극(C2)은 콘택홀(CNT2)을 통해 구동 전압 라인(50)에 연결될 수 있다.
스위칭 박막 트랜지스터(T2)는 스위칭 액티브 패턴(Act2), 및 스캔 라인(10)의 일부인 스위칭 게이트 전극(g2)을 포함한다. 스위칭 액티브 패턴(Act2)은 스위칭 게이트 전극(g2)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(SA2)과 드레인 영역(DA2)을 포함한다. 소스 영역(SA2)은 콘택홀(CNT3)을 통해 데이터 라인(40)에 연결될 수 있다. 드레인 영역(DA2)은 액티브 패턴(Act)을 따라 구동 박막 트랜지스터(T1)의 소스 영역(SA1)에 연결된다.
보상 박막 트랜지스터(T3)는 보상 액티브 패턴(Act3), 및 스캔 라인(10)의 일부인 보상 게이트 전극(g3)을 포함한다. 보상 액티브 패턴(Act3)은 보상 게이트 전극(g3)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(SA3)과 드레인 영역(DA3)을 포함한다. 소스 영역(SA3)은 액티브 패턴(Act)을 따라 구동 박막 트랜지스터(T1)의 드레인 영역(DA1)에 연결된다. 드레인 영역(DA3)은 콘택홀(CNT4)를 통해 연결선(60)에 연결될 수 있다. 즉, 보상 박막 트랜지스터(T3)의 드레인 영역(DA3)은 연결선(60)을 통해 구동 게이트 전극(g1)에 전기적으로 연결된다. 도 7에 도시된 바와 같이, 보상 게이트 전극(g3)은 별도의 듀얼 게이트 전극으로 형성되어 누설 전류를 방지할 수 있다.
초기화 박막 트랜지스터(T4)는 초기화 액티브 패턴(Act4), 및 이전 스캔 라인(12)의 일부인 초기화 게이트 전극(g4)을 포함할 수 있다. 초기화 액티브 패턴(Act4)은 초기화 게이트 전극(g4)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(SA4)과 드레인 영역(DA4)을 포함한다. 소스 영역(SA4)은 콘택홀(CNT5)을 통해 초기화 전압 라인(30)에 연결된다. 도 7, 상기 연결 부재와 소스 영역(SA4)을 연결하는 콘택홀, 및 상기 연결 부재와 초기화 전압 라인(30)을 연결하는 콘택홀을 포함할 수 있다. 드레인 영역(DA4)은 콘택홀(CNT4)를 통해 연결선(60)에 연결된다. 도 4에 도시된 바와 같이, 초기화 게이트 전극(g4)은 별도의 듀얼 게이트 전극으로 형성될 수 있다.
동작 제어 박막 트랜지스터(T5)는 동작 제어 액티브 패턴(Act5), 및 발광 제어 라인(20)의 일부인 동작 제어 게이트 전극(g5)을 포함한다. 동작 제어 액티브 패턴(Act5)은 동작 제어 게이트 전극(g5)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(SA5)과 드레인 영역(DA5)을 포함한다. 드레인 영역(DA5)은 액티브 패턴(Act)을 따라 구동 박막 트랜지스터(T1)의 소스 영역(SA1)에 연결된다. 소스 영역(s5)은 콘택홀(CNT6)를 통해 구동 전압 라인(50)에 연결된다.
발광 제어 박막 트랜지스터(T6)는 발광 제어 액티브 패턴(Act6), 및 발광 제어 라인(20)의 일부인 발광 제어 게이트 전극(g6)을 포함한다. 발광 제어 액티브 패턴(Act6)은 발광 제어 게이트 전극(g6)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(SA6)과 드레인 영역(DA6)을 포함한다. 소스 영역(SA6)은 액티브 패턴(Act)을 따라 구동 박막 트랜지스터(T1)의 드레인 영역(DA1)에 연결된다. 드레인 영역(DA6)은 콘택홀(CNT7)을 통해 제1 전극(EL1)에 연결된다. 도 7에 도시되지 않았지만, 콘택홀(CNT7)은 제3 도전층(M3)으로 형성되는 연결 부재, 상기 연결 부재와 드레인 영역(DA6)을 연결하는 콘택 플러그, 및 상기 연결 부재와 제1 전극(EL1)을 연결하는 콘택 플러그를 포함할 수 있다.
제1 전극(EL1)은 상부 전극(C2) 상에 배치될 수 있으며, 상부에 배치되는 유기 발광층을 포함하는 중간층에 전류를 제공할 수 있다. 상기 중간층에 인가된 전류는 상기 중간층 상의 공통 전극(미도시)으로 전달된다.
도 7에 도시된 평면도는 예시적이며, 설계에 따라 다양하게 변형될 수 있다.
도 8은 도 7의 박막 트랜지스터 기판을 Ⅷ-Ⅷ´선을 따라 취한 단면을 개략적으로 도시하는 단면도이다. 이하 도 8을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(2)을 적층 순서에 따라 설명한다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(2)은 구동 박막 트랜지스터(T1)와 발광 제어 박막 트랜지스터(T6)를 포함하는 박막 트랜지스터들(T1-T6) 및 커패시터(Cst) 가 적층되는 절연성 기판(100)을 포함할 수 있다. 박막 트랜지스터 기판(1) 상에는 액정 소자, 유기 발광 소자(OLED) 등이 배치될 수 있다. 본 실시예에서는 일 예로 박막 트랜지스터 기판(2) 상에 유기 발광 소자(OLED)가 배치된 구조를 개시한다.
기판(100) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 기판(100)의 상면을 평탄화하게 하거나, 박막 트랜지스터들(T1, T6)에 불순물이 확산되는 것을 막는 역할을 할 수 있다. 버퍼층(BFL)은 예컨대 실리콘 질화물, 실리콘 산화물, 실리콘 질산화물 등으로 형성될 수 있으며, 기판(100)의 재료 및 공정 조건에 따라 생략될 수도 있다.
버퍼층(BFL) 상에는 구동 박막 트랜지스터(T1)와 발광 제어 박막 트랜지스터(T6)가 배치될 수 있다. 구동 박막 트랜지스터(T1) 상에는 상부 전극(C2)이 배치되며, 구동 게이트 전극(g1)과 상부 전극(C2)은 커패시터(Cst)를 구성한다.
액티브 패턴들(Act1, Act6)과 게이트 전극들(g1, g6) 사이에는 액티브 패턴들(Act1, Act6)과 게이트 전극들(g1, g6)의 절연성을 확보하기 위하여 하부 게이트 절연막(GI1)이 개재되고, 구동 게이트 전극(g1)과 상부 전극(C2) 사이에는 구동 게이트 전극(g1)과 상부 전극(C2)의 절연성을 확보하기 위하여 상부 게이트 절연막(GI2)이 개재될 수 있다. 상부 게이트 절연막(GI2)은 구동 게이트 전극(g1)과 상부 전극(C2) 사이에 개재되는 유전막일 수 있다. 구동 박막 트랜지스터(T1), 커패시터(Cst), 및 발광 제어 박막 트랜지스터(T6)는 층간 절연막(IL)에 의해 덮일 수 있다.
본 실시예에서 하부 게이트 절연막(GI1) 및 상부 게이트 절연막(GI2)은 실리콘 산화물 및/또는 실리콘 질화물로 형성될 수 있다.
본 실시예에서 구동 게이트 전극(g1)은 도전성 등을 고려하여 금속 물질로 형성될 수 있다. 본 실시예에서 구동 게이트 전극(g1)은 알루미늄(Al)을 포함할 수 있다. 알루미늄(Al)은 다른 금속에 비해 공정 마진이 뛰어나기 때문에 고해상도의 이미지를 디스플레이 하는 박막 트랜지스터 기판을 제조하는 것이 용이하다.
하부 게이트 절연막(GI1) 상에는 커패시터(Cst)의 상부 전극(C2)을 포함하는 제1 도전막(CL1)이 배치될 수 있다. 도 8의 제1 도전막(CL1)은 도 7의 제2 도전층(M2)으로 이해될 수 있다. 상부 전극(C2)은 구동 게이트 전극(g1)과 적어도 일부가 중첩되도록 배치될 수 있으며, 구동 게이트 전극(g1)을 하부 전극으로 이용해 상부 전극(C2)과 함께 커패시터(Cst)를 구성할 수 있다.
커패시터(Cst)의 상부 전극(C2) 상에는 커패시터(Cst)의 상부 전극(C2)을 덮도록 절연막(IL)이 배치될 수 있다. 이 경우 절연막(IL)은 층간 절연막일 수 있다. 이러한 층간 절연막(IL)은 실리콘 산화물 또는 실리콘 질화물 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다.
층간 절연막(IL)에는 커패시터(Cst)의 상부 전극(C2)의 일부를 노출시키는 콘택홀(CNT2)이 위치할 수 있다. 또한 층간 절연막(IL)에는 발광 제어 박막 트랜지스터(T6)의 발광 제어 액티브 패턴(Act6)의 소스 영역(SA6) 및 드레인 영역(DA6)을 노출시키는 컨택홀(CNT)이 위치할 수 있다. 컨택홀(CNT)은 상부 게이트 절연막(GI2) 및 하부 게이트 절연막(GI1)을 관통하여 발광 제어 액티브 패턴(Act6)의 상부까지 연장될 수 있다. 이러한 컨택홀(CNT)을 통해 발광 제어 박막 트랜지스터(T6)가 유기 발광 소자(OLED)의 제1 전극(EL1)과 전기적으로 연결된다.
층간 절연막(IL) 상에는 커패시터(Cst)의 상부 전극(C2)에 전원 전압을 인가하는 전원선(50) 및 발광 제어 박막 트랜지스터(T6)의 소스 전극(s1) 및 드레인 전극(d2)을 포함하는 제2 도전층(CL2)이 배치될 수 있다. 도 8의 제2 도전층(CL2)은 도 7의 제3 도전층(M3)으로 이해될 수 있다. 커패시터(Cst)의 상부 전극(C2)은 콘택홀(CNT2)에 매립된 도전성 물질을 통해 전원선과 전기적으로 연결될 수 있다. 전원선은 구동 전압 라인(50)으로 이해될 수 있다. 콘택홀(CNT2)들의 개수는 하나 이상 형성될 수 있는 등 다양한 변형이 가능하다.
발광 제어 박막 트랜지스터(T6)의 드레인 영역(DA6)은 하부 게이트 절연막(GI1), 상부 게이트 절연막(GI2), 및 층간 절연막(IL)을 모두 관통하는 콘택홀(CNT)를 통해 드레인 전극(d6)에 전기적으로 연결될 수 있다. 또한 발광 제어 박막 트랜지스터(T6)의 소스 영역(SA6)은 하부 게이트 절연막(GI1), 상부 게이트 절연막(GI2), 및 층간 절연막(IL)을 모두 관통하는 콘택홀(CNT)를 통해 소스 전극(s6)에 연결될 수 있다.
상기 구동 전압 라인(50)과 소스 전극(s6) 및 드레인 전극(d6)을 포함하는 제2 도전층(CL2)은 도전성 물질로 형성될 수 있으며, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
층간 절연막(IL) 상의 소스 전극(s6), 드레인 전극(d6) 및 구동 전압 라인(50), 을 덮는 평탄화막(PL)이 배치된다. 평탄화막(PL)은 예컨대 산화물, 질화물, 및/또는 산질화물을 포함하는 무기 절연 물질로 이루어지거나, 아크릴계 유기물 또는 BCB(Benzocyclobutene) 등의 유기 절연 물질로 이루어질 수 있다. 평탄화막(PL)은 박막 트랜지스터들(T1, T6)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 역할을 할 수도 있다.
한편, 이러한 박막 트랜지스터 기판(2) 상에는 디스플레이 소자가 배치될 수 있다. 본 실시예에서는 디스플레이 소자로 유기 발광 소자(OLED)가 배치된 경우를 개시하고 있다. 유기 발광 소자(OLED)는 제1 전극(EL1), 제2 전극(EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 발광층(EML)을 포함하는 중간층을 포함할 수 있다.
평탄화막(PL) 상에는 유기 발광 소자(OLED)의 제1 전극(EL1)이 배치될 수 있다. 제1 전극(EL1)은 화소 전극일 수 있으며, 제1 전극(EL1)은 평탄화막(PL)에 형성된 콘택홀(CNT7)을 통해 발광 제어 박막 트랜지스터(T6)의 드레인 전극(d6)과 전기적으로 연결된다.
제1 전극(EL1)은, 높은 일함수를 갖는 물질로 형성될 수 있으며, 기판(100)의 하부 방향으로 영상을 제공하는 배면 발광일 경우, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성막으로 형성될 수 있다. 다른 실시예로 기판(100)의 상부 방향으로 영상을 제공하는 전면 발광일 경우, 제1 전극(EL1)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속 반사막과 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성막으로 이루어질 수 있다.
제 제1 전극(EL1) 등이 형성된 기판(100) 상에는 각 화소에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 제1 전극(EL1)의 상면을 노출하도록 화소의 둘레를 덮도록 형성될 수 있다.
화소 정의막(PDL)에 의해 노출된 제1 전극(EL1) 상에는 발광층(EML)이 제공되며, 발광층(EML) 상에는 제2 전극(EL2)이 배치될 수 있다.
발광층(EML)은 적색, 녹색, 및 청색 중에서 선택된 색상의 광을 방출할 수 있다. 다른 실시예에 따르면, 발광층(EML)은 백색광을 방출할 수 있으며, 디스플레이 장치는 다양한 컬러의 이미지를 출력하기 위해, 적색, 녹색 및 청색의 컬러 필터층(미도시)을 더 포함할 수 있다.
이때 도면에는 도시되지 않았으나, 경우에 따라 제1 전극(EL1)과 발광층(EML) 사이에는 하부 공통층이 배치될 수 있으며, 발광층(EML)과 제2 전극(EL2) 사이에는 상부 공통층이 배치될 수 있다. 이러한 하부 공통층 및 상부 공통층은 캐리어 수송층으로서, 각 화소에 공통적으로 적층될 수 있다. 하부 공통층은 정공 주입층(HIL)(hole injection layer)과 정공 수송층(HTL)(hole transport layer)를 포함할 수 있으며, 상부 공통층은 전자 주입층(EIL)(electron injection layer) 및 전자 수송층(ETL)(electron transport layer)을 포함할 수 있다. 본 실시예에서 제1 전극(EL1)이 화소 전극인 경우 하부 공통층, 상부 공통층, 및 발광층(EML)은 제1 전극(EL1) 상에 정공 주입층(HIL), 정공 수송층(HTL), 발광층(EML), 전자 수송층(ETL), 및 전자 주입층(EIL), 제2 전극(EL2)의 순으로 순차적으로 적층될 수 있다. 다만 본 발명이 이에 한정되는 것은 아니며, 하부 공통층과 상부 공통층은 필요에 따라 다양한 변형이 가능하다.
기판(100) 전면에 걸쳐 제2 전극(EL2)이 적층될 수 있다. 이때, 제2 전극(EL2)은 투명 전극 또는 반사형 전극으로 형성될 수 있다. 제2 전극(EL2)이 투명 전극으로 사용될 때는 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 이들의 화합물로 이루어진 제 1 층, 및 이러한 제 1 층 위에 형성되며 ITO, IZO, ZnO 또는 In2O3 등을 포함하는 제 2 층을 포함할 수 있다. 이 때, 제 2 층은 보조 전극으로 형성되거나 버스 전극 라인으로 형성될 수 있다. 제2 전극(EL2)이 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 또는 이들의 화합물이 전면(全面) 증착되어 형성된다.
도면에 도시되지는 않았지만, 제2 전극(EL2) 상에는 봉지층(미도시)이 형성될 수 있다. 상기 봉지층은 복수의 무기막들이 적층된 구조이거나, 유기막과 무기막이 교대로 적층된 구조일 수 있다.
다른 실시예에 따르면, 제2 전극(EL2) 상에는 봉지 기판(미도시)이 배치될 수 있다. 기판(100)은 상기 봉지 기판에 의해 밀봉될 수 있다.
도 9는 도 7의 박막 트랜지스터 기판의 일 층만을 개략적으로 도시하는 평면도이며, 도 10은 도 9의 박막 트랜지스터 기판(2)을 Ⅹ-Ⅹ´선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
한편 본 실시예에 있어서 전술한 도 7을 참조하면, 제1 도전패턴(110)은 스캔 라인(10)에 대응하고, 제2 도전패턴(120)은 이전 스캔 라인(12)에 대응하며, 제3 도전패턴(140)은 발광 제어 라인(20)에 대응할 수 있다. 또한 더미 패턴부(130)는 후술할 구동 박막 트랜지스터(T1)의 구동 게이트 전극(g1)에 대응할 수 있다. 다만 본 발명이 반드시 이에 한정되는 것은 아니며, 동일한 층에 배치되는 도전패턴이면 어느 것이나 해당될 수 있다.도 9를 참조하면, 기판(100) 상에 배치된 게이트 절연막(GI) 상에 도전 패턴들(110, 120, 130)이 배치될 수 있다. 도전 패턴들(110, 120, 130)은 한번의 패터닝 공정을 통해 형성된 것이며, 따라서 동일한 물질을 포함하고 있고 동일한 층에 배치될 수 있다. 도 9에서는 게이트 절연막(GI) 상에 배치된 도전 패턴들(110, 120, 130)을 개시하고 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 화소(PXL)에 구비된 도전 패턴들(110, 120, 130)은 제1 도전패턴(110), 제2 도전패턴(120) 및 더미 패턴부(130)를 포함할 수 있다. 제1 도전패턴(110)은 기판 상에 제1 방향(X축 방향)을 따라 연장될 수 있으며, 이러한 제1 도전패턴(110)은 게이트 라인일 수 있다. 제2 도전패턴(120)은 제1 도전패턴(110)이 연장되는 제1 방향(X축 방향)에 수직인 제2 방향(Y축 방향)으로 제1 도전패턴(110)의 일 측에 최인접하게 배치될 수 있다. 제2 도전패턴(120)의 일 측은 제1 박막 트랜지스터의 제1 게이트 전극으로서의 기능을 하며, 제2 도전패턴(120)의 타 측은 커패시터의 제1 커패시터 전극으로서의 기능을 할 수 있다. 제 1 도전층의 형태는 회로도의 설계에서 따라 다양하게 변경될 수 있음은 물론이다.
더미 패턴부(130)는 제1 도전패턴(110) 및 제2 도전패턴(120)과 동일한 층에 배치될 수 있으며, 제1 도전패턴(110)의 일 측과 반대되는 타 측에 배치될 수 있다. 즉 제1 “‡향(X축 방향)을 따라 연장되어 배치되는 제1 도전패턴(110)의 일 측 방향(-Y 방향)에는 제2 도전패턴(120)이 배치되고, 제1 도전패턴(110)의 타 측 방향(+Y 방향)에는 더미 패턴부(130)가 배치될 수 있다. 더미 패턴부(130) 역시 제1 도전패턴(110)을 따라 제1 방향(X축 방향)으로 연장되도록 배치될 수 있다.
더미 패턴부(130)는 도 9에 도시된 것과 같이, 복수개의 더미 패턴(DM)들을 포함할 수 있으며, 이러한 복수개의 더미 패턴(DM)들은 이격되어 배치될 수 있다. 복수개의 더미 패턴(DM)들은 제1 도전패턴(110)을 따라 제1 방향(X축 방향)으로 배치될 수 있다. 도면에 도시되어 있지는 않으나 다른 실시예로 서로 이격되어 배치된 더미 패턴(DM)들은 제1 도전패턴(110)을 따라 제1 방향(X축 방향)을 따라 배치되되, 지그재그 형태로 배치될 수 있다. 다른 실시예로 더미 패턴(DM)들은 서로 연속적으로 배치될 수 도 있다.
한편 도 9는 제1 도전패턴(110)과 동일한 층에, 제1 도전패턴(110)과 같은 제1 방향(X축 방향)으로 연장되는 제3 도전 패턴(140)을 더 구비할 수 있다. 제3 도전 패턴(140)은 더미 패턴부(130)를 기준으로 제1 도전패턴(110)이 배치된 일 측과 반대되는 타 측에 최인접하게 배치될 수 있다. 본 실시예에 있어서 제1 도전패턴(110)은 스캔 라인일 수 있으며, 제3 도전 패턴(140)은 이전 스캔 라인일 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.
한편 본 실시예의 박막 트랜지스터 기판 상에는 전술한 것과 같이 박막 트랜지스터들이 배치될 수 있는데, 그 중 구동 박막 트랜지스터 역시 전술한 것과 같이 액티브 패턴, 액티브 패턴과 적어도 일부가 중첩하는 게이트 전극을 포함할 수 있다. 이때 본 실시예의 제2 도전패턴(120)은 구동 박막 트랜지스터의 게이트 전극일 수 있다. 경우에 따라 제2 도전패턴(120)은 구동 박막 트랜지스터의 게이트 전극인 동시에 커패시터의 하부 전극일 수도 있다.
도 9 및 도 10을 참조하면, 제1 도전패턴(110)과 제2 도전패턴(120)은 제1 간격(d1)으로 배치되고, 제1 도전패턴(110)과 더미 패턴부(130)는 제1 간격(d1)과 동일하거나 제1 간격(d1)보다 더 좁은 제2 간격(d2)으로 배치될 수 있다. 한편 제1 도전패턴(110)과, 제1 도전패턴(110)을 기준으로 제1 도전패턴(110)의 일 측에 배치된 제2 도전패턴(120)과 반대되는 제1 도전패턴(110)의 타 측에 배치된 제3 도전 패턴(140)은 제3 간격(d3)으로 배치될 수 있는데, 이러한 제3 간격(d3)은 제1 간격(d1) 또는 제2 간격(d2)보다 넓게 형성될 수 있다.
만약 더미 패턴부(130)가 구비되지 않는 회로도에 있어서, 제1 도전패턴(110)과 최 인접하도록 제2 도전패턴(120) 및 제3 도전 패턴(140)이 배치될 수 있다. 이 경우 상술한 것과 같이 제1 도전패턴(110)과 제2 도전패턴(120)은 제1 화소(PXL)를 구성하는 도전 패턴으로, 제1 간격(d1)으로 배치되고, 제1 도전패턴(110)과 제3 도전 패턴(140)은 각각 인접한 제1 화소(PXL) 및 제2 화소(PXL´)를 구성하는 도전 패턴이므로, 제1 간격(d1)보다 넓게 형성되는 제3 간격(d3)으로 배치될 수 있다.
이러한 회로도의 디자인에 있어서, 기판 상에 이러한 도전 패턴들(110, 120, 130)을 패터닝하는 과정에서 제1 도전패턴(110)을 기준으로 상대적으로 간격이 좁게 형성되는 제2 도전패턴(120)이 배치된 일 측의 테이퍼와, 상대적으로 간격이 넓게 형성되는 제3 도전 패턴(140)이 배치된 타 측의 테이퍼에 차이가 발생하게 된다. 즉, 제1 도전패턴(110)의 일 측은 제1 간격(d1)으로 배치된 제2 도전패턴(120)에 의해 패터닝 공정시 노광 빛 간섭이 발생하여 테이퍼가 낮아지게 된다. 반면에 제1 도전패턴(110)의 타 측은 제1 간격(d1)에 비해 상대적으로 멀게 형성된 제3 도전 패턴(140)에 의해 패터닝 공정시 노광 빛 간섭이 발생하지 않고 빛이 패턴 그대로 조사되어 테이퍼가 높아지게 된다. 이러한 현상은 고해상도를 추구하는 디스플레이 장치일수록 배선 폭이 감소하면서 더 심화된다.
이와 같이 제1 도전패턴(110)의 타 측의 테이퍼가 높아진 상황에서 제1 도전패턴(110) 상에 층간 절연막(IL)이 배치되는 경우, 제1 도전패턴(110)의 일 측은 층간 절연막(IL)이 완만하게 올라가는 반면, 제1 도전패턴(110)의 타 측은 높은 테이퍼로 인해 층간 절연막(IL)에 크랙이 발생한다. 이러한 크랙은 제1 도전패턴(110)을 따라 흐르는 전류의 누설을 발생시키며, 나아가 디스플레이 장치 전체의 불량을 유발하는 요인이 된다.
따라서 본 발명의 일 실시예에 관한 박막 트랜지스터 기판(1)에서는 제1 도전패턴(110)의 타 측에 제1 간격(d1)과 동일하거나 제1 간격(d1)보다 좁은 제2 간격(d2)으로 배치되는 더미 패턴부(130)를 구비한다. 이를 통해 제1 도전패턴(110)을 양 측에 제1 간격(d1) 및 제2 간격(d2)으로 배치되는 제2 도전패턴(120) 및 더미 패턴부(130)를 배치하고, 제2 도전패턴(120) 및 더미 패턴부(130)에 의해 패터닝 공정시 제1 도전패턴(110) 양 측에 동일하게 노광 빛 간섭을 발생시켜 테이퍼를 낮출 수 있다. 제1 도전패턴(110)의 양 측 테이퍼가 동일하게 완만히 형성됨에 따라, 제1 도전패턴(110) 상에 배치되는 층간 절연막(IL)에 크랙이 발생하는 것을 방지할 수 있고 또한 이를 통해 제1 도전패턴(110)의 누설 전류를 방지하여 이러한 문제로 기인하는 디스플레이 장치의 불량을 최소화시킬 수 있다.
지금까지는 박막 트랜지스터 기판 및 이를 구비하는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 박막 트랜지스터 기판 및 이를 구비하는 디스플레이 장치를 제조하기 위한 박막 트랜지스터 기판의 제조방법 및 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
먼저 도 1 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(1)은 기판 상에 도전 패턴들(110, 120, 130)을 형성하는 단계를 거칠 수 있다. 이러한 도전 패턴들(110, 120, 130)은 동일한 패터닝 공정에 의해 형성될 수 있으며, 따라서 동일한 물질을 포함하고 동일한 층에 형성될 수 있다. 기판 상에 도전 패턴들(110, 120, 130)을 형성하는 단계는, 기판 상에 제1 도전패턴(110)을 형성하는 단계, 제2 도전패턴(120)을 형성하는 단계 및 더미 패턴부(130)를 형성하는 단계를 포함할 수 있다. 한편 본 실시예에서는 기판 상에 버퍼층, 게이트 절연막이 형성된 후, 게이트 절연막 상에 도전 패턴들(110, 120, 130)을 형성하는 것을 개시하고 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 도전패턴(110)을 형성하는 단계 있어서, 제1 도전패턴(110)은 기판 상에 제1 방향(X축 방향)을 따라 연장되도록 형성될 수 있으며, 본 실시예에 있어서 이러한 제1 도전패턴(110)은 게이트 라인일 수 있다.
제2 도전패턴(120)을 형성하는 단계에 있어서, 제2 도전패턴(120)은 제1 도전패턴(110)이 연장되는 제1 방향(X축 방향)에 수직인 제2 방향(Y축 방향)으로 제1 도전패턴(110)의 일 측에 최인접하게 형성될 수 있다. 제2 도전패턴(120)의 일 측은 제1 박막 트랜지스터의 제1 게이트 전극으로서의 기능을 하며, 제2 도전패턴(120)의 타 측은 커패시터의 제1 커패시터 전극으로서의 기능을 할 수 있다. 제 1 도전층의 형태는 회로도의 설계에서 따라 다양하게 변경될 수 있음은 물론이다.
더미 패턴부(130)를 형성하는 단계에 있어서, 더미 패턴부(130)는 제1 도전패턴(110) 및 제2 도전패턴(120)과 동일한 층에 형성될 수 있으며, 제1 도전패턴(110)의 일 측과 반대되는 타 측에 위치하도록 패터닝될 수 있다. 즉 제1 “‡향(X축 방향)을 따라 연장되어 형성되는 제1 도전패턴(110)의 일 측 방향(-Y 방향)에는 제2 도전패턴(120)이 형성되고, 제1 도전패턴(110)의 타 측 방향(+Y 방향)에는 더미 패턴부(130)가 형성될 수 있다. 더미 패턴부(130) 역시 제1 도전패턴(110)을 따라 제1 방향(X축 방향)으로 연장되도록 형성될 수 있다.
더미 패턴부(130)를 형성하는 단계는 복수개의 더미 패턴(DM)들을 형성하는 단계일 수 있으며, 이러한 복수개의 더미 패턴(DM)들은 이격되어 형성될 수 있다. 복수개의 더미 패턴(DM)들은 제1 도전패턴(110)을 따라 제1 방향(X축 방향)으로 형성될 수 있다. 도면에 도시되어 있지는 않으나 다른 실시예로 서로 이격되어 형성된 더미 패턴(DM)들은 제1 도전패턴(110)을 따라 제1 방향(X축 방향)을 따라 배치되되, 지그재그 형태로 형성될 수 있다. 다른 실시예로 더미 패턴(DM)들은 서로 연속적으로 형성될 수도 있다.
도 4에서는 인접한 제1 화소(PXL) 및 제2 화소(PXL´)를 도시하고 있다. 제1 화소(PXL) 및 제2 화소(PXL´)는 각각 도전 패턴들(110, 120, 130)이 형성된 후, 도전 패턴들(110, 120, 130) 상부에 평탄화층(PL)이 형성되고, 그 후 제1 화소전극 및 제2 화소전극이 형성될 수 있다. 도 4에서는 도전 패턴들(110, 120, 130) 상부에 제1 화소전극과 제2 화소전극 배치될 위치를 점선으로 도시하고 있다.
즉 전술한 것과 같이 제1 화소(PXL)는 제1 액티브 패턴, 제1 액티브 패턴과 적어도 일부가 중첩하는 제1 게이트 전극을 갖는 제1 박막 트랜지스터 및 제1 박막 트랜지스터와 전기적으로 연결되는 제1 화소전극을 포함할 수 있다. 또한 제2 화소(PXL´)는 제2 액티브 패턴, 제2 액티브 패턴과 적어도 일부가 중첩하는 제2 게이트 전극을 갖는 제2 박막 트랜지스터 및 제2 박막 트랜지스터와 전기적으로 연결되는 제2 화소전극을 포함할 수 있다. 이 경우 제1 박막 트랜지스터는 제1 화소(PXL)의 구동 박막 트랜지스터일 수 있으며, 제2 박막 트랜지스터는 제2 화소(PXL´)의 구동 박막 트랜지스터 일 수 있다.
본 실시예에서 있어서 제2 도전패턴(120)은 제1 화소(PXL)의 제1 게이트 전극일 수 있으며, 제3 도전패턴(140)은 제2 화소(PXL´)의 제2 게이트 전극일 수 있다. 경우에 따라서는 제2 도전패턴(120)은 제1 화소(PXL)의 제1 게이트 전극이자 동시에 커패시터의 하부 전극일 수도 있고, 제3 도전패턴(140)은 제2 화소(PXL´)의 제2 게이트 전극이자 동시에 커패시터의 하부 전극일 수도 있으나, 반드시 이에 한정되는 것은 아니다. 이 경우 제3 도전패턴(140)은 제2 도전패턴(120) 및 제1 도전패턴(110)과 동시에 수행될 수 있다.
도 4 및 도 5를 참조하면, 제1 도전패턴(110)과 제2 도전패턴(120)은 제1 간격(d1)으로 배치되도록 형성되고, 제1 도전패턴(110)과 더미 패턴부(130)는 제1 간격(d1)과 동일하거나 제1 간격(d1)보다 더 좁은 제2 간격(d2)으로 배치되도록 형성될 수 있다. 한편 제1 도전패턴(110)과, 제1 도전패턴(110)을 기준으로 제1 도전패턴(110)의 일 측에 배치된 제2 도전패턴(120)과 반대되는 제1 도전패턴(110)의 타 측에 형성된 제3 도전패턴(140)은 제3 간격(d3)으로 이격되도록 형성될 수 있는데, 이러한 제3 간격(d3)은 제1 간격(d1) 또는 제2 간격(d2)보다 넓게 형성될 수 있다.
만약 더미 패턴부(130)가 구비되지 않는 회로도에 있어서, 제1 도전패턴(110)과 최 인접하도록 제2 도전패턴(120) 및 제3 도전패턴(140)이 배치될 수 있다. 이 경우 상술한 것과 같이 제1 도전패턴(110)과 제2 도전패턴(120)은 제1 화소(PXL)를 구성하는 도전 패턴으로, 제1 간격(d1)으로 배치되고, 제1 도전패턴(110)과 제3 도전패턴(140)은 각각 인접한 제1 화소(PXL) 및 제2 화소(PXL´)를 구성하는 도전 패턴이므로, 제1 간격(d1)보다 넓게 형성되는 제3 간격(d3)으로 배치될 수 있다.
이러한 회로도의 디자인에 있어서, 기판 상에 이러한 도전 패턴들(110, 120, 130)을 패터닝하는 과정에서 제1 도전패턴(110)을 기준으로 상대적으로 간격이 좁게 형성되는 제2 도전패턴(120)이 배치된 일 측의 테이퍼와, 상대적으로 간격이 넓게 형성되는 제3 도전패턴(140)이 배치된 타 측의 테이퍼에 차이가 발생하게 된다. 즉, 제1 도전패턴(110)의 일 측은 제1 간격(d1)으로 배치된 제2 도전패턴(120)에 의해 패터닝 공정시 노광 빛 간섭이 발생하여 테이퍼가 낮아지게 된다. 반면에 제1 도전패턴(110)의 타 측은 제1 간격(d1)에 비해 상대적으로 멀게 형성된 제3 도전패턴(140)에 의해 패터닝 공정시 노광 빛 간섭이 발생하지 않고 빛이 패턴 그대로 조사되어 테이퍼가 높아지게 된다. 이러한 현상은 고해상도를 추구하는 디스플레이 장치일수록 배선 폭이 감소하면서 더 심화된다.
이와 같이 제1 도전패턴(110)의 타 측의 테이퍼가 높아진 상황에서 제1 도전패턴(110) 상에 층간 절연막(IL)이 배치되는 경우, 제1 도전패턴(110)의 일 측은 층간 절연막(IL)이 완만하게 올라가는 반면, 제1 도전패턴(110)의 타 측은 높은 테이퍼로 인해 층간 절연막(IL)에 크랙이 발생한다. 이러한 크랙은 제1 도전패턴(110)을 따라 흐르는 전류의 누설을 발생시키며, 나아가 디스플레이 장치 전체의 불량을 유발하는 요인이 된다.
따라서 본 발명의 일 실시예에 관한 박막 트랜지스터 기판(1)에서는 제1 도전패턴(110)의 타 측에 제1 간격(d1)과 동일하거나 제1 간격(d1)보다 좁은 제2 간격(d2)으로 배치되는 더미 패턴부(130)를 구비한다. 이를 통해 제1 도전패턴(110)을 양 측에 제1 간격(d1) 및 제2 간격(d2)으로 배치되는 제2 도전패턴(120) 및 더미 패턴부(130)를 배치하고, 제2 도전패턴(120) 및 더미 패턴부(130)에 의해 패터닝 공정시 제1 도전패턴(110) 양 측에 동일하게 노광 빛 간섭을 발생시켜 테이퍼를 낮출 수 있다. 제1 도전패턴(110)의 양 측 테이퍼가 동일하게 완만히 형성됨에 따라, 제1 도전패턴(110) 상에 배치되는 층간 절연막(IL)에 크랙이 발생하는 것을 방지할 수 있고 또한 이를 통해 제1 도전패턴(110)의 누설 전류를 방지하여 이러한 문제로 기인하는 디스플레이 장치의 불량을 최소화시킬 수 있다.
한편 도 6 내지 도 10을 참조하면, 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판(2)은 기판 상에 도전 패턴들(110, 120, 130)을 형성하는 단계를 거칠 수 있다. 이러한 도전 패턴들(110, 120, 130)은 동일한 패터닝 공정에 의해 형성될 수 있으며, 따라서 동일한 물질을 포함하고 동일한 층에 형성될 수 있다. 기판 상에 도전 패턴들(110, 120, 130)을 형성하는 단계는, 기판 상에 제1 도전패턴(110)을 형성하는 단계, 제2 도전패턴(120)을 형성하는 단계 및 더미 패턴부(130)를 형성하는 단계를 포함할 수 있다. 한편 본 실시예에서는 기판 상에 버퍼층, 게이트 절연막이 형성된 후, 게이트 절연막 상에 도전 패턴들(110, 120, 130)을 형성하는 것을 개시하고 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 도전패턴(110)을 형성하는 단계에 있어서, 제1 도전패턴(110)은 기판 상에 제1 방향(X축 방향)을 따라 연장되도록 형성될 수 있으며, 이러한 제1 도전패턴(110)은 게이트 라인일 수 있다.
제2 도전패턴(120)을 형성하는 단계에 있어서, 제2 도전패턴(120)은 제1 도전패턴(110)이 연장되는 제1 방향(X축 방향)에 수직인 제2 방향(Y축 방향)으로 제1 도전패턴(110)의 일 측에 최인접하게 형성될 수 있다. 제2 도전패턴(120)의 일 측은 제1 박막 트랜지스터의 제1 게이트 전극으로서의 기능을 하며, 제2 도전패턴(120)의 타 측은 커패시터의 제1 커패시터 전극으로서의 기능을 할 수 있다. 제 1 도전층의 형태는 회로도의 설계에서 따라 다양하게 변경될 수 있음은 물론이다.
더미 패턴부(130)를 형성하는 단계에 있어서, 더미 패턴부(130)는 제1 도전패턴(110) 및 제2 도전패턴(120)과 동일한 공정으로 동시에 형성될 수 있다. 더미 패턴부(130)는 제1 도전패턴(110)의 일 측과 반대되는 타 측에 배치되도록 형성될 수 있다. 즉 제1 “‡향(X축 방향)을 따라 연장되는 제1 도전패턴(110)의 일 측 방향(-Y 방향)에는 제2 도전패턴(120)이 위치하고, 제1 도전패턴(110)의 타 측 방향(+Y 방향)에는 더미 패턴부(130)가 위치하도록 형성될 수 있다. 더미 패턴부(130) 역시 제1 도전패턴(110)을 따라 제1 방향(X축 방향)으로 연장될 수 있다.
더미 패턴부(130)를 형성하는 단계는 복수개의 더미 패턴(DM)들을 형성하는 단계일 수 있으며, 이러한 복수개의 더미 패턴(DM)들은 이격되어 형성될 수 있다. 복수개의 더미 패턴(DM)들은 제1 도전패턴(110)을 따라 제1 방향(X축 방향)으로 형성될 수 있다. 도면에 도시되어 있지는 않으나 다른 실시예로 서로 이격되어 형성된 더미 패턴(DM)들은 제1 도전패턴(110)을 따라 제1 방향(X축 방향)을 따라 배치되되, 지그재그 형태로 형성될 수 있다. 다른 실시예로 더미 패턴(DM)들은 서로 연속적으로 형성될 수도 있다.
한편 도 9는 제1 도전패턴(110)과 동일한 층에 제1 도전패턴(110)과 동일한 공정으로 형성되며, 제1 도전패턴(110)과 같은 제1 방향(X축 방향)으로 연장되는 제3 도전 패턴(140)을 형성하는 단계를 더 포함할 수 있다. 제3 도전 패턴(140)은 더미 패턴부(130)를 기준으로 제1 도전패턴(110)이 배치된 일 측과 반대되는 타 측에 최인접하게 형성될 수 있다. 본 실시예에 있어서 제1 도전패턴(110)은 스캔 라인일 수 있으며, 제3 도전 패턴(140)은 이전 스캔 라인일 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.
한편 전술한 것과 같이, 본 실시예의 박막 트랜지스터 기판 상에는 전술한 것과 같이 박막 트랜지스터들이 배치될 수 있는데, 그 중 구동 박막 트랜지스터 역시 전술한 것과 같이 액티브 패턴, 액티브 패턴과 적어도 일부가 중첩하는 게이트 전극을 포함할 수 있다. 이때 본 실시예의 제2 도전패턴(120)은 구동 박막 트랜지스터의 게이트 전극일 수 있다. 경우에 따라 제2 도전패턴(120)은 구동 박막 트랜지스터의 게이트 전극인 동시에 커패시터의 하부 전극일 수도 있다.
도 9 및 도 10을 참조하면, 제1 도전패턴(110)과 제2 도전패턴(120)은 제1 간격(d1)으로 형성되고, 제1 도전패턴(110)과 더미 패턴부(130)는 제1 간격(d1)과 동일하거나 제1 간격(d1)보다 더 좁은 제2 간격(d2)으로 형성될 수 있다. 한편 제1 도전패턴(110)과, 제1 도전패턴(110)을 기준으로 제1 도전패턴(110)의 일 측에 형성된 제2 도전패턴(120)과 반대되는 제1 도전패턴(110)의 타 측에 형성된 제3 도전 패턴(140)은 제3 간격(d3)으로 이격될 수 있는데, 이러한 제3 간격(d3)은 제1 간격(d1) 또는 제2 간격(d2)보다 넓게 형성될 수 있다.
만약 더미 패턴부(130)가 구비되지 않는 회로도에 있어서, 제1 도전패턴(110)과 최 인접하도록 제2 도전패턴(120) 및 제3 도전 패턴(140)이 형성될 수 있다. 이 경우 상술한 것과 같이 제1 도전패턴(110)과 제2 도전패턴(120)은 제1 화소(PXL)를 구성하는 도전 패턴으로, 제1 간격(d1)으로 형성되고, 제1 도전패턴(110)과 제3 도전 패턴(140)은 각각 인접한 제1 화소(PXL) 및 제2 화소(PXL´)를 구성하는 도전 패턴이므로, 제1 간격(d1)보다 넓은 제3 간격(d3)으로 형성될 수 있다.
이러한 회로도의 디자인에 있어서, 기판 상에 이러한 도전 패턴들(110, 120, 130)을 패터닝하는 과정에서 제1 도전패턴(110)을 기준으로 상대적으로 간격이 좁게 형성되는 제2 도전패턴(120)이 배치된 일 측의 테이퍼와, 상대적으로 간격이 넓게 형성되는 제3 도전 패턴(140)이 배치된 타 측의 테이퍼에 차이가 발생하게 된다. 즉, 제1 도전패턴(110)의 일 측은 제1 간격(d1)으로 배치된 제2 도전패턴(120)에 의해 패터닝 공정시 노광 빛 간섭이 발생하여 테이퍼가 낮아지게 된다. 반면에 제1 도전패턴(110)의 타 측은 제1 간격(d1)에 비해 상대적으로 멀게 형성된 제3 도전 패턴(140)에 의해 패터닝 공정시 노광 빛 간섭이 발생하지 않고 빛이 패턴 그대로 조사되어 테이퍼가 높아지게 된다. 이러한 현상은 고해상도를 추구하는 디스플레이 장치일수록 배선 폭이 감소하면서 더 심화된다.
이와 같이 제1 도전패턴(110)의 타 측의 테이퍼가 높아진 상황에서 제1 도전패턴(110) 상에 층간 절연막(IL)이 배치되는 경우, 제1 도전패턴(110)의 일 측은 층간 절연막(IL)이 완만하게 올라가는 반면, 제1 도전패턴(110)의 타 측은 높은 테이퍼로 인해 층간 절연막(IL)에 크랙이 발생한다. 이러한 크랙은 제1 도전패턴(110)을 따라 흐르는 전류의 누설을 발생시키며, 나아가 디스플레이 장치 전체의 불량을 유발하는 요인이 된다.
따라서 본 발명의 일 실시예에 관한 박막 트랜지스터 기판(1)에서는 제1 도전패턴(110)의 타 측에 제1 간격(d1)과 동일하거나 제1 간격(d1)보다 좁은 제2 간격(d2)으로 배치되는 더미 패턴부(130)를 구비한다. 이를 통해 제1 도전패턴(110)을 양 측에 제1 간격(d1) 및 제2 간격(d2)으로 배치되는 제2 도전패턴(120) 및 더미 패턴부(130)를 배치하고, 제2 도전패턴(120) 및 더미 패턴부(130)에 의해 패터닝 공정시 제1 도전패턴(110) 양 측에 동일하게 노광 빛 간섭을 발생시켜 테이퍼를 낮출 수 있다. 제1 도전패턴(110)의 양 측 테이퍼가 동일하게 완만히 형성됨에 따라, 제1 도전패턴(110) 상에 배치되는 층간 절연막(IL)에 크랙이 발생하는 것을 방지할 수 있고 또한 이를 통해 제1 도전패턴(110)의 누설 전류를 방지하여 이러한 문제로 기인하는 디스플레이 장치의 불량을 최소화시킬 수 있다.
상술한 박막 트랜지스터 기판들(1, 2) 상에는 디스플레이 소자를 형성하는 단계를 거칠 수 있다. 디스플레이 소자는 전술한 것과 같이 유기발광소자일 수도 있으며, 액정소자일 수도 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 박막 트랜지스터 기판
2: 박막 트랜지스터 기판
100: 기판
110: 제1 도전패턴
120: 제2 도전패턴
130: 더미 패턴부
140: 제3 도전패턴
g1-g6: 게이트 전극
Act1-Act6: 액티브 패턴

Claims (18)

  1. 기판;
    상기 기판 상에 제1 방향을 따라 연장되는, 제1 도전패턴;
    상기 제1 도전패턴과 동일한 층에, 제1 방향에 수직인 제2 방향으로 상기 제1 도전패턴의 일 측에 최인접하게 배치되는, 제2 도전패턴;
    상기 제1 도전패턴과 동일한 층에, 상기 제1 도전패턴의 일 측과 반대되는 타 측에 배치되는, 더미 패턴부;
    를 구비하는 박막트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제1 도전패턴과 상기 제2 도전패턴은 제1 간격으로 배치되고, 상기 제1 도전패턴과 상기 더미 패턴부는 제1 간격과 동일하거나 더 좁은 제2 간격으로 배치되는, 박막트랜지스터 기판.
  3. 제1항에 있어서,
    상기 더미 패턴부는 복수개의 더미패턴들을 포함하며, 상기 복수개의 더미패턴들은 연속적으로 배치되거나, 이격되어 배치되는, 박막트랜지스터 기판.
  4. 제3항에 있어서,
    상기 복수개의 더미패턴들은 지그재그로 배치되는, 박막트랜지스터 기판.
  5. 제1항에 있어서,
    상기 제1 도전패턴과 동일한 층에, 제1 도전패턴과 나란한 제1 방향으로 연장되며, 상기 더미 패턴부를 기준으로 제2 방향을 따라 상기 제1 도전패턴이 배치된 일 측과 반대되는 타 측에 최인접하게 배치되는, 제3 도전패턴을 더 구비하고,
    상기 제3 도전패턴은 상기 제1 도전패턴과 제3 간격으로 이격되어 배치되고, 제3 간격은 제1 간격보다 넓은, 박막트랜지스터 기판.
  6. 제5항에 있어서,
    액티브 패턴, 상기 액티브 패턴과 적어도 일부가 중첩하는 게이트 전극을 포함하는, 박막트랜지스터를 더 구비하고,
    상기 제2 도전패턴은 상기 게이트 전극인, 박막트랜지스터 기판.
  7. 제1항에 있어서,
    상기 제1 도전패턴과 동일한 층에, 상기 더미 패턴부를 기준으로 상기 제1 도전패턴이 배치된 일 측과 반대되는 타 측에 최인접하게 배치되는, 제3 도전패턴을 더 구비하고,
    상기 제3 도전패턴은 상기 제1 도전패턴과 제3 간격으로 이격되어 배치되고, 제3 간격은 제1 간격보다 넓은, 박막트랜지스터 기판.
  8. 제7항에 있어서,
    제1 액티브 패턴, 상기 제1 액티브 패턴과 적어도 일부가 중첩하는 제1 게이트 전극을 포함하는, 제1 박막트랜지스터 및 상기 제1 박막트랜지스터와 전기적으로 연결되는 제1 화소전극; 및
    제2 액티브 패턴, 상기 제2 액티브 패턴과 적어도 일부가 중첩하는 제2 게이트 전극을 포함하는, 제2 박막트랜지스터 및 상기 제2 박막트랜지스터와 전기적으로 연결되는 제2 화소전극;을 더 구비하고,
    상기 제2 도전패턴은 상기 제1 게이트 전극이고, 상기 제3 도전패턴은 상기 제2 게이트 전극인, 박막트랜지스터 기판.
  9. 제1항 내지 제8항 중 어느 한 항의 박막트랜지스터 기판; 및
    상기 박막트랜지스터 기판 상에 배치된 디스플레이 소자;
    를 구비하는, 디스플레이 장치.
  10. 기판 상에 제1 방향을 따라 연장되는 제1 도전패턴을 형성하는 단계;
    제1 도전패턴이 연장되는 방향과 수직인 제2 방향으로 제1 도전패턴의 일 측에 최인접하게, 제2 도전패턴을 형성하는 단계; 및
    제1 도전패턴의 일 측과 반대되는 타 측에, 더미 패턴부를 형성하는 단계;를 포함하며,
    상기 제1 도전패턴을 형성하는 단계, 상기 제2 도전패턴을 형성하는 단계 및 상기 더미 패턴부를 형성하는 단계는 서로 동시에 수행되는, 박막트랜지스터 기판의 제조방법.
  11. 제10항에 있어서,
    제1 도전패턴과 제2 도전패턴은 제1 간격으로 형성되고, 제1 도전패턴과 더미 패턴부는 제1 간격과 동일하거나 더 좁은 제2 간격으로 형성되는, 박막트랜지스터 기판의 제조방법.
  12. 제10항에 있어서,
    상기 더미 패턴부를 형성하는 단계는, 복수개의 더미패턴들을 포함한 더미 패턴부를 형성하는 단계이며, 복수개의 더미패턴들은 연속적으로 형성되거나, 이격되어 형성되는, 박막트랜지스터 기판의 제조방법.
  13. 제12항에 있어서,
    복수개의 더미패턴들은 지그재그로 형성되는, 박막트랜지스터 기판의 제조방법.
  14. 제10항에 있어서,
    제1 도전패턴과 나란한 제1 방향으로 연장되며, 더미 패턴부를 기준으로 상기 제1 도전패턴이 형성된 일 측과 반대되는 타 측에 최인접하게 형성되는, 제3 도전패턴을 형성하는 단계를 더 포함하고, 상기 제3 도전패턴을 형성하는 단계는 상기 제1 도전패턴을 형성하는 단계와 동시에 수행되며,
    제3 도전패턴은 제1 도전패턴과 제3 간격으로 이격되도록 형성되고, 제3 간격은 제1 간격보다 넓은, 박막트랜지스터 기판의 제조방법.
  15. 제14항에 있어서,
    액티브 패턴, 액티브 패턴과 적어도 일부가 중첩하는 게이트 전극을 포함하는, 박막트랜지스터를 형성하는 단계를 더 포함하고,
    제2 도전패턴은 게이트 전극인, 박막트랜지스터 기판의 제조방법.
  16. 제10항에 있어서,
    더미 패턴부를 기준으로 제1 도전패턴이 형성된 일 측과 반대되는 타 측에 최인접하게 형성되는, 제3 도전패턴을 형성하는 단계를 더 포함하고, 상기 제3 도전패턴을 형성하는 단계는 상기 제1 도전패턴을 형성하는 단계와 동시에 수행되며,
    제3 도전패턴은 제1 도전패턴과 제3 간격으로 이격되도록 배치되고, 제 3간격은 제1 간격보다 넓은, 박막트랜지스터 기판의 제조방법.
  17. 제16항에 있어서,
    제1 액티브 패턴, 제1 액티브 패턴과 적어도 일부가 중첩하는 제1 게이트 전극을 포함하는, 제1 박막트랜지스터를 형성하는 단계;
    제1 박막트랜지스터와 전기적으로 연결되는 제1 화소전극을 형성하는 단계;
    제2 액티브 패턴, 제2 액티브 패턴과 적어도 일부가 중첩하는 제2 게이트 전극을 포함하는, 제2 박막트랜지스터를 형성하는 단계; 및
    제2 박막트랜지스터와 전기적으로 연결되는 제2 화소전극을 형성하는 단계;를 더 포함하고,
    제2 도전패턴은 제1 게이트 전극이고, 제3 도전패턴은 제2 게이트 전극인, 박막트랜지스터 기판의 제조방법.
  18. 제10항 내지 제17항 중 어느 한 항의 제조방법으로 형성된 박막트랜지스터 기판을 준비하는 단계; 및
    상기 박막트랜지스터 기판 상에 디스플레이 소자를 형성하는 단계;
    를 포함하는, 디스플레이 장치 제조방법.
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