KR20160115308A - 발광 소자 - Google Patents
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Abstract
실시 예의 발광 소자는 기판과, 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 제1 및 제2 도전형 반도체층과 각각 연결된 제1 및 제2 전극 및 제1 전극을 노출시키는 제1 전극 영역과 제2 전극을 노출시키는 제2 전극 영역을 제외하고, 발광 구조물의 측부와 상부를 덮도록 배치되며, 발광 구조물의 두께 방향과 수직한 평면을 갖는 패시베이션층을 포함하고, 제2 전극 영역은 패시베이션층의 평면의 중앙에 위치하는 적어도 하나의 제2-1 전극 영역을 포함한다.
Description
실시 예는 발광 소자에 관한 것이다.
발광 다이오드(LED:Light Emitting Diode)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적 및 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD:Laser Diode) 등 발광소자의 핵심 소재로 각광을 받고 있다.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명과 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다.
플립칩 본딩 구조를 갖는 기존의 발광 소자의 경우 패시베이션(passivation)층에서 p형 전극을 노출하는 영역이 패시베이션층의 가장 자리에 배치됨으로 인해 전류 스프레딩이 열악하고, p형 전극을 노출하는 영역의 크기를 증가시키는 데 한계를 갖는다. 이로 인해, 기존의 발광 소자의 순방향 전압이 증가하는 문제점이 있다.
실시 예는 낮은 순방향 전압을 갖는 발광 소자를 제공한다.
실시 예에 의한 발광 소자는 기판; 상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제1 및 제2 도전형 반도체층과 각각 연결된 제1 및 제2 전극; 및 상기 제1 전극을 노출시키는 제1 전극 영역과 상기 제2 전극을 노출시키는 제2 전극 영역을 제외하고, 상기 발광 구조물의 측부와 상부를 덮도록 배치되며, 상기 발광 구조물의 두께 방향과 수직한 평면을 갖는 패시베이션층을 포함하고, 상기 제2 전극 영역은 상기 패시베이션층의 평면의 중앙에 위치하는 적어도 하나의 제2-1 전극 영역을 포함할 수 있다.
예를 들어, 상기 제2 전극 영역은 상기 패시베이션층의 평면의 중앙보다 가장 자리에 가깝게 배치된 적어도 하나의 제2-2 전극 영역을 더 포함할 수 있다. 상기 적어도 하나의 제2-2 전극 영역의 넓이는 상기 적어도 하나의 제2-1 전극 영역의 넓이보다 더 클 수 있다. 상기 적어도 하나의 제2-1 전극 영역과 상기 적어도 하나의 제2-2 전극 영역은 상기 두께 방향과 수직한 방향으로 서로 동일한 간격으로 이격될 수 있다. 상기 적어도 하나의 제2-2 전극 영역은 상기 두께 방향과 수직한 방향으로 서로 동일한 간격으로 이격된 복수의 제2-2 전극 영역을 포함할 수 있다.
예를 들어, 상기 적어도 하나의 제2-2 전극 영역의 개수는 상기 적어도 하나의 제2-1 전극 영역의 개수보다 많을 수 있다. 상기 제1 전극 영역은 상기 패시베이션층의 평면의 중앙에 배치된 복수의 제1-1 전극 영역; 및 상기 패시베이션층의 평면의 가장 자리에 배치된 복수의 제1-2 전극 영역을 포함할 수 있다. 상기 제2-1 전극 영역은 상기 복수의 제1-1 전극 영역 사이에 배치되고, 상기 제2-2 전극 영역은 상기 복수의 제1-1 전극 영역과 상기 복수의 제1-2 전극 영역 사이에 배치될 수 있다. 상기 제2-1 전극 영역과 상기 제2-2 전극 영역은 동일한 평면 형상을 가질 수 있다. 상기 제1 전극 영역과 상기 제2 전극 영역은 동일한 평면 형상을 가질 수 있다.
다른 실시 예에 의한 발광 소자는, 기판; 상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제1 및 제2 도전형 반도체층과 각각 연결된 제1 및 제2 전극; 및 상기 제1 전극을 노출시키는 복수의 제1 전극 영역과 상기 제2 전극을 노출시키는 복수의 제2 전극 영역을 제외하고, 상기 발광 구조물의 상부에 배치된 패시베이션층을 포함하고, 상기 복수의 제1 전극 영역은 도트 형상으로 분산되어 배치되고, 상기 복수의 제2 전극 영역 각각은 상기 복수의 제1 전극 영역 사이에 배치되며, 상기 패시베이션층의 중앙과 가장 자리에 배치될 수 있다.
실시 예에 따른 발광 소자는 제2 전극을 노출시키는 제2 전극 영역이 패시베이션층의 가장 자리뿐만 아니라 중앙에도 배치되므로 제2 도전형 캐리어의 스프레딩이 개선되어 낮은 순방향 전압을 가질 수 있고, 제1 전극을 노출시키는 제1 전극 영역이 도트 평면 형상으로 분산되어 배치됨으로 인해 제1 전극 영영 사이에 배치되는 제2 전극 영역의 크기를 증대시킬 수 있어, 더욱 낮아진 순방향 전압을 가질 수 있다.
도 1은 실시 예에 의한 발광 소자 패키지의 단면도를 나타낸다.
도 2a 내지 도 2c는 도 1에 도시된 발광 소자의 개략적인 평면도를 나타낸다.
도 3a 내지 도 3e는 도 1에 도시된 발광 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4는 비교 례에 의한 발광 소자의 평면도를 나타낸다.
도 2a 내지 도 2c는 도 1에 도시된 발광 소자의 개략적인 평면도를 나타낸다.
도 3a 내지 도 3e는 도 1에 도시된 발광 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4는 비교 례에 의한 발광 소자의 평면도를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 실시 예에 의한 발광 소자 패키지(200)의 단면도를 나타낸다.
도 1에 도시된 발광 소자 패키지(200)는 발광 소자(100), 제1 및 제2 솔더부(172, 174), 제1 및 제2 리드 프레임(182, 184), 절연부(186), 패키지 몸체(188) 및 몰딩 부재(190)를 포함할 수 있다.
발광 소자(100)는 기판(110), 발광 구조물(120), 제1 및 제2 전극(130, 140), 패시베이션(passivation)층(150), 제1 및 제2 본딩 패드(162, 164)를 포함할 수 있다.
기판(110) 아래에 발광 구조물(120)이 배치될 수 있다. 기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다. 또한, 활성층(124)에서 방출된 광이 발광 소자(100)로부터 탈출함을 도울 수 있도록 예를 들어, 기판(110)은 패턴(미도시)을 갖는 PSS(Patterned Sapphire Substrate)일 수 있으나, 실시 예는 이에 국한되지 않는다.
기판(110)과 발광 구조물(120) 간의 열 팽창 계수의 차이 및 격자 부정합을 개선하기 위해, 이들(110, 120) 사이에 버퍼층(또는, 전이층)(미도시)이 배치될 수 있다. 버퍼층은 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층은 단층 또는 다층 구조를 가질 수도 있다.
발광 구조물(120)은 기판(110) 아래에 순차적으로 배치된 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함할 수 있다.
제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치되며, 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(126)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
제2 도전형 반도체층(126)은 활성층(124) 아래에 배치되며, 반도체 화합물로 형성될 수 있다. Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 반도체층(122)은 n형 반도체층으로, 제2 도전형 반도체층(126)은 p형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 반도체층(122)은 p형 반도체층으로, 제2 도전형 반도체층(126)은 n형 반도체층으로 구현할 수도 있다.
발광 구조물(120)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
도 1에 도시된 발광 소자 패키지(200)는 플립 칩 본딩 구조이기 때문에, 활성층(124)에서 방출된 광은 기판(110) 및 제1 도전형 반도체층(122)을 통해 출사된다. 이를 위해, 기판(110) 및 제1 도전형 반도체층(122)은 투광성을 갖는 물질로 이루어지고, 제2 도전형 반도체층(126)과 제2 전극(140)은 투광성이나 비투광성을 갖는 물질로 이루어질 수 있다.
제1 전극(130)은 제2 도전형 반도체층(126)과 활성층(124)을 관통하여 제1 도전형 반도체층(122)을 노출하는 관통홀(TH)에서, 노출된 제1 도전형 반도체층(122) 아래에 배치되어, 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 여기서, 관통홀(TH)에 대해서는 도 3b에서 보다 상세히 살펴본다.
제1 전극(130)은 오믹 접촉하는 물질을 포함하여 오믹 역할을 수행함으로써 별도의 오믹층(미도시)이 배치될 필요가 없을 수도 있고, 별도의 오믹층이 제1 전극(130)과 제1 도전형 반도체층(122) 사이에 배치될 수도 있다.
또한, 제1 전극(130)은 활성층(124)에서 방출된 광을 흡수하지 않고 반사시키거나 투과시킬 수 있고, 제1 도전형 반도체층(122)에 양질로 성장될 수 있는 어느 물질로 형성될 수 있다. 예를 들어, 제1 전극(130)은 금속으로 형성될 수 있으며, Ag, Ni, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Cr 및 이들의 선택적인 조합으로 이루어질 수 있다.
제2 전극(140)은 제2 도전형 반도체층(126)의 아래에 배치되어, 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다. 제2 전극(140)은 투광 전극층(미도시) 및 반사층(미도시)을 포함할 수 있다.
투광 전극층은 노출된 제2 도전형 반도체층(126) 아래에 발광 구조물(120)의 두께 방향으로 중첩되어 배치될 수 있다. 투광 전극층은 오믹층의 역할을 수행할 수 있다. 이를 위해, 투광 전극층은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수도 있다. 예를 들어, 투광 전극층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
반사층은 투광 전극층 아래에 배치되어 광을 반사시켜 광속을 개선시키는 데 기여할 수 있다. 이를 위해, 예를 들어, 반사층은 알루미늄(Al), 금(Au), 은(Ag), 니켈(Ni), 백금(Pt), 로듐(Rh), 티타늄(Ti), 크롬(Cr) 혹은 Al이나 Ag이나 Pt나 Rh를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다.
패시베이션층(150)은 제2 도전형 반도체층(126)의 아래를 노출시키면서 발광 구조물(120)의 측면과 하부 가장 자리 아래에 배치될 수 있다. 또한, 패시베이션층(150)은 제1 본딩 패드(162)와 제2 전극(140) 사이에 배치되어 이들(140, 162)을 서로 전기적으로 분리하는 역할을 수행할 수 있다. 또한, 패시베이션층(162)은 제2 본딩 패드(164)와 제1 전극(130) 사이에 배치되어 이들(130, 164)을 서로 전기적으로 분리하는 역할을 수행할 수 있다.
예를 들어, 패시베이션층(150)은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있다.
도 2a 내지 도 2c는 도 1에 도시된 발광 소자(100)의 개략적인 평면도를 나타낸다.
도 1에 도시된 발광 소자(100)는 도 2a 내지 도 2c에 도시된 I-I'선을 따라 절취한 단면도에 해당한다. 다만, 설명의 편의상, 도 2a 내지 도 2c에서 제1 및 제2 본딩 패드(162, 164) 및 제1 전극(130)의 도시는 생략되었다. 또한, 이해를 돕기 위해, 도 2a 내지 도 2c에서 패시베이션층(150)에 의해 덮여진 관통홀(TH)은 점선으로 표기하였다.
패시베이션층(150)은 제1 전극(130)을 노출시키는 제1 전극 영역과 제2 전극(140)을 노출시키는 제2 전극 영역을 제외하고, 발광 구조물(120)의 측부(120-1)와 상부를 덮도록 배치된다.
또한, 복수의 제1 전극 영역은 도트(또는, 원형) 평면 형상으로 분산되어 배치되고, 복수의 제2 전극 영역 각각은 복수의 제1 전극 영역 사이에 배치되고, 패시베이션층(150)의 중앙과 가장 자리에 배치될 수 있다.
이하, 도 2a 내지 도 2c를 참조하여, 제1 및 제2 전극 영역의 다양한 실시 예에 대해 다음과 같이 살펴본다.
패시베이션층(150)은 도 2a 내지 도 2c에 예시된 바와 같은 형상의 평면(150A, 150B, 150C)을 가질 수 있다. 여기서, 평면은 발광 구조물(120)의 두께 방향과 수직한 평면이다.
제1 전극 영역은 복수의 제1-1 전극 영역 및 복수의 제1-2 전극 영역을 포함할 수 있다.
복수의 제1-1 전극 영역은 패시베이션층(150)의 평면(150A, 150B, 150C)에서 중앙에 배치된 제1 전극 영역일 수 있다. 예를 들어, 도 2a에 도시된 제1 전극 영역(A1-1 내지 A1-4)은 제1-1 전극 영역에 해당할 수 있다.
도 2b 및 도 2c 각각에서 제1 전극 영역은 'A1'으로 표기되었으나, 도 2a에 도시된 제1 전극 영역의 표기 "A1-1" 내지 "A1-15"가 도 2b 및 도 2c에도 각각 적용될 수 있음은 물론이다.
복수의 제1-2 전극 영역은 패시베이션층(150)의 평면(150A, 150B, 150C)에서 중앙보다는 가장 자리(150-1)에 가깝게 배치된 제1 전극 영역일 수 있다. 예를 들어, 도 2a에 도시된 제1 전극 영역(A1-5 내지 A1-15)은 제1-2 전극 영역에 해당할 수 있다.
이하, 제1-1 전극 영역과 제1-2 전극 영역이 이격된 거리에 대해 다음과 같이 살펴본다. 여기서, 이격된 거리란 이격된 최단 거리를 의미할 수 있다.
또한, 제1-1 전극 영역과 제1-2 전극 영역이 이격된 거리는 서로 동일할 수도 있고 서로 다를 수도 있다. 예를 들어, 도 2a를 참조하면, 제1-1 전극 영역(A1-1 내지 A1-4)과 제1-2 전극 영역(A1-5 내지 A1-15)이 이격된 거리는 서로 다를 수도 있고 서로 동일할 수도 있다.
또한, 복수의 제1-2 전극 영역이 이격된 거리는 서로 동일할 수도 있고 서로 다를 수도 있다. 예를 들어, 도 2a를 참조하면, 제1-1 내지 제1-4 이격 거리(D11, D12, D13, D14)는 서로 다를 수도 있고 서로 동일할 수도 있다. 여기서, 제1-1 이격 거리(D11)는 제1-2 전극 영역(A1-6, A1-7)이 이격된 거리를 나타내고, 제1-2 이격 거리(D12)는 제1-2 전극 영역(A1-7, A1-8)이 이격된 거리를 나타낸다. 또한, 제1-3 이격 거리(D13)는 제1-2 전극 영역(A1-8, A1-9)이 이격된 거리를 나타내고, 제1-4 이격 거리(D14)는 제1-2 전극 영역(A1-9, A1-10)이 이격된 거리를 나타낸다.
전술한 제1-1 전극 영역(A1-1 내지 A1-4) 및 제1-2 전극 영역(A1-5 내지 A1-15)은 패시베이션층(150)의 평면(150A, 150B, 150C) 상에서 도트 형상으로 분산되어 배치됨을 알 수 있다. 이와 같이, 제1-1 및 제1-2 전극 영역이 분산되어 배치됨으로서 제1 도전형 캐리어의 스프레딩(spreading)이 개선될 수 있다.
한편, 제2 전극 영역은 제2-1 및 제2-2 전극 영역을 포함할 수 있다.
제2-1 전극 영역은 패시베이션층(150)의 평면에서 중앙에 위치하는 제2 전극 영역을 의미할 수 있다.
예를 들어, 도 2a 내지 도 2c에 도시된 바와 같이, 패시베이션층(150)의 평면(150A, 150B, 150C)에서 중앙에 위치한 제2 전극 영역(A2-1)이 제2-1 전극 영역에 해당할 수 있다.
제2-2 전극 영역은 패시베이션층(150)의 평면(150A, 150B, 150C)에서 중앙보다 가장 자리(150-1)에 가깝게 배치된 제2 전극 영역을 의미할 수 있다. 예를 들어, 도 2a 내지 도 2c에 도시된 바와 같이, 패시베이션층(150)의 평면(150A, 150B, 150C)에서 중앙보다 가장 자리(150-1)에 가깝게 배치된 제2 전극 영역(A2-2, A2-3, A2-4, A2-5, A2-6)이 제2-2 전극 영역에 해당할 수 있다.
또한, 제2-2 전극 영역의 넓이는 제2-1 전극 영역의 넓이보다 더 클 수 있다.
예를 들어, 도 2a에 도시된 바와 같이 제2-2 전극 영역(A2-2, A2-3)이 차지하는 총 영역의 넓이는 제2-1 전극 영역(A2-1)이 차지하는 영역의 총 넓이보다 클 수 있다.
도 2b에 도시된 바와 같이 제2-2 전극 영역(A2-4, A2-5, A2-6)이 차지하는 총 영역의 넓이는 제2-1 전극 영역(A2-1)이 차지하는 영역의 총 넓이보다 클 수 있다.
도 2c에 도시된 바와 같이 제2-2 전극 영역(A2-2, A2-3, A2-5)이 차지하는 총 영역의 넓이는 제2-1 전극 영역(A2-1)이 차지하는 영역의 총 넓이보다 클 수 있다.
또한, 제2-1 및 제2-2 전극 영역의 평면 크기는 서로 동일할 수도 있고 서로 다를 수도 있다.
또한, 제2-2 전극 영역의 개수는 제2-1 전극 영역의 개수보다 많을 수 있다. 예를 들어, 도 2a에 도시된 제2-2 전극 영역(A2-2, A2-3)의 개수는 2개인 반면, 제2-1 전극 영역(A21)의 개수는 한 개임을 알 수 있다. 또한, 도 2b에 도시된 제2-2 전극 영역(A2-4 내지 A2-6)의 개수는 3개인 반면, 제2-1 전극 영역(A2-1)의 개수는 한 개임을 알 수 있다.
또한, 제2-1 전극 영역의 개수가 제2-2 전극 영역의 개수보다 작더라도, 하나의 제2-1 전극 영역의 평면 크기가 복수 개의 제2-2 전극 영역의 평면 영역의 총 합보다 클 수 있다.
이하, 제2-1 전극 영역과 제2-2 전극 영역이 이격된 거리와 제1 전극 영역과 제2 전극 영역이 이격된 거리에 대해 다음과 같이 살펴본다. 여기서, 이격된 거리란 이격된 최단 거리를 의미할 수 있다.
제2-1 전극 영역과 제2-2 전극 영역은 발광 구조물(120)의 두께 방향과 수직한 방향으로 서로 동일한 간격 또는 서로 다른 간격으로 이격될 수 있다.
예를 들어, 도 2a에 도시된 제2-1 이격 거리(D21)와 제2-2 이격 거리(D22)는 서로 동일할 수도 있고 서로 다를 수도 있다. 여기서, 제2-1 이격 거리(D21)는 제2-1 전극 영역(A2-1)과 제2-2 전극 영역(A2-2) 간의 이격 거리를 나타내고, 제2-2 이격 거리(D22)는 제2-1 전극 영역(A2-1)과 제2-2 전극 영역(A2-3)이 서로 이격된 거리를 나타낸다.
도 2b를 참조하면, 제2-1 전극 영역(A2-1)과 제2-2 전극 영역(A2-4, A2-5, A2-6)이 이격된 제2-5, 제2-6 및 제2-7 거리(D25, D26, D27)는 서로 동일할 수도 있고 서로 다를 수도 있다. 여기서, 제2-5 이격 거리(D25)는 제2-1 전극 영역(A2-1)과 제2-2 전극 영역(A2-4)이 이격된 거리를 나타내고 제2-6 이격 거리(D26)는 제2-1 전극 영역(A2-1)과 제2-2 전극 영역(A2-5)이 이격된 거리를 나타내고, 제2-7 이격 거리(D27)는 제2-1 전극 영역(A2-1)과 제2-2 전극 영역(A2-6)이 이격된 거리를 나타낸다.
도 2c를 참조하면, 제2-8 내지 제2-10 이격 거리(D28, D29, D30)는 서로 동일하거나 다를 수 있다. 여기서, 제2-8 이격 거리(D28)는 제2-1 전극 영역(A2-1)과 제2-2 전극 영역(A2-2)이 이격된 거리를 나타낸다. 제2-9 이격 거리(D29)는 제2-1 전극 영역(A2-1)과 제2-2 전극 영역(A2-3)이 이격된 거리를 나타낸다. 제2-10 이격 거리(D30)는 제2-1 전극 영역(A2-1)과 제2-2 전극 영역(A2-5)이 이격된 거리를 나타낸다.
또한, 제2-2 전극 영역은 복수 개일 수 있다. 복수 개의 제2-2 전극 영역은 발광 구조물(120)의 두께 방향과 수직한 방향으로 서로 동일한 간격 또는 서로 다른 간격으로 이격되어 배치될 수 있다.
예를 들어, 도 2b를 참조하면, 제2-3 및 제2-4 이격 거리(D23, D24)는 서로 다르거나 동일할 수 있다. 여기서, 제2-3 이격 거리(D23)는 제2-2 전극 영역(A2-4, A2-5)이 서로 이격된 거리를 나타내고, 제2-4 이격 거리(D24)는 제2-2 전극 영역(A2-5, A2-6)이 서로 이격된 거리를 나타낸다.
또한, 제2-1 전극 영역은 복수의 제1-1 전극 영역 사이에 배치될 수 있다. 예를 들어, 도 2a를 참조하면, 제2-1 전극 영역(A2-1)은 복수의 제1-1 전극 영역(A1-1 내지 A1-4) 사이에 배치될 수 있다.
또한, 제2-2 전극 영역은 복수의 제1-1 전극 영역과 복수의 제1-2 전극 영역 사이에 배치될 수 있다. 예를 들어, 도 2a를 참조하면, 제2-2 전극 영역(A2-2)은 복수의 제1-1 전극 영역(A1-1, A1-3)과 복수의 제1-2 전극 영역(A1-14, A1-15) 사이에 배치될 수 있다. 제2-2 전극 영역(A2-3)은 복수의 제1-1 전극 영역(A1-2, A1-4)과 복수의 제1-2 전극 영역(A1-9, A1-10) 사이에 배치될 수 있다.
전술한 바와 같이, 복수의 제2 전극 영역(A2-1 내지 A2-6)은 복수의 제1 전극 영역(A1-1 내지 A1-15) 사이에 배치되며, 패시베이션층(150)의 중앙과 가장 자리(150-1)에 각각 배치됨을 알 수 있다.
또한, 제1-1 전극 영역과, 제1-2 전극 영역과, 제2-1 전극 영역 및 제2-2 전극 영역은 동일한 평면 형상을 가질 수도 있고 서로 다른 평면 형상을 가질 수도 있다.
예를 들어, 도 2a 내지 도 2c에 예시된 바와 같이, 제1-1, 제1-2, 제2-1 및 제2-2 전극 영역은 모두 원형 평면 형상을 가질 수 있지만, 실시 예는 이에 국한되지 않는다.
또한, 제1-1, 제1-2, 제2-1 및 제2-2 전극 영역 각각은 원형(또는, 도트형) 이외의 타원형이나 다각형 평면 형상을 가질 수도 있다.
제1 전극(130)과 제2 전극(140)을 각각 노출시키는 패시베이션층(150)의 제1 및 제2 전극 영역이 전술한 바와 같이 배치될 수 있다면, 실시 예는 도 1에 도시된 발광 소자(100) 및 발광 소자 패키지(200)의 구성에 국한되지 않는다.
또한, 도 2a 내지 도 2c에 도시된 제1 및 제2 전극 영역의 배치는 일 례에 불과하다. 즉, 제2 전극 영역이 패시베이션층(150)의 평면(150A, 150B, 150C)의 중앙에 배치될 수만 있다면, 제1 전극 영역과 제2 전극 영역은 다양한 평면 형상으로 평면(150A, 150B, 150C) 상에 배치될 수 있음은 물론이다.
한편, 다시 도 1을 참조하면, 제1 본딩 패드(162)는 제2 도전형 반도체층(126)과 활성층(124)을 관통하여 제1 도전형 반도체층(122)을 노출시키는 관통홀(TH)에 매립되어, 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 제2 본딩 패드(164)는 제2 전극(140)을 통해 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다.
제1 본딩 패드(162)와 제2 본딩 패드(164)는 발광 구조물(120)의 두께 방향과 직교하는 방향으로 서로 이격되어 배치될 수 있다. 도 1의 경우 제2 본딩 패드(164)는 2개로 분리된 것으로 도시되어 있지만, 하나의 몸체일 수 있다.
제1 및 제2 본딩 패드(162, 164) 각각은 전기적 전도성을 갖는 금속 물질을 포함할 수 있으며, 제1 및 제2 전극(130, 140) 각각의 물질과 동일하거나 다른 물질을 포함할 수 있다. 제1 및 제2 본딩 패드(162, 164) 각각은 Ti, Ni, Au 또는 Sn 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.
제1 솔더부(172)는 제1 본딩 패드(162)와 제1 리드 프레임(182) 사이에 배치되어, 이들(162, 182)을 전기적으로 연결하는 역할을 한다. 제2 솔더부(174)는 제2 본딩 패드(164)와 제2 리드 프레임(184) 사이에 배치되어, 이들(164, 184)을 전기적으로 연결하는 역할을 한다.
제1 및 제2 솔더부(172, 174) 각각은 솔더 페이스트(solder paste) 또는 솔더 볼(solder ball)일 수 있으나, 실시 예는 이에 국한되지 않는다.
전술한 제1 솔더부(172)는 제1 본딩 패드(162)를 통해 제1 도전형 반도체층(122)을 제1 리드 프레임(182)에 전기적으로 연결시키고, 제2 솔더부(174)는 제2 본딩 패드(164)를 통해 제2 도전형 반도체층(126)을 제2 리드 프레임(184)에 전기적으로 연결시켜, 와이어의 필요성을 없앨 수 있다. 그러나, 다른 실시 예에 의하면, 와이어를 이용하여 제1 및 제2 도전형 반도체층(122, 126)을 제1 및 제2 리드 프레임(182, 184)에 각각 연결시킬 수도 있다.
또한, 제1 솔더부(172) 및 제2 솔더부(174)는 생략될 수도 있다. 이 경우, 제1 본딩 패드(162)가 제1 솔더부(172)의 역할을 수행하고, 제2 본딩 패드(164)가 제2 솔더부(174)의 역할을 수행할 수 있다. 즉, 제1 솔더부(172)와 제2 솔더부(174)가 생략될 경우, 제1 본딩 패드(162)는 제1 리드 프레임(182)과 전기적으로 직접 연결되고, 제2 본딩 패드(164)는 제2 리드 프레임(184)과 전기적으로 직접 연결될 수 있다.
제1 리드 프레임(182)은 제1 솔더부(172)를 통해 제1 본딩 패드(162)와 전기적으로 연결되고, 제2 리드 프레임(184)은 제2 솔더부(174)를 통해 제2 본딩 패드(164)와 전기적으로 연결될 수 있다. 제1 및 제2 리드 프레임(182, 184)은 절연부(186)에 의해 서로 전기적으로 이격될 수 있다. 제1 및 제2 리드 프레임(182, 184) 각각은 도전형 물질 예를 들면 금속으로 이루어질 수 있으며, 실시 예는 제1 및 제2 리드 프레임(182, 184) 각각의 물질의 종류에 국한되지 않는다.
절연부(186)는 제1 및 제2 리드 프레임(182, 184) 사이에 배치되어, 제1 및 제2 리드 프레임(182, 184)을 전기적으로 절연시킨다. 이를 위해, 절연부(186)는 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있지만, 실시 예는 이에 국한되지 않는다.
또한, 패키지 몸체(188)는 제1 및 제2 리드 프레임(182, 184)과 함께 캐비티(C)를 형성할 수 있으나, 실시 예는 이에 국한되지 않는다. 다른 실시 예에 의하면, 패키지 몸체(188)만으로 캐비티(C)를 형성할 수도 있다. 또는, 상부면이 평평한 패키지 몸체(188) 위에 격벽(barrier wall)(미도시)이 배치되고, 격벽과 패키지 몸체(188)의 상부면에 의해 캐비티가 정의될 수도 있다.
캐비티(C) 내에 도 1에 도시된 바와 같이 발광 소자(100)가 배치될 수 있다.
패키지 몸체(188)는 실리콘, 합성수지, 또는 금속을 포함하여 형성될 수 있다. 만일, 패키지 몸체(188)가 도전형 물질 예를 들면 금속 물질로 이루어질 경우, 제1 및 제2 리드 프레임(182, 184)은 패키지 몸체(188)의 일부일 수도 있다. 이 경우에도, 제1 및 제2 리드 프레임(182, 184)을 형성하는 패키지 몸체(188)는 절연부(186)에 의해 서로 전기적으로 분리될 수 있다.
또한, 몰딩 부재(190)는 캐비티(C) 내에 배치된 발광 소자(100)를 포위하여 보호하도록 배치될 수 있다. 몰딩 부재(190)는 예를 들어 실리콘(Si)으로 구현될 수 있으며, 형광체를 포함하므로 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다. 형광체로는 발광 소자(100)에서 발생된 빛을 백색광으로 변환시킬 수 있는 YAG계, TAG계, Silicate계, Sulfide계 또는 Nitride계 중 어느 하나의 파장변환수단인 형광물질이 포함될 수 있으나, 실시 예는 형광체의 종류에 국한되지 않는다.
YAG 및 TAG계 형광물질에는 (Y, Tb, Lu, Sc ,La, Gd, Sm)3(Al, Ga, In, Si, Fe)5(O, S)12:Ce 중에서 선택하여 사용가능하며, Silicate계 형광물질에는 (Sr, Ba, Ca, Mg)2SiO4: (Eu, F, Cl) 중에서 선택 사용 가능하다.
또한, Sulfide계 형광물질에는 (Ca,Sr)S:Eu, (Sr,Ca,Ba)(Al,Ga)2S4:Eu 중에서 선택하여 사용가능하며, Nitride계 형광체는 (Sr, Ca, Si, Al, O)N:Eu (예, CaAlSiN4:Eu β-SiAlON:Eu) 또는 Ca-α SiAlON:Eu계인 (Cax,My)(Si,Al)12(O,N)16, 여기서 M 은 Eu, Tb, Yb 또는 Er 중 적어도 하나의 물질이며 0.05<(x+y)<0.3, 0.02<x<0.27 and 0.03<y<0.3, 형광체 성분 중에서 선택하여 사용 할 수 있다.
적색 형광체로는, N(예,CaAlSiN3:Eu)을 포함하는 질화물(Nitride)계 형광체를 사용할 수 있다. 이러한 질화물계 적색 형광체는 황화물(Sulfide)계 형광체보다 열, 수분 등의 외부 환경에 대한 신뢰성이 우수할 뿐만 아니라 변색 위험이 작다.
이하, 도 1에 도시된 발광 소자 패키지(200)에서 발광 소자(100)의 제조 방법을 첨부된 도 3a 내지 도 3e를 참조하여 다음과 같이 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 도 1에 도시된 발광 소자(100)는 다른 방법에 의해서도 제조될 수 있음은 물론이다.
도 3a 내지 도 3e는 도 1에 도시된 발광 소자(100)의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a를 참조하면 기판(110) 위에 발광 구조물(120)을 형성한다. 기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다.
기판(110) 위에 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 순차적으로 적층하여 발광 구조물(120)을 형성할 수 있다.
먼저, 기판(110) 위에 제1 도전형 반도체층(122)을 형성한다. 제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체를 이용하여 형성될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 이용하여 형성될 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 이용하여 형성될 수 있다.
이후, 제1 도전형 반도체층(122) 위에 활성층(124)을 형성한다. 활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
이후, 활성층(124) 위에 제2 도전형 반도체층(126)을 형성한다. 제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있으며, Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체를 이용하여 형성될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
이후, 도 3b를 참조하면, 발광 구조물(120)에서 제2 도전형 반도체층(126)과 활성층(124) 및 제1 도전형 반도체층(122)의 일부를 메사 식각(Mesa etching)하여 제1 도전형 반도체층(122)을 노출시키는 관통홀(TH)을 형성할 수 있다. 관통홀(TH)이 형성됨에 따라 발광 구조물(120)의 제2 도전형 반도체층(126) 및 활성층(124)의 측부가 관통홀(TH)에서 노출될 수 있다.
이후, 도 3c를 참조하면, 제2 도전형 반도체층(126) 위에 제2 전극(140)을 형성할 수 있다. 예를 들어, 제2 전극(140)이 투광 전극층(미도시) 및 반사층(미도시)을 포함할 경우, 먼저, 투광 전극층을 제2 도전형 반도체층(126) 위에 형성한다. 예를 들어, 투광 전극층은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)으로 형성될 수 있다. 예를 들어, 투광 전극층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
이후, 투광 전극층 위에 반사층을 형성한다. 반사층은 알루미늄(Al), 금(Au), 은(Ag), 니켈(Ni), 백금(Pt), 로듐(Rh), 티타늄(Ti), 크롬(Cr) 혹은 Al이나 Ag이나 Pt나 Rh를 포함하는 합금을 포함하는 금속을 이용하여 형성될 수 있다.
이후, 도 3d를 참조하면, 패시베이션층(150)을 형성한다. 패시베이션층(150)은 발광 구조물(120)의 외측부(SP)와 상부 가장 자리 및 제2 전극(140)의 측부와 상부 가장 자리에 각각 형성될 수 있다. 이때, 패시베이션층(150)은 제1 전극 영역(A1)과 제2 전극 영역(A2)을 노출시키도록 형성될 수 있다. 예를 들어, 도 2a 내지 도 2c에 도시된 바와 같이, 제1 전극 영역(A1:A1-1 내지 A1-15) 및 제2 전극 영역(A2:A2-1 내지 A2-6)을 형성할 수 있다.
만일, 제2 전극(140)이 투광 전극층과 반사층을 포함할 경우, 패시베이션층(150)은 투광 전도층과 반사층 각각의 측부와 상부 가장 자리를 감싸도록 형성될 수 있다. 또한, 패시베이션층(150)은 관통홀(TH)에 매립된 제1 전극(130)의 상부 즉, 제1 전극 영역(A1)을 노출시키면서 제1 전극(130)의 측부를 감싸면서 관통홀(TH)에 매립될 수 있다.
패시베이션층(150)을 형성한 후, 패시베이션층(150)에 의해 노출된 제1 전극 영역(A1)에서, 관통홀(TH)에 노출된 제1 도전형 반도체층(122)과 전기적으로 연결되도록 제1 전극(130)을 형성할 수 있다. 또는, 제1 전극(130)을 형성한 후, 제1 전극(130)을 노출하는 제1 전극 영역(A1)을 개방하면서 패시베이션층(150)을 형성할 수도 있다.
예를 들어, 제1 전극(130)은 금속으로 형성될 수 있으며, Ag, Ni, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Cr 및 이들의 선택적인 조합에 의해 형성될 수도 있다. 예를 들어, 패시베이션층(150)은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있다.
이후, 도 3e를 참조하면, 패시베이션층(150)에 의해 덮이지 않은 제1 전극 영역(A1)에서 노출된 제1 전극(130)의 위에 제1 본딩 패드(162)를 형성하고, 패시베이션층(150)에 의해 덮이지 않은 제2 전극 영역(A2)에서 노출된 제2 전극(140) 위에 제2 본딩 패드(164)를 형성한다. 제1 및 제2 본딩 패드(162, 164) 각각은 전기적 전도성을 갖는 금속 물질을 이용하여 형성될 수 있다. 예를 들어, 제1 및 제2 본딩 패드(162, 164) 각각은 Ti, Ni, Au 또는 Sn 중 적어도 하나를 이용하여 형성될 수 있다.
이하, 비교 례에 의한 발광 소자와 실시 예에 의한 발광 소자(100)를 다음과 같이 첨부된 도면을 참조하여 설명한다.
도 4는 비교 례에 의한 발광 소자의 평면도를 나타낸다.
도 4를 참조하면, 비교 례에 의한 발광 소자의 제1 전극 영역(A1)은 원형 평면 형상 뿐만 아니라 긴 막대 모양의 평면 형상을 갖는다. 반면에, 실시 예에 의한 발광 소자(100)의 경우 제1 전극 영역(A1)은 제2 전극 영역(A2)이 패시베이션층(150)의 평면(150A, 150B, 150C)의 중앙에 배치될 수 있도록, 원형 평면 형상을 갖고 분산되어 배치될 수 있다.
즉, 비교 례에 의한 발광 소자의 제2 전극 영역(A2)은 패시베이션층(150)의 중앙보다는 가장 자리(150-1)에 가깝게 배치됨을 알 수 있다. 이는 제1 전극 영역(A1)이 막대 모양으로 패시베이션층(150)의 중앙까지 연장된 평면 형상을 갖기 때문이다.
반면에, 실시 예에 의한 발광 소자(100)의 경우 전술한 바와 같이 제1 전극 영역(A1)이 원형 형상을 갖고 분산되어 배치되기 때문에, 제2 전극 영역(A2)은 패시베이션층(150)의 가장 자리(150-1)뿐만 아니라 중앙에도 배치될 수 있다.
제1 및 제2 전극 영역의 형상과 배치된 위치가 다름을 제외하면, 비교 례에 의한 발광 소자는 실시 예에 의한 발광 소자와 동일하다.
전술한 바와 같이, 실시 예에 의한 발광 소자(100)의 경우 제2 전극 영역(A2)이 패시베이션층(150)의 평면(150A, 150B, 150C)의 가장 자리(150-1)뿐만 아니라 중앙에도 배치되므로, 제2 도전형 캐리어의 스프레딩이 개선될 수 있다. 따라서, 실시 예에 의한 발광 소자는 비교 례에 의한 발광 소자에서보다 순방향 동작 전압이 더 낮을 수 있다.
또한, 전술한 바와 같이, 실시 예에 의한 발광 소자(100)의 경우, 제1 전극 영역(A1)이 원형(또는, 도트) 형태의 평면 형상을 갖도록 배치된다. 따라서, 제2 전극 영역(A2)을 패시베이션층(150)의 중앙에 배치하기 용이할 뿐만 아니라, 제2 전극 영역(A2)의 크기를 원하는 만큼 키울 수 있는 설계의 자유도가 증가할 수 있다. 도 4에 도시된 비교 례에 의한 발광 소자의 경우 제2 전극 영역(A2)의 크기는 폭(W)과 길이(L)의 곱으로서 표현될 수 있다. 예를 들어, 제2 전극 영역(A2)의 총 크기는 32,493 ㎛2이며, 순방향 동작 전압은 3.1볼트일 수 있다. 반면에, 도 2a 내지 도 2c에 도시된 바와 같이 제2 전극 영역(A2)이 배치될 경우, 제2 전극 영역(A2)을 32,493 ㎛2보다 크게 형성할 수 있으며, 순방향 전압을 3.01볼트까지 감소시킬 수 있다. 이와 같이, 실시 예에 의한 발광 소자(100)의 경우 제2 전극 영역(A2)의 크기가 비교 례에 의한 발광 소자의 제2 전극 영역(A2)보다 크므로, 순방향 전압이 감소될 수 있다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 소자
110: 기판
120: 발광 구조물 122: 제1 도전형 반도체층
124: 활성층 126: 제2 도전형 반도체층
130: 제1 전극 140: 제2 전극
150: 패시베이션층 162: 제1 본딩 패드
164: 제2 본딩 패드 172: 제1 솔더부
174: 제2 솔더부 182: 제1 리드 프레임
184: 제2 리드 프레임 186: 절연부
188: 패키지 몸체 190: 몰딩 부재
200: 발광 소자 패키지
120: 발광 구조물 122: 제1 도전형 반도체층
124: 활성층 126: 제2 도전형 반도체층
130: 제1 전극 140: 제2 전극
150: 패시베이션층 162: 제1 본딩 패드
164: 제2 본딩 패드 172: 제1 솔더부
174: 제2 솔더부 182: 제1 리드 프레임
184: 제2 리드 프레임 186: 절연부
188: 패키지 몸체 190: 몰딩 부재
200: 발광 소자 패키지
Claims (11)
- 기판;
상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
상기 제1 및 제2 도전형 반도체층과 각각 연결된 제1 및 제2 전극; 및
상기 제1 전극을 노출시키는 제1 전극 영역과 상기 제2 전극을 노출시키는 제2 전극 영역을 제외하고, 상기 발광 구조물의 측부와 상부를 덮도록 배치되며, 상기 발광 구조물의 두께 방향과 수직한 평면을 갖는 패시베이션층을 포함하고,
상기 제2 전극 영역은 상기 패시베이션층의 평면의 중앙에 위치하는 적어도 하나의 제2-1 전극 영역을 포함하는 발광 소자. - 제1 항에 있어서, 상기 제2 전극 영역은
상기 패시베이션층의 평면의 중앙보다 가장 자리에 가깝게 배치된 적어도 하나의 제2-2 전극 영역을 더 포함하는 발광 소자. - 제2 항에 있어서, 상기 적어도 하나의 제2-2 전극 영역의 넓이는 상기 적어도 하나의 제2-1 전극 영역의 넓이보다 더 큰 발광 소자.
- 제2 항에 있어서, 상기 적어도 하나의 제2-1 전극 영역과 상기 적어도 하나의 제2-2 전극 영역은 상기 두께 방향과 수직한 방향으로 서로 동일한 간격으로 이격된 발광 소자.
- 제2 항에 있어서, 상기 적어도 하나의 제2-2 전극 영역은 상기 두께 방향과 수직한 방향으로 서로 동일한 간격으로 이격된 복수의 제2-2 전극 영역을 포함하는 발광 소자.
- 제2 항에 있어서, 상기 적어도 하나의 제2-2 전극 영역의 개수는 상기 적어도 하나의 제2-1 전극 영역의 개수보다 많은 발광 소자.
- 제2 항에 있어서, 상기 제1 전극 영역은
상기 패시베이션층의 평면의 중앙에 배치된 복수의 제1-1 전극 영역; 및
상기 패시베이션층의 평면의 가장 자리에 배치된 복수의 제1-2 전극 영역을 포함하는 발광 소자. - 제7 항에 있어서, 상기 제2-1 전극 영역은 상기 복수의 제1-1 전극 영역 사이에 배치되고, 상기 제2-2 전극 영역은 상기 복수의 제1-1 전극 영역과 상기 복수의 제1-2 전극 영역 사이에 배치된 발광 소자.
- 제2 항에 있어서, 상기 제2-1 전극 영역과 상기 제2-2 전극 영역은 동일한 평면 형상을 갖는 발광 소자.
- 제2 항에 있어서, 상기 제1 전극 영역과 상기 제2 전극 영역은 동일한 평면 형상을 갖는 발광 소자.
- 기판;
상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
상기 제1 및 제2 도전형 반도체층과 각각 연결된 제1 및 제2 전극; 및
상기 제1 전극을 노출시키는 복수의 제1 전극 영역과 상기 제2 전극을 노출시키는 복수의 제2 전극 영역을 제외하고, 상기 발광 구조물의 상부에 배치된 패시베이션층을 포함하고,
상기 복수의 제1 전극 영역은 도트 형상으로 분산되어 배치되고,
상기 복수의 제2 전극 영역 각각은 상기 복수의 제1 전극 영역 사이에 배치되며, 상기 패시베이션층의 중앙과 가장 자리에 배치되는 발광 소자.
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|---|---|---|---|---|
| JP2014003166A (ja) * | 2012-06-19 | 2014-01-09 | Citizen Holdings Co Ltd | 半導体発光素子 |
| JP2014207267A (ja) * | 2013-04-11 | 2014-10-30 | 日亜化学工業株式会社 | 発光素子及びそれを用いた発光装置 |
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| KR102343098B1 (ko) | 2021-12-24 |
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| GRNT | Written decision to grant |