KR20160113994A - 역 도통 전력 반도체 디바이스 - Google Patents

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율리안 니스토르
마르틴 아르놀트
얀 보베키
무나프 라히모
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에이비비 슈바이쯔 아게
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Abstract

역 도통 전력 반도체가 제공된다. 이것은 복수의 다이오드 셀들 (312) 및 복수의 게이트 정류성 사이리스터 (GCT) 셀들 (32) 을 포함한다. 각각의 GCT 셀 (32) 은 제 1 캐소드층 (34) 을 포함하고, 각각의 GCT 셀 (32) 의 제 1 캐소드층 (34) 은 베이스층 (35) 에 의해 서로 분리되는 적어도 3 개의 캐소드층 영역들 (34a, 34b) 을 포함하고, 제 1 주면 (41) 에 평행한 평면에 대한 정사영에 있어서, 캐소드층 영역들 (34a, 34b) 의 각각의 영역은 그 종축을 따르는 방향에서의 길이 및 종축에 수직인 방향에서의 폭 (w, w') 을 갖는 스트립 형상이고, 다이도들 셀들 (312) 은 적어도 혼합 부분에서 횡방향을 GCT 셀들 (32) 과 교번하며, 각각의 GCT 셀 (32) 에서, 그 GCT 셀 (32) 에 이웃하는 다이오드 셀 (312) 다음의 2 개의 외부 캐소드층 영역들 (34b) 의 각각의 영역의 폭 (w') 이 그 GCT 셀 (32) 에서의 2 개의 외부 캐소드층 영역들 (34b) 사이의 임의의 중간 캐소드층 영역 (34a) 의 폭 (w) 보다 작다.

Description

역 도통 전력 반도체 디바이스{REVERSE CONDUCTING POWER SEMICONDUCTOR DEVICE}
본 발명은 청구항 1 의 전제부에 따른 역 도통 (reverse conducting) 전력 반도체 디바이스에 관한 것이다.
공지된 전력 반도체 디바이스는 단일 웨이퍼 내에 하나 이상의 게이트 정류성 사이리스터 (GCT) 셀들을 포함하는 집적 게이트 정류성 사이리스터 (IGCT) 이다. GCT 셀들의 각각은 캐소드 금속화층의 형태의 캐소드 전극, n+ 도핑된 캐소드층, p 도핑된 베이스층, n- 도핑된 드리프트층, n 도핑된 버퍼층, p+ 도핑된 애노드층 및 애노드 금속화층의 형태의 애노드 전극으로 구성된다. GCT 는 또한 도핑된 베이스층과 콘택하는 게이트 금속화층의 형태의 게이트 전극을 포함한다. 게이트 금속화층은 게이트 금속화층이 캐소드 전극들로부터 분리되도록 하기 위해서 캐소드 전극들이 배열되는 평면 아래에 있는 평면에 배열된다. IGCT 는 웨이퍼의 중심에서, 웨이퍼의 주변에서, 또는 중간 어딘가에서, 환형 금속 영역의 형태로 적어도 하나의 게이트 콘택을 포함한다. 게이트 콘택 영역은, 모든 GCT 셀들의 게이트 전극들 및 게이트 콘택 영역이 전기적으로 및 열적으로 서로 접속되도록 게이트 금속화층과 직접 콘택한다.
다른 공지된 전력 반도체 디바이스는 단일 웨이퍼 내에 IGCT 부분 및 단일 빌트인 프리휠링 (freewheeling) 다이오드 부분을 포함하는 역 도통 집적 정류성 사이리스터 (RC-IGCT) 이다. 프리휠링 다이오드 부분은, n 도핑된 드리프트층 및 n 도핑된 버퍼층에 의해 분리되는, p 도핑된 애노드층 및 n+ 도핑된 캐소드층을 포함하는 하나의 단일 다이오드로 구성된다. 다이오드는 웨이퍼의 최내부 또는 최외부 영역에 있도록 하는 그러한 방식으로 IGCT 부분에 인접하여 배열된다. IGCT 부분과 프리휠링 다이오드 부분 사이에는, 다이오드의 p 도핑된 애노드층으로부터 떨어진 IGCT 에서의 IGCT 셀들의 p 도핑된 베이스층들을 분리하는 n- 도핑된 분리 영역이 존재한다.
도 1 및 도 2 에서, 바이 모드 게이트 정류성 사이리스터 (BGCT) 로서 알려진 전력 반도체 디바이스가 나타나 있다. 도 1 은 디바이스를 상면도로 나타내고, 도 2 는 도 1 에서의 라인 c' -- c 를 따라 취해진 횡단면으로 디바이스를 나타낸다. BGCT 는 RC-IGCT 와 유사하며, 단일 웨이퍼 (1) 에서 서로 평행하게 전기적으로 접속되는 복수의 게이트 정류성 사이리스터 (GCT) 셀들 (2) 을 포함한다. BGCT 에서의 GCT 셀들 (2) 은 RC-IGCT 에서 발견되는 GCT 셀들과 동일하다. 도 1 및 도 2 에 나타낸 BGCT 에 있어서, GCT 셀들 (2) 의 각각은 캐소드 금속화층의 형태의 3 개의 캐소드 전극들 (3), 3 개의 스트립 형상의 캐소드 세그먼트들 (4) 을 포함하는 n+ 도핑된 캐소드층, p 도핑된 베이스층 (5), n- 도핑된 드리프트층 (6), n 도핑된 버퍼층 (7), p+ 도핑된 애노드층 (8), 및 애노드 금속화층의 형태의 애노드 전극 (9) 으로 구성된다. IGCT 와 마찬가지로, GCT 셀들 (2) 은 또한 도핑된 베이스층 (5) 과 콘택하는 게이트 금속화층의 형태의 게이트 전극 (10) 을 포함한다. 게이트 금속화층은, 캐소드 전극들 (3) 이 배열되는 평면 아래에 있는 평면에 배열되어, 게이트 금속화층이 캐소드 전극들 (3) 로부터 분리된다. BGCT 는 웨이퍼 (1) 의 중심에서 환형 금속 영역의 형태로 하나의 단일 게이트 콘택 (11) 을 포함한다. 게이트 콘택 (11) 은, 모든 GCT 셀들 (2) 의 게이트 전극들 (10) 및 게이트 콘택 (11) 이 전기적으로 그리고 열적으로 서로 접속되도록 게이트 금속화층과 직접 콘택한다.
RC-IGCT 와 대조적으로, BGCT 는 단일 다이오드를 갖는 단일 프리휠링 다이오드 부분 뿐만 아니라 GCT 셀들 (2) 사이에 분포된 복수의 다이오드 셀들 (12) 을 포함한다. 다이오드 셀들 (12) 은 포워드 방향과 대향하지만, 서로 그리고 GCT 셀들 (2) 에 평행하게 전기적으로 접속된다. 각각의 다이오드 셀은 애노드 전극 (17), p 도핑된 애노드층 (13), n+ 도핑된 캐소드층 (14), 및 캐소드 전극 (16) 을 포함하고, p 도핑된 애노드층 (13) 및 n+ 도핑된 캐소드층 (14) 은 n- 도핑된 드리프트층 (6) 및 n 도핑된 버퍼층 (7) 에 의해 분리된다. 이웃하는 GCT 셀들(2) 및 다이오드 셀들 (12) 은 다중 분리 영역들 (15) 에 의해 분리된다.
도 3 은 도 2 에 나타낸 BGCT 의 변형의 횡단면을 나타내며, GCT 셀 (22) 에서 다이오드 셀 (12) 에 바로 근접하여 놓이는 캐소드 세그먼트들 (4) 은 모든 면들로부터 게이트 전극 (20) 에 의해 둘러싸인다. 이 경우, 더 넓은 베이스층은 분리 영역 (15) 과 인접 캐소드 세그먼트 (4) 사이에 각각 배열되는 게이트 전극 (20) 의 부분에 대해 충분한 공간을 필요로 하기 때문에, 분리 영역 (15) 은 도 2 에 나타낸 실시형태에서 보다 더 큰 거리만큼 다음 캐소드 세그먼트 (4) 로부터 횡으로 이격된다. 도 2 에서 이미 사용된 참조 부호들을 갖는 도 3 에서의 엘리먼트들은 도 2 에 나타낸 디바이스의 대응 엘리먼트들과 동일하다.
BGCT 는, 예를 들어 WO 2012/041958 A2 및 전력 반도체 디바이스들 및 IC들 (ISPSD) (2012, pp. 29 내지 32) 에서 U. Vemulapati 등에 의한 논문 "The concept of Bi-mode Gate Commutated Thyristor - A new type of reverse conducting IGCT" 에 개시되어 있다.
표준 RC-IGCT 설계를 통한 BGCT 설계에 있어서 동일한 웨이퍼에서의 분산된 다이오드 및 IGCT 셀들의 이점들 중 하나는 우수한 열 저항인데, 이는 분산된 다이오드 셀들 (12) 및 IGCT 셀들 (2) 로 인하여, 열이 웨이퍼 (1) 에서 보다 균일하게 분산되기 때문이다. 예를 들어, BGCT 가 IGCT 모드에서 작동하고 있을 때, 열은 GCT 셀들 (2) 로부터 다이오드 셀들 (12) 로 용이하게 확산할 수 있다. 대신, 표준 RC-IGCT들에서, 온도는 다이오드 영역으로 더 적게 효율적으로 확산하는데, 이는 하나의 연속적인 영역에 집중되기 때문이다. 동일한 현상은 디바이스가 다이오드 모드에서 동작하고 있을 때 관찰된다.
최대 제어가능 전류 (MCC) 및 온 상태 전압은 상술한 디바이스들에서 중요한 파라미터들이다. 디바이스에서의 손실들을 최소화하기 위해서 최고 가능 MCC 및 최저 가능 온 상태 전압을 달성하는 것이 요망된다. 추가로, 균일한 턴 온 및 턴 오프가 국부적인 과열을 회피하기 위해서 가장 중요하다.
발명의 목적은 공지된 BGCT 와 비교하여, 턴 온 및 턴 오프의 균일성, 최대 제어가능 전류, 및 온 상태 전압에 관하여 개선된 전기적 특성들을 갖는 역 도통 전력 반도체 디바이스를 제공하는 것이다.
이 목적은 청구항 1 에 따른 역 도통 전력 반도체 디바이스에 의해 획득된다.
발명의 역 도통 전력 반도체 디바이스에 의하면, 단위 면적 당 최대 제어가능 전류 (MCC) 가 증가될 수 있고, 온 상태 전압 그리고 또한 이에 따른 전도 손실들이 상술한 BGCT 설계에 비해 감소될 수 있다. MCC 에서의 개선은 이웃하는 다이오드 셀에 바로 근접하여 놓이는 외부 캐소드층 영역들의 특별한 설계에 의해 달성된다. 온 상태 전압 강하 (전도 손실) 에서의 감소는 개선된 플라즈마 분산으로부터 비롯된다. 턴 오프 동안 게이트 전극들로부터 보다 균일한 플라즈마 추출이 달성될 수 있다. 이것은 동적 전자사태 (dynamic avalanche) 유도 리트리거링 (retriggering) 에 대한 전류 제한을 증가시키는 한편, 동시에 디바이스의 하드 드라이브 제한이 이 보다 더 높게 된다. 또한, 역 도통 전력 반도체에서, 다이오드 부분은 GCT 셀들의 베이스층으로부터의 플라즈마의 추출을 도우며, 이는 또한 전류 제어가능성을 개선한다.
추가로, 발명의 개발들은 독립 청구항들에서 특정된다.
예시적인 실시형태에서, 혼합 부분에서의 각각의 게이트 정류성 사이리스터 셀들에 있어서, 2 개의 외부 캐소드층 영역들의 각각의 영역의 폭은 그 게이트 정류성 사이리스터 셀에서의 이들 2 개의 외부 캐소드층 영역들 사이의 임의의 중간 캐소드층 영역의 폭의 20% 내지 75% 이다. 20% 내지 75% 의 범위에서, MCC 는 온도의 넓은 범위에서 높다. 20% 의 하한 위의 폭에 의해, 낮은 온 상태 전압이 달성될 수 있다.
다른 예시적인 실시형태에서, 혼합 부분에서의 각각의 게이트 정류성 사이리스터 셀에 있어서, 2 개의 외부 캐소드층 영역들의 각각의 영역의 폭은 그 게이트 정류성 사이리스터 셀에서의 이들 2 개의 외부 캐소드층 영역들 사이의 임의의 중간 캐소드층 영역의 폭의 20% 내지 75% 이다. 이 실시형태에서, 높은 MCC 는 낮은 온 상태 전압과 결합될 수 있다.
예시적인 실시형태에서, 혼합 부분은 복수의 게이트 정류성 사이리스터 셀들을 포함한다.
예시적인 실시형태에서, 혼합 부분에서의 제 1 캐소드층의 영역들의 수에 대한 다이오드 셀들의 수의 비는 1:3 내지 1:5, 예시적으로 1:3 또는 1:4 의 범위이다.
예시적인 실시형태에서, 이웃하는 게이트 정류성 사이리스터 셀의 베이스층과 각각의 제 2 애노드층 사이의 최소 거리는 20㎛ 와 150㎛ 사이의 범위이고, 예시적으로 50㎛ 와 100㎛ 사이의 범위이다. 이 실시형태에서, 각각의 애노드층과 이웃하는 베이스층 사이의 분리 영역들은 GCT 를 구동하는데 필요한 게이트 전압에 대해 충분한 차단 능력을 제공하기 위해 충분히 넓으며, 즉 최대 전체 영역 이용 뿐만 아니라 동작의 GCT 모드에서 GCT 영역들에서 다이오드 영역들로의 최대 플라즈마 확산을 위한 치수들 (dimensions) 까지, GCT 턴 오프 동안 게이트 투 캐소드 차단 능력이 보장되며 그 역 또한 마찬가지이다.
예시적인 실시형태에서, 제 1 주면 (main side) 에 평행한 평면에 대한 정사영 (orthogonal projection) 에 있어서, 제 2 애노드층들의 각각의 층은 그 종축을 따르는 방향에서의 길이 및 그 종축에 수직인 방향에서의 폭을 갖는 스트립 형상이고, 각각의 제 2 애노드층의 폭은 그 길이보다 작다. 이러한 피처들에 의해, 웨이퍼 영역이 가장 효율적으로 이용될 수 있다. 예시적으로, 웨이퍼는, 제 1 주면에 평행한 평면에 대한 정사영에 있어서, 웨이퍼의 중심을 정의하는 원 형상 및 웨이퍼의 중심으로부터 연장하는 복수의 방사상 방향들을 가지며, 제 1 캐소드층의 영역들 및 제 2 애노드층들은 각각 그들의 종축이 각각 방사상 방향들 중 하나를 따라 정렬되어 배열된다. 예시적으로, 스트립 형상의 캐소드층 영역들 및 제 2 애노드층들은 웨이퍼의 중심 주위의 하나 이상의 동심 링들에 배치된다. 여기서, 예시적으로 각각의 링에서, 각각의 스트립 형상의 캐소드층 영역의 길이는 이 링에서의 임의의 다른 스트립 형상의 캐소드층의 길이와 동일하다.
예시적인 실시형태에서, 발명의 역 도통 전력 반도체 디바이스는 복수의 게이트 정류성 사이리스터 셀들의 게이트 전극들을 콘택하기 위한 공통 게이트 콘택을 포함하고, 공통 게이트 콘택은 제 1 주면 상에 배열된다.
예시적인 실시형태에서, 혼합 부분에서의 게이트 정류성 사이리스터 셀들의 각각의 셀에 있어서, 2 개의 외부 캐소드층 영역들의 폭들은 동일하고, 임의의 중간 캐소드층 영역들의 폭들은 동일하다.
예시적인 실시형태에서, 각각의 제 1 캐소드층의 영역의 폭은 25㎛ 내지 500㎛ 사이의 범위이다.
예시적인 실시형태에서, 제 1 주면에 평행한 평면에 대한 정사영에서의 각각의 게이트 정류성 사이리스터 셀에 있어서, 게이트 전극은 이 게이트 정류성 사이리스터 셀에서의 이웃하는 캐소드층의 각각의 쌍 사이에서 연장하고 그 캐소드층 영역의 종축에 수직인 방향에서 다이오드 셀 다음의 캐소드층 영역에 의해 그 게이트 정류성 사이리스터 셀에 인접하는 임의의 다이오드 셀로부터 분리된다.
발명의 상세한 실시형태들은 첨부 도면들을 참조하여 하기에서 설명될 것이며, 도면들에서:
도 1 은 공지된 바이 모드 게이트 정류성 사이리스터 (BGCT) 에 대한 상면도를 나타내고;
도 2 는 도 1 에서의 라인 c' -- c 를 따라 취해진 공지된 BGCT 의 횡단면을 나타내고;
도 3 은 도 1 에서의 라인 c' -- c 를 따라 취해진 공지된 BGCT 의 변형의 횡단면을 나타내고;
도 4 는 발명의 실시형태에 따른 역 도통 전력 반도체 디바이스에 대한 상면도를 나타내며; 그리고
도 5 는 도 4 에서의 라인 c' -- c 를 따라 실시형태에 다른 역 도통 전력 반도체 디바이스의 횡단면을 나타낸다.
도면들에서 사용된 참조 부호들 및 그 의미들은 참조 부호들의 리스트에서 요약된다. 일반적으로, 유사한 엘리먼트들은 명세서 전체에 걸쳐 동일한 참조 부호들을 갖는다. 기재된 실시형태들은 예들로서 의미되며 발명의 범위를 제한하지 않을 것이다.
도 4 및 도 5 에는 발명에 따른 역 도통 전력 반도체 디바이스의 실시형태가 나타나 있다. 도 4 는 역 도통 전력 반도체 디바이스에 대한 상면도를 나타내고, 도 5 는 도 4 에서의 라인 c' -- c 에 따른 그 횡단면을 나타낸다.
실시형태에 따른 역 도통 전력 반도체 디바이스는, 제 1 주면 (41) 및 제 1 주면 (41) 에 평행한 제 2 주면을 갖는, 반도체 웨이퍼 (31), 예시적으로 실리콘 웨이퍼를 포함한다. 이것은 복수의 복수의 게이트 정류성 사이리스터 (GCT) 셀들 (32) 및 복수의 다이오드 셀들 (312) 을 포함한다. 각각의 GCT 셀 (32) 은 제 1 주면 (41) 에서 제 2 주면 (42) 까지의 순서에서, 제 1 캐소드 전극 (33), n+ 도핑된 제 1 캐소드층 (34), p 도핑된 베이스층 (35), p 도핑된 제 1 애노드층 (38), 및 제 1 애노드 전극 (39) 을 포함한다. p 도핑된 베이스층 (35) 은 p 도핑된 베이스층 (35) 과 함께 pn 접합을 형성하는 n- 도핑된 드리프트층 (36) 및 p 도핑된 제 1 애노드층 (38) 과 함께 pn 접합을 형성하는 n 도핑된 버퍼층 (37) 에 의해 p 도핑된 제 1 애노드층 (38) 으로부터 분리된다. 각각의 GCT 셀 (32) 의 제 1 캐소드층 (34) 은, 베이스층(35) 에 의해 서로로부터 분리되는 4 개의 캐소드층 영역들 (34a 및 34b) 을 포함한다.
또한, 각각의 GCT 셀 (32) 은 제 1 캐소드층 (34) 에 횡으로 배열되고, 베이스층 (35) 에 의해 제 1 캐소드층 (34) 으로부터 분리되는 게이트 전극 (310) 을 포함한다. 본 특허 명세서 전체에 걸쳐, 용어 "횡으로" 는 제 1 주면 (41) 에 평행한 방향인 횡방향과 관련된다.
드리프트층 (36) 은 예시적으로 n = 5.0·1011 cm-3 과 n = 1.0·1014 cm-3 사이, 보다 예시적으로 5·1013 cm-3 미만인 네트 도핑 농도를 가질 수도 있다. 베이스층 (35) 뿐만 아니라 제 1 애노드층들 (38) 은 예시적으로 p = 1·1016 cm-3 와 p = 1·1019 cm-3 사이의 네트 도핑 농도를 가질 수도 있고, 제 1 캐소드층 (34) 은 예시적으로 n = 1·1018 cm-3 과 n = 1·1021 cm-3 사이의 네트 도핑 농도를 가질 수도 있다. 예시적으로, 캐소드층 영역들 (34a 및 34b) 는 모두 동일한 네트 도핑 농도를 갖는다. 마찬가지로 제 1 애노드층들 (38) 은 모두 동일한 네트 도핑 농도를 가질 수도 있다. 여기서, 버퍼층 (37) 은 제 2 주면 (42) 쪽으로 상승하는 네트 도핑 농도를 갖는 반면, 드리프트층 (36) 은 통상적으로 버퍼층 (37) 보다 더 낮은 일정 도핑 농도를 갖는다. 본 명세서 전체에 걸쳐, 층의 네트 도핑 농도는 이러한 층의 도핑 프로파일이 기재되는 경우 국부적인 도핑 농도를 지칭한다. 도핑 프로파일이 기재되지 않는 경우, 층의 네트 도핑 농도는 이러한 층에서의 최대 네트 도핑 농도를 지칭한다.
본 실시형태에서, 베이스층들 (35) 뿐만 아니라 제 1 애노드층 (38) 은 예시적으로 웨이퍼 (31) 의 제 1 주면 (41) 및 제 2 주면 (42) 에 수직인 방향에서의 두께가 1 ㎛ 와 250 ㎛ 사이이고, 예시적으로 2 ㎛ 와 150 ㎛ 사이 또는 10 ㎛ 와 150 ㎛ 사이이다. 예시적으로, 베이스층들 (35) 은 모두 동일한 층 두께를 갖는다. 마찬가지로, 제 1 애노드층들 (38) 은 모두 동일한 두께를 가질 수도 있다. 드리프트층 (36) 의 두께는 웨이퍼 (31) 의 제 1 주면 (41) 및 제 2 주면 (42) 에 수직인 방향에서 디바이스의 레이팅된 전압에 의존한다. 그것은 예시적으로 3.3 kV 디바이스에 대해 280 ㎛ 와 440 ㎛ 사이이고 또는 4.5 kV 디바이스에 대해 380 ㎛ 와 570 ㎛ 사이이다. 여기서, GCT 셀 (32) 에서의 드리프트층 (36) 의 두께는 이 GCT 셀 (32) 의 버퍼층 (37) 과 베이스층 (35) 사이의 최소 거리이다.
제 1 주면 (41) 에 평행한 평면에 대한 정사영에 있어서, 캐소드층 영역들 (34a 및 34b) 의 각각의 영역은 그 종축을 따르는 방향에서의 길이 및 그 종축에 수직인 방향에서의 폭 (w, w') 을 갖는 스트립 형상이고, 각각의 캐소드층 영역 (34a, 34b) 의 폭 (w, w') 은 그 길이보다 작다. 본 명세서 전체에 걸쳐 스트립 형상은 종의 형상을 의미하며, 종방향에서의 길이는 종방향에 수직이고 웨이퍼 (31) 의 제 1 주면 (41) 또는 제 2 주면 (42) 에 평행한 폭 방향에서의 스트립 형상 영역의 폭보다 길다. 본 명세서 전체에 걸쳐 스트립 형상의 폭은 폭 방향에서 스트립 형상 영역의 최대 치수이다.
제 1 주면 (41) 에 평행한 평면에 대한 정사영에 있어서, 각각의 GCT 셀 (32) 에서, 그 대향 측들 상에서 그 GCT 셀 (32) 에 이웃하는 2 개의 다이오드 셀들 (312) 다음의 2 개의 외부 캐소드층 영역들 (34b) 의 각각의 영역의 폭 (w') 은 그 GCT 셀 (32) 에서의 2 개의 외부 캐소드층 영역들 (34b) 사이의 임의의 중간의 캐소드층 영역 (34a) 의 폭 (w) 보다 작다. 여기서, 이웃하는 다이오드 셀 (312) 다음의 각각의 외부 캐소드층 영역 (34b) 의 폭 (w') 은, 동일한 GCT 셀 (32) 에서의 임의의 중간 캐소드층 영역 (34a) 의 폭 (w) 의 20% 내지 75%, 예시적으로 40% 내지 60% 이다. 각각의 스트립 형상의 캐소드층 영역 (34a 및 34b) 의 횡의 폭 (w, w') 은 그 종축에 수직인 방향에서 예시적으로 25 ㎛ 와 500 ㎛ 사이이다.
본 실시형태에서, 각각의 GCT 셀 (32) 에서의 게이트 전극 (310) 은 제 1 주면 (41) 에 평행한 평면에 대한 정사영에 있어서, 이 GCT 셀 (32) 에서의 이웃하는 캐소드층 영역들 (34a, 34b) 의 각각의 쌍 사이에서 연장하고, 외부 캐소드층 영역 (34b) 의 종축에 수직인 방향에서 그 이웃하는 다이오드 셀 (312) 다음의 그 외부 캐소드층 영역 (34b) 에 의해 그 GCT 셀 (32) 에 이웃하는 임의의 다이오드 셀 (312) 로부터 분리된다. 즉, 게이트 전극 (310) 은 이웃하는 다이오드 셀 (312) 다음의 외부 캐소드층 영역 (34b) 과 이 이웃하는 다이오드 셀 (312) 사이 이외의 캐소드층 영역들 (34a, 34b) 의 각각의 쌍 사이에서 연장한다.
각각의 다이오드 셀 (312) 은 제 1 주면 (41) 에서 제 2 주면 (42) 까지의 순서에서 제 2 애노드 전극 (317), p 도핑된 제 2 애노드층 (313), n+ 도핑된 제 2 캐소드층 (314), 및 제 2 캐소드 전극 (316) 을 포함한다. 제 2 캐소드층 (314) 은 제 2 주면 (42) 에서 횡방향으로 제 1 애노드 전극 (38) 에 교번하여 배열되고 드리프트층 (36) 및 버퍼층 (37) 에 의해 제 2 애노드층 (313) 으로부터 분리된다. 드리프트층 (36) 은 제 2 애노드층 (313) 과 pn 접합을 형성한다. 각각의 제 2 애노드층 (313) 은, 제 1 주면 (41) 에 평행한 평면에 대한 정사영에 있어서, 그 종축을 따르는 방향에서의 길이 및 그 종축에 수직인 방향에서의 폭을 갖는 스트립 형상이고, 각각의 제 2 애노드층 (313) 의 폭은 그 길이보다 작다.
제 2 애노드층들 (313) 은 예시적으로 p = 1·1016 cm-3 와 p = 1·1019 cm-3 사이의 네트 도핑 농도를 가질 수도 있고, 제 2 캐소드층들 (314) 은 예시적으로 n = 1·1018 cm-3 과 n = 1·1021 cm-3 사이의 네트 도핑 농도를 가질 수도 있다. 예시적으로 제 2 캐소드층들 (314) 은 모두 동일한 네트 도핑 농도를 갖는다. 마찬가지로, 제 2 애노드층들 (313) 이 모두 동일한 네트 도핑 농도를 가질 수도 있다.
각각의 GCT 셀 (32) 의 베이스층 (35) 은 드리프트층에 의해 각각 형성된 n 형 분리 영역 (315) 에 의해 이웃하는 제 2 애노드층들 (313) 로부터 분리된다. 다이오드 셀 (312) 과 이웃하는 GCT 셀 (32) 사이의 분리 영역들 (315) 은 20 ㎛ 와 150 ㎛ 사이, 예시적으로 50 ㎛ 와 100 ㎛ 사이의 횡의 폭 (d)(이웃하는 GCT 셀 (32) 의 베이스층 (35) 과 제 2 애노드층 (313) 사이의 최소 거리임) 을 갖는다. 분리 영역들 (315) 의 폭 (d) 은 차단 동안 턴 오프를 위해 필요한 게이트 전압을 차단하기 위해 펀치 쓰루 효과를 회피하기에 충분히 커야 한다. 다른 한편으로, 횡의 폭은, GCT 셀 (32) 의 온 상태 동안 드리프트층 (36) 에서 형성하는 각각의 GCT 셀 (32) 의 전자 홀 플라즈마를 이웃하는 제 2 다이오드 셀들 (312) 로 확산시키기에 충분히 작아야 한다. 패시배이션층 (도면들에는 도시되지 않음) 이 분리 영역 (315) 상에 형성될 수도 있다.
본 실시형태에서, 각각의 게이트 전극 (310) 은 베이스층들 (35) 상의 게이트 금속화층의 부분으로서 형성되고, 베이스층들 (35) 에 대향하는 제 1 게이트 금속화층의 표면은 제 1 평면을 정의한다. 캐소드층 영역들 (34a, 34b) 에 대향하는 제 1 캐소드 전극들 (33) 의 표면 및 제 2 애노드 전극들 (313) 에 대향하는 제 2 애노드 전극들 (317) 의 표면은 제 2 평면을 정의한다. 즉, 모든 제 1 캐소드 전극들 (33) 및 모든 제 2 애노드 전극들 (317) 은 전부 동일한 평면에 배열된다. 여기서, 제 1 평면은 제 2 평면에 평행하고 제 1 주면 (41) 에서 제 2 주면 (42) 까지의 방향에서 제 2 평면으로부터 시프트된다. 이러한 메사 구조는 표준 프레스 팩 (press pack) 에서 몰리브덴 디스크와 같은, 금속 플레이트로 제 1 주면 (41) 상에서 제 2 애노드 전극들 (317) 및 제 1 캐소드 전극들 (33) 을 콘택시키는 것을 용이하게 한다.
본 실시형태에서, 제 1 주면 (41) 및 제 2 주면 (42) 에 대한 정사영에 있어서, GCT 셀 (32) 의 제 1 애노드층 (38) 은 동일한 GCT 셀 (32) 의 베이스층 (35) 과 정렬되어 각각의 GCT 셀 (32) 에서의 이들 2 개의 층들 사이에서 최대 오버랩을 갖고, 각각의 다이오드 셀 (312) 의 제 2 애노드층 (313) 은 동일한 다이오드 셀 (312) 의 제 2 캐소드층 (314) 과 정렬되어 각각의 다이오드 셀 (312) 에서의 이들 2 개의 층들 사이에서 최대 오버랩을 갖는다.
웨이퍼 (31) 의 제 1 주면 (41) 에 대한 상면도를 나타내는 도 4 에서, GCT 셀들 (32) 의 캐소드층 영역들 (34a 및 34b) 의 상부 표면 상에 형성되는 제 1 캐소드 전극들 (33) 및 제 2 애노드층들 (313) 의 상부 표면 상에 형성되는 제 2 애노드 전극들 (317) 의 패턴을 각각 볼 수 있다. 각각의 제 1 캐소드 전극 (33) 은 각각의 GCT 셀 (32) 의 4 개의 스트립 형상의 캐소드층 영역들 (34a 및 34b) 에 대응하는 4 개의 스트립 형상의 전극 부분들을 포함한다. 제 2 애노드 전극 (317) 은 각각의 다이오드 셀 (312) 의 제 2 애노드층 (313) 의 스트립 형상에 대응하는 스트립 형상이다.
각각의 제 1 캐소드 전극들 (33) 의 스트립 형상의 전극 부분들 및 스트립 형상의 제 2 애노드 전극들 (317) 의 종 방향들은 디바이스의 중심으로부터 연장하고 웨이퍼 (31) 의 제 1 주면에 평행한 방향인 방사상 방향으로 정렬되는 그 종 방향을 갖는다. 여기서, 디바이스의 중심은 원형 웨이퍼 (31) 의 제 1 주면 (41) 의 중심이다.
도 4 에 나타낸 실시형태에서, 복수의 GCT 셀들 (32) 및 복수의 다이오드 셀들 (312) 은 디바이스의 중심 주위의 2 개의 동심원의 링들에 배열된다. 각각의 링에서, GCT 셀들 (32) 은 다이오드 셀들 (312) 과 교번한다. 다이오드 셀들 (312) 의 제 2 애노드층들 (313) 은 동심원의 링들을 따라 횡 방향에서 GCT 셀들 (32) 의 제 1 캐소드층들 (34) 과 교번하여서, 제 1 주면 (41) 에 평행한 평면에 대한 정사영에 있어서, 각각의 GCT 셀 (32) 의 제 1 캐소드층 (34) 이 횡 방향에서 GCT 셀 (32) 의 대향 측들 상에서 GCT 셀 (32) 에 이웃하는 2 개의 다이오드 셀들 (312) 의 제 2 애노드층들 (313) 사이에 배열된다. 이에 따라, 도 4 에서, 제 2 애노드 전극들 (317) 은 상술한 바와 같이, 각각 4 개의 스트립 형상의 전극 부분들을 포함하는 제 1 캐소드 전극들 (33) 과 교번한다. 각각의 링에 있어서, 이 링에서의 각각의 스트립 형상의 캐소드층 영역 (34a, 34b) 의 길이는 이 링에서의 임의의 다른 스트립 형상의 캐소드층 영역 (34a, 34b) 의 길이와 동일하다.
다이오드 셀들 (313) 과 교번하는 GCT 셀들 (32) 로 인하여, 제 1 주면 (41) 에 평행한 평면에 대한 정사영에 있어서, 각각의 다이오드 셀 (312) 은, 하나의 제 2 애노드층 (313) 이 제 1 주면 (41) 에 평행한 횡 방향에서 2 개의 이웃하는 GCT 셀들 (32) 의 제 1 캐소드층들 (34) 사이에 배열되도록 배열된다.
원형 웨이퍼 (10) 의 제 1 주면 (41) 상의 중심 영역에서, 복수의 GCT 셀들 (32) 의 모든 게이트 전극들 (310) 이 전기적으로 접속되는 공통 게이트 콘택 (311) 이 배열된다. GCT 셀들 (32) 의 게이트 전극들 (310) 및 그 사이의 접속들은 상술한 게이트 금속화층으로서 구현된다.
다이오드 셀들 (312) 및 GCT 셀들 (32) 의 서로 연계된 (interdigitated) 배열로 인하여, 웨이퍼 (31) 의 전체 실리콘 영역이 전기적으로 및 열적으로 모두 사용된다.
발명의 역 도전 전력 반도체 디바이스에 의하면, 종래 BGCT 설계의 최상의 상태와 비교할 때, 단위 면적 당 최대 전류 능력 (MCC) 에서의 개선의 레벨은 27% 까지이고, 전도 손실에서의 개선은 4.5% 까지이다. 기존의 기술과 비교할 때, MCC 에서의 개선은 다이오드에 바로 근접하여 놓인 특별한 캐소드 세그먼트 설계 때문에 달성된다. 온 상태 전압 강하 (전도 손실들) 에서의 감소는 신규 기술에서 최적으로 확산하는 플라즈마 분산에서 비롯된다. 증가된 MCC 는 발명에서 턴 오프 전체에 걸쳐 게이트 전극들로부터 균일한 플라즈마 추출을 유도하도록 설계되는 캐소드 영역의 배열의 개선된 균일성에 기인한다. 이것은 동적 전자사태 유도 리트리거링에 대해 전류에 대한 제한을 증가시키는 한편, 동시에 디바이스의 하드 드라이브 제한이 이보다 더 높게 이루어진다. 또한, 새로운 기술에 있어서, 다이오드 셀들 (312) 은 GCT 셀들 (32) 에서 베이스층 (35) 으로부터의 플라즈마의 추출을 도우며, 이는 전류 제어능력을 또한 개선한다.
위에서 논의된 바와 같이, 이웃하는 다이오드 셀 (312) 에 바로 근접하는 2 개의 외부 캐소드층 영역들 (34b) 은 이들 2 개의 외부 캐소드층 영역들 (34b) 사이의 중간 캐소드층 영역들 (34a) 에 대해 20% 내지 75% 범위의 폭을 가져야 한다. 상한은 그 제한이 통과되면 고온에서 MCC 의 급속 하락으로 인하여 초과되지 않아야 한다. 하한은 온 상태 전압 에서의 강하가 상당하지 않는 것을 보장하도록 설정되어야 한다. MCC 에서의 급속 하락은, 이웃하는 다이오드 셀 (312) 에 바로 근접하는 2 개의 외부 캐소드층 영역들 (34b) 의 폭 (w') 이 중간 캐소드층 영역들 (34A) 의 폭에 대해 75% 보다 클 때, 불량 메커니즘에서의 변화에 기인한다. 발명의 역 도통 전력 반도체 디바이스에 있어서, MCC 는 동적 전자사태 유도 리트리거링에 의해 제한되는 반면, 공지된 BGCT 에서는, 다이오드 셀에 바로 근접하는 더 넓은 외부 캐소드층 영역들을 피처링하는 공지된 BGCT 에서는 하드 드라이브 제한의 위반에 기인하여 조기에 실패한다. 하드 드라이브 제한은 온도가 증가함에 따라 더 낮아지는 반면, 전자사태 유도 리트리거링에 대한 제한은 온도에 따라 증가한다. 또한, 발명의 역 전도 전력 반도체 디바이스는, 디바이스가 GCT 모드에서 동작할 때 다이오드 셀들로의 열의 효율적인 확산 및 디바이스가 다이오드 모드에서 동작할 때 GCT 셀들로의 효율적인 확산을 포함하여 종래 BGCT 의 전류 상태의 이익들 중 어느 것과도 절충하지 않는다.
첨부된 청구항들에 의해 정의된 바와 같은 발명의 아이디어로부터 벗어나지 않으면서 상술한 실시형태의 수정들이 가능하다는 것이 당업자에게 자명할 것이다.
상술한 실시형태에서, 역 도통 전력 반도체 디바이스는 4 개의 스트립 형상의 캐소드층 영역들 (34a, 34b) 을 각각 포함하는 제 1 캐소드층들 (34) 을 가지고 기재되었다. 하지만, 2 개 보다 위의 (즉, 3 개 이상) 캐소드층 영역들의 임의의 다른 수를 사용하는 것이 또한 가능하며, 예시적으로 3 내지 6 개의 스트립 형상의 캐소드층 영역들 (34a, 34b) 이 각각의 GCT 셀 (32) 에 포함될 수 있다. 예시적으로, 발명의 역 도통 전력 반도체 디바이스에서, 제 1 캐소드층의 영역들의 수에 대한 다이오드 셀들의 수의 비는 1 : 3 내지 1 : 5, 예시적으로 1 : 3 또는 1 : 4 의 범위일 수도 있다.
상술한 실시형태에서, GCT 셀들 (32) 은 전체 링을 따라 각각의 동심원의 링에서 다이오드 셀들 (312) 과 교번하며, 즉 GCT 셀들 (32) 은, 횡방향에서 전체 웨이퍼 영역 상의 다이오드 셀들 (312) 과 교번한다. 하지만, GCT 셀들 (32) 은 전체 웨이퍼 영역 상에서가 아니라 단지 혼합 부분에서만 다이오드 셀들 (312) 과 교번하는 반면, 웨이퍼의 나머지 부분은 다이오드 셀들 (312) 과 교번하지 않는 GCT 셀들 (32) 을 포함하는 것이 또한 가능하다. 그러한 부분은 또한 파일럿 (pilot) 부분으로서 알려져 있다. 마찬가지로, 웨이퍼는 이 부분에서 GCT 셀들 (32) 과 교번하지 않는 다이오드 셀들이 형성되는 영역을 포함할 수도 있다.
상술한 실시형태에서, 역 도통 전력 반도체 디바이스는 원형 실리콘 웨이퍼 (31) 를 가지고 기재되었다. 하지만, 웨이퍼 (31) 는 임의의 다른 형상, 예컨대 직사각형 형상을 가질 수도 있고, 상이한 반도체 재료, 예컨대 실리콘 탄화물 또는 (AlGaIn)N 과 같은 그룹-III-질화물로 이루어질 수도 있다.
발명의 실시형태는 2 개의 동심의 링들에서 다이오드 셀들 (312) 및 GCT 셀들 (32) 의 매우 특정한 교번 배열을 가지고 기재되었다. 하지만, 다른 배열들이 채용될 수도 있다. GCT 셀들 (32) 및 다이오드 셀들 (312) 이 배열되는 동심의 링들의 수는 링들의 임의의 다른 수일 수도 있다. 또한, 직사각형 웨이퍼 상의 GCT 셀들 (32) 및 다이오드 셀들 (312) 의 배열은, 스트립 형상의 제 2 애노드층들 (313) 및 스트립 형상의 캐소드층 영역들 (34a, 34b) 이 서로 평행하게 배열되는 배열일 수도 있다. 그러한 배열은, 예시적으로, 예를 들어 직사각형 웨이퍼 형상에 대한 것이게 된다.
위의 실시형태에서, 역 도통 전력 반도체 디바이스가 버퍼층 (37) 을 가지고 기재되었다. 하지만, 변형된 실시형태에서, 역 도통 전력 반도체 디바이스는 버퍼층 (37) 을 포함하지 않는다. 이러한 변형된 실시형태에서, 웨이퍼 (31) 의 제 1 및 제 2 주면 (41, 42) 에 수직인 방향에서 드리프트층 (36) 의 두께는 역방향 바이어스 조건들 하에서 펀치 쓰루를 회피하기 위해서 버퍼층 (37) 을 갖는 상술한 실시형태와 비교하여 약 2 배 만큼 더 커지게 된다.
상술한 실시형태는 특정 전도형들로 설명되었다. 상술한 실시형태들에서의 반도체층들의 전도형들은 전환될 수 있어서, p 형층들로서 기재되었던 모든 층들은 n 형 층들이 될 것이고 n 형 층들로서 기재되었던 모든 층들은 p 형 층들이 될 것이다. 예를 들어, 변형된 실시형태에서, GCT 셀들 (32) 은 p 도핑된 제 1 캐소드층 (34), n 도핑된 베이스층 (35), p 도핑된 드리프트층 (36), 및 n 도핑된 제 1 애노드층 (38) 을 포함할 수 있다.
위의 실시형태는 중심의 공통 게이트 콘택 (311) 으로 기재되었다. 발명은 그러한 중심의 공통 게이트 콘택 (311) 에 제한되지 않는다. 웨이퍼 (31) 의 둘레에서 또는 그 둘레와 웨이퍼 (31) 의 중심 사이의 어디든 2 개의 링들 사이에서 링 형상의 공통 게이트 콘택을 갖는 것이 또한 가능하게 되며, 이는 게이트 전류 펄스의 전류 분산을 균질하게 하는데 이로울 수 있다.
용어 "포함하는" 은 다른 엘리먼트들 또는 단계들을 배제하지 않으며, 부정 관사 "a" 또는 "an" 은 복수를 배제하지 않는다는 것을 유의해야 한다. 또한 상이한 실시형태들과 연관하여 기재된 엘리먼트들은 결합될 수도 있다.
1 웨이퍼
2 게이트 정류성 사이리스터 (GCT) 셀
3 캐소드 전극
4 캐소드 세그먼트
5 베이스층
6 드리프트층
7 버퍼층
8 애노드층
9 애노드 전극
10 게이트 전극
11 게이트 콘택
12 다이오드 셀
13 애노드층
14 캐소드층
15 분리 영역들
16 캐소드 전극
17 애노드 전극
20 게이트 전극
22 GCT 셀
25 베이스층
31 반도체 웨이퍼
32 게이트 정류성 사이리스터 (GCT) 셀
33 제 1 캐소드 전극
34 제 1 캐소드층
34a 중간 캐소드층 영역
34b 외부 캐소드층 영역
35 베이스층
36 드리프트층
37 버퍼층
38 제 1 애노드층
39 제 1 애노드 전극
310 게이트 전극
311 공통 게이트 콘택
312 다이오드 셀
313 제 2 애노드층
314 제 2 캐소드층
315 분리 영역
316 제 2 캐소드 전극
317 제 2 애노드 전극
41 제 1 주면
42 제 2 주면
w 폭
w’ 폭
d 거리

Claims (15)

  1. 제 1 주면 (41), 및 상기 제 1 주면 (41) 에 평행하게 배열되는 제 2 주면 (42) 을 갖는 웨이퍼 (31) 를 구비한 역 도통 (reverse-conducting) 전력 반도체 디바이스로서,
    상기 디바이스는 복수의 다이오드 셀들 (312) 및 복수의 게이트 정류성 사이리스터 셀들 (32) 을 포함하고,
    각각의 게이트 정류성 사이리스터 셀 (32) 은, 상기 제 1 주면 (41) 에서 상기 제 2 주면 (42) 까지의 순서에서:
    캐소드 전극 (33);
    제 1 전도형의 제 1 캐소드층 (34);
    상기 제 1 전도형과 상이한 제 2 전도형의 베이스층 (35);
    상기 제 1 전도형의 드리프트층 (36) 의 제 1 섹션;
    상기 제 2 전도형의 제 1 애노드층 (38); 및
    제 1 애노드 전극 (39) 을 포함하고,
    각각의 게이트 정류성 사이리스터 셀 (32) 은, 상기 제 1 캐소드층 (34) 에 횡으로 배열되고 상기 베이스층 (35) 에 의해 상기 제 1 캐소드층 (34) 으로부터 분리되는, 게이트 전극 (310) 을 더 포함하고,
    각각의 게이트 정류성 사이리스터 셀 (32) 의 상기 제 1 캐소드층 (34) 은 상기 베이스층 (35) 에 의해 서로 분리되는, 적어도 3 개의 캐소드층 영역들 (34a, 34b) 를 포함하고,
    상기 제 1 주면 (41) 에 평행한 평면에 대한 정사영 (orthogonal projection) 에 있어서, 상기 캐소드층 영역들 (34a, 34b) 의 각각의 영역이 그 종축을 따르는 방향에서의 길이 및 상기 종축에 수직인 방향에서의 폭 (w, w') 을 갖는 스트립 형상이고, 상기 각각의 캐소드 층 영역의 폭 (w, w') 이 그 길이 보다 작으며,
    각각의 다이오드 셀 (312) 은 상기 제 1 주면 (41) 에서 상기 제 2 주면 (42) 까지의 순서에서:
    제 2 애노드 전극 (317);
    상기 제 2 전도형의 제 2 애노드층 (313);
    상기 드리프트층 (36) 의 제 2 섹션; 및
    상기 제 1 전도형의 제 2 캐소드층 (314) 을 포함하고,
    상기 디바이스는, 상기 다이오드 셀들 (312) 의 상기 제 2 애노드층들 (313) 이 횡방향에서 상기 게이트 정류성 사이리스터 셀들 (32) 의 상기 제 1 캐소드층들 (34) 과 교번하는 적어도 하나의 혼합 부분을 포함하여, 상기 제 1 주면 (41) 에 평행한 평면에 대한 정사영에 있어서, 상기 혼합 부분에서의 각각의 게이트 정류성 사이리스터 셀 (32) 의 상기 제 1 캐소드층 (34) 이 상기 횡방향에서 상기 게이트 정류성 사이리스터 셀 (32) 의 대향 측들 상에서 상기 게이트 정류성 사이리스터 셀 (32) 에 이웃하는 2 개의 다이오드 셀들 (312) 의 한 쌍의 제 2 애노드층들 (313) 사이에 배열되고, 상기 제 2 애노드층들 (313) 은 상기 제 1 전도형의 분리 영역 (315) 에 의해 이웃하는 베이스층들 (35) 로부터 분리되며,
    상기 혼합 부분에서, 각각의 게이트 정류성 사이리스터 셀 (32) 에서의, 상기 제 1 주면 (41) 에 평행한 평면에 대한 정사영에 있어서, 2 개의 외부 캐소드층 영역들 (34b) 의 각각의 영역의 폭 (w') 이 상기 게이트 정류성 사이리스터 셀 (32) 에서의 상기 2 개의 외부 캐소드층 영역들 (34b) 사이의 임의의 중간 캐소드층 영역 (34a) 의 폭 (w) 보다 작은 것을 특징으로 하는, 역 도통 전력 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 혼합 부분에서의 각각의 게이트 정류성 사이리스터 셀 (32) 에서, 상기 2 개의 외부 캐소드층 영역들 (34b) 의 각각의 영역의 폭 (w') 이 상기 게이트 정류성 사이리스터 셀 (32) 에서의 상기 2 개의 외부 캐소드층 영역들 (34b) 사이의 임의의 중간 캐소드층 영역 (34a) 의 폭 (w) 의 20% 내지 75% 인, 역 도통 전력 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 혼합 부분에서의 각각의 게이트 정류성 사이리스터 셀 (32) 에서, 상기 2 개의 외부 캐소드층 영역들 (34b) 의 각각의 영역의 폭 (w') 이 상기 게이트 정류성 사이리스터 셀 (32) 에서의 임의의 중간 캐소드층 영역 (34a) 의 폭 (w) 의 40% 내지 60% 인, 역 도통 전력 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 혼합 부분은 복수의 게이트 정류성 사이리스터 셀들 (32) 을 포함하는 것을 특징으로 하는, 역 도통 전력 반도체 디바이스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 혼합 부분에서의 상기 캐소드층 영역들 (34a, 34b) 의 수에 대한 상기 다이오드 셀들 (312) 의 수의 비가 1:3 내지 1:5, 또는 1:3 내지 1:4 의 범위인 것을 특징으로 하는, 역 도통 전력 반도체 디바이스.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    이웃하는 게이트 정류성 사이리스터 셀 (32) 의 베이스층 (35) 과 각각의 제 2 애노드층 (313) 사이의 최소 거리 (d) 는 20 ㎛ 와 150 ㎛ 사이의 범위인 것을 특징으로 하는, 역 도통 전력 반도체 디바이스.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    이웃하는 게이트 정류성 사이리스터 셀 (32) 의 베이스층 (35) 과 각각의 제 2 애노드층 (313) 사이의 최소 거리 (d) 는 50 ㎛ 와 100 ㎛ 사이의 범위인 것을 특징으로 하는, 역 도통 전력 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 제 1 주면 (41) 에 평행한 평면에 대한 정사영에 있어서, 상기 제 2 애노드층들 (313) 의 각각의 층은 그 종축을 따르는 방향에서의 길이 및 그 종축에 수직인 방향에서의 폭을 갖는 스트립 형상이고, 각각의 제 2 애노드층 (313) 의 폭이 그 길이보다 작은 것을 특징으로 하는, 역 도통 전력 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 웨이퍼 (31) 는 상기 제 1 주면 (41) 에 평행한 평면에 대한 정사영에 있어서 상기 웨이퍼 (31) 의 중심을 정의하는 원 형상 및 상기 웨이퍼 (31) 의 중심으로부터 연장하는 복수의 방사상 방향들을 갖고,
    상기 캐소드층 영역들 (34a, 34b) 및 상기 제 2 애노드층들 (313) 은, 각각 상기 방사상 방향들 중 하나를 따라 그들의 종축이 정렬되어 배열되는, 역 도통 전력 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 스트립 형상의 캐소드층 영역들 (34a, 34b) 및 제 2 애노드층들 (313) 은 상기 웨이퍼 (31) 의 중심 주위의 하나 이상의 동심원 링들에 배치되는, 역 도통 전력 반도체 디바이스.
  11. 제 10 항에 있어서,
    각각의 링에서 각각의 스트립 형상의 캐소드층 영역 (34a, 34b) 의 길이는 상기 링에서 임의의 다른 스트립 형상의 캐소드층 영역 (34a, 34b) 의 길이와 동일한, 역 도통 전력 반도체 디바이스.
  12. 제 1 항 내지 제 4 항 및 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 복수의 게이트 정류성 사이리스터 셀들 (32) 의 게이트 전극들 (310) 을 콘택시키기 위한 공통 게이트 콘택 (311) 을 포함하고,
    상기 공통 게이트 콘택 (310) 은 상기 제 1 주면 (41) 상에 배열되는, 역 도통 전력 반도체 디바이스.
  13. 제 1 항 내지 제 4 항 및 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 혼합 부분에서의 상기 게이트 정류성 사이리스터 셀들 (32) 의 각각의 셀에서, 상기 2 개의 외부 캐소드층 영역들 (34b) 의 폭들 (w') 이 동일하고, 임의의 중간 캐소드층 영역들 (34a) 의 폭들 (w) 이 동일한, 역 도통 전력 반도체 디바이스.
  14. 제 1 항 내지 제 4 항 및 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    각각의 캐소드층 영역 (34a, 34b) 의 폭 (w, w') 은 25 ㎛ 와 500 ㎛ 사이의 범위인, 역 도통 전력 반도체 디바이스.
  15. 제 1 항 내지 제 4 항 및 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    각각의 게이트 정류성 사이리스터 셀 (32) 에서, 상기 제 1 주면 (41) 에 평행한 평면에 대한 정사영에 있어서, 상기 게이트 전극 (310) 은 상기 게이트 정류성 사이리스터 셀 (32) 에서의 이웃하는 캐소드층 영역들 (34a, 34b) 의 각각의 쌍 사이에서 연장하고 상기 캐소드층 영역 (34b) 의 종축에 수직인 방향에서 상기 다이오드 셀 (312) 다음의 상기 캐소드층 영역 (34b) 에 의해 상기 게이트 정류성 사이리스터 셀 (32) 에 이웃하는 임의의 다이오드 셀 (312) 로부터 분리되는, 역 도통 전력 반도체 디바이스.
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