KR20160092923A - 수직형 씨모스 인버터 소자 - Google Patents

수직형 씨모스 인버터 소자 Download PDF

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Abstract

수직형 씨모스 인버터 소자가 게시된다. 본 발명의 수직형 씨모스 인버터 소자는 제1 메탈층; 상기 제1 메탈층 위에 형성되며, 입력단자와 출력단자가 패터닝되는 제2 메탈층; 상기 제2 메탈층 위에 형성되며, 제3 메탈층; 상기 제1 메탈층과 상기 제2 메탈층 사이에 형성되며, 제1 게이트 단자가 패터닝되는 제1 게이트 폴리층; 상기 제1 게이트 단자의 측면에 형성되는 제1 반도통층으로서, 상기 제2 메탈층의 입력단자에 인가되는 전압의 레벨에 따라 상기 제1 메탈층과 상기 제2 메탈층의 출력단자를 도통시키도록 구동되는 상기 제1 반도통층; 상기 제2 메탈층과 상기 제3 메탈층 사이에 형성되며, 제2 게이트 단자가 패터닝되는 제2 게이트 폴리층; 및 상기 제2 메탈층과 상기 제3 메탈층 사이의 상기 제2 게이트 단자의 측면에 형성되는 제2 반도통층으로서, 상기 제2 메탈층의 입력단자에 인가되는 전압의 레벨에 따라 상기 제2 메탈층의 출력단자와 상기 제3 메탈층을 전기적으로 도통시키도록 구동되는 상기 제2 반도통층을 구비한다. 상기와 같은 본 발명의 수직형 씨모스 인버터 소자에서는, 각 구성요소들이 수직으로 적층되어 형성된다. 이에 따라, 본 발명의 수직형 씨모스 인버터 소자에 의하면, 소요되는 레이아웃 면적이 현저히 저감된다. 또한, 구성 요소들의 연결 길이가 단축됨으로써, 연결에 따른 지연을 최소화되어 고속 동작이 가능하게 된다.

Description

수직형 씨모스 인버터 소자{VERTICAL TYPE CMOS INVERTER DEVICE}
본 발명은 반도체 회로 소자에 관한 것으로, 특히, 씨모스(CMOS) 인버터 소자에 관한 것이다.
반도체 칩은 다양한 종류의 반도체 회로 소자들을 포함하여 형성되며, 그중에서도, 많은 수의 씨모스 인버터 소자들을 포함하여 형성된다. 이러한 씨모스 인버터 소자들은 반도체 기판의 표면을 수평방향으로 가로질러 형성되는 것이 일반적이다.
하지만, 수평방향으로 형성되는 씨모스 인버터 소자는 넓은 레이아웃 면적이 소요되고, 신호들의 연결선이 길어져 신호의 전달에 있어서 지연이 발생된다. 이에 따라, 반도체 칩의 사이즈도 크게 되고, 고속 회로의 개발에 어려움이 발생된다.
따라서, 소요되는 레이아웃 면적을 저감하고, 회로 간의 연결 길이를 가능한 한 단축하여 고속동작을 가능하게 하는 씨모스 인버터 소자의 개발이 요구된다.
본 발명은 상기의 필요성을 감안하여 창출된 것으로, 소요되는 레이아웃 면적을 저감하고, 고속 동작이 가능하게 하는 수직형 씨모스 인버터 소자를 제공하는 데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 수직형 씨모스 인버터 소자에 관한 것이다. 본 발명의 수직형 씨모스 인버터 소자는 반도체 기판 위에 형성되며, 제1 공급 전압을 공급하는 제1 메탈층; 상기 제1 메탈층 위에 형성되며, 입력단자와 출력단자가 패터닝되는 제2 메탈층; 상기 제2 메탈층 위에 형성되며, 제2 공급 전압을 공급하는 제3 메탈층; 상기 제1 메탈층과 상기 제2 메탈층 사이에 형성되며, 제1 게이트 단자가 패터닝되는 제1 게이트 폴리층으로서, 상기 제1 게이트 단자는 상기 제2 메탈층의 입력단자와는 전기적으로 연결되며, 상기 제1 메탈층 및 상기 제2 메탈층의 출력단자와는 전기적으로 절연되는 상기 제1 게이트 폴리층; 상기 제1 메탈층과 상기 제2 메탈층 사이의 상기 제1 게이트 단자의 측면에 형성되는 제1 반도통층으로서, 상기 제2 메탈층의 입력단자에 인가되는 전압의 레벨에 따라 상기 제1 메탈층과 상기 제2 메탈층의 출력단자를 도통시키도록 구동되는 상기 제1 반도통층; 상기 제2 메탈층과 상기 제3 메탈층 사이에 형성되며, 제2 게이트 단자가 패터닝되는 제2 게이트 폴리층으로서, 상기 제2 게이트 단자는 상기 제2 메탈층의 입력단자와는 전기적으로 연결되며, 상기 제2 메탈층의 출력단자 및 상기 제3 메탈층과는 전기적으로 절연되는 상기 제2 게이트 폴리층; 및 상기 제2 메탈층과 상기 제3 메탈층 사이의 상기 제2 게이트 단자의 측면에 형성되는 제2 반도통층으로서, 상기 제2 메탈층의 입력단자에 인가되는 전압의 레벨에 따라 상기 제2 메탈층의 출력단자와 상기 제3 메탈층을 전기적으로 도통시키도록 구동되는 상기 제2 반도통층을 구비한다.
상기와 같은 본 발명의 수직형 씨모스 인버터 소자에서는, 각 구성요소들이 수직으로 적층되어 형성된다. 이에 따라, 본 발명의 수직형 씨모스 인버터 소자에 의하면, 소요되는 레이아웃 면적이 현저히 저감된다. 또한, 구성 요소들의 연결 길이가 단축됨으로써, 연결에 따른 지연을 최소화되어 고속 동작이 가능하게 된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 수직형 씨모스 인버터 소자를 나타내는 단면도이다.
도 2a 및 도 2b는 도 1의 수직형 씨모스 인버터 소자의 등가회로를 나타내는 도면이다.
도 3은 도 1의 수직형 씨모스 인버터 소자의 제조 방법을 설명하기 위한 플로우 차트이다.
도 4 내지 도 10은 도 3의 제조 방법에 따른 각 단계에서의 단면을 나타내는단면도들이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
한편, 도면에서 여러 층(또는 막) 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 관점에서 설명하였고, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라, 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 의미한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.
(수직형 씨모스 인버터 소자의 실시예 )
도 1은 본 발명의 일실시예에 따른 수직형 씨모스 인버터 소자를 나타내는 단면도이다. 도 1을 참조하면, 본 발명의 수직형 씨모스 인버터 소자는 제1 메탈층(MET1), 제2 메탈층(MET2), 제3 메탈층(MET3), 제1 게이트 폴리층(GPL1), 제1 반도통층(FCD1), 제2 게이트 폴리층(GPL2) 및 제2 반도통층(FCD2)을 구비한다.
상기 제1 메탈층(MET1)은 반도체 기판(SUB) 위에 형성되며, 제1 공급 전압(VPW1)을 공급한다.
상기 제2 메탈층(MET2)은 상기 제1 메탈층(MET1) 위에 형성되며, 입력단자(NIN)와 출력단자(NUT)가 패터닝된다.
상기 제3 메탈층(MET3)은 상기 제2 메탈층(MET2) 위에 형성되며, 제2 공급 전압(VPW2)을 공급한다.
상기 제1 게이트 폴리층(GPL1)은 상기 제1 메탈층(MET1)과 상기 제2 메탈층(MET2) 사이에 형성되며, 제1 게이트 단자(NGA1)가 패터닝된다. 이때, 상기 제1 게이트 단자(NGA1)는 상기 제2 메탈층(MET2)의 입력단자(NIN)와는 전기적으로 연결되며, 상기 제1 메탈층(MET1) 및 상기 제2 메탈층(MET2)의 출력단자(NUT)와는 전기적으로 절연된다.
상기 제1 반도통층(FCD1)은 상기 제1 메탈층(MET1)과 상기 제2 메탈층(MET2) 사이의 상기 제1 게이트 단자(NGA1)의 측면에 형성된다. 이때, 상기 제1 반도통층(FCD1)은 상기 제2 메탈층(MET2)의 입력단자(NIN)에 인가되는 전압의 레벨에 따라 상기 제1 메탈층(MET1)과 상기 제2 메탈층(MET2)의 출력단자(NUT)를 전기적으로 도통시키도록 구동된다.
바람직하기로, 상기 제1 반도통층(FCD1)은 제1 소스층(LSC1), 제1 채널층(LCH1) 및 제1 드레인층(LDR1)을 구비한다.
상기 제1 소스층(LSC1)은 제1 극성의 불순물을 포함하며, 상기 제1 메탈층(MET1)과 접속된다.
상기 제1 채널층(LCH1)은 제2 극성의 불순물을 포함하며, 상기 제1 소스층(LSC1)의 바로 위에 형성된다. 이때, 상기 제2 극성은 상기 제1 극성과 반대의 극성이다.
상기 제1 드레인층(LDR1)은 상기 제1 채널층(LCH1)의 바로 위에 형성된다. 그리고, 상기 제1 드레인층(LDR1)은 상기 제1 극성의 불순물을 포함하며, 상기 제2 메탈층(MET2)의 출력단자(NUT)와 접속된다.
상기 제2 게이트 폴리층(GPL2)은 상기 제2 메탈층(MET2)과 상기 제3 메탈층(MET3) 사이에 형성되며, 제2 게이트 단자(NGA2)가 패터닝된다. 이때, 상기 제2 게이트 단자(NGA2)는 상기 제2 메탈층(MET2)의 입력단자(NIN)와는 전기적으로 연결되며, 상기 제3 메탈층(MET3) 및 상기 제2 메탈층(MET2)의 출력단자(NUT)와는 전기적으로 절연된다.
상기 제2 반도통층(FCD2)은 상기 제2 메탈층(MET2)과 상기 제2 메탈층(MET3) 사이의 상기 제2 게이트 단자(NGA2)의 측면에 형성된다. 이때, 상기 제2 반도통층(FCD2)은 상기 제2 메탈층(MET2)의 입력단자(NIN)에 인가되는 전압의 레벨에 따라 상기 제3 메탈층(MET3)과 상기 제2 메탈층(MET2)의 출력단자(NUT)를 전기적으로 도통시키도록 구동된다.
바람직하기로, 상기 제2 반도통층(FCD2)은 제2 드레인층(LDR2), 제2 채널층(LCH2) 및 제2 소스층(LSC2)을 구비한다.
상기 제2 드레인층(LDR2)은 제2 극성의 불순물을 포함하며, 상기 상기 제2 메탈층(MET2)의 출력단자(NUT)와 접속된다.
상기 제2 채널층(LCH2)은 상기 제1 극성의 불순물을 포함하며, 상기 제2 드레인층(LDR2)의 바로 위에 형성된다.
상기 제2 소스층(LSC2)은 상기 제1 채널층(LCH1)의 바로 위에 형성된다. 그리고, 상기 제2 소스층(LSC2)은 상기 제2 극성의 불순물을 포함하며, 상기 제3 메탈층(MET3)과 접속된다.
바람직한 실시예의 수직형 씨모스 인버터 소자에서, 상기 제1 공급 전압(VPW1)이 상기 제2 공급 전압(VPW2)보다 낮은 레벨이고, 상기 제1 극성이 n형이며, 상기 제2 극성이 p형이다.
이 경우에는, 도 2a와 같은 등가회로의 수직형 씨모스 인버터 소자가 구현된다. 도 2a에서, 상기 제1 공급 전압(VPW1)은 접지전압(VSS)이고, 상기 제2 공급 전압(VPW2)은 전원전압(VDD)이다.
다른 바람직한 실시예의 수직형 씨모스 인버터 소자에서, 상기 제1 공급 전압(VPW1)이 상기 제2 공급 전압(VPW2)보다 높은 레벨이고, 상기 제1 극성이 p형이며, 상기 제2 극성이 n형이다.
이 경우에는, 도 2b와 같은 등가회로의 수직형 씨모스 인버터 소자가 구현된다. 도 2b에서, 상기 제1 공급 전압(VPW1)은 전원전압(VDD)이고, 상기 제2 공급 전압(VPW2)은 접지전압(VSS)이다.
상기와 같은 본 발명의 수직형 씨모스 인버터 소자에서는, 각 구성요소들이 수직으로 적층되어 형성된다. 이에 따라, 상기와 같은 본 발명의 수직형 씨모스 인버터 소자에서는, 각 구성요소들이 수직으로 적층되어 형성된다. 이에 따라, 본 발명의 수직형 씨모스 인버터 소자에 의하면, 소요되는 레이아웃 면적이 현저히 저감된다. 또한, 구성 요소들의 연결 길이가 단축됨으로써, 연결에 따른 지연을 최소화되어 고속 동작이 가능하게 된다.
(수직형 씨모스 인버터 소자의 제조 방법)
계속하여, 본 발명의 수직형 씨모스 인버터 소자의 제조 방법이 기술된다.
도 3은 도 1의 수직형 씨모스 인버터 소자의 제조 방법을 설명하기 위한 플로우 차트이다.
도 3을 참조하면, 수직형 씨모스 인버터 소자의 제조 방법은 제1 메탈층 형성단계(S10), 제1 게이트 폴리층 형성단계(S20), 제1 게이트 단자/제1 반도통층 형성 단계(S30), 제2 메탈층 형성단계(S40), 제2 게이트 폴리층 형성단계(S50), 제2 게이트 단자/제2 반도통층 형성 단계(S60) 및 제3 메탈층 형성단계(S70)를 구비한다.
상기 제1 메탈층 형성단계(S10)에서는, 도 4에 도시되는 바와 같이, 준비된 반도체 기판(SUB) 위에 제1 메탈층(MET1)이 형성된다. 구체적으로, 제1 절연층(100)이 상기 반도체 기판(SUB) 위에 형성되고, 상기 제1 절연층(100)의 바로 위에 상기 제1 메탈층(MET1)이 형성된다. 이에 따라, 상기 제1 메탈층(MET1)은 제1 절연층(100)에 의하여 상기 반도체 기판(SUB)과 절연된다.
상기 제1 게이트 폴리층 형성단계(S20)에서는, 도 5에 도시되는 바와 같이, 상기 제1 메탈층(MET1) 위에 제1 게이트 폴리층(GPL1)이 형성된다. 구체적으로, 상기 제1 메탈층(MET1) 위에 제2 절연층(210)이 형성되고, 상기 제2 절연층(210)의 바로 위에 상기 제1 게이트 폴리층(GPL1)이 형성된다. 이에 따라, 상기 제1 게이트 폴리층(GPL1)은 제2 절연층(210)에 의하여 상기 제1 메탈층(MET1)과 절연된다.
그리고, 상기 제1 게이트 폴리층(GPL1)은 제1 게이트 영역(ARGAT1)으로 패터닝되며, 제1 게이트 영역(ARGAT1)으로 패터닝된 상기 제1 게이트 폴리층(GPL1) 위에 제3 절연층(220)이 형성된다.
상기 제1 게이트 단자/제1 반도통층 형성 단계(S30)에서는, 도 6에 도시되는 바와 같이, 제1 게이트 단자(NGA1) 및 제1 반도통층(FCD1)이 형성된다. 구체적으로, 상기 제1 게이트 영역(ARGAT1)에 적어도 일부가 포함되는 상기 제1 반도통 영역(ARCD1)으로 상기 제3 절연층(220), 제1 게이트 폴리층(GPL1) 및 제2 절연층(210)이 식각된다. 그 결과, 상기 제1 게이트 단자(NGA1)가 형성된다.
그리고, 상기 제1 게이트 단자(NGA1)의 측벽에 제1 게이트 산화막(300)이 형성된다. 상기 제1 게이트 산화막(300)이 형성되는 상기 제1 게이트 단자(NGA1)의 측벽에 제1 소스층(LSC1), 제1 채널층(LCH1) 및 제1 드레인층(LDR1)이 적층되어, 상기 제1 반도통층(FCD1)이 형성된다.
이때, 상기 제1 소스층(LSC1)은 제1 극성의 불순물을 포함하는 반도체 물질(예, 실리콘)로서, 상기 제1 메탈층(MET1)과 접속된다.
상기 제1 채널층(LCH1)은 제2 극성의 불순물을 포함하는 반도체 물질로서, 상기 제1 소스층(LSC1)의 바로 위에 접속되어 형성된다.
상기 제1 드레인층(LDR1)은 상기 제1 극성의 불순물을 포함하는 반도체 물질로서, 상기 제1 채널층(LCH1)의 바로 위에 접속되어 형성된다.
상기 제2 메탈층 형성단계(S40)에서는, 도 7에 도시되는 바와 같이, 제2 메탈층(MET2)이 형성되고, 입력단자(NIN)과 출력단자(NUT)가 패터닝된다. 구체적으로, 제1 컨택 영역(ARCT1)의 상기 제3 절연층(220)이 식각되어 상기 제1 게이트 단자(NGA1)이 개방된다.
그리고, 상기 제1 컨택 영역(ARCT1)의 상기 제1 게이트 단자(NGA1)이 개방된 상태에서, 제2 메탈층(MET2)이 형성된다. 그리고, 상기 제2 메탈층(MET2)가 패터닝되어, 상기 입력단자(NIN) 및 출력단자(NUT)가 형성된다.
그 결과, 상기 제2 메탈층(MET2)의 상기 입력단자(NIN)는 상기 제1 게이트 단자(NGA1)과 접속되며, 상기 제2 메탈층(MET2)의 상기 출력단자(NUT)는 상기 제1 반도통층(FCD1)의 제1 드레인층(LDR1)과 접속된다.
그리고, 상기 입력단자(NIN) 및 출력단자(NUT)가 패터닝된 상기 제2 메탈층(MET2) 위에 제4 절연층(400)이 형성된다.
상기 제2 게이트 폴리층 형성단계(S50)에서는, 도 8에 도시되는 바와 같이, 상기 제2 게이트 폴리층(GPL2)이 형성된다. 구체적으로, 제2 컨택 영역(ARCT2)의 상기 제4 절연층(400)이 식각되어 상기 제2 메탈층(MET2)의 입력단자(NIN)가 개방된다.
그리고, 상기 제2 메탈층(MET2)의 입력단자(NIN)가 개방된 상태에서, 제2 게이트 폴리층(GPL2)가 형성된다. 이어서, 제2 게이트 영역(ARGAT2)의 제2 게이트 폴리층(GPL2)가 패터닝된다.
그리고, 제2 게이트 영역(ARGAT2)이 패터닝된 상기 제2 게이트 폴리층(GPL2) 위에 제5 절연층(500)이 형성된다.
상기 제2 게이트 단자/제2 반도통층 형성 단계(S60)에서는, 도 9에 도시되는 바와 같이, 제2 게이트 단자(NGA2) 및 제2 반도통층(FCD2)이 형성된다. 구체적으로, 상기 제2 게이트 영역(ARGAT2)에 적어도 일부가 포함되는 상기 제2 반도통 영역(ARCD2)으로 상기 제5 절연층(500), 제2 게이트 폴리층(GPL2) 및 제4 절연층(400)이 식각된다. 그 결과, 상기 제2 메탈층(MET2)의 입력단자(NIN)와 접속되는 상기 제2 게이트 단자(NGA2)가 형성된다.
그리고, 상기 제2 게이트 단자(NGA2)의 측벽에 제2 게이트 산화막(600)이 형성된다. 상기 제2 게이트 산화막(600)이 형성되는 상기 제2 게이트 단자(NGA2)의 측벽에 제2 드레인층(LDR2), 제2 채널층(LCH2) 및 제2 소스층(LSC2)이 적층되어, 상기 제2 메탈층(MET2)의 출력단자(NUT)와 접속되는 상기 제2 반도통층(FCD2)이 형성된다.
이때, 상기 제2 드레인층(LDR2)은 제2 극성의 불순물을 포함하는 반도체 물질(실리콘)로서, 상기 제2 메탈층(MET2)의 출력단자(NUT)와 접속된다.
상기 제2 채널층(LCH2)은 제1 극성의 불순물을 포함하는 반도체 물질로서, 상기 제2 드레인층(LDR2)의 바로 위에 접속되어 형성된다.
상기 제2 소스층(LSC2)은 상기 제2 극성의 불순물을 포함하는 반도체 물질로서, 상기 제2 채널층(LCH2)의 바로 위에 접속되어 형성된다.
상기 제3 메탈층 형성단계(S70)에서는, 도 10에 도시되는 바와 같이, 상기 제2 반도통층(FCD2)가 형성된 상기 제5 절연층(500) 위에 제3 메탈층(MET3)이 형성된다.
이에 따라, 상기 제3 메탈층(MET3)은 상기 제2 반도통층(FCD2)의 제2 소스층(LSC2)와는 접속되며, 상기 제2 게이트 단자(NGA2)와는 절연된다.
상기 본 발명의 수직형 씨모스 인버터 소자의 제조 방법에 따라, 도 1과 같은 본 발명의 수직형 씨모스 인버터 소자가 형성된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는, 상기 제1 절연층(110) 및 상기 제1 메탈층(100)이 상기 반도체 기판(SUB) 바로 위에 형성되는 것으로 도시되고 기술된다. 그러나, 상기 제1 절연층(100) 및 상기 제1 메탈층(MET1)이 상기 반도체 기판(SUB) 바로 위에 형성되는 실시예뿐만아니라, 반도체 기판(SUB)과 제1 절연층(100) 사이에 다른 물질 또는 층들이 존재하는 실시예에서도, 본 발명의 기술적 사상은 구현된다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (4)

  1. 수직형 씨모스 인버터 소자에 있어서,
    반도체 기판 위에 형성되며, 제1 공급 전압을 공급하는 제1 메탈층;
    상기 제1 메탈층 위에 형성되며, 입력단자와 출력단자가 패터닝되는 제2 메탈층;
    상기 제2 메탈층 위에 형성되며, 제2 공급 전압을 공급하는 제3 메탈층;
    상기 제1 메탈층과 상기 제2 메탈층 사이에 형성되며, 제1 게이트 단자가 패터닝되는 제1 게이트 폴리층으로서, 상기 제1 게이트 단자는 상기 제2 메탈층의 입력단자와는 전기적으로 연결되며, 상기 제1 메탈층 및 상기 제2 메탈층의 출력단자와는 전기적으로 절연되는 상기 제1 게이트 폴리층;
    상기 제1 메탈층과 상기 제2 메탈층 사이의 상기 제1 게이트 단자의 측면에 형성되는 제1 반도통층으로서, 상기 제2 메탈층의 입력단자에 인가되는 전압의 레벨에 따라 상기 제1 메탈층과 상기 제2 메탈층의 출력단자를 도통시키도록 구동되는 상기 제1 반도통층;
    상기 제2 메탈층과 상기 제3 메탈층 사이에 형성되며, 제2 게이트 단자가 패터닝되는 제2 게이트 폴리층으로서, 상기 제2 게이트 단자는 상기 제2 메탈층의 입력단자와는 전기적으로 연결되며, 상기 제2 메탈층의 출력단자 및 상기 제3 메탈층과는 전기적으로 절연되는 상기 제2 게이트 폴리층; 및
    상기 제2 메탈층과 상기 제3 메탈층 사이의 상기 제2 게이트 단자의 측면에 형성되는 제2 반도통층으로서, 상기 제2 메탈층의 입력단자에 인가되는 전압의 레벨에 따라 상기 제2 메탈층의 출력단자와 상기 제3 메탈층을 전기적으로 도통시키도록 구동되는 상기 제2 반도통층을 구비하는 것을 특징으로 하는 수직형 씨모스 인버터 소자.
  2. 제1항에 있어서,
    상기 제1 반도통층은
    제1 극성의 불순물을 포함하며, 상기 제1 메탈층과 접속되는 제1 소스층;
    상기 제1 극성과 반대의 극성을 가지는 제2 극성의 불순물을 포함하며, 상기 제1 소스층의 바로 위에 형성되는 제1 채널층; 및
    상기 제1 채널층의 바로 위에 형성되는 제1 드레인층으로서, 상기 제1 극성의 불순물을 포함하며, 상기 제2 메탈층의 출력단자와 접속되는 제1 드레인층을 포함하며,
    상기 제2 반도통층은
    상기 제2 극성의 불순물을 포함하며, 상기 제2 메탈층의 출력단자와 접속되는 제2 드레인층;
    상기 제1 극성의 불순물을 포함하며, 상기 제2 드레인층의 바로 위에 형성되는 제2 채널층; 및
    상기 제2 채널층의 바로 위에 형성되는 제2 소스층으로서, 상기 제2 극성의 불순물을 포함하며, 상기 제3 메탈층의 접속되는 제1 소스층을 포함하는 것을 특징으로 하는 수직형 씨모스 인버터 소자.
  3. 제2항에 있어서,
    제1 공급 전압은 상기 제2 공급 전압보다 낮은 레벨을 가지며,
    상기 제1 극성은 n형이며,
    상기 제2 극성은 p형인 것을
    특징으로 하는 수직형 씨모스 인버터 소자.
  4. 제2항에 있어서,
    제1 공급 전압은 상기 제2 공급 전압보다 높은 레벨을 가지며,
    상기 제1 극성은 p형이며,
    상기 제2 극성은 n형인 것을
    특징으로 하는 수직형 씨모스 인버터 소자.

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