KR20160091529A - 유기 발광 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 유기 발광 표시 장치의 제조 방법은, 데이터 전극층을 적층하는 단계; 상기 데이터 전극층을 패터닝하여 소스 전극, 드레인 전극 및 패드 전극을 형성하는 단계; 상기 소스 전극, 드레인 전극 및 패드 전극 위에 제1 유기 절연층을 적층하는 단계; 원 톤 마스크(one tone mask)를 사용하여, 상기 제1 유기 절연층에 상기 소스 전극 또는 드레인 전극에 대응하는 비아 홀(via hole)을 형성하는 단계; 상기 소스 전극 또는 드레인 전극에 애노드 전극이 전기적으로 연결되고, 유기 발광층 및 캐소드 전극을 포함하는 유기 발광 소자를 형성하는 단계; 및 상기 패드 전극을 덮고 있는 상기 제1 유기 절연층의 부분 및 잔여 유기물을 함께 식각하는 식각 단계를 포함한다.

Description

유기 발광 표시 장치 및 그 제조 방법{ORGANIC LIGHT EMITTING DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 유기 발광 표시 장치 및 그 제조 방법에 관한 것으로서, 더 구체적으로는 저(低)부식성 금속으로 클래드(clad) 가공되지 않은 패드부를 포함하는 유기 발광 표시 장치 및 그 제조 방법에 관한 것이다.
유기 발광 표시 장치는 유기 발광 다이오드(Organic Light Emitting Diode, OLED)를 포함하는 자발광형 표시 장치이다. 유기 발광 표시 장치는 액정 표시 장치(Liquid Crystal Display, LCD)에 비해서 넓은 시야각, 우수한 콘트라스트비(contrast ratio) 및 빠른 응답 속도를 갖는다.
유기 발광 표시 장치의 디스플레이 패널(display panel)은 구동 IC(Integrated Circuit) 등의 외부 실장 부품과 연결될 패드 전극을 포함한다.
하지만, 일반적으로 이러한 패드 전극은 저(低)저항성, 고(高)부식성인 전도성 물질(Mo/Al/Mo)로 구성된다.
일반적으로 이러한 패드 전극 위에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 저(低)부식성 금속이 클래드(clad)되고, 따라서, 패드 전극의 형성 후에 이어지는 웨트(WET) 공정, 클리닝(cleaning) 공정 등에서 패드 전극의 부식이 방지된다.
하지만 클래드 공정을 수행하기 위해서는 1개의 마스크(mask)가 추가로 필요하며, 이는 공정 비용을 상승시키는 문제가 있다.
본 발명이 해결하고자 하는 기술적 과제는 클래드 공정 없이도 부식의 염려가 없는 패드부를 포함하는 유기 발광 표시 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제조 방법은, 데이터 전극층을 적층하는 단계; 상기 데이터 전극층을 패터닝하여 소스 전극, 드레인 전극 및 패드 전극을 형성하는 단계; 상기 소스 전극, 드레인 전극 및 패드 전극 위에 제1 유기 절연층을 적층하는 단계; 원 톤 마스크(one tone mask)를 사용하여, 상기 제1 유기 절연층에 상기 소스 전극 또는 드레인 전극에 대응하는 비아 홀(via hole)을 형성하는 단계; 상기 소스 전극 또는 드레인 전극에 애노드 전극이 전기적으로 연결되고, 유기 발광층 및 캐소드 전극을 포함하는 유기 발광 소자를 형성하는 단계; 및 상기 패드 전극을 덮고 있는 상기 제1 유기 절연층의 부분 및 잔여 유기물을 함께 식각하는 식각 단계를 포함한다.
상기 유기 발광 소자를 형성하는 단계는 상기 애노드 전극을 형성하는 단계; 제2 유기 절연층을 적층하고 상기 애노드 전극이 드러나도록 식각하는 단계; 상기 애노드 전극 위에 상기 유기 발광층을 적층하는 단계; 및 상기 유기 발광층 및 상기 제2 유기 절연층 위에 상기 캐소드 전극을 적층하는 단계를 포함할 수 있다.
상기 비아 홀을 형성하는 단계에서, 상기 패드 전극을 덮는 상기 제1 유기 절연층의 부분은 유지될 수 있다.
상기 유기 발광층을 형성할 때, 실 라인(seal line) 위 및 상기 패드 전극을 덮는 상기 제1 유기 절연층의 부분 위에 상기 잔여 유기물이 형성될 수 있다.
상기 식각 단계에서, 상기 패드 전극 주위의 상기 제1 유기 절연층의 높이와 상기 패드 전극의 높이의 차이는 1.5um 이하가 되도록 식각될 수 있다.
상기 식각 단계에서, 상기 패드 전극 주위의 상기 제1 유기 절연층의 높이는 상기 패드 전극의 높이보다 낮도록 상기 제1 유기 절연층이 식각되어, 상기 패드 전극이 돌출될 수 있다.
상기 식각 단계에서 사용되는 식각 방법은 건식 식각일 수 있다.
상기 건식 식각은 플라즈마 식각(plasma etching)일 수 있다.
본 발명의 실시예에 따르면 클래드 공정 없이도 부식의 염려가 없는 패드부를 포함하는 유기 발광 표시 장치 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 디스플레이 패널을 도시한 도면이다.
도 2는 도 1의 디스플레이 패널을 A-A'선, B-B'선 및 C-C'선에 따라 자른 단면도이다.
도 3은 도 1의 유기 발광 표시 장치의 제조 방법을 설명하기 위한 도면이다.
이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 디스플레이 패널을 도시한 도면이고, 도 2는 도 1의 디스플레이 패널을 A-A'선, B-B'선 및 C-C'선에 따라 자른 단면도이다.
도 1 및 2를 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 디스플레이 패널은 제1 기판(100), 제2 기판(200), 구동 IC(300) 및 FPC(400)를 포함한다.
제1 기판(100)은 복수의 유기 발광 소자 및 대응되는 박막 트랜지스터가 형성되는 기판으로서, 유리(glass) 또는 폴리이미드(polyimide) 등의 플라스틱 소재 등으로 형성될 수 있다.
버퍼층(110)이 제1 기판(100) 위에 적층되어 있다. 버퍼층(110)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 무기물로 구성될 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
버퍼층(110)은 불순물, 산소, 수분 등의 침투를 방지하고, 표면을 평탄화하는 역할을 한다.
반도체층(120)이 버퍼층(110) 위에 적층되어 있다. 반도체층(120)은 다결정 실리콘으로 구성될 수 있고, 채널 영역, 소스 영역 및 드레인 영역으로 이루어질 수 있다.
채널 영역은 불순물이 도핑되지 않은 폴리 실리콘, 즉 진성 반도체(intrinsic semiconductor)일 수 있고, 소스 영역 및 드레인 영역은 각각 채널 영역의 양 옆에 불순물이 도핑되어 형성된 불순물 반도체(impurity semiconductor)일 수 있다.
게이트 절연막(130)이 반도체층(120) 위에 적층되어 있다. 게이트 절연막(130)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 무기물로 구성될 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
게이트 전극(140)이 게이트 절연막(130) 위에서, 반도체층(120)의 채널 영역에 대응하도록 배치되어 있다. 게이트 전극(140)은 단일 또는 2종 이상의 도전성 물질로 구성될 수 있다.
층간 절연막(150)이 게이트 전극(140) 위에 적층되어 있다. 층간 절연막(150)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 무기물로 구성될 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
층간 절연막(150)과 게이트 절연막(130)에는 반도체층(120)의 소스 영역과 드레인 영역을 각각 노출하는 비아 홀(via hole)이 형성되어 있다.
층간 절연막(150) 위에는 비아 홀을 통해 소스 영역과 연결되는 소스 전극(161)과 드레인 영역에 연결되는 드레인 전극(162)이 배치되어 있다.
또한 C-C'선에 따라 자른 단면을 참조하면, 패드 전극(163)이 층간 절연막(150) 위에 배치되어 있다.
소스 전극(161), 드레인 전극(162) 및 패드 전극(163)은 동일한 도전성 물질로 구성될 수 있으며, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti) 등과 또는 이들의 합금이 단일층 또는 다중층 구조로 형성될 수 있다.
소스 전극(161) 및 드레인 전극(162) 위에 제1 유기 절연층(170)이 적층되어 있다. 제1 유기 절연층(170)은 패드 전극(163) 주위에도 형성되어 있다.
제1 유기 절연층(170)은 포토레지스트(photoresist)로 구성될 수 있다.
제1 유기 절연층(170)은 드레인 전극(162)을 노출시키는 비아 홀을 포함한다.
박막 트랜지스터가 P타입인지 N타입인지에 따라, 드레인 전극(162)이 아닌 소스 전극(161)을 노출시키도록 비아 홀이 형성되어 있을 수 있다.
제1 유기 절연층(170) 위에는 유기 발광 소자의 애노드 전극(anode)(180)이 형성되어 있다. 애노드 전극(180) 위에는 유기 발광층(181) 및 캐소드 전극(cathode)(182)이 순차적으로 적층되어 유기 발광 소자를 구성한다.
본 발명의 실시예에서는 제1 유기 절연층(170) 위에 애노드 전극(180)이 형성되어 있지만, 이는 표시 장치의 구성에 따라 달라질 수 있다.
예를 들어, 애노드 전극(180)은 소스 전극(161) 및 드레인 전극(162)과 같은 금속으로 한번에 패터닝되어 형성되어 있을 수 있고, 이때 애노드 전극(180)은 게이트 절연막(130) 위 또는 층간 절연막(150) 위에서 형성되어 있을 수도 있다.
다른 예로서, 애노드 전극(180)은 게이트 전극(140)과 같은 금속으로 한번에 패터닝되어 형성되어 있을 수도 있다.
또한 인가되는 전압에 따라, 애노드 전극(180)과 캐소드 전극(182)의 배치가 뒤바뀔 수 있다.
따라서 본 발명에서는 유기 발광 소자와 박막 트랜지스터 간의 전기적 연결을 위한 적층 구조에 어떠한 제한을 두지 않는다.
애노드 전극(180)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(산화 아연) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg) 또는 금(Au) 등의 반사성 금속으로 구성될 수 있다.
제2 유기 절연층(190)은 애노드 전극(180)의 가장자리를 둘러싸고, 제1 유기 절연층(170) 위에 배치되어 있다. 제2 유기 절연층(190)은 유기 발광 소자의 발광 영역을 구획해주는 화소 정의막으로 불리기도 한다.
제2 유기 절연층(190)은 폴리아크릴계(polyacrylates) 또는 폴리이미드계(polyimides) 등의 수지로 이루어질 수 있다.
유기 발광층(181)이 제2 유기 절연층(190)이 구획한 발광 영역인 애노드 전극(180) 위에 형성되어 있다.
유기 발광층(181)은 발광층, 정공 주입층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transporting layer, ETL) 및 전자 주입층(electron-injection layer, EIL) 중 하나 이상을 포함하는 단일층 또는 다중층으로 구성될 수 있다.
유기 발광층(181)이 이들 모두를 포함할 경우 정공 주입층이 애노드 전극(180) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
유기 발광층(181)은 적색을 발광하는 적색 유기 발광층, 녹색을 발광하는 녹색 유기 발광층 및 청색을 발광하는 청색 유기 발광층을 포함할 수 있으며, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층은 각각 적색 화소, 녹색 화소 및 청색 화소에 형성되어 컬러 화상을 구현하게 된다.
또한, 유기 발광층(181)은 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소에 모두 함께 적층하고, 각 화소별로 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수 있다. 다른 예로, 백색을 발광하는 백색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소 모두에 형성하고, 각 화소별로 각각 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수도 있다. 백색 유기 발광층과 색필터를 이용하여 컬러 화상을 구현하는 경우, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 각각의 개별 화소 즉, 적색 화소, 녹색 화소 및 청색 화소에 증착하기 위한 증착 마스크를 사용하지 않아도 된다.
다른 예에서 설명한 백색 유기 발광층은 하나의 유기 발광층으로 형성될 수 있음은 물론이고, 복수 개의 유기 발광층을 적층하여 백색을 발광할 수 있도록 한 구성까지 포함한다. 예로, 적어도 하나의 옐로우 유기 발광층과 적어도 하나의 청색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 시안 유기 발광층과 적어도 하나의 적색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 마젠타 유기 발광층과 적어도 하나의 녹색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성 등도 포함할 수 있다.
캐소드 전극(182)은 제2 유기 절연층(190) 및 유기 발광층(181) 위에 배치되어 있다. 캐소드 전극(182)은 ITO, IZO, ZnO 또는 In2O3 등의 투명한 도전 물질이나 리튬, 칼슘, 플루오르화리튬/칼슘, 플루오르화리튬/알루미늄), 알루미늄, 은, 마그네슘, 또는 금 등의 반사성 금속으로 구성될 수 있다.
B-B'선의 영역인 실 라인 영역을 참조하면, 층간 절연막(150) 위에 실 라인(seal line)(500)이 형성되어 제1 기판(100)과 제2 기판(200) 사이를 합착 및 봉지하고 있다.
본 발명의 실시예에서 실 라인(500)이 층간 절연막(150) 위에 형성되어 있지만, 제1 기판(100) 위, 버퍼층(110) 위, 게이트 절연막(130) 위 등에 형성될 수도 있다. 따라서 실 라인(500)의 형성 위치는 본 발명을 제한하지 않는다.
C-C'선의 영역인 패드 영역을 참조하면, 구동 IC(300)는 범프(bump)(320)를 포함하고 있고, 범프(320)는 복수의 도전성 볼(conductive ball)(310)을 통해 패드 전극(163)과 전기적으로 연결되어 있다.
도전성 볼(310)은 이방성 도전 필름(Anisotropic Conductive Film, ACF)에 함유되어 도포될 수 있다.
도 2에서는 패드 전극(163) 주위의 제1 유기 절연층(170)의 높이가 패드 전극(163)의 높이보다 낮도록 형성되어 있다. 하지만, 제1 유기 절연층(170)의 높이가 패드 전극(163)의 높이보다 높도록 형성되어 있을 수 있으며, 이러한 경우에는 제1 유기 절연층(170)의 높이와 패드 전극(163)의 높이 차이가 도전성 볼(310)의 지름보다 낮도록 형성되는 것이 바람직하다. 도전성 볼(310)의 지름 및 특성에 따라 달라질 수 있지만, 일반적으로 높이의 차이는 1.5um 이하가 되는 것이 바람직하다.
구동 IC(300)는 데이터 구동 IC 및 게이트 구동 IC 중 하나일 수 있고, 또는 데이터 구동 IC 및 게이트 구동 IC를 모두 포함할 수도 있다. 또한 전원 공급부를 더 포함할 수도 있다. 도 1에 도시된 구동 IC(300)의 배치 위치 및 구성은 예시적이며, 본 발명은 이에 제한되지 않는다.
FPC(Flexible Printed Circuit)(400)는 외부 신호를 디스플레이 패널에 인가하기 위한 역할을 하며, 구동 IC(300)의 도시되지 않은 다른 범프에 전기적으로 연결될 수 있다.
도 3은 도 1의 유기 발광 표시 장치의 제조 방법을 설명하기 위한 도면이다.
도 3a를 참조하면, 박막 트랜지스터 및 패드 전극(163)이 형성되어 있다.
제1 기판(110) 위에 불순물의 침투를 방지하며 표면을 평탄화하는 버퍼층(110)을 형성한다.
버퍼층(110) 위에는 박막 트랜지스터의 반도체층(120)을 형성한다. 반도체층(120)은 다결정 실리콘으로 구성될 수 있으며, 제1 마스크를 사용하여 패터닝될 수 있다.
반도체층(120) 위에는 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연막을 PECVD법, APCVD법, LPCVD법 등의 방법으로 증착할 수 있다.
게이트 절연막(130) 위에는 게이트 전극(140)이 제2 마스크를 사용하여 형성된다.
게이트 전극(140)은 ITO, IZO, ZnO, 또는 In2O3와 같은 투명 물질 또는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu 등의 물질로 단일층 또는 다중층으로 구성될 수 있다.
게이트 전극(140)을 마스크로서 사용하여, 박막 트랜지스터의 종류에 따라 n형 또는 p형의 불순물을 도핑할 수 있다. 게이트 전극(140)으로 가려진 반도체층(120)은 채널 영역이 되고, 가려지지 않은 가장자리 부분은 소스 영역 및 드레인 영역이 된다.
게이트 전극(140) 위에는 층간 절연막(150)이 형성된다. 층간 절연막(150)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질을 스핀 코팅하여 형성할 수 있으며, 전술한 게이트 절연막(130)보다 두껍게 형성하여 박막 트랜지스터의 게이트 전극(140)과 소스/드레인 전극(161, 162) 사이를 절연한다. 또한, 층간 절연막(150)은 유기 절연 물질뿐 아니라, 실리콘 산화물, 실리콘 질화물 등의 무기 절연 물질로 형성될 수 있으며, 유기 절연 물질과 무기 절연 물질을 교번하여 형성할 수도 있다.
층간 절연막(150) 및 게이트 절연막(130)에는 제3 마스크를 사용하여 반도체층(120)의 소스 영역과 드레인 영역에 대응하는 비아 홀이 형성될 수 있다.
데이터 전극층이 층간 절연막(150) 위에 증착되고, 데이터 전극층을 제4 마스크를 사용하여 패터닝함으로써 소스 전극(161), 드레인 전극(162) 및 패드 전극(163)이 형성된다.
데이터 전극층은 게이트 전극(140)과 동일한 물질로 구성될 수 있다. 데이터 전극층은 Mo/Al/Mo 재질로 구성될 수도 있다.
전술한 바와 같이, 이러한 데이터 전극층이 Mo/Al/Mo 등의 저저항성, 고부식성 물질로 구성되는 경우에, 후속 공정인 웨트 공정 및 클리닝 공정에서의 부식을 방지하기 위해, 종래에는 클래드 공정이 수행되었다.
하지만 본 발명에서는 후술하는 제1 유기 절연층(170)이 패드 전극(163)의 보호막 역할을 함으로써 클래드 공정이 필요없고, 따라서 클래드 공정에 사용되는 별도의 마스크가 필요없게 되므로 제조 비용을 절감할 수 있다.
도 3b를 참조하면, 소스 전극(161), 드레인 전극(162) 및 패드 전극(163) 위에 제1 유기 절연층(170)이 적층되어 있다.
제1 유기 절연층(170)에는 제5 마스크를 사용하여 식각되어 드레인 전극(162)을 노출시키는 비아 홀이 형성된다.
이때 제5 마스크는 하프톤 마스크(half-tone mask) 등의 투 톤 마스크(two-tone maks)가 아닌, 일반적인 원 톤 마스크(one-tone mask)를 사용함으로써, 제조 비용을 절감할 수 있다.
즉, 종래 공정에서는 범프(320)와 패드 전극(163)의 전기적 연결을 위해 패드 전극(163) 주위의 제1 유기 절연층(170)의 높이는 낮게 하고, 기생 정전 용량 방지를 위해 박막 트랜지스터 위의 제1 유기 절연층(170)의 높이는 높게 유지하여야 하므로, 제5 마스크로서 하프톤 마스크가 필요했었다.
하지만 본 발명에서는 패드 전극(163)의 보호막 역할을 하기 위해서, 주위의 제1 유기 절연층(170)의 식각이 현재 단계에서 필요없으므로, 하프톤 마스크가 필요없다. 즉, 비아 홀을 형성하는 단계에서, 패드 전극(163)을 덮는 제1 유기 절연층(170)의 부분은 유지된다.
결론적으로, 본 발명에서는 도 3b의 단계에서 클래드 공정 미수행에 따라 마스크 개수 하나가 절감되고, 제5 마스크로서 원 톤 마스크를 사용함으로써 제조 비용이 절감되는 장점이 있다.
도 3c를 참조하면, 애노드 전극(180)이 증착되고 패터닝된다.
다음으로 제2 유기 절연층(190)이 제1 유기 절연층(170) 위에 형성되고 식각되어, 애노드 전극(180)을 노출시켜 발광 영역을 구획한다.
일반적으로 이렇게 제2 유기 절연층(190)을 패터닝하는 단계까지를 BP(BackPlane) process라고 한다.
BP process 이후의 공정을 EV(EVaporation) process라고 한다.
EV process에서는 우선 복수 개의 디스플레이 패널이 함께 형성되어 있는 원판을 분판시키고, 면취 및 세정 공정을 수행한다.
이후 증착 전 세정, 오븐(OVEN) 및 계면 처리를 위한 플라즈마 처리(plasma treatment)가 수행되고, 유기 발광층(181)이 증착된다.
유기 발광층(181)은 패터닝된 제2 유기 절연층(190)을 통해서 애노드 전극(180)에 일면이 접하도록 증착된다.
이때 유기 발광층(181)을 증착하는 데 있어서, 마스크를 별도로 사용하지 않거나, 다른 공정상 이유로, 실 라인 영역(B-B'선)과 패드 전극 영역(C-C')에 유기 발광층(181)과 동일한 구성의 잔여 유기물(181)이 증착될 수 있다.
이러한 잔여 유기물(181)은 실 라인(500)을 형성하는데 문제가 되므로, 접촉력을 확보하기 위하여 제거되어야 한다. 이러한 제거 공정은 건식 식각으로 수행될 수 있으며, 도 3d에서 상세히 설명한다.
도 3d를 참조하면, 유기 발광층(181) 증착 공정 이후에 캐소드 전극(182)이 증착되고 패터닝되어 있다.
다음으로, 플라즈마 마스크를 사용하여 잔여 유기물(181) 제거를 위한 플라즈마 식각 공정이 수행된다. 식각될 필요가 없는 화소 영역은 플라즈마 마스크의 차단부(700a)로 가려지고, 실 라인 영역 및 패드 전극 영역에서는 플라즈마 마스크의 개구부(700b)로 오픈(open)된다.
실 라인 영역 및 패드 전극 영역의 잔여 유기물(181)이 제거되는 것이 종래의 기술이라면, 본 발명에서는 패드 전극 영역(C-C')에 남아있던 제1 유기 절연층(170)도 함께 식각되는 것이 특징이다. 이때 식각 선택비를 맞춤으로써 패드 전극(163)이 손상(damage)되지 않도록 할 수 있다.
이때 제1 유기 절연층(170)은 패드 전극(163)이 충분히 드러나도록 식각되어야 한다. 따라서 범프(320)와 패드 전극(163)의 전기적 연결이 보장될 수 있다.
패드 전극(163) 주위의 제1 유기 절연층(170)의 높이와 패드 전극(163)의 높이의 차이는 도전성 볼(310)의 지름보다 충분히 작아야 하며, 일반적으로 1.5um이하가 되는 것이 바람직하다.
또는 패드 전극(163) 주위의 제1 유기 절연층(170)의 높이가 패드 전극(163)의 높이보다 낮도록 식각되어, 도 3d 처럼 패드 전극(163)이 돌출된 형상을 가질 수도 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 제1 기판
110: 버퍼층
120: 반도체층
130: 게이트 절연막
140: 게이트 전극
150: 층간 절연막
161: 소스 전극
162: 드레인 전극
163: 패드 전극
170: 제1 유기 절연층
180: 애노드 전극
181: 유기 발광층
182: 캐소드 전극
190: 제2 유기 절연층
200: 제2 기판
300: 구동 IC
310: 도전성 볼
320: 범프
400: FPC
500: 실 라인(seal line)
600: 화소 영역

Claims (8)

  1. 데이터 전극층을 적층하는 단계;
    상기 데이터 전극층을 패터닝하여 소스 전극, 드레인 전극 및 패드 전극을 형성하는 단계;
    상기 소스 전극, 드레인 전극 및 패드 전극 위에 제1 유기 절연층을 적층하는 단계;
    원 톤 마스크(one tone mask)를 사용하여, 상기 제1 유기 절연층에 상기 소스 전극 또는 드레인 전극에 대응하는 비아 홀(via hole)을 형성하는 단계;
    상기 소스 전극 또는 드레인 전극에 애노드 전극이 전기적으로 연결되고, 유기 발광층 및 캐소드 전극을 포함하는 유기 발광 소자를 형성하는 단계; 및
    상기 패드 전극을 덮고 있는 상기 제1 유기 절연층의 부분 및 잔여 유기물을 함께 식각하는 식각 단계를 포함하는
    유기 발광 표시 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 유기 발광 소자를 형성하는 단계는
    상기 애노드 전극을 형성하는 단계;
    제2 유기 절연층을 적층하고 상기 애노드 전극이 노출되도록 식각하는 단계;
    상기 애노드 전극 위에 상기 유기 발광층을 적층하는 단계; 및
    상기 유기 발광층 및 상기 제2 유기 절연층 위에 상기 캐소드 전극을 적층하는 단계를 포함하는
    유기 발광 표시 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 비아 홀을 형성하는 단계에서, 상기 패드 전극을 덮는 상기 제1 유기 절연층의 부분은 유지되는
    유기 발광 표시 장치의 제조 방법.
  4. 제3 항에 있어서,
    상기 유기 발광층을 형성할 때, 실 라인(seal line) 영역 위 및 상기 패드 전극을 덮는 상기 제1 유기 절연층의 부분 위에 상기 잔여 유기물이 형성되는
    유기 발광 표시 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 식각 단계에서, 상기 패드 전극 주위의 상기 제1 유기 절연층의 높이와 상기 패드 전극의 높이의 차이는 1.5um 이하가 되도록 식각되는
    유기 발광 표시 장치의 제조 방법.
  6. 제4 항에 있어서,
    상기 식각 단계에서, 상기 패드 전극 주위의 상기 제1 유기 절연층의 높이는 상기 패드 전극의 높이보다 낮도록 상기 제1 유기 절연층이 식각되어, 상기 패드 전극이 돌출되는
    유기 발광 표시 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 식각 단계에서 사용되는 식각 방법은 건식 식각인
    유기 발광 표시 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 건식 식각은 플라즈마 식각(plasma etching)인
    유기 발광 표시 장치의 제조 방법.
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