KR20160082387A - 표시 장치 및 그것의 제조 방법 - Google Patents

표시 장치 및 그것의 제조 방법 Download PDF

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Abstract

표시 장치는 제1 방향 및 상기 제1 방향과 교차하는 제2 방향 사이의 제3 방향으로 연장된 복수의 제1 및 제2 게이트 라인들, 상기 제2 방향으로 연장된 데이터 라인들, 상기 제3 방향과 교차하는 제4 방향으로 연장되어 상기 제2 게이트 라인들에 연결된 연결 라인들, 상기 제1 게이트 라인들, 상기 연결 라인들, 및 상기 데이터 라인들에 연결되며, 화소 영역들을 포함하는 복수의 화소들이 배치된 표시 패널, 및 상기 각 화소 영역 주변의 비화소 영역에 배치된 블랙 매트릭스를 포함하고, 상기 블랙 매트릭스는, 상기 연결 라인들과 오버랩되지 않는 제1 블랙 매트릭스 및 상기 연결 라인들과 오버랩되는 복수의 제2 블랙 배트릭스들을 포함한다.

Description

표시 장치 및 그것의 제조 방법{DISPLAY APPARATUS AND FABRICATION METHOD THEREOF}
본 발명은 표시 장치 및 그것의 제조 방법에 관한 것이다.
일반적으로 표시장치는 영상을 표시하기 위한 복수의 화소들을 포함하는 표시 패널, 화소들에 게이트 신호들을 제공하는 게이트 구동부, 및 화소들에 데이터 전압들을 제공하는 데이터 구동부를 포함한다. 화소들은 게이트 신호들에 응답하여 데이터 전압들을 제공받아 영상을 표시한다.
표시 패널은 화소들이 배치되는 표시 영역 및 표시 영역 주변의 비표시 영역을 포함한다. 비표시 영역은 베젤 영역으로 정의될 수 있다. 게이트 구동부는 표시 영역의 좌측에 인접한 비표시 영역에 배치되고, 데이터 구동부는 표시 영역의 상측에 인접한 비표시 영역에 연결될 수 있다. 따라서, 게이트 구동부가 배치되기 위한 영역이 확보되어야 하므로 네로우 베젤의 구현이 용이하지 않다.
본 발명의 목적은, 네로우 베젤을 구현하고 게이트 신호의 전송 특성을 향상시킬 수 있는 표시 장치를 제공하는데 있다.
본 발명의 다른 목적은, 제조 비용을 절감하고, 제공 공정을 단순화시킬 수 있는 표시 장치의 제조 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 표시 장치는 제1 방향 및 상기 제1 방향과 교차하는 제2 방향 사이의 제3 방향으로 연장된 복수의 제1 및 제2 게이트 라인들, 상기 제2 방향으로 연장된 데이터 라인들, 상기 제3 방향과 교차하는 제4 방향으로 연장되어 상기 제2 게이트 라인들에 연결된 연결 라인들, 상기 제1 게이트 라인들, 상기 연결 라인들, 및 상기 데이터 라인들에 연결되며, 화소 영역들을 포함하는 복수의 화소들이 배치된 표시 패널, 및 상기 각 화소 영역 주변의 비화소 영역에 배치된 블랙 매트릭스를 포함하고, 상기 블랙 매트릭스는, 상기 연결 라인들과 오버랩되지 않는 제1 블랙 매트릭스 및 상기 연결 라인들과 오버랩되는 복수의 제2 블랙 배트릭스들을 포함한다.
상기 제2 방향에서 상기 표시 패널의 일측에 연결된 게이트 구동부 및 데이터 구동부를 더 포함하고, 상기 제1 게이트 라인들의 일단 및 상기 연결 라인들의 일단은 상기 게이트 구동부에 연결되고, 상기 데이터 라인들의 일단은 상기 데이터 구동부에 연결된다.
상기 제2 게이트 라인들의 일단은 상기 제1 방향에서 상기 표시 패널의 일측에 배치되고, 상기 연결 라인들 각각의 타단은 상기 제2 게이트 라인들 중 대응하는 제2 게이트 라인의 일단에 연결된다.
상기 제1 및 제2 게이트 라인들은 상기 제3 방향으로 그리고 계단 형태로 연장되고, 상기 연결 라인들은 상기 제4 방향으로 그리고 계단 형태로 연장된다.
상기 각 화소는 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함하고, 상기 제1, 제2, 및 제3 서브 화소들 각각은 상기 제1 및 제2 게이트 라인들 중 대응하는 게이트 라인 및 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된다.
상기 제1 및 제2 게이트 라인들 및 상기 연결 라인들은 하나의 화소 단위로 상기 제2 방향으로 연장되도록 꺽이고, 상기 제1, 제2, 제3 서브 화소들 단위로 상기 제1 방향으로 연장되도록 꺽인다.
상기 제1, 제2, 및 제3 서브 화소들 각각은, 상기 화소 영역들 중 대응하는 화소 영역에 배치된 화소 전극, 상기 제1 및 제2 게이트 라인들 중 대응하는 게이트 라인에 연결된 게이트 전극, 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 소스 전극, 및 상기 대응하는 화소 전극에 연결된 드레인 전극을 포함하는 트랜지스터를 포함한다.
상기 표시 패널은, 상기 트랜지스터가 배치된 제1 베이스 기판, 상기 제2 방향으로 연장되어 제2 방향으로 배열된 화소들에 오버랩되도록 배치되고, 상기 트랜지스터를 덮도록 상기 제1 베이스 기판상에 배치된 복수의 컬러 필터들, 및 상기 컬러 필터들 상에 배치된 상기 화소 전극들을 덮도록 상기 컬러 필터들 상에 배치된 절연막을 포함하고, 상기 연결 라인들은 상기 비표시 영역에서 상기 제2 블랙 매트릭스들과 오버랩되도록 상기 절연막 상에 배치되고, 상기 블랙 매트릭스들은 상기 연결 라인들 상에 배치된다.
상기 컬러 필터들을 관통하여 상기 제2 게이트 라인들의 소정의 영역을 노출시키는 복수의 제1 컨택홀들 및 상기 컬러 필터들을 관통하여 상기 드레인 전극들의 소정의 영역을 노출시키는 복수의 제2 컨택홀들을 더 포함하고, 상기 연결 라인들은 상기 제1 컨택홀들을 통해 상기 제2 게이트 라인들에 전기적으로 연결되고, 상기 화소 전극들은 연장되어 상기 제2 컨택홀들을 통해 상기 드레인 전극들에 연결된다.
상기 연결 라인들은 각각 상기 제2 블랙 배트릭스들 중 대응하는 제2 블랙 매트릭스와 동일한 형상을 갖고, 상기 대응하는 제2 블랙 매트릭스와 오버랩된다.
상기 제2 블랙 매트릭스들은 계단 형태로 그리고 상기 제4 방향으로 연장되어 서로 분리되도록 배치된다.
상기 각 서브 화소의 화소 영역은 직사각형 형상을 갖고, 서로 인접한 제2 블랙 매트릭스들 사이의 영역은, 상기 제2 블랙 매트릭스들이 배치된 중첩 영역에서 상기 제4 방향으로 서로 마주보는 제1 서브 화소의 화소 영역의 꼭지점 및 제3 서브 화소의 화소 영역의 꼭지점을 연결하고, 상기 중첩 영역에서 최상부에 배치된 제1 서브 화소들 각각의 화소 영역의 상측의 소정의 영역에서 상부로 연장되고, 최우측에 배치된 제3 서브 화소들 각각의 화소 영역의 우측의 소정의 영역에서 우측으로 연장되는 복수의 제1 비 블랙 매트릭스 영역들 및 상기 제1 방향에서 상기 중첩 영역의 상기 화소 영역들의 변들의 중심을 연결하고 상기 제1 방향으로 연장되는 복수의 제2 비 블랙 매트릭스 영역들을 포함한다.
본 발명의 실시 예에 따른 표시 장치의 제조 방법은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향 사이의 제3 방향으로 연장된 복수의 제1 및 제2 게이트 라인들을 형성하는 단계, 상기 제1 및 제2 게이트 라인들과 절연되고, 상기 제2 방향으로 연장된 데이터 라인들을 형성하는 단계, 상기 데이터 라인들과 절연되고 상기 제3 방향과 교차하는 제4 방향으로 연장되어 상기 제2 게이트 라인들에 연결된 연결 라인들을 형성하는 단계, 상기 제1 게이트 라인들, 상기 연결 라인들, 및 상기 데이터 라인들에 연결되며, 화소 영역들을 포함하는 복수의 화소들을 형성하는 단계, 상기 각 화소 영역 주변의 비화소 영역에서 상기 화소들 상에 블랙 매트릭스를 형성하는 단계를 포함하고, 상기 블랙 매트릭스는, 상기 연결 라인들과 오버랩되지 않는 제1 블랙 매트릭스 및 상기 연결 라인들과 오버랩되는 복수의 제2 블랙 배트릭스들을 포함한다.
본 발명의 표시 장치는 네로우 베젤을 구현하고 게이트 신호의 전송 특성을 향상시킬 수 있다.
본 발명의 표시 장치의 제조 방법은 제조 비용을 절감하고, 제공 공정을 단순화시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 표시 패널에 배치되는 게이트 라인들, 데이터 라인들, 및 연결 라인들을 개략적으로 도시한 도면이다.
도 3은 도 1에 도시된 표시 패널에서 화소들, 게이트 라인들, 및 연결 라인들을 개략적으로 도시한 도면이다.
도 4는 도 3에 도시된 A1 영역의 확대도 이다.
도 5는 도 4에 도시된 A2 영역의 단면도이다.
도 6은 도 4에 도시된 A3 영역의 단면도이다.
도 7은 도 4에 도시된 A4 영역의 단면도이다.
도 8은 도 4에 도시된 A1 영역의 블랙 매트릭스를 보여주기 위한 확대도이다.
도 9는 도 4에 도시된 B1 영역의 블랙 매트릭스를 보여주기 위한 확대도이다.
도 10 내지 도 14는 본 발명의 실시 예에 따른 표시 장치의 제조 방법을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제 1, 제 2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 소자, 제 1 구성요소 또는 제 1 섹션은 본 발명의 기술적 사상 내에서 제 2 소자, 제 2 구성요소 또는 제 2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 표시 장치(400)는 표시 패널(100), 표시 패널(100)을 구동하는 구동부(200), 및 구동부(200)를 제어하는 인쇄 회로 기판(300)을 포함한다.
표시 패널(100)은 액정층을 포함하는 액정 표시 패널일 수 있다. 예를 들어, 표시 패널(100)은 제1 기판, 제1 기판과 마주보는 제2 기판, 및 제1 기판과 제2 기판 사이에 배치된 액정층을 포함할 수 있다.
그러나, 이에 한정되지 않고, 표시 패널(100)은 전기 영동층을 포함하는 전기 영동 표시 패널, 전기 습윤층을 포함하는 전기 습윤 표시 패널, 또는 유기 발광층을 포함하는 유기 발광 표시 패널일 수 있다.
표시 패널(100)은 제1 방향(DR1)으로 장변을 갖고 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 단변을 가질 수 있다. 제1 방향(DR1)은 행 방향일 수 있고, 제2 방향(DR2)은 열 방향일 수 있다.
표시 패널(100)은 복수의 게이트 라인들(GLi~GLi+2), 복수의 데이터 라인들(DLj~DLj+5), 복수의 연결 라인들(미 도시됨), 및 복수의 화소들(PX)을 포함한다. i 및 j는 0보다 큰 정수이다.
도 1에는 3 개의 게이트 라인들(GLi~GLi+2) 및 6 개의 데이터 라인들(DLj~DLj+5)이 도시되었으나, 실질적으로, 이보다 많은 게이트 라인들 및 데이터 라인들이 표시 패널(100)에 배치될 수 있다. 게이트 라인들(GLi~GLi+2), 데이터 라인들(DLj~DLj+5), 및 연결 라인들의 구체적인 배치 구성은 이하, 도 2 내지 4에서 상세히 설명될 것이다.
게이트 라인들(GLi~GLi+2)은 사선 방향으로 연장될 수 있다. 사선 방향은 제1 방향(DR1) 및 제2 방향(DR2)으로 형성된 평면에서 제1 방향(DR1) 및 제2 방향(DR2) 사이의 방향으로 정의될 수 있다. 또한, 게이트 라인들(GLi~GLi+2)은 사선 방향으로 연장되며 계단 형태로 연장될 수 있다.
데이터 라인들(DLj~DLj+5)은 제2 방향(DR2)으로 연장된다. 게이트 라인들(GLi~GLi+2) 및 데이터 라인들(DLj~DLj+5)은 제1 기판에 배치된다. 게이트 라인들(GLi~GLi+2) 및 데이터 라인들(DLj~DLj+5)은 서로 절연되어 교차하도록 배치된다.
화소들(PX)은 매트릭스 형태로 배열되어 게이트 라인들(GLi~GLi+2) 및 데이터 라인들(DLj~DLj+5)에 연결된다. 각 화소(PX)는 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함한다. 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)는 제1 방향(DR1)으로 배열된다. 제1, 제2, 및 제3 서브 화소들(SP1,SP2,SP3)은 직사각형 형상을 가질 수 있다.
화소들(PX)의 제1, 제2, 및 제3 서브 화소들(SP1,SP2,SP3)은 각각 게이트 라인들(GLi~GLi+2) 중 대응하는 게이트 라인 및 데이터 라인들(DLj~DLj+5) 중 대응하는 데이터 라인에 연결된다.
제1, 제2, 및 제3 서브 화소들(SP1,SP2,SP3)은 각각 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 및 블루 색을 포함할 수 있다. 그러나, 이에 한정되지 않고, 주요색은 화이트, 옐로우, 시안, 및 마젠타 등 다양한 색을 더 포함할 수 있다. 이하, 주요색은 레드, 그린, 및 블루를 포함하는 것으로 가정한다.
구동부(200)는 게이트 구동부(210) 및 데이터 구동부(220)를 포함한다. 게이트 라인들(GLi~GLi+2)은 연장되어 게이트 구동부(210)에 연결된다. 데이터 라인들(DLj~DLj+5)은 연장되어 데이터 구동부(220)에 연결된다.
게이트 구동부(210)는 제1 연성 회로 기판(10) 상에 실장 되고, 데이터 구동부(220)는 제2 연성 회로 기판(20) 상에 실장 된다. 제1 및 제2 연성 회로 기판들(10,20)은 제2 방향(DR2)에서 표시 패널(100)의 일측(이하, 상측이라 칭함)과 인쇄 회로 기판(300)에 연결될 수 있다.
즉, 게이트 구동부(210) 및 데이터 구동부(220)는 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식으로 표시 패널(100)과 인쇄 회로 기판(300)에 연결될 수 있다. 그러나, 이에 한정되지 않고, 게이트 구동부(210) 및 데이터 구동부(220)는 복수의 구동 칩들로 형성되어 표시 패널(100)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장될 수 있다.
게이트 구동부(210)는 표시 패널(100)의 상측에서 좌측에 인접하게 배치되고, 데이터 구동부(220)는 표시 패널(200)의 상측에서 우측에 인접하게 배치될 수 있다. 그러나, 이에 한정되지 않고, 게이트 구동부(210)와 데이터 구동부(220)의 위치는 반대로 바뀔 수 있다.
게이트 구동부(210)가 표시 패널(100)에 배치되지 않고, 게이트 구동부(210) 및 데이터 구동부(220)가 표시 패널(100)의 상측에 연결된다. 즉, 게이트 구동부(210) 및 데이터 구동부(220)가 표시 패널(200)의 어느 일측에 함께 연결되어, 게이트 구동부(210)가 표시 패널(100)에 배치되지 않는다. 따라서, 구동부(200)가 배치되지 않는 표시 패널(100)의 3개 사이드들에서 네로우 베젤이 구현될 수 있다.
게이트 구동부(210)는 인쇄 회로 기판(300) 상에 실장된 타이밍 컨트롤러(미 도시됨)로부터 게이트 제어 신호를 수신한다. 도시되지 않았으나, 타이밍 컨트롤러는 집적 회로 칩의 형태로 인쇄 회로 기판(300) 상에 실장되어 게이트 구동부(210) 및 데이터 구동부(220)에 연결될 수 있다.
게이트 구동부(210)는 게이트 제어 신호에 응답하여 복수의 게이트 신호들을 생성하여 출력한다. 게이트 신호들은 게이트 라인들(GLi~GLi+2)을 통해 화소들(PX)에 제공된다.
데이터 구동부(220)는 타이밍 컨트롤러로부터 영상 신호들 및 데이터 제어 신호를 수신한다. 데이터 구동부(220)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 아날로그 형태의 데이터 전압들을 생성한다. 데이터 전압들은 데이터 라인들(DLj~DLj+5)을 통해 화소들(PX)에 제공된다.
화소들(PX)은 게이트 라인들(GLi~GLi+2)을 통해 제공받은 게이트 신호들에 응답하여 데이터 라인들(DLj~DLj+5)을 통해 데이터 전압들을 제공받는다. 화소들(PX)은 데이터 전압들에 대응하는 계조를 표시한다. 그 결과, 영상이 표시될 수 있다.
도 2는 도 1에 도시된 표시 패널에 배치되는 게이트 라인들, 데이터 라인들, 및 연결 라인들을 개략적으로 도시한 도면이다.
도 2를 참조하면, 표시 패널(100)은 복수의 게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k), 복수의 데이터 라인들(DL1~DLn), 및 복수의 연결 라인들(CL1~CLk)을 포함한다.
게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k)은 제1 방향(DR1)과 제2 방향(DR2) 사이의 사선 방향인 제3 방향(DR3)으로 연장될 수 있다. 게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k)은 제3 방향(DR3)과 교차하는 제4 방향(DR4)으로 배열될 수 있다. 연결 라인들(CL1~CLk)은 제4 방향(DR4)으로 연장되어 제3 방향(DR3)으로 배열될 수 있다.
게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k) 및 연결 라인들(CL1~CLk)은 사선 방향으로 연장되며 계단 형태로 연장된다. 게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k) 및 연결 라인들(CL1~CLk)이 계단 형태로 연장되는 구성은 이하, 도 3 및 도 4를 참조하여 상세히 설명될 것이다.
제3 방향(DR3)과 제4 방향(DR4)은 제1 방향(DR1)을 반시계 및 시계 방향으로 동일한 각만큼 회전시킨 방향일 수 있다. 예를 들어, 제3 방향(DR3)은 제1 방향(DR1)을 반 시계 방향으로 45도 만큼 회전시킨 방향일 수 있다. 제4 방향(DR4)은 제1 방향(DR1)을 시계 방향으로 45도 만큼 회전시킨 방향일 수 있다.
게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k)은 복수의 제1 게이트 라인들(GL1_1~GL1_m) 및 복수의 제2 게이트 라인들(GL2_1~GL2_k)을 포함한다.
제1 게이트 라인들(GL1_1~GL1_m)의 일단은 표시 패널(100)의 상측에 배치될 수 있다. 제1 게이트 라인들(GL1_1~GL1_m)의 일단은 게이트 구동부(210)에 연결되어 게이트 신호들을 수신할 수 있다.
제2 게이트 라인들(GL2_1~GL2_k)의 일단은 제1 방향(DR1)에서 표시 패널(100)의 일측(이하, 우측이라 칭함)에 배치될 수 있다.
게이트 구동부(210)가 표시 패널(100)의 상측에 배치되므로, 제2 게이트 라인들(GL2_1~GL2_k)은 게이트 구동부(210)에 직접 연결될 수 없다. 제2 게이트 라인들(GL2_1~GL2_k)을 게이트 구동부(210)에 연결하기 위해 연결 라인들(CL1~CLk)이 표시 패널(100)에 배치된다.
구체적으로, 연결 라인들(CL1~CLk)의 일단은 표시 패널(100)의 상측에 배치된다. 연결 라인들(CL1~CLk)의 일단은 표시 패널(100)의 상측에 배치된 게이트 구동부(210)에 연결되어 게이트 신호들을 수신한다.
연결 라인들(CL1~CLk) 각각의 타단은 제2 게이트 라인들(GL2_1~GL2_k) 중 대응하는 제2 게이트 라인(GL2_1~GL2_k)의 일단에 연결된다. 좌측에서 우측 방향의 순서대로 배치된 제1 내지 제k 연결 라인들(CL1~CLk)은 상부에서 하부 방향의 순서대로 배치된 제2_1 내지 2_k 게이트 라인들(GL2_1~GL2_k)에 역순으로 1:1 대응하도록 연결될 수 있다.
연결 라인들(CL1~CLk)은 제1 컨택홀들(CH1)을 통해 제2 게이트 라인들(GL2_1~GL2_k)에 연결된다. 이러한 구성은 이하 상세히 설명될 것이다. 따라서 연결 라인들(CL1~CLk)은 게이트 신호들을 수신하여 제2 게이트 라인들(GL2_1~GL2_k)에 제공할 수 있다.
데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되어 제1 방향(DR1)으로 배열된다.
도 3은 도 1에 도시된 표시 패널에서 화소들, 게이트 라인들, 및 연결 라인들을 개략적으로 도시한 도면이다.
설명의 편의를 위해 도 3에는 계단 형태로 연장된 제1 및 제2 게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k) 및 연결 라인들(CL1~CLk)이 도시되었으며, 데이터 라인들(DL1~DLn)은 생략되었다.
도 3을 참조하면, 제1 및 제2 게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k)은 제3 방향(DR3)으로 그리고 계단 형태를 갖도록 꺽여서 연장될 수 있다. 연결 라인들(CL1~CLk)은 제4 방향(DR4)으로 그리고 계단 형태를 갖도록 꺽여서 연장될 수 있다.
제1 및 제2 게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k)과 연결 라인들(CL1~CLk)이 제3 방향(DR3) 및 제4 방향(DR3)으로 그리고 직선 형태를 갖도록 연장될 경우, 화소들(PX)과 중첩된다. 이러한 경우, 금속을 포함하는 제1 및 제2 게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k)과 연결 라인들(CL1~CLk)에 의해 광 투과율(또는 개구율)이 저하될 수 있다.
이하, 화소 전극들(PE)이 배치된 영역은 화소 영역들로 정의되고, 화소 전극들(PE) 사이의 영역은 비화소 영역으로 정의된다. 또한, 표시 패널(100)의 경계와 화소 전극들(PE) 사이의 영역도 비화소 영역으로 정의된다. 즉, 화소들(PX)의 평면상의 영역은 화소 영역들 및 각 화소 영역 주변의 비화소 영역을 포함한다. 화소 영역들은 화소 전극들(PE)에 대응하는 직사각형 형상을 가질 수 있다.
광 투과율의 저하를 방지하기 위해, 제1 및 제2 게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k)과 연결 라인들(CL1~CLk)은 비화소 영역을 경유하여 연장될 수 있다.
제1 및 제2 게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k)은 제3 방향(DR3)으로 그리고 화소들(PX) 사이의 비화소 영역에서 계단 형태를 갖도록 꺽여서 연장될 수 있다. 연결 라인들(CL1~CLk)은 제4 방향(DR4)으로 그리고 화소들(PX) 사이의 비화소 영역에서 계단 형태를 갖도록 꺽여서 연장될 수 있다.
화소들(PX)은 각각 제1, 제2, 및 제3 서브 화소들(SP1,SP2,SP3)을 포함한다. 따라서, 제1 및 제2 게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k) 및 연결 라인들(CL1~CLk)은 하나의 화소(PX) 단위로 제2 방향(DR2)으로 연장되도록 꺽이고, 3 개의 제1, 제2, 제3 서브 화소들(SP1,SP2,SP3) 단위로 제1 방향(DR1)으로 연장되도록 꺽일수 있다.
도 4는 도 3에 도시된 A1 영역의 확대도 이다.
설명의 편의를 위해 도 4에는 4개의 화소들(PX)이 도시되었으나 다른 화소들(PX)의 연결 구성도 도 4에 도시된 화소들(PX)과 실질적으로 동일할 것이다.
도 4를 참조하면, 제1 서브 화소(SP1)는 레드 색을 표시하는 레드 화소(R)일 수 있다. 제2 서브 화소(SP2)는 그린 색을 표시하는 그린 화소(G)일 수 있다. 제3 서브 화소(SP3)는 블루 색을 표시하는 블루 화소(R)일 수 있다.
따라서, 동일 열에 동일 색을 갖는 서브 화소들이 배치될 수 있다. 또한, 행 방향으로 레드 화소(R), 그린 화소(G), 및 블루 화소(B)의 순서대로 서브 화소들이 배치될 수 있다. 그러나, 이에 한정되지 않고, 제1, 제2, 및 제3 서브 화소들(SP1,SP2,SP3)의 배치 구성은 다양하게 변경될 수 있다.
제1, 제2, 및 제3 서브 화소들(SP1,SP2,SP3) 각각은 제2 게이트 라인들(GL2_2~GL2_4) 중 대응하는 게이트 라인 및 데이터 라인들(DLn-5~DLn) 중 대응하는 데이터 라인에 연결된 트랜지스터(TR) 및 트랜지스터(TR)에 연결된 화소 전극(PE)을 포함한다.
트랜지스터(TR)는 제2 게이트 라인들(GL2_2~GL2_4) 중 대응하는 제2 게이트 라인에 연결된 게이트 전극, 데이터 라인들(DLn-5~DLn) 중 대응하는 데이터 라인에 연결된 소스 전극, 및 화소 전극(PE)에 연결된 드레인 전극을 포함한다.
전술한 바와 같이, 제2 게이트 라인들(GL2_2~GL2_4) 및 연결 라인들(CL1~CL4)은 하나의 화소(PX) 단위로 제2 방향(DR2)으로 연장되도록 꺽이고, 3 개의 서브 화소들(SP1,SP2,SP3) 단위로 제1 방향(DR2)으로 연장되도록 꺽일 수 있다.
연결 라인(CL3)의 타단은 대응하는 제2 게이트 라인(GL2_4)의 일단에 제1 컨택홀(CH1)을 통해 연결된다. 연결 라인(CL4)의 타단은 대응하는 제2 게이트 라인(GL2_3)의 일단에 제1 컨택홀(CH1)을 통해 연결된다. 따라서, 연결 라인들(CL3,CL4)은 게이트 신호들을 수신하여 제2 게이트 라인들(GL2_4,GL2_3)에 제공할 수 있다.
데이터 라인들(DLn-5~DLn)은 제1 방향(DR1)에서 서브 화소들(SP1,SP2,SP3) 사이에 각각 배치되어 제2 방향(DR2)으로 연장된다. 데이터 라인들(DLn-5~DLn)은 비화소 영역에 배치된다. 데이터 라인들(DLn-5~DLn)은 정극성(+)을 갖는 데이터 전압 및 부극성(-)을 갖는 데이터 전압을 교대로 수신할 수 있다.
트랜지스터(TR)는 대응하는 제2 게이트 라인을 통해 수신된 게이트 신호에 응답하여 턴 온된다. 턴 온된 트랜지스터(TR)는 대응하는 데이터 라인을 통해 수신된 데이터 전압을 화소 전극(PE)에 제공한다.
화소 전극(PE)과 마주보도록 배치된 공통 전극(이하, 도 5 내지 7 참조)에 제공되는 공통 전압과 화소 전극(PE)에 제공된 데이터 전압의 전압 차이에 의해 화소 전극(PE)과 공통 전극 사이에 전계가 형성된다.
화소 전극(PE)과 공통 전극(CE) 사이에 형성된 전계에 의해 화소 전극(PE)과 공통 전극(CE) 사이에 배치된 액정층의 액정 분자들이 구동된다. 전계에 의해 구동되는 액정 분자들에 의해 광 투과율이 조절되어 영상이 표시된다.
도 5는 도 4에 도시된 A2 영역의 단면도이다. 도 6은 도 4에 도시된 A3 영역의 단면도이다. 도 7은 도 4에 도시된 A4 영역의 단면도이다.
도 5는 실질적으로 트랜지스터(TR)의 단면 구성 및 연결 라인(CL2)의 단면 구성을 보여주기 위한 도면이다. 도 6은 실질적으로 제2 게이트 라인(GL2_2), 데이터 라인(DLn-2), 및 연결 라인(CL3)의 단면 구성을 보여주기 위한 도면이다. 도 7은 실질적으로, 제1 컨택홀(CH1)을 통해 연결되는 제2 게이트 라인(GL2_4) 및 연결 라인(CL3)의 단면 구성을 보여주기 위한 도면이다.
도 5, 도 6, 및 도 7을 참조하면, 표시 패널(100)는 제1 기판(110), 제2 기판(120), 및 제1 기판(100)과 제2 기판(120) 사이에 배치된 액정층(LC)을 포함한다.
제1 기판(110)은 제1 베이스 기판(SUB1), 트랜지스터(TR), 제1 내지 제3 절연막들(INS1,INS2,INS3), 컬러 필터(CF), 블랙 매트릭스(BM), 제2 게이트 라인들(GL2_2, GL2_4), 데이터 라인(DLn-2), 및 연결 라인들(CL2,CL3)을 포함한다.
구체적으로, 제1 베이스 기판(SUB1) 상에 트랜지스터(TR)의 게이트 전극(GE) 및 제2 게이트 라인들(GL2_2, GL2_4)이 배치된다. 도시하지 않았으나, 제1 게이트 라인들(GL1_1~GL1_m)도 제1 베이스 기판(SUB1) 상에 배치된다.
제1 베이스 기판(SUB1)은 투명 또는 불투명한 절연 기판일 수 있다. 예를 들어, 제1 베이스 기판(SUB1)은 실리콘 기판, 유리 기판, 및 플라스틱 기판일 수 있다.
제1 베이스 기판(SUB1) 상에 게이트 전극(GE1) 및 제2 게이트 라인들(GL2_2, GL2_4)을 덮도록 제1 절연막(INS1)이 배치된다. 제1 절연막(INS1)은 게이트 절연막으로 정의될 수 있다. 제1 절연막(INS1)은 무기 물질을 포함하는 무기 절연막일 수 있다.
게이트 전극(GE)을 덮고 있는 제1 절연막(INS1) 상에 트랜지스터(TR)의 반도체 층(SM)이 배치된다. 도시하지 않았으나, 반도체 층(SM)은 액티브 층 및 오믹 콘택층을 포함할 수 있다.
반도체 층(SM) 및 제1 절연막(INS1) 상에 트랜지스터(TR)의 소스 전극(SE) 및 드레인 전극(DE)이 서로 이격되어 배치된다. 반도체 층(SM)은 소스 전극(SE) 및 드레인 전극(DE) 사이에서 전도 채널(conductive channel)을 형성한다. 또한, 제1 절연막(INS1) 상에 데이터 라인(DLn-2)이 배치된다.
제1 절연막(INS1) 상에 트랜지스터(TR) 및 데이터 라인(DLn-2)을 덮도록 제2 절연막(INS2)이 배치된다. 제2 절연막(INS2)은 패시베이션(passivation)막으로 정의될 수 있다. 제2 절연막(INS2)은 무기물질을 포함하는 무기 절연막일 수 있다. 제2 절연막(INS2)은 노출된 반도체 층(SM)의 상부를 커버 한다.
제2 절연막(INS2) 상에 컬러 필터들(CF)이 배치된다. 전술한 바와 같이 동일 열에 동일 색을 갖는 서브 화소들이 배치된다. 컬러 필터들(CF)은 레드 컬러 필터, 그린 컬러 필터, 및 블루 컬러 필터를 포함할 수 있다. 컬러 필터들(CF)은 제1, 제2, 및 제3 서브 화소들(SP1,SP2,SP3)을 투과하는 광에 색을 제공한다.
레드, 그린, 및 블루 컬러 필터들이 각각 대응하는 열의 서브 화소들에 배치될 수 있다. 컬러 필터들(CF)은 동일 색을 갖는 서브 화소들에 배치되기 위해 제2 방향(DR2)으로 연장된다. 또한, 컬러 필터들(CF)은 제1 방향(DR1)으로 배열된다. 도 6에 도시된 바와 같이 서로 인접한 컬러 필터들(CF)은 서로 인접한 컬러 필터들(CF)의 경계에서 부분적으로 오버랩될 수 있다.
화소 영역(PA)에서 컬러 필터들(CF) 상에 화소 전극(PE)이 배치된다. 화소 전극(PE)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 화소 전극(PE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 물질로 형성될 수 있다.
화소 전극(PE)으로부터 비화소 영역(PA)으로 연장된 연결 전극(CNE)은 컬러 필터(CF) 및 제2 절연막(INS2)을 관통하여 형성된 제2 컨택홀(CH2)을 통해 드레인 전극(DE)에 전기적으로 연결된다.
컬러 필터들(CF) 상에 화소 전극(PE)을 덮도록 제3 절연막(INS3)이 배치된다. 비화소 영역(NPA)에서 제3 절연막(INS3) 상에 연결 라인들(CL2,CL3)이 배치된다. 비화소 영역(NPA)에서 연결 라인들(CL2,CL3) 상에 블랙 매트릭스(BM)가 배치된다. 즉, 블랙 매트릭스(BM) 및 연결 라인들(CL2,CL3)은 서로 오버랩되도록 배치된다.
블랙 매트릭스(BM)는 비화소 영역(NPA)에서 불필요한 광을 차단한다. 또한, 블랙 매트릭스(BM)는 화소 영역들(PA)의 가장 자리에서 발생할 수 있는 액정 분자들의 이상 거동에 의한 빛 샘을 차단한다.
제2 기판(120)은 제2 베이스 기판(SUB2), 화소 전극(PE)과 마주보도록 제2 베이스 기판(SUB2)의 하부에 배치된 공통 전극(CE), 및 공통 전극(CE) 하부에 배치된 제4 절연막(INS4)을 포함한다. 제2 베이스 기판(121)은 투명 또는 불투명한 절연 기판 일 수 있다.
공통 전극(CE)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 공통 전극(CE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 물질로 형성될 수 있다.
도 8은 도 4에 도시된 A1 영역의 블랙 매트릭스를 보여주기 위한 확대도이다. 도 9는 도 4에 도시된 B1 영역의 블랙 매트릭스를 보여주기 위한 확대도이다.
도 8 및 도 9를 참조하면, 연결 라인들(CL1~CL4)과 오버랩되도록 배치되는 블랙 매트릭스(BM)는 소정의 패턴을 갖는다.
구체적으로, 블랙 매트릭스들(BM)은 연결 라인들(CL1~CL4)과 오버랩되지 않는 제1 블랙 매트릭스(BM1) 및 연결 라인들(CL1~CL4)과 오버랩되는 복수의 제2 블랙 매트릭스들(BM2)을 포함한다.
제1 블랙 매트릭스(BM1)는 연결 라인들(CL1~CL4)이 배치되지 않은 표시 패널(100)의 비화소 영역(NDA)에 배치된다. 제1 블랙 매트릭스(BM1)는 제2 블랙 매트릭스들(BM2)과 분리된다.
제2 블랙 매트릭스들(BM2)은 계단 형태로 그리고 제4 방향(DR4)으로 연장되고, 제3 방향(DR3)으로 배열된다. 제2 블랙 매트릭스들(BM2)은 하나의 화소(PX) 단위로 제2 방향(DR2)으로 연장되도록 꺽이고, 3 개의 제1, 제2, 및 제3 서브 화소들(SP1,SP2,SP3) 단위로 제1 방향(DR1)으로 연장되도록 꺽일 수 있다. 또한 제2 블랙 매트릭스들(BM2)은 비화소 영역(NPA)에 배치되고, 비화소 영역(NPA)에서 서로 분리된다.
제2 블랙 매트릭스들(BM2)이 배치된 표시 패널(100)의 영역(이하, 중첩 영역이라 칭함)에서 서로 인접한 제2 블랙 매트릭스들(BM2) 사이의 영역은 제1 비 블랙 매트릭스 영역들(NBM1) 및 제2 비 블랙 매트릭스 영역들(NBM2)을 포함한다. 제1 및 제2 비 블랙 매트릭스 영역들(NBM1,NBM2)은 실질적으로 블랙 매트릭스(BM)가 배치되지 않는 영역이다.
제1 비 블랙 매트릭스 영역들(NBM1)은 중첩 영역에서 제4 방향(DR4)으로 서로 인접하고 서로 마주보는 제1 서브 화소(SP1)의 화소 영역(PA)의 꼭지점 및 제3 서브 화소(SP3)의 화소 영역(PA)의 꼭지점을 연결한다.
중첩 영역에서 제1 비 블랙 매트릭스 영역들(NBM1)은 최상부에 배치된 제1 서브 화소들(SP1) 각각의 화소 영역(PA)의 상측의 소정의 영역에서 상부로 연장된다. 중첩 영역에서 제1 비 블랙 매트릭스 영역들(NBM1)은 최우측에 배치된 제3 서브 화소들(SP3) 각각의 화소 영역(PA)의 우측의 소정의 영역에서 우측으로 연장된다.
중첩 영역에서 제2 비 블랙 매트릭스 영역들(NBM2)은 제1 방향(DR1)으로 서로 마주보는 화소 영역들(PA)의 변들의 중심을 연결하고 제1 방향(DR1)으로 연장될 수 있다.
연결 라인들(CL1~CL4)은 앞서 도 5 내지 도 7에서 설명된 바와 같이, 제2 블랙 매트릭스들(BM2)과 오버랩되도록 형성된다. 또한, 실질적으로 연결 라인들(CL1~CL4)은 제2 블랙 매트릭스들(BM2)과 동일한 패턴 형상을 갖는다. 즉, 연결 라인들(CL1~CL4)은 각각 제2 블랙 매트릭스들(BM2) 중 대응하는 제2 블랙 매트릭스(BM2)와 동일한 형상을 갖고 오버랩되도록 배치된다.
본 발명의 실시 예에서 연결 라인들(CL1~CLk)은, 연결 라인들이 게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k)과 동일한 폭을 가질 때보다, 큰 폭을 갖는다. 일반적으로 저항은 배선의 폭에 반비례한다. 따라서, 연결 라인(CL1~CLk)을 통해 전송되는 게이트 신호의 전송 특성이 향상될 수 있다.
결과적으로, 본 발명의 실시 예에 따른 표시 장치(400)는 네로우 베젤을 구현하고 게이트 신호의 전송 특성을 향상시킬 수 있다.
도 10 내지 도 14는 본 발명의 실시 예에 따른 표시 장치의 제조 방법을 설명하기 위한 도면이다.
도 10 내지 도 14는 설명의 편의를 위해 도 5 내지 도 7에 도시된 단면도를 이용하였다.
도 10을 참조하면, 제1 베이스 기판(SUB1) 상에 트랜지스터(TR) 및 트랜지스터(TR)에 연결되는 제2 게이트 라인들(GL2_2,GL2_4) 및 데이터 라인(DLn-2)이 형성된다. 트랜지스터(TR), 게이트 라인들(GL2_2,GL2_4), 및 데이터 라인(DLn-2) 상에 컬러 필터들(CF)이 형성된다.
도 11을 참조하면, 컬러 필터(CF)를 관통하여 드레인 전극(DE)의 소정의 영역을 노출시키는 제2 컨택홀(CH2)이 형성된다. 화소 영역(PA)에서 컬러 필터(CF) 상에 화소 전극(PE)이 형성된다. 또한, 화소 전극(PE)으로부터 연장된 연결 전극(CNE)이 제2 컨택홀(CH2)을 통해 드레인 전극(DE)에 연결된다.
컬러 필터들(CF) 및 화소 전극(PE) 상에 제3 절연막(INS3)이 형성된다. 제3 절연막(INS3), 컬러 필터(CF), 및 제1 및 제2 절연막들(INS1,INS2)을 관통하여 제2 게이트 라인(GL2_4)의 일단의 소정의 영역을 노출시키는 제1 컨택홀(CH1)이 형성된다.
제3 절연막(INS3) 상에 메탈층(ML)이 형성된다. 메탈층(ML)은 제1 컨택홀(CH1)을 통해 제2 게이트 라인(GL2_4)의 일단에 전기적으로 연결된다.
도 12를 참조하면, 메탈층(ML) 상에 흑색을 갖는 감광성 수지(PR)(또는 포토 레지스트)가 형성된다. 감광성 수지(PR)는 포지티브 타입의 포토 레지스트일 수 있다.
도 13을 참조하면, 화소 영역(PA)의 감광성 수지(PR)가 노광 및 현상되어 제거된다. 또한, 도시되지 않았으나, 제1 및 제2 비 블랙 매트릭스 영역들(NBM1,NBM2)의 감광성 수지(PR)가 노광 및 현상되어 제거된다.
도시되지 않았으나, 감광성 수지(PR)를 노광하기 위해 블랙 매트릭스(BM)와 동일한 형상을 갖는 포토 마스크가 사용될 수 있다. 포토 마스크는 화소 영역(PA) 및 제1 및 제2 비 블랙 매트릭스 영역들(NBM1,NBM2)에서 광을 투과시켜 감광성 수지(PR)에 제공하고, 블랙 매트릭스(BM)가 형성되기 위한 영역에서 광을 차단시킨다.
잔존하는 감광성 수지(PR)에 의해 블랙 매트릭스(BM)가 형성된다. 도 13에 도시된 블랙 매트릭스(BM)는 제2 블랙 매트릭스들(BM2)이다. 단면으로 도시되지 않았으나, 제1 블랙 매트릭스(BM)도 잔존하는 감광성 수지(PR)에 의해 형성될 수 있다.
도 14를 참조하면, 잔존하는 제2 블랙 매트릭스들(BM2)을 마스크로 하여 제2 블랙 매트릭스들(BM2)와 오버랩되지 않은 메탈층(ML)이 식각되어 제거된다. 메탈층(ML)이 식각되어 제2 블랙 매트릭스들(BM2)과 오버랩되는 연결 라인들(CL2,CL3)이 형성된다.
연결 라인들(CL1~CLk)이 게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k)과 동일한 폭을 갖고, 게이트 라인들(GL1_1~GL1_m,GL2_1~GL2_k)의 하부나 데이터 라인들(DL1~DLn)의 상부에 형성될 수 있다. 이러한 경우, 연결 라인들(CL1~CLk)을 패터닝 하기 위한 추가적인 마스크가 요구된다. 일반적으로, 마스크는 고가이므로, 마스크의 추가는 제조 비용을 상승시킨다. 또한, 마스크의 추가에 따라서 공정이 추가되므로, 제조 공정이 증가 된다.
그러나, 본 발명의 실시 예에서 블랙 매트릭스(BM)를 패터닝하기 위한 마스크를 이용하여 연결 라인들(CL1~CLk)을 형성하므로, 연결 라인들(CL1~CLk)을 형성하기 위한 별도의 마스크가 요구되지 않는다. 따라서, 제조 비용이 절감되고, 공정을 단순화시킬 수 있다.
결과적으로, 본 발명의 실시 예에 따른 표시 장치(400)의 제조 방법은 제조 비용을 절감하고, 제공 공정을 단순화시킬 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널 200: 구동부
300: 인쇄 회로 기판 400: 표시 장치
110: 제1 기판 120: 제2 기판
210: 게이트 구동부 220: 데이터 구동부
10: 제1 연성 회로 기판 20: 제2 연성 회로 기판

Claims (20)

  1. 제1 방향 및 상기 제1 방향과 교차하는 제2 방향 사이의 제3 방향으로 연장된 복수의 제1 및 제2 게이트 라인들;
    상기 제2 방향으로 연장된 데이터 라인들;
    상기 제3 방향과 교차하는 제4 방향으로 연장되어 상기 제2 게이트 라인들에 연결된 연결 라인들;
    상기 제1 게이트 라인들, 상기 연결 라인들, 및 상기 데이터 라인들에 연결되며, 화소 영역들을 포함하는 복수의 화소들이 배치된 표시 패널; 및
    상기 각 화소 영역 주변의 비화소 영역에 배치된 블랙 매트릭스를 포함하고,
    상기 블랙 매트릭스는,
    상기 연결 라인들과 오버랩되지 않는 제1 블랙 매트릭스; 및
    상기 연결 라인들과 오버랩되는 복수의 제2 블랙 배트릭스들을 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제2 방향에서 상기 표시 패널의 일측에 연결된 게이트 구동부 및 데이터 구동부를 더 포함하고,
    상기 제1 게이트 라인들의 일단 및 상기 연결 라인들의 일단은 상기 게이트 구동부에 연결되고, 상기 데이터 라인들의 일단은 상기 데이터 구동부에 연결되는 표시 장치.
  3. 제 2 항에 있어서,
    상기 제2 게이트 라인들의 일단은 상기 제1 방향에서 상기 표시 패널의 일측에 배치되고, 상기 연결 라인들 각각의 타단은 상기 제2 게이트 라인들 중 대응하는 제2 게이트 라인의 일단에 연결되는 표시 장치.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 라인들은 상기 제3 방향으로 그리고 계단 형태로 연장되고, 상기 연결 라인들은 상기 제4 방향으로 그리고 계단 형태로 연장되는 표시 장치.
  5. 제 1 항에 있어서,
    상기 각 화소는 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함하고, 상기 제1, 제2, 및 제3 서브 화소들 각각은 상기 제1 및 제2 게이트 라인들 중 대응하는 게이트 라인 및 상기 데이터 라인들 중 대응하는 데이터 라인에 연결되는 표시 장치.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 게이트 라인들 및 상기 연결 라인들은 하나의 화소 단위로 상기 제2 방향으로 연장되도록 꺽이고, 상기 제1, 제2, 제3 서브 화소들 단위로 상기 제1 방향으로 연장되도록 꺽이는 표시 장치.
  7. 제 5 항에 있어서,
    상기 제1, 제2, 및 제3 서브 화소들 각각은,
    상기 화소 영역들 중 대응하는 화소 영역에 배치된 화소 전극;
    상기 제1 및 제2 게이트 라인들 중 대응하는 게이트 라인에 연결된 게이트 전극, 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 소스 전극, 및 상기 대응하는 화소 전극에 연결된 드레인 전극을 포함하는 트랜지스터를 포함하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 표시 패널은,
    상기 트랜지스터가 배치된 제1 베이스 기판;
    상기 제2 방향으로 연장되어 제2 방향으로 배열된 화소들에 오버랩되도록 배치되고, 상기 트랜지스터를 덮도록 상기 제1 베이스 기판상에 배치된 복수의 컬러 필터들; 및
    상기 컬러 필터들 상에 배치된 상기 화소 전극들을 덮도록 상기 컬러 필터들 상에 배치된 절연막을 포함하고,
    상기 연결 라인들은 상기 비표시 영역에서 상기 제2 블랙 매트릭스들과 오버랩되도록 상기 절연막 상에 배치되고, 상기 블랙 매트릭스들은 상기 연결 라인들 상에 배치되는 표시 장치.
  9. 제 8 항에 있어서,
    상기 컬러 필터들을 관통하여 상기 제2 게이트 라인들의 소정의 영역을 노출시키는 복수의 제1 컨택홀들; 및
    상기 컬러 필터들을 관통하여 상기 드레인 전극들의 소정의 영역을 노출시키는 복수의 제2 컨택홀들을 더 포함하고,
    상기 연결 라인들은 상기 제1 컨택홀들을 통해 상기 제2 게이트 라인들에 전기적으로 연결되고, 상기 화소 전극들은 연장되어 상기 제2 컨택홀들을 통해 상기 드레인 전극들에 연결되는 표시 장치.
  10. 제 5 항에 있어서,
    상기 연결 라인들은 각각 상기 제2 블랙 배트릭스들 중 대응하는 제2 블랙 매트릭스와 동일한 형상을 갖고, 상기 대응하는 제2 블랙 매트릭스와 오버랩되는 표시 장치.
  11. 제 10 항에 있어서,
    상기 제2 블랙 매트릭스들은 계단 형태로 그리고 상기 제4 방향으로 연장되어 서로 분리되도록 배치되는 표시 장치.
  12. 제 10 항에 있어서,
    상기 각 서브 화소의 화소 영역은 직사각형 형상을 갖고,
    서로 인접한 제2 블랙 매트릭스들 사이의 영역은,
    상기 제2 블랙 매트릭스들이 배치된 중첩 영역에서 상기 제4 방향으로 서로 마주보는 제1 서브 화소의 화소 영역의 꼭지점 및 제3 서브 화소의 화소 영역의 꼭지점을 연결하고, 상기 중첩 영역에서 최상부에 배치된 제1 서브 화소들 각각의 화소 영역의 상측의 소정의 영역에서 상부로 연장되고, 최우측에 배치된 제3 서브 화소들 각각의 화소 영역의 우측의 소정의 영역에서 우측으로 연장되는 복수의 제1 비 블랙 매트릭스 영역들; 및
    상기 제1 방향에서 상기 중첩 영역의 상기 화소 영역들의 변들의 중심을 연결하고 상기 제1 방향으로 연장되는 복수의 제2 비 블랙 매트릭스 영역들을 포함하는 표시 장치.
  13. 제1 방향 및 상기 제1 방향과 교차하는 제2 방향 사이의 제3 방향으로 연장된 복수의 제1 및 제2 게이트 라인들을 형성하는 단계;
    상기 제1 및 제2 게이트 라인들과 절연되고, 상기 제2 방향으로 연장된 데이터 라인들을 형성하는 단계;
    상기 데이터 라인들과 절연되고 상기 제3 방향과 교차하는 제4 방향으로 연장되어 상기 제2 게이트 라인들에 연결된 연결 라인들을 형성하는 단계;
    상기 제1 게이트 라인들, 상기 연결 라인들, 및 상기 데이터 라인들에 연결되며, 화소 영역들을 포함하는 복수의 화소들을 형성하는 단계;
    상기 각 화소 영역 주변의 비화소 영역에서 상기 화소들 상에 블랙 매트릭스를 형성하는 단계를 포함하고,
    상기 블랙 매트릭스는,
    상기 연결 라인들과 오버랩되지 않는 제1 블랙 매트릭스; 및
    상기 연결 라인들과 오버랩되는 복수의 제2 블랙 배트릭스들을 포함하는 표시 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제1 게이트 라인들의 일단, 상기 데이터 라인들의 일단, 및 상기 연결 라인들의 일단은 상기 제2 방향에서 상기 화소들이 형성되는 표시 패널의 상측에 배치되고, 상기 제2 게이트 라인들의 일단은 상기 제1 방향에서 상기 표시 패널의 일측에 배치되고, 상기 연결 라인들 각각의 타단은 상기 제2 게이트 라인들 중 대응하는 제2 게이트 라인의 일단에 연결되는 표시 장치의 제조 방법.
  15. 제 13 항에 있어서,
    상기 제1 및 제2 게이트 라인들은 상기 제3 방향으로 그리고 계단 형태를 갖도록 연장되고, 상기 연결 라인들은 상기 제4 방향으로 그리고 계단 형태를 갖도록 연장되는 표시 장치의 제조 방법.
  16. 제 13 항에 있어서,
    상기 각 화소는 상기 제1 및 제2 게이트 라인들 중 대응하는 게이트 라인 및 상기 데이터 라인들 중 대응하는 데이터 라인에 각각 연결되는 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함하고,
    상기 제1 및 제2 게이트 라인들 및 상기 연결 라인들은 하나의 화소 단위로 상기 제2 방향으로 연장되도록 꺽이고, 상기 제1, 제2, 제3 서브 화소들 단위로 상기 제1 방향으로 연장되도록 꺽이는 표시 장치의 제조 방법.
  17. 제 13 항에 있어서,
    상기 제1, 제2, 및 제3 서브 화소들 각각을 형성하는 단계는,
    제1 베이스 기판을 준비하는 단계;
    상기 제1 베이스 기판상에 상기 제1 및 제2 게이트 라인들 중 대응하는 게이트 라인에 연결된 게이트 전극, 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 소스 전극, 및 드레인 전극을 포함하는 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 덮도록 상기 제1 베이스 기판상에 컬러 필터를 형성하는 단계;
    상기 화소 영역에서 상기 트랜지스터 상에 형성되고 상기 드레인 전극에 연결되는 화소 전극을 형성하는 단계;
    상기 화소 전극을 덮도록 상기 컬러 필터 상에 절연막을 형성하는 단계;
    상기 절연막 상에 메탈층을 형성하는 단계;
    상기 절연막 상에 흑색을 갖는 감광성 수지를 형성하는 단계;
    상기 감광성 수지를 노광 및 현상하여 상기 제1 및 제2 블랙 매트릭스들을 형성하는 단계; 및
    상기 제1 및 제2 블랙 매트릭스들을 마스크로 하여 상기 메탈층을 식각하여 상기 연결 라인들을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 컬러 필터들 관통하여 상기 제2 게이트 라인들의 소정의 영역을 노출시키는 복수의 제1 컨택홀들을 형성하는 단계; 및
    상기 컬러 필터들을 관통하여 상기 드레인 전극들의 소정의 영역을 노출시키는 복수의 제2 컨택홀들을 형성하는 단계를 더 포함하고,
    상기 연결 라인들은 상기 제1 컨택홀들을 통해 상기 제2 게이트 라인들에 전기적으로 연결되고, 상기 화소 전극들은 연장되어 상기 제2 컨택홀들을 통해 상기 드레인 전극들에 연결되는 표시 장치의 제조 방법.
  19. 제 16 항에 있어서,
    상기 연결 라인들은 각각 상기 제2 블랙 배트릭스들 중 대응하는 제2 블랙 매트릭스와 동일한 형상을 갖고, 상기 대응하는 제2 블랙 매트릭스와 오버랩되고, 상기 제2 블랙 매트릭스들은 계단 형태로 그리고 상기 제4 방향으로 연장되어 서로 분리되도록 배치되는 표시 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 각 서브 화소의 화소 영역은 직사각형 형상을 갖고,
    서로 인접한 제2 블랙 매트릭스들 사이의 영역은,
    상기 제2 블랙 매트릭스들이 배치된 중첩 영역에서 상기 제4 방향으로 서로 마주보는 제1 서브 화소의 화소 영역의 꼭지점 및 제3 서브 화소의 화소 영역의 꼭지점을 연결하고, 상기 중첩 영역에서 최상부에 배치된 제1 서브 화소들 각각의 화소 영역의 상측의 소정의 영역에서 상부로 연장되고, 최우측에 배치된 제3 서브 화소들 각각의 화소 영역의 우측의 소정의 영역에서 우측으로 연장되는 복수의 제1 비 블랙 매트릭스 영역들; 및
    상기 중첩 영역에서 상기 제1 방향으로 서로 마주보는 상기 화소 영역들의 변들의 중심을 연결하고 상기 제1 방향으로 연장되는 복수의 제2 비 블랙 매트릭스 영역들을 포함하는 표시 장치의 제조 방법.
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