KR20160048277A - 칩 내장 패키지 및 그 제조방법 - Google Patents

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KR20160048277A
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문기일
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송윤미
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Abstract

칩 내장 패키지는, 상부면에 배치되는 접속부재를 포함하고, 접속부재가 하부를 향하도록 배치되는 칩과, 칩의 하부면을 노출하면서 칩의 측면들 및 상부면을 덮는 제1 절연층과, 칩의 하부면을 덮는 제2 절연층과, 제1 절연층 위에서 제1 절연층의 일부가 노출되도록 배치되는 복수개의 회로패턴들과, 회로패턴들의 일부가 노출되도록 제1 절연층 및 회로패턴들 위에 배치되는 제3 절연층과, 제3 절연층을 통해 노출되는 회로패턴에 접속되도록 배치되는 외부 접속단자와, 제2 절연층 위에 배치되는 전자기파 차폐층과, 제1 절연층을 관통하여 칩의 접속부재와 회로패턴을 연결시키는 제1 비아와, 그리고 제1 절연층 및 제2 절연층을 관통하여 전자기파 차폐층과 회로패턴을 연결시키는 제2 비아를 포함한다.

Description

칩 내장 패키지 및 그 제조방법{Embedded package and method of fabricating the same}
본 출원은 칩 내장 패키지 및 그 제조방법에 관한 것으로서, 특히 단일 절연물질층으로 구성되는 복수의 절연층들 내에 칩이 내장되는 칩 내장 패키지 및 그 제조방법에 관한 것이다.
휴대용 전자제품의 소형화가 급격하게 진행됨으로써 전자제품 내에서 반도체 패키지가 점유할 공간이 점점 감소되고 있으며, 이에 따라 반도체 패키지의 소형화를 위한 연구가 지속적으로 이루어지고 있다. 이와 같은 추세에 따라 반도체 패키지의 소형화를 위한 여러 방법들 중 하나로서, 칩을 기판 표면이 아닌 기판 내부에 내장하는 칩 내장 패키지(embedded package)가 제안된 바 있다. 칩 내장 패키지는, 칩이 기판 내부에 내장됨에 따라 패키지 소형화에 유리하며, 칩과 기판 사이의 전기적 접속 길이도 줄어들어 패키지의 구동능력을 향상시킨다.
본 출원이 해결하고자 하는 과제는, 단일 절연물질층으로 구성되는 복수의 절연층들 내에 칩이 내장되고, 전자기파 차단 효율이 증대되도록 하는 칩 내장 패키지를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 칩 내장 패키지를 제조하는 방법을 제공하는 것이다.
일 예에 따른 칩 내장 패키지는, 상부면에 배치되는 접속부재를 포함하고, 접속부재가 하부를 향하도록 배치되는 칩과, 칩의 하부면을 노출하면서 칩의 측면들 및 상부면을 덮는 제1 절연층과, 칩의 하부면을 덮는 제2 절연층과, 제1 절연층 위에서 제1 절연층의 일부가 노출되도록 배치되는 복수개의 회로패턴들과, 회로패턴들의 일부가 노출되도록 제1 절연층 및 회로패턴들 위에 배치되는 제3 절연층과, 제3 절연층을 통해 노출되는 회로패턴에 접속되도록 배치되는 외부 접속단자와, 제2 절연층 위에 배치되는 전자기파 차폐층과, 제1 절연층을 관통하여 칩의 접속부재와 회로패턴을 연결시키는 제1 비아와, 그리고 제1 절연층 및 제2 절연층을 관통하여 전자기파 차폐층과 회로패턴을 연결시키는 제2 비아를 포함한다.
다른 예에 따른 칩 내장 패키지는,
본 예에 따르면, 칩 내장 패키지에서 칩을 내장하는 절연층들을 복수로 구성하고, 이 절연층들이 모두 동일한 절연물질층으로 구성되도록 함으로써, 절연층들 사이의 물성차에 의해 스트레스 발생과 같은 문제를 최소화할 수 있다는 이점이 제공된다. 또한 관통비아들을 칩의 둘레를 따라 일정한 규칙하에 배치시킴으로써 칩의 측면 방향으로의 전자기파 차단을 효과적으로 제공할 수 있다.
도 1은 일 예에 따른 칩 내장 패키지를 나타내 보인 단면도이다.
도 2는 다른 예에 따른 칩 내장 패키지를 나타내 보인 단면도이다.
도 3은 도 2의 칩 내장 패키지의 칩과 제 관통비아들 사이의 평면 배치 관계를 설명하기 위해 나타내 보인 평면도이다.
도 4는 또 다른 예에 따른 칩 내장 패키지를 나타내 보인 단면도이다.
도 5는 또 다른 예에 따른 칩 내장 패키지를 나타내 보인 단면도이다.
도 6은 도 5의 칩 내장 패키지의 칩들과 제1 관통비아들 사이의 평면 배치 관계를 설명하기 위해 나타내 보인 평면도이다.
도 7 내지 도 13은 일 예에 따른 칩 내장 패키지의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 14 내지 도 21은 다른 예에 따른 칩 내장 패키지의 제조방법을 설명하기 위해 나타내 보인 도면들이다.
도 22 내지 도 30은 또 다른 예에 따른 칩 내장 패키지의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 31 내지 도 40은 또 다른 예에 따른 칩 내장 패키지의 제조방법을 설명하기 위해 나타내 보인 도면들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이며 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 경우를 특정하여 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되거나 체결되는 것을 의미하며, 이러한 체결 구조에 추가적인 부재가 더 개재될 수도 있다. "직접적으로 연결"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다. 칩은 전자 회로가 집적된 반도체 기판이 칩(chip) 형태로 절단 가공된 형태를 의미할 수 있다. 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 칩이나 또는 논리 집적회로가 집적된 로직(logic) 칩을 의미할 수 있다.
도 1은 일 예에 따른 칩 내장 패키지를 나타내 보인 단면도이다. 도 1을 참조하면, 칩 내장 패키지(100)는, 칩(110)이 제1 절연층(121) 및 제2 절연층(122) 내에 내장되는 구조를 갖는다. 칩(110)은 상부면(111) 및 하부면(112)을 갖는다. 칩(110)의 상부면에는 접속부재(115)가 배치된다. 도면에 나타내지는 않았지만, 칩(110)의 활성층은 접속부재(115)가 배치되는 상부면(111)에 인접하게 배치된다. 일 예에서 접속부재(115)는 금속 패드일 수 있다. 제2 절연층(122)은 제1 절연층(121) 위에 배치된다. 즉 제1 절연층(121)의 상부면은 제2 절연층(122)의 하부면에 부착된다. 제1 절연층(121) 및 제2 절연층(122)은 동일한 절연물질로 구성될 수 있다. 일 예에서 제1 절연층(121) 및 제2 절연층(122)은 레진(Resin)으로 이루어지는 절연물질로 이루어질 수 있다. 이 레진으로 이루어지는 절연물질은 레진이 코팅된 구리(RCC; Resin-Coated-Copper)층을 구성하는 절연물질일 수 있다.
제1 절연층(121) 및 제2 절연층(122) 내에서 칩(110)은, 상부면(111)이 하부를 향하도록 배치된다. 즉 칩(110)은, 제1 절연층(121) 및 제2 절연층(122) 내에서, 활성층 및 접속부재(115)가 아래 방향으로 향하는 페이스-다운(face-down) 구조로 배치된다. 칩(110)의 상부면(111) 및 측면은 제1 절연층(121)과 접한다. 칩(110)의 하부면(112)은 제1 절연층(121)의 상부면과 동일한 수평 레벨상에 배치될 수 있다. 이 경우 제2 절연층(122)의 하부면은 칩(110)의 하부면(112)과 제1 절연층(121)의 상부면에 접한다.
제2 절연층(122)의 상부면 위에는 금속층(152)이 배치된다. 금속층(152)은, 칩 내장 패키지(100)의 상부 방향으로의 전자기파 차폐층으로 기능한다. 또한 금속층(152)은 칩(110)으로부터 발생되는 열을 외부로 방출시키는 방열층으로서도 기능한다. 일 예에서 금속층(152)은, 레진이 코팅된 구리(RCC)층을 구성하는 구리층을 시드층으로 한 일렉트로플레이팅 방법에 의해 형성된 구리층일 수 있다.
제1 절연층(121)의 하부면 위에는 복수개의 회로패턴들(151-1, 151-2, 151-3)이 배치된다. 회로패턴(151-1)은 하부비아(141)를 통해 칩(110)의 접속부재(115)에 전기적으로 연결된다. 하부비아(141)는 제1 절연층(121)의 일부를 관통하여 칩(110)의 접속부재(115)를 노출시키는 하부비아홀(131) 내부를 금속층으로 채운 구조를 갖는다. 하부비아(141)는 칩(110)과 외부접속단자 사이의 신호 이동 경로를 제공한다. 회로패턴(151-2)은 관통비아(142)를 통해 금속층(152)과 전기적으로 연결된다. 관통비아(142)는 제1 절연층(121) 및 제2 절연층(122)을 관통하는 관통비아홀(132) 내부를 금속층으로 채운 구조를 갖는다. 관통비아(142)는 금속층(152)에 그라운드 전압이 인가되도록 하면서, 칩 내장 패키지(100)의 측면 방향으로의 전자기파 차단 기능도 수행한다. 회로패턴(151-3)은, 비록 도면에 나타내지는 않았지만, 칩(110)의 다른 접속부재에 컨택되거나, 또는 다른 회로패턴들(151-1, 151-2)과 전기적으로 연결될 수 있다.
복수개의 회로패턴들(151-1, 151-2, 151-3)은, 금속층(152)과 마찬가지로, 레진이 코팅된 구리(RCC)층을 구성하는 구리층을 시드층으로 한 일렉트로플레이팅 방법에 의해 형성된 패턴들일 수 있다. 하부비아(141) 및 제2 비아(142)는 회로패턴들(151-1, 151-2, 151-3)을 구성하는 물질층과 동일한 물질층으로 이루어질 수 있다. 이 경우 복수개의 회로패턴들(151-1, 151-2, 151-3)로 패터닝되기 이전의 금속층과, 제2 절연층(122) 위의 금속층(152)과, 그리고 하부비아(141) 및 관통비아(142)는, 동일한 일렉트로플레이팅 공정을 통해 형성될 수 있다.
회로패턴들(151-1, 151-2, 151-3)과, 회로패턴들(151-1, 151-2, 151-3) 사이에서 노출되는 제1 절연층(121)의 하부면 위에는 제3 절연층(123)이 배치된다. 제3 절연층(123)은 회로패턴(151-3)을 노출시키는 개구부(161)를 갖는다. 일 예에서 제3 절연층(123)은 레진(Resin)으로 이루어지는 절연물질로 이루어질 수 있다. 이 레진으로 이루어지는 절연물질은 레진이 코팅된 구리(RCC)층을 구성하는 절연물질일 수 있다. 외부 접속단자, 예컨대 솔더볼(170)은 개구부(161)에 의해 노출되는 회로패턴(151-3)에 접속되도록 배치된다.
도 2는 다른 예에 따른 칩 내장 패키지를 나타내 보인 단면도이다. 그리고 도 3은 도 2의 칩 내장 패키지의 칩과 관통비아들의 평면 배치 관계를 설명하기 위해 나타내 보인 평면도이다. 도 2는 도 3의 선 II-II'를 따라 절단한 단면 구조를 나타낸다. 도 3은 도 2의 선 II-II'를 따라 절단한 단면 구조를 나타내며, 도 3에서 칩 및 관통비아 사이의 평면 배치 관계와 무관한 도 2의 금속층(252)의 도시는 생략되었다. 도 2 및 도 3을 참조하면, 칩 내장 패키지(200)는, 칩(210)이 제1 절연층(221) 및 제2 절연층(222) 내에 내장되는 구조를 갖는다. 칩(210)은 상부면(211) 및 하부면(212)을 갖는다. 칩(210)의 상부면에는 접속부재(215)가 배치된다. 도면에 나타내지는 않았지만, 칩(210)의 활성층은 접속부재(215)가 배치되는 상부면(211)에 인접하게 배치된다. 일 예에서 접속부재(215)는 금속 패드일 수 있다. 제2 절연층(222)은 제1 절연층(221) 위에 배치된다. 즉 제1 절연층(221)의 상부면은 제2 절연층(222)의 하부면에 부착된다. 제1 절연층(221) 및 제2 절연층(222)은 동일한 절연물질로 구성될 수 있다. 일 예에서 제1 절연층(221) 및 제2 절연층(222)은 레진(Resin)으로 이루어지는 절연물질로 이루어질 수 있다. 이 레진으로 이루어지는 절연물질은 레진이 코팅된 구리(RCC)층을 구성하는 절연물질일 수 있다.
제1 절연층(221) 및 제2 절연층(222) 내에서 칩(210)은 상부면(211)이 하부를 향하도록 배치된다. 즉 칩(210)은, 제1 절연층(221) 및 제2 절연층(222) 내에서, 활성층 및 접속부재(215)가 아래 방향으로 향하는 페이스-다운(face-down) 구조로 배치된다. 칩(210)의 상부면(211) 및 측면은 제1 절연층(221)과 접한다. 칩(210)의 하부면(212)은 제1 절연층(221)의 상부면과 동일한 수평 레벨상에 배치될 수 있다. 이 경우 제2 절연층(222)의 하부면은 칩(210)의 하부면(212)과 제1 절연층(221)의 상부면에 접한다.
제2 절연층(222)의 상부면 위에는 금속층(252)이 배치된다. 금속층(252)은, 칩 내장 패키지(200)의 상부 방향으로의 전자기파 차폐층으로 기능한다. 또한 금속층(252)은 칩(210)으로부터 발생되는 열을 외부로 방출시키는 방열층으로서도 기능한다. 일 예에서 금속층(252)은, 레진이 코팅된 구리(RCC)층을 구성하는 구리층을 시드층으로 한 일렉트로플레이팅 방법에 의해 형성된 구리층일 수 있다.
제1 절연층(221)의 하부면 위에는 복수개의 회로패턴들(251-1, 251-2, 251-3)이 배치된다. 회로패턴(251-1)은 하부비아(241)를 통해 칩(210)의 접속부재(215)에 전기적으로 연결된다. 하부비아(241)는 제1 절연층(221)의 일부를 관통하여 칩(210)의 접속부재(215)를 노출시키는 하부비아홀(231) 내부를 금속층으로 채운 구조를 갖는다. 하부비아(241)는 칩(210)과 외부접속단자 사이의 신호 이동 경로를 제공한다. 회로패턴(251-2)은 관통비아들(242a, 242b, 242c)을 통해 금속층(252)과 전기적으로 연결된다. 관통비아들(242a, 242b, 242c)은 제1 절연층(221) 및 제2 절연층(222)을 관통하는 관통비아홀들(232a, 232b, 232c) 내부를 금속층으로 채운 구조를 갖는다. 관통비아들(242a, 242b, 242c)은 금속층(252)에 그라운드 전압이 인가되도록 하면서, 칩 내장 패키지(200)의 측면 방향으로의 전자기파 차단 기능도 수행한다. 회로패턴(251-3)은, 비록 도면에 나타내지는 않았지만, 칩(210)의 다른 접속부재에 컨택되거나, 또는 다른 회로패턴들(251-1, 251-2)과 전기적으로 연결될 수 있다.
관통비아들(242a, 242b, 242c)의 평면 배치 구조를 나타내 보인 도 3에 나타낸 바와 같이, 관통비아들(242a, 242b, 242c)은, 아우터 관통비아들(outer via)(242a), 이너 관통비아들(inner via)(242b), 및 미들 관통비아들(middle via)(242c)을 포함할 수 있다. 관통비아들(242a, 242b, 242c)의 각각은, 일정한 규칙으로 칩 내장 패키지(200)의 가장자리를 따라 배치된다. 구체적으로 아우터 관통비아들(242a)은 칩(210)의 측면으로부터 상대적으로 가장 먼 위치에서 칩 내장 패키지(200)의 가장자리를 따라 일정 간격 이격되도록 배치된다. 이너 관통비아들(242b)은, 칩(210)의 측면으로부터 상대적으로 가깝운 위치에서 패키지의 가장자리를 따라 일정 간격 이격되도록 배치된다. 일 예에서 아우터 관통비아(242a) 및 이너 관통비아(242b)는 칩(210)의 측면에 수직한 라인(232s)상에 배치될 수 있다. 미들 관통비아들(242c)의 각각은, 칩 내장 패키지(200)의 가장자리를 따라 아우터 관통비아(242a) 및 이너 관통비아(242b) 사이에 배치된다. 즉 칩 내장 패키지(200)의 가장자리를 따라서 아우터 관통비아(242a) 및 이너 관통비아(242b)와, 미들 관통비아(242c)가 상호 교대로 위치하도록 배치된다. 미들 관통비아(242c)와 칩(210)의 측면 사이의 이격 거리는, 아우터 관통비아(242a)와 칩(210)의 측면 사이의 이격 거리보다는 짧고, 이너 관통비아(242b)와 칩(210)의 측면 사이의 이격 거리보다는 길다. 이에 따라 아우터 관통비아(242a) 및 미들 관통비아(242c)는 패키지의 가장자리를 따라 상호 엇갈리게 배치된다. 이너 관통비아(242b) 및 미들 관통비아(242c)도 또한 칩 내장 패키지(200)의 가장자리를 따라 상호 엇갈리게 배치된다. 이에 따라 사각형의 각 모서리에 아우터 제1 관통비아(242a) 및 이너 관통비아(242b)가 배치되고, 그 중심에 미들 관통비아(242c)가 배치되는 평면 형상이 칩 내장 패키지(200)의 가장자리를 따라서 반복적으로 배치된다. 이와 같은 배치 구조에 의해, 칩(210)의 측면의 임의의 지점에서 칩 내장 패키지(200)의 가장자리의 임의의 지점을 연결하는 라인상에 아우터 관통비아(242a), 이너 관통비아(242b), 및 미들 관통비아(242c) 중 적어도 하나의 관통비아가 위치하게 되며, 이에 따라 패키지(200)의 측면 방향으로의 전자기파 차단 효율이 증가된다.
복수개의 회로패턴들(251-1, 251-2, 251-3)은, 금속층(252)과 마찬가지로, 레진이 코팅된 구리(RCC)층을 구성하는 구리층을 시드층으로 한 일렉트로플레이팅 방법에 의해 형성된 패턴들일 수 있다. 하부비아(241) 및 관통비아들(242a, 242b, 242c)은 회로패턴들(251-1, 251-2, 251-3)을 구성하는 물질층과 동일한 물질층으로 이루어질 수 있다. 이 경우 복수개의 회로패턴들(251-1, 251-2, 251-3)로 패터닝되기 이전의 금속층과, 제2 절연층(222) 위의 금속층(252)과, 그리고 하부비아(241) 및 관통비아들(242a, 242b, 242c)은, 동일한 일렉트로플레이팅 공정을 통해 형성될 수 있다.
회로패턴들(251-1, 251-2, 251-3)과, 회로패턴들(251-1, 251-2, 251-3) 사이에서 노출되는 제1 절연층(221)의 하부면 위에는 제3 절연층(223)이 배치된다. 제3 절연층(223)은 회로패턴(251-3)을 노출시키는 개구부(261)를 갖는다. 일 예에서 제3 절연층(223)은 레진(Resin)으로 이루어지는 절연물질로 이루어질 수 있다. 이 레진으로 이루어지는 절연물질은 레진이 코팅된 구리(RCC)층을 구성하는 절연물질일 수 있다. 외부 접속단자, 예컨대 솔더볼(270)은 개구부(261)에 의해 노출되는 회로패턴(251-3)에 접속되도록 배치된다.
도 4는 또 다른 예에 따른 칩 내장 패키지를 나타내 보인 단면도이다. 도 4를 참조하면, 칩 내장 패키지(300)는, 제1 칩(310a) 및 제2 칩(310b)이 제1 절연층(321), 제2 절연층(322), 및 제3 절연층(323) 내에 내장되는 구조를 갖는다. 제1 칩(310a)은 상부면에 배치되는 제1 접속부재(315a)를 포함한다. 제2 칩(310b)은 상부면에 배치되는 제2 접속부재(315b)를 포함한다. 도면에 나타내지는 않았지만, 제1 칩(310a)의 활성층은 제1 접속부재(315a)가 배치되는 상부면에 인접하게 배치된다. 또한 제2 칩(310b)의 활성층은 제2 접속부재(315b)가 배치되는 상부면에 인접하게 배치된다. 일 예에서 제1 접속부재(315a) 및 제2 접속부재(315b)는 금속 패드일 수 있다.
제3 절연층(323)은 제1 절연층(321) 위에 배치된다. 제2 절연층(322)은 제3 절연층(323) 위에 배치된다. 즉 제1 절연층(321)의 상부면은 제3 절연층(323)의 하부면에 부착되고, 제3 절연층(323)의 상부면은 제2 절연층(322)의 하부면에 부착된다. 제1 절연층(321), 제2 절연층(322), 및 제3 절연층(323)은 동일한 절연물질로 구성될 수 있다. 일 예에서 제1 절연층(321), 제2 절연층(322), 및 제3 절연층(323)은 레진(Resin)으로 이루어지는 절연물질로 이루어질 수 있다. 제1 절연층(321) 및 제2 절연층(322)을 구성하는 레진으로 이루어지는 절연물질은 레진이 코팅된 구리(RCC)층을 구성하는 절연물질일 수 있다.
제1 절연층(321), 제2 절연층(322), 및 제3 절연층(323) 내에서 제1 칩(310a)은 상부면이 하부를 향하도록 배치된다. 즉 제1 칩(310a)은, 제1 절연층(321) 및 제3 절연층(323) 내에서, 활성층 및 제1 접속부재(315a)가 아래 방향으로 향하는 페이스-다운 구조로 배치된다. 제1 칩(310a)의 상부면 및 측면 일부는 제1 절연층(321)과 접한다. 제1 칩(310a)의 측면 나머지는 제3 절연층(323)과 접한다. 제1 칩(310a)의 하부면은 제2 칩(310b)의 하부면과 접한다. 제2 칩(310b)은, 제2 절연층(322) 및 제3 절연층(323) 내에서, 활성층 및 제2 접속부재(315b)가 위 방향으로 향하는 페이스-업(face-up) 구조로 배치된다. 제2 칩(310b)의 상부면 및 측면 일부는 제2 절연층(322)과 접한다. 제2 칩(310b)의 측면 나머지는 제3 절연층(323)과 접한다.
제1 절연층(321)의 하부면 위에는 복수개의 제1 회로패턴들(351-1, 351-2, 331-3)이 배치된다. 제1 회로패턴(351-1)은 하부비아(341a)를 통해 제1 칩(310a)의 제1 접속부재(315a)에 전기적으로 연결된다. 하부비아(341a)는 제1 절연층(321)의 일부를 관통하여 제1 칩(310a)의 제1 접속부재(315a)를 노출시키는 하부비아홀(331a) 내부를 금속층으로 채운 구조를 갖는다. 하부비아(341a)는 제1 칩(310a)과 외부접속단자 사이의 신호 이동 경로를 제공한다. 제1 회로패턴(351-2)은 제1 관통비아(342)에 연결된다. 제1 회로패턴(351-3)은 제2 관통 비아(343)에 연결된다. 제1 회로패턴(351-3)은, 비록 도면에 나타내지는 않았지만, 제2 관통비아(343)에 연결되는 대신에, 제1 칩(310a)의 다른 접속부재에 컨택되거나, 또는 다른 회로패턴들(351-1, 351-2)과 전기적으로 연결될 수 있다.
제1 회로패턴들(351-1, 351-2, 351-3)과, 제1 회로패턴들(351-1, 351-2, 351-3) 사이에서 노출되는 제1 절연층(321)의 하부면 위에는 제4 절연층(324)이 배치된다. 제4 절연층(324)은 제1 회로패턴(351-3)을 노출시키는 개구부(361)를 갖는다. 일 예에서 제4 절연층(324)은 레진(Resin)으로 이루어지는 절연물질로 이루어질 수 있다. 이 레진으로 이루어지는 절연물질은 레진이 코팅된 구리(RCC)층을 구성하는 절연물질일 수 있다. 회부 접속단자, 예컨대 솔더볼(370)은 개구부(361)에 의해 노출되는 제1 회로패턴(351-3)에 접속되도록 배치된다.
제2 절연층(322)의 상부면 위에는 복수개의 제2 회로패턴들(352-1, 352-2, 232-3)이 배치된다. 제2 회로패턴(352-1)은 상부비아(341b)를 통해 제2 칩(310b)의 제2 접속부재(315b)에 전기적으로 연결된다. 상부비아(341b)는 제2 절연층(322)의 일부를 관통하여 제2 칩(310b)의 제2 접속부재(315b)를 노출시키는 상부비아홀(331b) 내부를 금속층으로 채운 구조를 갖는다. 상부비아(341b)는 제2 칩(310b)과 외부접속단자 사이의 신호 이동 경로를 제공한다. 제2 회로패턴(352-2)은 제1 관통비아(342)에 연결된다. 제2 회로패턴(352-3)은 제2 관통 비아(343)에 연결된다. 제2 회로패턴(352-3)은, 비록 도면에 나타내지는 않았지만, 제2 칩(310b)의 다른 접속부재에 컨택되거나, 또는 다른 제2 회로패턴들(352-1, 352-2)과 전기적으로 연결될 수 있다.
제1 관통비아(342)는 제1 절연층(321), 제2 절연층(322), 및 제3 절연층(323)을 관통하는 제1 관통비아홀(332) 내부를 금속층으로 채운 구조를 갖는다. 제1 관통비아(342)는 하부의 제1 회로패턴(351-2)과 상부의 제2 회로패턴(352-2)을 전기적으로 연결시킨다. 제2 관통비아(343)는 제1 절연층(321), 제2 절연층(322), 및 제3 절연층(323)을 관통하는 제2 관통비아홀(333) 내부를 금속층으로 채운 구조를 갖는다. 제2 관통비아(343)는 상부의 제2 회로패턴(352-3)과 하부의 제1 회로패턴(351-3)을 전기적으로 연결시킨다.
제2 회로패턴들(352-1, 352-2, 352-3)과, 제2 회로패턴들(352-1, 352-2, 352-3) 사이에서 노출되는 제2 절연층(321)의 상부면 위에는 제5 절연층(325)이 배치된다. 일 예에서 제5 절연층(325)은 레진(Resin)으로 이루어지는 절연물질로 이루어질 수 있다. 이 레진으로 이루어지는 절연물질은 레진이 코팅된 구리(RCC)층을 구성하는 절연물질일 수 있다. 제5 절연층(325)의 상부면 위에는 금속층(352)이 배치된다. 금속층(352)은 연결비아(344)를 통해 하부의 제2 회로패턴(352-2)에 전기적으로 연결된다. 연결비아(344)는 제5 절연층(325)을 관통하여 제2 회로패턴(352-2)의 일부 표면을 노출시키는 비아홀(334) 내부를 금속층으로 채운 구조를 갖는다. 제2 관통비아(343) 및 비아(344)는 금속층(352)에 그라운드 전압이 인가되도록 하며, 칩 내장 패키지(300)의 측면 방향으로의 전자기파 차단 기능도 수행한다. 금속층(352)은, 칩 내장 패키지(300)의 상부 방향으로의 전자기파 차폐층으로 기능한다. 또한 금속층(352)은 제1 칩(310a) 및 제2 칩(310b)으로부터 발생되는 열을 외부로 방출시키는 방열층으로서도 기능한다. 일 예에서 금속층(352)은, 레진이 코팅된 구리(RCC)층을 구성하는 구리층을 시드층으로 한 일렉트로플레이팅 방법에 의해 형성된 구리층일 수 있다.
복수개의 제1 회로패턴들(351-1, 351-2, 351-3)과 제2 회로패턴들(352-1, 352-2, 352-3), 금속층(352)과 마찬가지로, 레진이 코팅된 구리(RCC)층을 구성하는 구리층을 시드층으로 한 일렉트로플레이팅 방법에 의해 형성된 패턴들일 수 있다. 하부비아(341a), 상부비아(341b), 제1 관통비아(342), 제2 관통비아(343), 및 연결비아(344)는 제1 회로패턴들(351-1, 351-2, 351-3)과 제2 회로패턴들(352-1, 352-2, 352-3)을 구성하는 물질층과 동일한 물질층으로 이루어질 수 있다. 이 경우 복수개의 제1 회로패턴들(351-1, 351-2, 351-3)과 제2 회로패턴들(352-1, 352-2, 352-3)로 패터닝되기 이전의 금속층과, 제5 절연층(325) 위의 금속층(352)과, 하부비아(341a) 및 상부비아(341b)와,와, 그리고 제1 관통비아(342) 및 제2 관통비아(343)는, 동일한 일렉트로플레이팅 공정을 통해 형성될 수 있다.
도 5는 다른 예에 따른 칩 내장 패키지를 나타내 보인 단면도이다. 그리고 도 6은 도 5의 칩 내장 패키지에서 칩들과 제1 관통비아들 사이의 평면 배치 관계를 설명하기 위해 나타내 보인 평면도이다. 도 5는 도 6의 선 III-III'를 따라 절단한 단면 구조를 나타내며, 도 6에서 도 5의 제2 절연층(422) 위의 구성요소들은 도시하지 않았다. 도 5 및 도 6을 참조하면, 칩 내장 패키지(400)는, 제1 칩(410a) 및 제2 칩(410b)이 제1 절연층(421), 제2 절연층(422), 및 제3 절연층(423) 내에 내장되는 구조를 갖는다. 제1 칩(410a)은 상부면에 배치되는 제1 접속부재(415a)를 포함한다. 제2 칩(410b)은 상부면에 배치되는 제2 접속부재(415b)를 포함한다. 도면에 나타내지는 않았지만, 제1 칩(410a)의 활성층은 제1 접속부재(415a)가 배치되는 상부면에 인접하게 배치된다. 또한 제2 칩(410b)의 활성층은 제2 접속부재(415b)가 배치되는 상부면에 인접하게 배치된다. 일 예에서 제1 접속부재(415a) 및 제2 접속부재(415b)는 금속 패드일 수 있다.
제3 절연층(423)은 제1 절연층(421) 위에 배치된다. 제2 절연층(422)은 제3 절연층(423) 위에 배치된다. 즉 제1 절연층(421)의 상부면은 제3 절연층(423)의 하부면에 부착되고, 제3 절연층(423)의 상부면은 제2 절연층(422)의 하부면에 부착된다. 제1 절연층(421), 제2 절연층(422), 및 제3 절연층(423)은 동일한 절연물질로 구성될 수 있다. 일 예에서 제1 절연층(421), 제2 절연층(422), 및 제3 절연층(423)은 레진(Resin)으로 이루어지는 절연물질로 이루어질 수 있다. 제1 절연층(421) 및 제2 절연층(422)을 구성하는 레진으로 이루어지는 절연물질은, 레진이 코팅된 구리(RCC)층을 구성하는 절연물질일 수 있다.
제1 절연층(421), 제2 절연층(422), 및 제3 절연층(423) 내에서 제1 칩(410a)은 상부면이 하부를 향하도록 배치된다. 즉 제1 칩(410a)은, 제1 절연층(421) 및 제3 절연층(423) 내에서, 활성층 및 제1 접속부재(415a)가 아래 방향으로 향하는 페이스-다운 구조로 배치된다. 제1 칩(410a)의 상부면 및 측면 일부는 제1 절연층(421)과 접한다. 제1 칩(410a)의 측면 나머지는 제3 절연층(423)과 접한다. 제1 칩(410a)의 하부면은 제2 칩(410b)의 하부면과 접한다. 제2 칩(410b)은, 제2 절연층(422) 및 제3 절연층(423) 내에서, 활성층 및 제2 접속부재(415b)가 위 방향으로 향하는 페이스-업(face-up) 구조로 배치된다. 제2 칩(410b)의 상부면 및 측면 일부는 제2 절연층(422)과 접한다. 제2 칩(410b)의 측면 나머지는 제3 절연층(423)과 접한다.
제1 절연층(421)의 하부면 위에는 복수개의 제1 회로패턴들(451-1, 451-2, 431-3)이 배치된다. 제1 회로패턴(451-1)은 하부비아(441a)를 통해 제1 칩(410a)의 제1 접속부재(415a)에 전기적으로 연결된다. 하부비아(441a)는 제1 절연층(421)의 일부를 관통하여 제1 칩(410a)의 제1 접속부재(415a)를 노출시키는 하부비아홀(431a) 내부를 금속층으로 채운 구조를 갖는다. 하부비아(441a)는 제1 칩(410a)과 외부접속단자 사이의 신호 이동 경로를 제공한다. 제1 회로패턴(451-2)은 제1 관통 비아들(442a, 442b, 442c)에 연결된다. 제1 회로패턴(451-3)은 제2 관통 비아(443)에 연결된다. 제1 회로패턴(451-3)은, 비록 도면에 나타내지는 않았지만, 제2 관통비아(443)에 연결되는 대신에, 제1 칩(410a)의 다른 접속부재에 컨택되거나, 또는 다른 회로패턴들(451-1, 451-2)과 전기적으로 연결될 수 있다.
제1 회로패턴들(451-1, 451-2, 451-3)과, 제1 회로패턴들(451-1, 451-2, 451-3) 사이에서 노출되는 제1 절연층(421)의 하부면 위에는 제4 절연층(424)이 배치된다. 제4 절연층(424)은 제1 회로패턴(451-3)을 노출시키는 개구부(461)를 갖는다. 일 예에서 제4 절연층(424)은 레진(Resin)으로 이루어지는 절연물질로 이루어질 수 있다. 이 레진으로 이루어지는 절연물질은, 레진이 코팅된 구리(RCC)층을 구성하는 절연물질일 수 있다. 회부 접속단자, 예컨대 솔더볼(470)은 개구부(461)에 의해 노출되는 제1 회로패턴(451-3)에 접속되도록 배치된다.
제2 절연층(422)의 상부면 위에는 복수개의 제2 회로패턴들(452-1, 452-2, 432-3)이 배치된다. 제2 회로패턴(452-1)은 상부비아(441b)를 통해 제2 칩(410b)의 제2 접속부재(415b)에 전기적으로 연결된다. 상부비아(441b)는 제2 절연층(422)의 일부를 관통하여 제2 칩(410b)의 제2 접속부재(415b)를 노출시키는 상부비아홀(431b) 내부를 금속층으로 채운 구조를 갖는다. 상부비아(441b)는 제2 칩(410b)과 외부접속단자 사이의 신호 이동 경로를 제공한다. 제2 회로패턴(452-2)은 제1 관통비아들(442a, 442b, 442c)에 연결된다. 제2 회로패턴(452-3)은 제2 관통 비아(443)에 연결된다. 제2 회로패턴(452-3)은, 비록 도면에 나타내지는 않았지만, 제2 칩(410b)의 다른 접속부재에 컨택되거나, 또는 다른 제2 회로패턴들(452-1, 452-2)과 전기적으로 연결될 수 있다.
제1 관통 비아들(442a, 442b, 442c)의 각각은, 제1 절연층(421), 제2 절연층(422), 및 제3 절연층(423)을 관통하는 제1 관통비아홀들(432a, 432b, 432c) 각각의 내부를 금속층으로 채운 구조를 갖는다. 제1 관통 비아들(442a, 442b, 442c)은 상부의 제2 회로패턴(452-2)과 하부의 제1 회로패턴(451-2)을 전기적으로 직접 연결시킨다. 제2 관통비아(443)는 제1 절연층(421), 제2 절연층(422), 및 제3 절연층(423)을 관통하는 제2 관통비아홀(433) 내부를 금속층으로 채운 구조를 갖는다. 제2 관통비아(443)는 하부의 제1 회로패턴(451-3)과 상부의 제2 회로패턴(452-3)을 전기적으로 연결시킨다.
제1 관통비아들(442a, 442b, 442c)의 평면 구조를 나타낸 도 6에 나타낸 바와 같이, 제1 관통비아들(442a, 442b, 442c)은, 아우터 제1 관통비아들(442a), 이너 제1 관통비아들(442b), 및 미들 제1 관통비아들(442c)을 포함할 수 있다. 아우터 제1 관통비아들(442a), 이너 제1 관통비아들(442b), 및 미들 제1 관통비아들(442c)은, 일정한 규칙으로 칩 내장 패키지(400)의 가장자리를 따라 배치될 수 있다. 구체적으로 아우터 제1 관통비아들(442a)은 제1 칩(410a) 및 제2 칩(410b)의 측면으로부터 상대적으로 가장 먼 위치에서 칩 내장 패키지(400)의 가장자리를 따라 일정 간격 이격되도록 배치된다. 이너 제1 관통비아들(442b)은, 제1 칩(410a) 및 제2 칩(410b)의 측면으로부터 상대적으로 가깝운 위치에서 칩 내장 패키지(400)의 가장자리를 따라 일정 간격 이격되도록 배치된다. 일 예에서 아우터 제1 관통비아들(442a) 및 이너 제1 관통비아들(442b)의 일부는, 제1 칩(410a) 및 제2 칩(410b)의 측면에 수직한 라인(432s)상에 배치될 수 있다. 미들 제1 관통비아들(442c)의 각각은, 패키지의 가장자리를 따라 아우터 제1 관통비아(442a) 및 이너 제1 관통비아(442b) 사이에 배치된다. 즉 칩 내장 패키지(400)의 가장자리를 따라서 아우터 제1 관통비아(442a) 및 이너 제1 관통비아(442b)와, 미들 제1 관통비아(442c)가 상호 교대로 위치하도록 배치된다. 미들 제1 관통비아들(442c)의 각각과 제1 칩(410a) 및 제2 칩(410b)의 측면 사이의 이격 거리는, 아우터 제1 관통비아들(442a)의 각각과 제1 칩(410a) 및 제2 칩(410b)의 측면 사이의 이격 거리보다는 짧고, 이너 제1 관통비아들(442b)의 각각과 제1 칩(410a) 및 제2 칩(410b)의 측면 사이의 이격 거리보다는 길다. 이에 따라 아우터 제1 관통비아(442a) 및 미들 제1 관통비아(442c)는 패키지의 가장자리를 따라 상호 엇갈리게 배치된다. 이너 제1 관통비아(442b) 및 미들 제1 관통비아(442c)도 또한 패키지의 가장자리를 따라 상호 엇갈리게 배치된다. 이에 따라 사각형의 각 모서리에 아우터 제1 관통비아(442a) 및 이너 제1 관통비아(442b)가 배치되고, 그 중심에 미들 제1 관통비아(442c)이 배치되는 평면 형상이 칩 내장 패키지(400)의 가장자리를 따라 반복적으로 배치된다. 이와 같은 배치 구조에 의해, 제1 칩(410a) 및 제2 칩(410b)의 측면의 임의의 지점에서 패키지의 가장자리의 임의의 지점을 연결하는 라인상에 아우터 제1 관통비아(442a), 이너 제1 관통비아(442b), 및 미들 제1 관통비아(442c) 중 적어도 하나 이상의 제1 관통비아가 위치하게 되며, 이에 따라 칩 내장 패키지(400)의 측면 방향으로의 전자기파 차단 효율이 증가된다.
제2 회로패턴들(452-1, 452-2, 452-3)과, 제2 회로패턴들(452-1, 452-2, 452-3) 사이에서 노출되는 제2 절연층(421)의 상부면 위에는 제5 절연층(425)이 배치된다. 일 예에서 제5 절연층(425)은 레진(Resin)으로 이루어지는 절연물질로 이루어질 수 있다. 이 레진으로 이루어지는 절연물질은, 레진이 코팅된 구리(RCC)층을 구성하는 절연물질일 수 있다. 제5 절연층(425)의 상부면 위에는 금속층(452)이 배치된다. 금속층(452)은 연결비아들(444a, 444b)을 통해 하부의 제2 회로패턴(452-2)에 전기적으로 연결된다. 금속층(452)은, 칩 내장 패키지(400)의 상부 방향으로의 전자기파 차폐층으로 기능한다. 또한 금속층(452)은 제1 칩(410a) 및 제2 칩(410b)으로부터 발생되는 열을 외부로 방출시키는 방열층으로서도 기능한다. 일 예에서 금속층(452)은, 레진이 코팅된 구리(RCC)층을 구성하는 구리층을 시드층으로 한 일렉트로플레이팅 방법에 의해 형성된 구리층일 수 있다.
연결비아들(444a, 444b)의 각각은 제5 절연층(425)을 관통하여 제2 회로패턴(452-2)의 일부 표면을 노출시키는 연결비아홀들(434a, 434b)의 각각의 내부를 금속층으로 채운 구조를 갖는다. 일 예에서 연결비아들(444a, 444b)은 제1 관통비아들(442a, 442b)과 중첩되는 위치에 배치될 수 있다. 비록 도 5의 단면 구조에서는 나타나지 않지만, 이너 제1 관통비아(842c)에 중첩되는 연결비아가 추가적으로 배치될 수도 있다. 연결비아들(444a, 444b)의 개수는 다양하게 변할 수 있으며, 경우에 따라서 단일의 연결비아만이 배치될 수도 있다.
복수개의 제1 회로패턴들(451-1, 451-2, 451-3)과 제2 회로패턴들(452-1, 452-2, 452-3), 금속층(452)과 마찬가지로, 레진이 코팅된 구리(RCC)층을 구성하는 구리층을 시드층으로 한 일렉트로플레이팅 방법에 의해 형성된 패턴들일 수 있다. 하부비아(441a), 상부비아(441b), 제1 관통비아들(442a, 442b, 442c), 제2 관통비아(443), 및 연결비아들(444a, 444b, 444c)은 제1 회로패턴들(451-1, 451-2, 451-3)과 제2 회로패턴들(452-1, 452-2, 452-3)을 구성하는 물질층과 동일한 물질층으로 이루어질 수 있다. 이 경우 복수개의 제1 회로패턴들(451-1, 451-2, 451-3)과 제2 회로패턴들(452-1, 452-2, 452-3)로 패터닝되기 이전의 금속층과, 제5 절연층(425) 위의 금속층(452)과, 하부비아(441)와, 그리고 제1 관통비아들(442a, 442b, 442c) 및 제2 관통비아(443)는, 동일한 일렉트로플레이팅 공정을 통해 형성될 수 있다.
도 7 내지 도 13은 일 예에 따른 칩 내장 패키지의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 7을 참조하면, 제1 절연층(520) 내에 칩(510)을 내장시킨다. 칩(510)은 상부면(511) 및 하부면(512)을 갖는다. 칩(510)의 상부면(511)에는 접속부재(515)가 배치된다. 일 예에서 접속부재(515)는 금속 패드일 수 있다. 제1 절연층(521)은 레진(Resin)이 코팅된 구리(RCC; Resin-Coated-Copper)층일 수 있다. 즉 제1 절연층(521)은, 레진으로 이루어지는 절연층 바디(521-1)와 구리층(521-2)을 포함할 수 있다. 절연층 바디(521-1)는 서로 반대되는 제1 표면(521-1a) 및 제2 표면(521-1b)을 갖는다. 구리층(521-2)은 절연층 바디(521-1)의 제1 표면(521-1a) 위에 코팅되어 있다.
칩(510)을 제1 절연층(521) 내에 내장시키기 위해, 먼저 임시기판 위에 칩(510)을 부착시킨다. 칩(510)의 하부면(512)과 임시기판의 일 표면이 서로 부착된다. 임시기판에 부착된 칩(510)의 상부면(511) 위에 제1 절연층(521)을 위치시킨다. 이때 제1 절연층(521)의 구리층(521-2)이 상부에 위치하도록 한다. 진공 라미네이션(vacuum lamination)을 수행하여 칩(510)이 제1 절연층(521)에 내장되도록 한다. 임시기판을 칩(510)의 하부면으로부터 분리시킨다. 이에 따라 칩(510)의 상부면(511) 및 측면은 제1 절연층(521) 내로 내장되고, 칩(510)의 하부면(512)은 노출된다. 칩(510)의 노출된 하부면(512)은 절연층 바디(521-1)의 제2 표면(521-1b)과 동일한 평면 레벨상에 배치될 수 있다.
도 8을 참조하면, 칩(510)의 하부면(512) 및 절연층 바디(521-1)의 제2 표면(521-1b) 위에 제2 절연층(522)을 부착시킨다. 제2 절연층(522)은 레진이 코팅된 구리(RCC)층일 수 있다. 즉 제2 절연층(522)은, 레진으로 이루어지는 절연층 바디(522-1)와 구리층(522-2)을 포함할 수 있다. 절연층 바디(522-1)는 서로 반대되는 제1 표면(522-1a) 및 제2 표면(522-1b)을 갖는다. 구리층(522-2)은 절연층 바디(522-1)의 제1 표면(522-1a) 위에 코팅되어 있다. 절연층 바디(522-1)의 제2 표면(522-1b)이 칩(510)의 하부면(512) 및 절연층 바디(521-1)의 제2 표면(521-1b)에 부착된다. 칩(510)은 제1 절연층(521) 및 제2 절연층(522) 내에 내장된다.
도 9를 참조하면, 하부비아홀(531) 및 관통비아홀(532)을 형성한다. 하부비아홀(531)은 제1 정련층(521)의 구리층(521-2)을 관통하고 절연층 바디(521-1)를 일정 깊이로 제거함으로써 형성할 수 있다. 하부비아홀(531)을 통해 칩(510)의 접속부재(515)가 노출된다.관통비아홀(532)은 칩 내장 패키지의 가장자리에서 제1 절연층(521) 및 제2 절연층(522)을 관통하도록 형성된다. 하부비아홀(531) 및 관통비아홀(532)은, 레이저 드릴링(laser drilling)에 의해 형성될 수 있다. 일 예에서 UV 레이저를 사용하여 구리층들(521-2, 522-2)을 제거할 수 있다. 다음에 CO2 레이저를 이용하여 절연층 바디들(521-1, 522-1)의 일부를 제거할 수 있다. CO2 레이저는 칩(510)의 접속부재(515)에 대한 어택(attack) 없이 빠른 속도, 예컨대 1500 홀들/초의 속도로 드릴링을 수행할 수 있도록 한다. 관통 비아홀(532)은 칩(510)의 측면으로부터 일정 간격 이격되는 위치, 예컨대 칩 내장 패키지의 가장자리를 따라 배치되도록 한다.
도 10을 참조하면, 하부비아홀(531) 내부와 관통비아홀(532) 내부를 각각 금속층으로 채워서 하부비아(541) 및 관통비아(542)를 형성한다. 이와 함께 제1 절연층(521)의 절연층 바디(521-1)과 제2 절연층(522)의 절연층 바디(522-1) 위에 각각 제1 금속층(551) 및 제2 금속층(552)을 형성한다. 일 예에서 하부비아(541), 관통비아(542), 제1 금속층(551), 및 제2 금속층(552)의 형성은 일렉트로플레이팅(electroplating) 방법을 사용하여 수행할 수 있다. 이 경우 제1 절연층(521)의 구리층(521-2)과 제2 절연층(522)의 구리층(522-2)은 시드층(seed layer)로 작용할 수 있다. 하부비아(541)는 칩(510)의 접속부재(515)와 제1 금속층(551)을 전기적으로 연결시킨다. 관통비아(542)는 제1 금속층(551)과 제2 금속층(552)을 전기적으로 연결시킨다.
일렉트로플레이팅을 수행하기 전에 하부비아홀(531) 및 관통비아홀(532) 내에 도금되는 금속층과, 제1 절연층(521)의 절연층 바디(521-1) 및 제2 절연층(522)의 절연층 바디(522-1) 사이의 부착력을 증대시키기 위한 공정을 수행할 수 있다. 이를 위해 하부비아홀(531) 및 관통비아홀(532) 내에서 노출되는 제1 절연층(521)의 절연층 바디(521-1) 및 제2 절연층(522)의 절연층 바디(522-1) 표면을 활성화시키는 단계를 수행할 수 있다. 이 활성화 단계는, 도전성 팔라듐 콜로이드(conductive palladium colloid)를 하부비아홀(531) 및 관통비아홀(532) 내에서 노출되는 제1 절연층(521)의 절연층 바디(521-1) 및 제2 절연층(522)의 절연층 바디(522-1) 표면에 증착시킴으로써 수행될 수 있다. 또한 일렉트로플레이팅을 수행하기 전에, 결함 없는 하부비아(541) 형성을 위해, 적절한 클리닝, 예컨대 디스미어(desmear) 단계가 수행될 수도 있다. 이 단계에서 칩(510)의 접속부재(515)에 있는 잔류 유기물질이 제거된다.
도 11을 참조하면, 제1 금속층(도 10의 551)을 패터닝하여 복수개의 회로패턴들(551-1, 551-2, 551-3)을 형성한다. 회로패턴(551-1)은 하부비아(541)에 컨택된다. 회로패턴(551-2)은 관통비아(542)에 컨택된다. 회로패턴(551-3)은, 비록 도면에 나타나지는 않지만, 칩(510)의 다른 접속부재에 컨택되거나, 또는 다른 회로패턴들(551-1, 551-2)과 전기적으로 연결될 수 있다. 일 예에서 제1 금속층(도 10의 551)에 대한 패터닝을 위해 제1 금속층(도 10의 551) 위에 드라이필름 포토레지스트를 얇은 두께, 예컨대 5-150㎛로 형성한다. 자외선(UV)을 이용하여 드라이필름 포토레지스트의 일부를 제거하여 제1 금속층(도 10의 551)의 일부 표면을 노출시킨다. 제1 금속층(도 10의 551)의 노출부분을, 예컨대 산성의 스프레이 에칭(acidic spray etching) 방법을 사용하여 제거한 후에 포토레지스트를 제거한다.
도 12를 참조하면, 회로패턴들(551-1, 551-2, 551-3)과, 이 회로패턴들(551-1, 551-2, 551-3) 사이에서 노출되는 제1 절연층(521)의 절연층 바디(521-1) 위에 제3 절연층(523)을 형성한다. 제3 절연층(523)은 레진이 코팅된 구리(RCC)층일 수 있다. 즉 제3 절연층(523)은, 레진으로 이루어지는 절연층 바디(523-1)와, 절연층 바디(523-1) 위에 코팅되는 구리층(523-2)을 포함할 수 있다. 회로패턴들(551-1, 551-2, 551-3)과, 이 회로패턴들(551-1, 551-2, 551-3) 사이에서 노출되는 제1 절연층(521)의 절연층 바디(521-1)은 제3 절연층(523)의 절연층 바디(523-1)에 부착된다.
도 13을 참조하면, 제3 절연층(523)에 대한 패터닝을 수행하여 회로패턴(551-3)을 노출시키는 개구부(561)를 형성한다. 이 과정에서 제3 절연층(523)의 구리층(523-2)은 모두 제거된다. 다음에 제3 절연층(523) 위에 외부접속부재, 예컨대 솔더볼(570)을 형성한다. 솔더볼(570)은 제3 절연층(523)의 개구부(561)를 통해 회로패턴(551-3)에 컨택된다. 솔더볼(570)과 회로패턴(551-3) 사이의 접속 구조는, 칩 내장 패키지의 용도에 따라 결정되는 회로패턴 구조에 따라 다양하게 구성될 수 있다.
도 14 내지 도 19는 다른 예에 따른 칩 내장 패키지의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 16 및 도 18은 각각 도 15의 선 IV-IV' 및 도 17의 선 V-V'를 따라 절단한 단면 구조를 나타낸다. 도 17에서 도 18의 금속층(652)의 도시는 생략되었다. 도 14를 참조하면, 칩(610)을 제1 절연층(621) 및 제2 절연층(622) 내에 내장시킨다. 이 과정은 도 7 및 도 8을 참조하여 설명한 과정과 동일하다. 칩(610)은 접속부재(615)가 배치되는 상부면(611)과 하부면(612)을 갖는다. 제1 절연층(621) 및 제2 절연층(622)은 레진이 코팅된 구리(RCC)층일 수 있다. 즉 제1 절연층(621)은, 서로 반대되는 제1 표면(621-1a) 및 제2 표면(621-1b)을 가지며 레진으로 이루어지는 절연층 바디(621-1)와, 절연층 바디(621-1)의 제1 표면(621-1a) 위에 코팅되어 있는 구리층(621-2)을 포함할 수 있다. 제2 절연층(622)은, 서로 반대되는 제1 표면(622-1a) 및 제2 표면(622-1b)을 가지며 레진으로 이루어지는 절연층 바디(622-1)와, 절연층 바디(622-1)의 제1 표면(622-1a) 위에 코팅되어 있는 구리층(622-2)을 포함할 수 있다.
도 15 및 도 16을 참조하면, 하부비아홀(631) 및 관통비아홀들(632a, 632b, 632c)을 형성한다. 하부비아홀(631)은, 제1 절연층(621)의 구리층(621-2)을 관통하고 절연층 바디(621-1)를 일정 깊이로 제거함으로써 형성할 수 있다. 하부비아홀(631)을 통해 칩(610)의 접속부재(615)가 노출된다. 관통비아홀들(632a, 632b, 632c)은, 칩 내장 패키지의 가장자리에서 제1 절연층(621) 및 제2 절연층(622)을 관통하도록 형성된다. 하부비아홀(631)과 관통비아홀들(632a, 632b, 632c)은, 레이저 드릴링에 의해 형성될 수 있다. 일 예에서 UV 레이저를 사용하여 구리층들(621-2, 622-2)을 제거할 수 있다. 다음에 CO2 레이저를 이용하여 절연층 바디들(621-1, 622-1)을 제거할 수 있다. CO2 레이저는 칩(610)의 접속부재(615)에 대한 어택(attack) 없이 빠른 속도, 예컨대 1500 홀들/초의 속도로 드릴링을 수행할 수 있도록 한다.
관통비아홀들(632a, 632b, 632c)은, 도 15에 나타낸 바와 같이, 아우터 관통비아들(632a), 이너 관통비아들(632b), 및 미들 관통비아들(632c)로 이루어진다. 관통비아홀들(632a, 632b, 632c)의 각각은, 일정한 규칙으로 칩 내장 패키지의 가장자리를 따라 배치된다. 구체적으로 아우터 관통비아홀들(632a)은, 칩(610)의 측면으로부터 상대적으로 가장 먼 위치에서 칩 내장 패키지의 가장자리를 따라 일정 간격 이격되도록 배치된다. 아우터 관통비아홀들(632b)은, 칩(610)의 측면으로부터 상대적으로 가까운 위치에서 칩 내장 패키지의 가장자리를 따라 일정 간격 이격되도록 배치된다. 일 예에서 아우터 관통비아홀(632a) 및 이너 관통비아홀(632a, 632b)은 칩(610)의 측면에 수직한 라인(632s)상에 배치될 수 있다. 미들미들 관통비아홀(632c)들의 각각은, 칩 내장 패키지의 가장자리를 따라 아우터 관통비아홀(632a) 및 이너이너 관통비아홀(632b) 사이에 배치된다. 즉 칩 내장 패키지의 가장자리를 따라서 아우터 관통비아홀(632a) 및 이너 관통비아홀(632b)과 미들 관통비아홀(632c)이 상호 교대로 위치하도록 배치된다. 미들 관통비아홀(632c)과 칩(610)의 측면 사이의 이격 거리는, 아우터 관통비아홀(632a)과 칩(610)의 측면 사이의 이격 거리보다는 짧고, 이너 관통비아홀(632b)과 칩(610)의 측면 사이의 이격 거리보다는 길다. 이에 따라 아우터 관통비아홀(632a)과 미들 관통비아홀(632c)은 패키지의 가장자리를 따라 상호 엇갈리게 배치된다. 이너 관통비아홀(632b)과 미들 관통비아홀(632c)도 또한 패키지의 가장자리를 따라 상호 엇갈리게 배치된다. 이에 따라 사각형의 각 모서리에 아우터 관통비아홀(632a) 및 이너 관통비아홀(632b)이 배치되고, 그 중심에 미들 관통비아홀(632c)이 배치되는 평면 형상이 칩 내장 패키지의 가장자리를 따라 반복적으로 배치된다. 이와 같은 배치 구조에 의해, 칩(610)의 측면의 임의의 지점에서 패키지의 가장자리의 임의의 지점을 연결하는 라인상에 관통비아홀들(632a, 632b, 632c) 중 적어도 하나의 관통 비아홀이 위치하게 된다.
도 17 및 도 18을 참조하면, 하부비아홀(631) 내부와 관통비아홀들(632a, 632b, 632c) 내부를 각각 금속층으로 채워서 하부비아(641) 및 관통비아들(642a, 642b, 642c)를 형성한다. 이와 함께 제1 절연층(621)의 절연층 바디(621-1)과 제2 절연층(622)의 절연층 바디(622-1) 위에 각각 제1 금속층(651) 및 제2 금속층(652)을 형성한다. 일 예에서 하부비아(641), 관통비아들(642a, 642b, 642c), 제1 금속층(651), 및 제2 금속층(652)의 형성은 일렉트로플레이팅 방법을 사용하여 수행할 수 있다. 이 경우 제1 절연층(621)의 구리층(621-2)과 제2 절연층(622)의 구리층(622-2)은 시드층으로 작용할 수 있다. 하부비아(641)는 칩(610)의 접속부재(615)와 제1 금속층(651)을 전기적으로 연결시킨다. 관통비아들(642a, 642b, 642c)은 제1 금속층(651)과 제2 금속층(652)을 전기적으로 연결시킨다.
일렉트로플레이팅을 수행하기 전에 하부비아홀(631) 및 관통비아홀들(632a, 632b, 632c) 내에 도금되는 금속층과, 제1 절연층(621)의 절연층 바디(621-1) 및 제2 절연층(622)의 절연층 바디(622-1) 사이의 부착력을 증대시키기 위한 공정을 수행할 수 있다. 이를 위해 하부비아홀(631) 및 관통비아홀들(632a, 632b, 632c) 내에서 노출되는 제1 절연층(621)의 절연층 바디(621-1) 및 제2 절연층(622)의 절연층 바디(622-1) 표면을 활성화시키는 단계를 수행할 수 있다. 이 활성화 단계는, 도전성 팔라듐 콜로이드를 하부비아홀(631) 및 관통비아홀들(632a, 632b, 632c) 내에서 노출되는 제1 절연층(621)의 절연층 바디(621-1) 및 제2 절연층(622)의 절연층 바디(622-1) 표면에 증착시킴으로써 수행될 수 있다. 또한 일렉트로플레이팅을 수행하기 전에, 결함 없는 하부비아(641) 형성을 위해, 적절한 클리닝, 예컨대 디스미어 단계가 수행될 수도 있다. 이 단계에서 칩(610)의 접속부재(615)에 있는 잔류 유기물질이 제거된다.
도 19를 참조하면, 제1 금속층(도 18의 651)을 패터닝하여 복수개의 회로패턴들(651-1, 651-2, 651-3)을 형성한다. 회로패턴(651-1)은 하부비아(641)에 컨택된다. 회로패턴(651-2)은 관통비아들(642a, 642b)에 컨택된다. 도 19의 단면 구조에 나타나지는 않지만, 회로패턴(651-2)은 도 17의 관통비아(642c)에도 컨택된다. 회로패턴(651-3)은, 비록 도면에 나타나지는 않지만, 칩(610)의 다른 접속부재에 컨택되거나, 또는 다른 회로패턴들(651-1, 651-2)과 전기적으로 연결될 수 있다. 일 예에서 제1 금속층(도 18의 651)에 대한 패터닝을 위해 제1 금속층(도 18의 651) 위에 드라이필름 포토레지스트를 얇은 두께, 예컨대 5-150㎛로 형성한다. 자외선(UV)을 이용하여 드라이필름 포토레지스트의 일부를 제거하여 제1 금속층(도 18의 651)의 일부 표면을 노출시킨다. 제1 금속층(도 18의 651)의 노출부분을, 예컨대 산성의 스프레이 에칭 방법을 사용하여 제거한 후에 포토레지스트를 제거한다.
도 20을 참조하면, 회로패턴들(651-1, 651-2, 651-3)과, 이 회로패턴들(651-1, 651-2, 651-3) 사이에서 노출되는 제1 절연층(621)의 절연층 바디(621-1) 위에 제3 절연층(623)을 형성한다. 제3 절연층(623)은 레진이 코팅된 구리(RCC)층일 수 있다. 즉 제3 절연층(623)은, 레진으로 이루어지는 절연층 바디(623-1)와, 절연층 바디(623-1) 위에 코팅되는 구리층(623-2)을 포함할 수 있다. 회로패턴들(651-1, 651-2, 651-3)과, 이 회로패턴들(651-1, 651-2, 651-3) 사이에서 노출되는 제1 절연층(621)의 절연층 바디(621-1)는 제3 절연층(623)의 절연층 바디(623-1)에 부착된다.
도 21을 참조하면, 제3 절연층(623)에 대한 패터닝을 수행하여 회로패턴(651-3)을 노출시키는 개구부(661)를 형성한다. 이 과정에서 제3 절연층(623)의 구리층(623-2)은 모두 제거된다. 다음에 제3 절연층(623) 위에 외부접속부재, 예컨대 솔더볼(670)을 형성한다. 솔더볼(670)은 제3 절연층(623)의 개구부(661)를 통해 회로패턴(651-3)에 컨택된다. 솔더볼(670)과 회로패턴(651-3) 사이의 접속 구조는, 칩 내장 패키지의 용도에 따라 결정되는 회로패턴 구조에 따라 다양하게 구성될 수 있다.
도 22 내지 도 30은 또 다른 예에 따른 칩 내장 패키지의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 22를 참조하면, 제1 절연층(721) 내에 제1 칩(710a)이 내장된 제1 구조체(701)와, 제2 절연층(722) 내에 제2 칩(710b)이 내장된 제2 구조체(702)와, 그리고 제3 절연층(723)으로 이루어지는 제3 구조체(703)를 준비한다. 제1 칩(710a)은 상부면(711a) 및 하부면(712a)을 갖는다. 제1 칩(710a)의 상부면(711a)에는 제1 접속부재(715a)가 배치된다. 일 예에서 제1 접속부재(715a)는 금속 패드일 수 있다. 제2 칩(710b)은 상부면(711b) 및 하부면(712b)을 갖는다. 제1 칩(710b)의 상부면(711b)에는 제2 접속부재(715b)가 배치된다. 일 예에서 제2 접속부재(715b)는 금속 패드일 수 있다.
제1 절연층(721)은 레진(Resin)이 코팅된 구리(RCC)층일 수 있다. 즉 제1 절연층(7521)은, 레진으로 이루어지는 절연층 바디(721-1)와 구리층(721-2)을 포함할 수 있다. 절연층 바디(721-1)는 서로 반대되는 제1 표면(721-1a) 및 제2 표면(721-1b)을 갖는다. 구리층(721-2)은 절연층 바디(721-1)의 제1 표면(721-1a) 위에 코팅되어 있다. 제2 절연층(721)은, 제1 절연층(721)과 동일한 물질층으로 이루어질 수 있다. 이에 따라 제2 절연층(722)도 레진이 코팅된 구리(RCC)층일 수 있다. 즉 제2 절연층(722)은, 레진으로 이루어지는 절연층 바디(722-1)와 구리층(722-2)을 포함할 수 있다. 제3 절연층(723)은 제1 절연층(721) 및 제2 절연층(722)을 구성하는 절연물질로 이루어질 수 있다. 예컨대 제3 절연층(723)은 레진이 코팅된 구리(RCC)층에서 구리층이 제거된 구조로 이루어질 수 있다.
제1 구조체(701)에서 제1 칩(710a)의 상부면(711a) 및 측면 일부는 제1 절연층(721)의 절연층 바디(721-1) 내로 내장되고, 제1 칩(710a)의 하부면(712a)과 하부면에 인접한 측면 나머지 부분은 노출된다. 제2 구조체(702)에서 제2 칩(710b)의 상부면(711b) 및 측면 일부는 제2 절연층(722)의 절연층 바디(722-1) 내로 내장되고, 제2 칩(710b)의 하부면(712b)과 하부면에 인접한 측면 나머지 부분은 노출된다.
제1 구조체(701)를 가장 아래에 위치시키고, 그 위에 제3 구조체(703)를 위치시키고, 그리고 제3 구조체(703) 위에 제2 구조체(702)를 위치시킨다. 제1 구조체(701)는, 제1 절연층(721)의 구리층(721-2)이 아래를 향하고, 제1 칩(710a)의 노출된 하부면(712a)이 위를 향하도록 배치시킨다. 제2 구조체(702)는, 제2 칩(710b)의 노출된 하부면(712b)이 아래를 향하고, 제2 절연층(722)의 구리층(722-2)이 위를 향하도록 배치시킨다. 이 과정에서 제1 칩(710a) 및 제2 칩(710b)이 수직 방향으로 상호 중첩되도록 제1 구조체(701) 및 제2 구조체(702)를 정렬시킨다.
도 23을 참조하면, 수직 방향으로 정렬된 제1 구조체(701), 제3 구조체(703), 및 제2 구조체(702)에 대한 진공 라미네이션을 수행하여 제1 칩(710a) 및 제2 칩(710b)이 제1 절연층(721), 제3 절연층(723), 및 제2 절연층(722) 내에 내장되도록 한다. 일 예에서 제1 칩(710a)의 하부면(712a)과 제2 칩(710b)의 하부면(712b)이 상호 부착될 수 있다. 다른 예에서 제1 칩(710a)의 하부면(712a)과 제2 칩(710b)의 하부면(712b)은 일정 간격 이격되고, 그 사이에 제3 절연층(723)이 배치될 수도 있다. 내장되는 제1 칩(710a)은, 제1 절연층(721) 및 제3 절연층(723) 내에서, 활성층 및 제1 접속부재(715a)가 아래 방향으로 향하는 페이스-다운 구조로 배치된다. 내장되는 제2 칩(710b)은, 제2 절연층(722) 및 제3 절연층(723) 내에서, 활성층 및 제2 접속부재(715b)가 위 방향으로 향하는 페이스-업 구조로 배치된다.
도 24를 참조하면, 제1 절연층(721)의 구리층(721-2)을 관통하고 절연층 바디(721-1)의 일부가 제거되어, 제1 칩(710a)의 제1 접속부재(715a)를 노출시키는 하부비아홀(731a)을 형성한다. 제2 절연층(722)의 구리층(722-2)을 관통하고 절연층 바디(722-1)의 일부가 제거되어, 제2 칩(710b)의 제2 접속부재(715b)를 노출시키는 상부비아홀(731b)을 형성한다. 또한 제1 절연층(721), 제2 절연층(722), 및 제3 절연층(723)을 관통하는 제1 관통비아홀(732) 및 제2 관통비아홀(733)을 형성한다. 하부비아홀(731a), 상부비아홀(731b), 제1 관통비아홀(732), 및 제2 관통비아홀(733)은, 레이저 드릴링에 의해 형성될 수 있다. 일 예에서 UV 레이저를 사용하여 구리층들(721-2, 722-2)을 제거할 수 있다. 다음에 CO2 레이저를 이용하여 절연층 바디들(721-1, 722-1)을 일정 깊이로 제거할 수 있다. CO2 레이저는 제1 칩(710a)의 제1 접속부재(715a)와 제2 칩(710b)의 제2 접속부재(715b)에 대한 어택(attack) 없이 빠른 속도, 예컨대 1500 홀들/초의 속도로 드릴링을 수행할 수 있도록 한다. 제1 관통비아홀(732)은 제1 칩(710a) 및 제2 칩(710b)의 측면으로부터 일정 간격 이격되는 위치, 예컨대 패키지의 가장자리를 따라 배치되도록 한다. 제2 관통 비아홀(733)은 제1 관통비아홀(732)과 제1 칩(710a) 및 제2 칩(710b) 사이에 배치되도록 한다.
도 25를 참조하면, 하부비아홀(731a) 내부, 상부비아홀(731b), 제1 관통비아홀(732), 및 제2 관통비아홀(733) 내부를 각각 금속층으로 채워서 하부비아(741a), 상부비아(741b), 제1 관통비아(742), 및 제2 관통비아(743)를 형성한다. 이와 함께 제1 절연층(721)의 절연층 바디(721-1)과 제2 절연층(722)의 절연층 바디(722-1) 위에 각각 제1 회로패턴용 금속층(751a) 및 제2 회로패턴용 금속층(751b)을 형성한다. 일 예에서 하부비아(741a), 상부비아(741b), 제1 관통비아(742), 제2 관통비아(743), 제1 회로패턴용 금속층(751a), 및 제2 회로패턴용 금속층(751b)의 형성은 일렉트로플레이팅(electroplating) 방법을 사용하여 수행할 수 있다. 이 경우 제1 절연층(721)의 구리층(721-2)과 제2 절연층(722)의 구리층(722-2)이 시드층로 작용할 수 있다. 하부비아(741a)는 제1 칩(710a)의 제1 접속부재(715a)와 제1 회로패턴용 금속층(751a)을 전기적으로 연결시킨다. 상부비아(741b)는 제2 칩(710b)의 제2 접속부재(715b)와 제2 회로패턴용 금속층(751b)을 전기적으로 연결시킨다. 제1 관통비아(742) 및 제2 관통비아(743)는 제1 회로패턴용 금속층(751a) 및 제2 회로패턴용 금속층(751b)을 전기적으로 연결시킨다.
일렉트로플레이팅을 수행하기 전에 하부비아홀(731a), 상부비아홀(731b), 제1 관통비아홀(732), 및 제2 관통비아홀(733) 내에 도금되는 금속층과, 제1 절연층(721)의 절연층 바디(721-1) 및 제2 절연층(722)의 절연층 바디(722-1) 사이의 부착력을 증대시키기 위한 공정을 수행할 수 있다. 이를 위해 하부비아홀(731a), 상부비아홀(731b), 제1 관통비아홀(732), 및 제2 관통비아홀(733) 내에서 노출되는 제1 절연층(721)의 절연층 바디(721-1) 및 제2 절연층(722)의 절연층 바디(722-1) 표면을 활성화시키는 단계를 수행할 수 있다. 이 활성화 단계는, 도전성 팔라듐 콜로이드를 하부비아홀(731a), 상부비아홀(731b), 제1 관통비아홀(732), 및 제2 관통비아홀(733) 내에서 노출되는 제1 절연층(721)의 절연층 바디(721-1) 및 제2 절연층(722)의 절연층 바디(722-1) 표면에 증착시킴으로써 수행될 수 있다. 또한 일렉트로플레이팅을 수행하기 전에, 결함 없는 하부비아(741a) 및 상부비아(741b) 형성을 위해, 적절한 클리닝, 예컨대 디스미어 단계가 수행될 수도 있다. 이 단계에서 제1 칩(710a)의 제1 접속부재(715a)와 제2 칩(710b)의 제2 접속부재(715b)에 있는 잔류 유기물질이 제거된다.
도 26을 참조하면, 제1 회로패턴용 금속층 및 제2 회로패턴용 금속층(도 25의 751a 및 751b)을 패터닝하여 복수개의 제1 회로패턴들(751-1, 751-2, 751-3) 및 제2 회로패턴들(752-1, 752-2, 752-3)을 형성한다. 제1 회로패턴(751-1)은 하부비아(741a)에 컨택된다. 제1 회로패턴(751-2)은 제1 관통비아(742)의 하부면에 컨택된다. 제1 회로패턴(751-3)은 제2 관통비아(743)의 하부면에 컨택된다. 제1 회로패턴(751-3)은, 비록 도면에 나타나지는 않지만, 제1 칩(710a)의 다른 제1 접속부재에 컨택되거나, 또는 다른 제1 회로패턴들(751-1, 751-2)과 전기적으로 연결될 수 있다. 제2 회로패턴(752-1)은 상부비아(741b)에 컨택된다. 제2 회로패턴(752-2)은 제1 관통비아(742)의 상부면에 컨택된다. 제2 회로패턴(752-3)은 제2 관통비아(743)의 상부면에 컨택된다. 제2 회로패턴(752-3)은, 비록 도면에 나타나지는 않지만, 제2 칩(710b)의 다른 제2 접속부재에 컨택되거나, 또는 다른 제2 회로패턴들(752-1, 752-2)과 전기적으로 연결될 수 있다.
일 예에서 제1 회로패턴용 금속층 및 제2 회로패턴용 금속층(도 25의 751a 및 751b)에 대한 패터닝을 위해 제1 회로패턴용 금속층 및 제2 회로패턴용 금속층(도 25의 751a 및 751b) 위에 드라이필름 포토레지스트를 얇은 두께, 예컨대 5-150㎛로 형성한다. 자외선(UV)을 이용하여 드라이필름 포토레지스트의 일부를 제거하여 제1 회로패턴용 금속층 및 제2 회로패턴용 금속층(도 25의 751a 및 751b)의 일부 표면을 노출시킨다. 제1 회로패턴용 금속층 및 제2 회로패턴용 금속층(도 25의 751a 및 751b)의 노출부분을, 예컨대 산성의 스프레이 에칭 방법을 사용하여 제거한 후에 포토레지스트를 제거한다.
도 27을 참조하면, 제1 회로패턴들(751-1, 751-2, 751-3)과, 이 제1 회로패턴들(751-1, 751-2, 751-3) 사이에서 노출되는 제1 절연층(721)의 절연층 바디(721-1) 위에 제4 절연층(724)을 형성한다. 제4 절연층(724)은 레진이 코팅된 구리(RCC)층일 수 있다. 즉 제4 절연층(724)은, 레진으로 이루어지는 절연층 바디(724-1)와, 절연층 바디(724-1) 위에 코팅되는 구리층(724-2)을 포함할 수 있다. 제1 회로패턴들(751-1, 751-2, 751-3)과, 이 제1 회로패턴들(751-1, 751-2, 751-3) 사이에서 노출되는 제1 절연층(721)의 절연층 바디(721-1)은 제4 절연층(724)의 절연층 바디(724-1)에 부착된다.
마찬가지로 제2 회로패턴들(752-1, 752-2, 752-3)과, 이 제2 회로패턴들(752-1, 752-2, 752-3) 사이에서 노출되는 제2 절연층(722)의 절연층 바디(722-1) 위에 제5 절연층(725)을 형성한다. 제5 절연층(725)은 레진이 코팅된 구리(RCC)층일 수 있다. 즉 제5 절연층(725)은, 레진으로 이루어지는 절연층 바디(725-1)와, 절연층 바디(725-1) 위에 코팅되는 구리층(725-2)을 포함할 수 있다. 제2 회로패턴들(752-1, 752-2, 752-3)과, 이 제2 회로패턴들(752-1, 752-2, 752-3) 사이에서 노출되는 제2 절연층(722)의 절연층 바디(722-1)는 제5 절연층(725)의 절연층 바디(725-1)에 부착된다.
도 28을 참조하면, 제5 절연층(725)의 일부를 제거하여 제2 회로패턴(752-2)의 일부 표면을 노출시키는 연결비아홀(734)을 형성한다. 일 예에서 연결비아홀(734)은 제1 관통비아(742)와 중첩되는 위치에 형성될 수 있다. 다른 예에서 연결비아홀(734)은 제1 관통비아(742)와 중첩되지 않는 위치에 형성될 수도 있다. 일 예에서 연결비아홀(734)은 레이저를 이용하여 형성할 수 있다.
도 29를 참조하면, 연결비아홀(734) 내부를 금속층으로 채워서 연결비아(744)를 형성한다. 이와 함께 제5 절연층(725)의 절연층 바디(725-2) 위에 금속층(752)을 형성한다. 일 예에서 연결비아(744) 및 금속층(752)은 일렉트로플레이팅 방법을 사용하여 수행할 수 있다. 이 경우 제2 회로패턴(752-2)과 제5 절연층(725)의 구리층(752-2)이 시드층으로 작용할 수 있다. 연결비아(744)는 제2 회로패턴(752-2)과 금속층(752)을 전기적으로 연결시킨다.
도 30을 참조하면, 제4 절연층(724)에 대한 패터닝을 수행하여 제1 회로패턴(751-3)을 노출시키는 개구부(761)를 형성한다. 이 과정에서 제4 절연층(724)의 구리층(724-2)은 모두 제거되어 절연층 바디(724-1)만이 제4 절연층(724)을 구성한다일 예에서 개구부(761)를 형성하기 위해, 먼저 구리층(724-2)을 제거한다. 구리층(724-2)이 제거됨에 따라 절연층 바디(724-2)의 모든 표면이 노출된다. 모든 표면이 노출되는 절연층 바디(724-1)에 대한 패터닝을 수행하여 개구부(761)를 형성한다. 다른 예에서 개구부(761)를 형성하기 위해, 먼저 구리층(724-2)을 패터닝하여 절연층 바디(724-1)의 일부 표면을 노출시킨다. 절연층 바디(724-1)의 노출 부분을 제거하여 개구부(761)를 형성한다. 개구부(761)를 형성한 후에는 구리층(724-2)을 제거한다. 이와 같은 여러 방법들 중 선택된 방법에 의해 개구부(761)를 형성한다음에 제4 절연층(724) 위에 외부접속부재, 예컨대 솔더볼(770)을 형성한다. 솔더볼(770)은 제4 절연층(724)의 개구부(761)를 통해 제1 회로패턴(751-3)에 컨택된다. 솔더볼(770)과 제1 회로패턴(751-3) 사이의 접속 구조는, 칩 내장 패키지의 용도에 따라 결정되는 회로패턴 구조에 따라 다양하게 구성될 수 있다.
도 31 내지 도 40은 또 다른 예에 따른 칩 내장 패키지의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 33 및 도 35는 각각 도 32의 선 VI-VI' 및 도 34의 선 VII-VII'를 따라 절단한 단면 구조를 나타낸다. 도 31을 참조하면, 제1 칩(810a) 및 제2 칩(810b)을 제1 절연층(821), 제2 절연층(822), 및 제3 절연층(823) 내에 내장시킨다. 이 과정은 도 22 및 도 23을 참조하여 설명한 과정과 동일하다. 이에 따라 제1 칩(810a)이 하부에 배치되고 제2 칩(810b)은 상부에 배치된다. 제1 칩(810a)은 제1 접속부재(815a)가 배치되는 상부면(811a)과 하부면(812a)을 갖는다. 제2 칩(810b)은 제2 접속부재(815b)가 배치되는 상부면(811b) 및 하부면(812b)을 갖는다. 제1 칩(810a)의 하부면(812a)과 제2 칩(810b)의 하부면(812b)은 상호 부착될 수 있다. 다른 예에서 제1 칩(810a)의 하부면(812a)과 제2 칩(810b)의 하부면(812b)은 일정 간격 이격되고, 그 사이의 공간은 제3 절연층(823)으로 채워질 수도 있다. 제1 칩(810a)은, 활성층 및 제1 접속부재(815a)가 아래 방향을 향하는 페이스-다운 구조로 제1 절연층(821) 및 제3 절연층(823) 내에 내장된다. 제2 칩(810b)은, 활성층 및 제2 접속부재(815b)가 위 방향으로 향하는 페이스-업 구조로 제2 절연층(822) 및 제3 절연층(823) 내에 내장된다.
제1 절연층(821) 및 제2 절연층(822)은 레진이 코팅된 구리(RCC)층일 수 있다. 즉 제1 절연층(821)은, 레진으로 이루어지는 절연층 바디(821-1)와, 절연층 바디(821-1)의 일 표면(821-1a) 위에 코팅되어 있는 구리층(821-2)을 포함할 수 있다. 제2 절연층(822)은, 레진으로 이루어지는 절연층 바디(822-1)와, 절연층 바디(822-1)의 일 표면(822-1a) 위에 코팅되어 있는 구리층(822-2)을 포함할 수 있다. 제3 절연층(823)은 제1 절연층(821) 및 제2 절연층(822)에 포함되는 절연물질과 동일한 물질로 이루어질 수 있다. 예컨대 제3 절연층(823)은, 레진이 코팅된 구리(RCC)층에서 구리층이 코팅되기 전의 절연층 바디 물질이거나, 또는 구리층이 제거되고 남은 절연층 바디 물질일 수 있다. 제2 절연층(822)은 제3 절연층(823) 위에 배치되고, 제3 절연층(823)은 제1 절연층(821) 위에 배치된다. 제1 절연층(821)의 구리층(821-2)은 최 하부에서 노출되도록 배치되고, 반면에 제2 절연층(822)의 구리층(822-2)은 최 상부에서 노출되도록 배치된다.
도 32 및 도 33을 참조하면, 하부비아홀(831a) 및 상부비아홀(831b)과, 제1 관통비아홀들(832a, 832b, 832c)과, 그리고 제2 관통비아홀(833)을 형성한다. 하부비아홀(831a)은, 제1 절연층(821)의 구리층(821-2)을 관통하고 절연층 바디(821-1)를 일정 깊이로 제거함으로써 형성할 수 있다. 하부비아홀(831a)을 통해 제1 칩(810a)의 제1 접속부재(815a)가 노출된다. 상부비아홀(831b)은, 제2 절연층(822)의 구리층(822-2)을 관통하고 절연층 바디(822-1)를 일정 깊이로 제거함으로써 형성할 수 있다. 상부비아홀(831b)을 통해 제2 칩(810b)의 제2 접속부재(815b)가 노출된다. 제1 관통비아홀들(832a, 832b, 832c)은, 칩 내장 패키지의 가장자리에서 제1 절연층(821), 제2 절연층(822), 및 제3 절연층(823)을 관통하도록 형성된다. 제2 관통비아홀(833)은, 제1 관통비아홀들(832a, 832b, 832c)과 제1 칩(810a) 및 제2 칩(810b)의 측면 사이에서 제1 절연층(821), 제2 절연층(822), 및 제3 절연층(823)을 관통하도록 형성된다. 하부비아홀(831a), 상부 비아홀(831b), 제1 관통비아홀들(832a, 832b, 832c), 및 제2 관통 비아홀(833)은, 레이저 드릴링에 의해 형성될 수 있다. 일 예에서 UV 레이저를 사용하여 제1 및 제2 절연층(821, 822)의 구리층(821-2, 822-2)을 제거할 수 있다. 다음에 CO2 레이저를 이용하여 제1 및 제2 절연층(821, 822)의 절연층 바디(821-1, 822-1)를 제거할 수 있다. CO2 레이저는 제1 칩(810a)의 제1 접속부재(815a) 및 제2 칩(810b)의 제2 접속부재(815b)에 대한 어택(attack) 없이 빠른 속도, 예컨대 1500 홀들/초의 속도로 드릴링을 수행할 수 있도록 한다.
제1 관통비아홀들(832a, 832b, 832c)의 각각은, 도 32에 나타낸 바와 같이, 복수개의 아우터 제1 관통비아홀(832a)들, 이너 제1 관통비아홀(832b)들, 및 미들 제1 관통비아홀(832c)들로 이루어진다. 제1 관통비아홀들(832a, 832b, 832c)의 각각은, 일정한 규칙으로 칩 내장 패키지(800)의 가장자리를 따라 배치된다. 구체적으로 아우터 제1 관통비아홀(832a)들은, 제1 칩(810a) 및 제2 칩(810b)의 측면으로부터 상대적으로 가장 먼 위치에서 칩 내장 패키지(800)의 가장자리를 따라 일정 간격 이격되도록 배치된다. 이너 제1 관통비아홀(832b)들은, 제1 칩(810a) 및 제2 칩(810b)의 측면으로부터 상대적으로 가까운 위치에서 칩 내장 패키지(800)의 가장자리를 따라 일정 간격 이격되도록 배치된다. 일 예에서 아우터 제1 관통 비아홀들(832a) 및 이너 제1 관통비아홀(832b)은 제1 칩(810a) 및 제2 칩(810b)의 측면에 수직한 라인(832s)상에 배치될 수 있다. 미들 제1 관통 비아홀(832c)들의 각각은, 칩 내장 패키지(800)의 가장자리를 따라 아우터 제1 관통 비아홀(832a) 및 이너 제1 관통 비아홀(832b) 사이에 배치된다. 즉 칩 내장 패키지(800)의 가장자리를 따라서 아우터 제1 관통비아홀(832a) 및 이너 제1 관통비아홀(832b)과 미들 제1 관통비아홀(832c)이 상호 교대로 위치하도록 배치된다. 미들 제1 관통 비아홀(832c)들의 각각과 제1 칩(810a) 및 제2 칩(810b)의 측면 사이의 이격 거리는, 아우터 제1 관통 비아홀(832a)들의 각각과 제1 칩(810a) 및 제2 칩(810b)의 측면 사이의 이격 거리보다는 짧고, 이너 제1 관통 비아홀(833b)들의 각각과 제1 칩(810a) 및 제2 칩(810b)의 측면 사이의 이격 거리보다는 길다. 이에 따라 아우터 제1 관통 비아홀(832a)과 미들 제1 관통 비아홀(832c)은 패키지의 가장자리를 따라 상호 엇갈리게 배치된다. 이너 제1 관통 비아홀(832b)과 미들 제1 관통 비아홀(832c)도 또한 패키지의 가장자리를 따라 상호 엇갈리게 배치된다. 이에 따라 사각형의 각 모서리에 아우터 제1 관통비아홀(832a) 및 이너 제1 관통비아홀(832b)이 배치되고, 그 중심에 미들 제1 관통비아홀(832c)이 배치되는 평면 형상이 칩 내장 패키지(800)의 가장자리를 따라 반복적으로 배치된다. 이와 같은 배치 구조에 의해, 제1 칩(810a) 및 제2 칩(810b)의 측면의 임의의 지점에서 패키지의 가장자리의 임의의 지점을 연결하는 라인상에 제1 관통 비아홀들(832a, 832b, 832c) 중 적어도 하나의 제1 관통 비아홀이 위치하게 된다.
도 34 및 도 35를 참조하면, 하부비아홀(831a) 내부, 상부비아홀(831b) 내부, 제1 관통비아홀들(832a, 832b, 832c), 및 제2 관통비아홀(833) 내부를 각각 금속층으로 채워서 하부비아(841a), 상부비아(841b), 제1 관통비아들(842a, 842b, 842c), 및 제2 관통비아(843)를 형성한다. 이와 함께 제1 절연층(821)의 절연층 바디(821-1)과 제2 절연층(822)의 절연층 바디(822-1) 위에 각각 제1 회로패턴용 금속층(851a) 및 제2 회로패턴용 금속층(851b)을 형성한다. 일 예에서 하부비아(841a), 상부비아(841b), 제1 관통비아들(842a, 842b, 842c), 제2 관통비아(843), 제1 회로패턴용 금속층(851a), 및 제2 회로패턴용 금속층(851b)의 형성은 일렉트로플레이팅 방법을 사용하여 수행할 수 있다. 이 경우 제1 절연층(821)의 구리층(821-2)과 제2 절연층(822)의 구리층(822-2)이 시드층로 작용할 수 있다. 하부비아(841a)는 제1 칩(810a)의 제1 접속부재(815a)와 제1 회로패턴용 금속층(851a)을 전기적으로 직접 연결시킨다. 상부비아(841b)는 제2 칩(810b)의 제2 접속부재(815b)와 제2 회로패턴용 금속층(851b)을 전기적으로 직접 연결시킨다. 제1 관통비아들(842a, 842b, 842c) 및 제2 관통비아(843)는 제1 회로패턴용 금속층(851a) 및 제2 회로패턴용 금속층(851b)을 전기적으로 직접 연결시킨다.
일렉트로플레이팅을 수행하기 전에 하부비아홀(831a), 상부비아홀(831b), 제제1 관통비아홀들(832a, 832b, 832c), 및 제2 관통비아홀(833) 내에 도금되는 금속층들과, 제1 절연층(821)의 절연층 바디(821-1) 및 제2 절연층(822)의 절연층 바디(822-1) 사이의 부착력을 증대시키기 위한 공정을 수행할 수 있다. 이를 위해 하부비아홀(831a), 상부비아홀(831b), 제제1 관통비아홀들(832a, 832b, 832c), 및 제2 관통비아홀(833) 내에서 노출되는 제1 절연층(821)의 절연층 바디(821-1) 및 제2 절연층(822)의 절연층 바디(822-1) 표면을 활성화시키는 단계를 수행할 수 있다. 이 활성화 단계는, 도전성 팔라듐 콜로이드를 하부비아홀(831a), 상부비아홀(831b), 제1 관통비아홀들(832a, 832b, 832c), 및 제2 관통비아홀(833) 내에서 노출되는 제1 절연층(821)의 절연층 바디(821-1) 및 제2 절연층(822)의 절연층 바디(822-1) 표면에 증착시킴으로써 수행될 수 있다. 또한 일렉트로플레이팅을 수행하기 전에, 결함 없는 하부비아(841a) 및 상부비아(841b) 형성을 위해, 적절한 클리닝, 예컨대 디스미어 단계가 수행될 수도 있다. 이 단계에서 제1 칩(810a)의 제1 접속부재(815a)와 제2 칩(810b)의 제2 접속부재(815b)에 있는 잔류 유기물질이 제거된다.
도 36을 참조하면, 제1 회로패턴용 금속층 및 제2 회로패턴용 금속층(도 35의 851a 및 851b)을 패터닝하여 복수개의 제1 회로패턴들(851-1, 851-2, 851-3) 및 제2 회로패턴들(852-1, 852-2, 852-3)을 형성한다. 제1 회로패턴(851-1)의 상부면은 하부비아(841a)에 직접 컨택된다. 제1 회로패턴(851-2)의 상부면은 제1 관통비아들(842a, 842b)의 하부면에 직접 컨택된다. 비록 본 단면 구조에서는 나타나지 않지만, 미들 제1 관통비아(842c)도 아우터 제1 관통비아(842a) 및 이너 제1 관통비아(842b)와 동일한 컨택 구조를 가지며, 이는 이후의 모든 단면 구조에 대한 설명에서도 동일하게 적용될 수 있다. 제1 회로패턴(851-3)의 상부면은 제2 관통비아(843)의 하부면에 직접 컨택된다. 제1 회로패턴(851-3)은, 비록 도면에 나타나지는 않지만, 제1 칩(810a)의 다른 제1 접속부재에 컨택되거나, 또는 다른 제1 회로패턴들(851-1, 851-2)과 전기적으로 연결될 수 있다. 제2 회로패턴(852-1)의 하부면은 상부비아(841b)의 상부면에 직접 컨택된다. 제2 회로패턴(852-2)의 하부면은 제1 관통비아들(842a, 842b)의 상부면에 직접 컨택된다. 제2 회로패턴(852-3)의 하부면은 제2 관통비아(843)의 상부면에 직접 컨택된다. 제2 회로패턴(852-3)은, 비록 도면에 나타나지는 않지만, 제2 칩(810b)의 다른 제2 접속부재에 컨택되거나, 또는 다른 제2 회로패턴들(852-1, 852-2)과 전기적으로 연결될 수 있다.
일 예에서 제1 회로패턴용 금속층 및 제2 회로패턴용 금속층(도 35의 851a 및 851b)에 대한 패터닝을 위해 제1 회로패턴용 금속층 및 제2 회로패턴용 금속층(도 35의 851a 및 851b) 위에 드라이필름 포토레지스트를 얇은 두께, 예컨대 5-150㎛로 형성한다. 자외선(UV)을 이용하여 드라이필름 포토레지스트의 일부를 제거하여 제1 회로패턴용 금속층 및 제2 회로패턴용 금속층(도 35의 851a 및 851b)의 일부 표면을 노출시킨다. 제1 회로패턴용 금속층 및 제2 회로패턴용 금속층(도 35의 851a 및 851b)의 노출부분을, 예컨대 산성의 스프레이 에칭 방법을 사용하여 제거한 후에 포토레지스트를 제거한다.
도 37을 참조하면, 제1 회로패턴들(851-1, 851-2, 851-3)과, 이 제1 회로패턴들(851-1, 851-2, 851-3) 사이에서 노출되는 제1 절연층(821)의 절연층 바디(821-1) 위에 제4 절연층(824)을 형성한다. 제4 절연층(824)은 레진이 코팅된 구리(RCC)층일 수 있다. 즉 제4 절연층(824)은, 레진으로 이루어지는 절연층 바디(824-1)와, 절연층 바디(824-1) 위에 코팅되는 구리층(824-2)을 포함할 수 있다. 제1 회로패턴들(851-1, 851-2, 851-3)과, 이 제1 회로패턴들(851-1, 851-2, 851-3) 사이에서 노출되는 제1 절연층(821)의 절연층 바디(821-1)은 제4 절연층(824)의 절연층 바디(824-1)에 부착된다.
마찬가지로 제2 회로패턴들(852-1, 852-2, 852-3)과, 이 제2 회로패턴들(852-1, 852-2, 852-3) 사이에서 노출되는 제2 절연층(822)의 절연층 바디(822-1) 위에 제5 절연층(825)을 형성한다. 제5 절연층(825)은 레진이 코팅된 구리(RCC)층일 수 있다. 즉 제5 절연층(825)은, 레진으로 이루어지는 절연층 바디(825-1)와, 절연층 바디(825-1) 위에 코팅되는 구리층(825-2)을 포함할 수 있다. 제2 회로패턴들(852-1, 852-2, 852-3)과, 이 제2 회로패턴들(852-1, 852-2, 852-3) 사이에서 노출되는 제2 절연층(822)의 절연층 바디(822-1)는 제5 절연층(825)의 절연층 바디(825-1)에 부착된다.
도 38을 참조하면, 제5 절연층(825)의 일부를 제거하여 제2 회로패턴(852-2)의 일부 표면을 노출시키는 연결비아홀들(834a, 834b)을 형성한다. 일 예에서 연결비아홀들(834a, 834b)은 제1 관통비아들(842a, 842b)와 중첩되는 위치에 형성될 수 있다. 이에 따라 본 단면 구조에서는 나타나지 않지만, 도 34 및 도 35를 참조하여 설명한 이너 제1 관통비아(842c)에 중첩되는 연결비아홀도 함께 형성될 수 있다. 다른 예에서 연결비아홀들(834a, 834b)은 제1 관통비아들(842a, 842b)와 중첩되지 않는 위치에 형성될 수도 있다. 또 다른 예에서 1개의 연결비아홀만이 형성되도록 할 수도 있다. 일 예에서 연결비아홀들(834a, 834b)은 레이저를 이용하여 형성할 수 있다.
도 39를 참조하면, 연결비아홀들(834a, 834b) 내부를 금속층으로 채워서 연결비아들(844a, 844b)을 형성한다. 이와 함께 제5 절연층(825)의 절연층 바디(825-2) 위에 금속층(852)을 형성한다. 일 예에서 연결비아들(844a, 844b) 및 금속층(852)은 일렉트로플레이팅 방법을 사용하여 수행할 수 있다. 이 경우 제2 회로패턴(852-2)의 일부와 제5 절연층(825)의 구리층(852-2)이 시드층으로 작용할 수 있다. 연결비아들(844a, 844b)은 제2 회로패턴(852-2)과 금속층(852)을 전기적으로 연결시킨다. 구리층(852-2)이 시드층으로 작용함에 따라 절연층 바디(825-1)만이 제5 절연층(825)을 구성한다.
도 40을 참조하면, 제4 절연층(824)에 대한 패터닝을 수행하여 제1 회로패턴(851-3)을 노출시키는 개구부(861)를 형성한다. 이 과정에서 제4 절연층(824)의 구리층(824-2)은 모두 제거되어 절연층 바디(824-1)만이 제4 절연층(824)을 구성한다일 예에서 개구부(861)를 형성하기 위해, 먼저 구리층(824-2)을 제거한다. 구리층(824-2)이 제거됨에 따라 절연층 바디(824-2)의 모든 표면이 노출된다. 모든 표면이 노출되는 절연층 바디(824-1)에 대한 패터닝을 수행하여 개구부(861)를 형성한다. 다른 예에서 개구부(861)를 형성하기 위해, 먼저 구리층(824-2)을 패터닝하여 절연층 바디(824-1)의 일부 표면을 노출시킨다. 절연층 바디(824-1)의 노출 부분을 제거하여 개구부(861)를 형성한다. 개구부(861)를 형성한 후에는 구리층(824-2)을 제거한다. 이와 같은 여러 방법들 중 선택된 방법에 의해 개구부(861)를 형성한 다음에 제4 절연층(824) 위에 외부접속부재, 예컨대 솔더볼(870)을 형성한다. 솔더볼(870)은 제4 절연층(824)의 개구부(861)를 통해 제1 회로패턴(851-3)에 컨택된다. 솔더볼(870)과 제1 회로패턴(851-3) 사이의 접속 구조는, 칩 내장 패키지의 용도에 따라 결정되는 회로패턴 구조에 따라 다양하게 구성될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...칩 내장 패키지 110...칩
111...칩의 상부면 112...칩의 하부면
115...칩의 접속부재 121...제1 절연층
122...제2 절연층 123...제3 절연층
131...비아홀 132...관통 비아홀
141...제1 비아 142...제2 비아
151-1, 151-2, 151-3...회로패턴들 152...금속층
161...개구부 170...솔더볼

Claims (52)

  1. 상부면에 배치되는 접속부재를 갖는 칩;
    상기 칩의 일부를 둘러싸는 제1 절연층;
    상기 칩의 나머지를 둘러싸면서 상기 제1 절연층의 상부면에 하부면이 부착되도록 배치되는 제2 절연층;
    상기 제1 절연층의 하부면 위에 배치되는 복수개의 회로패턴들;
    상기 회로패턴들 중 적어도 어느 하나의 일부가 노출되도록 상기 제1 절연층 및 회로패턴들 위에 배치되는 제3 절연층;
    상기 제3 절연층을 통해 노출되는 회로패턴에 접속되도록 배치되는 외부 접속단자;
    상기 제2 절연층의 상부면 위에 배치되는 금속층;
    상기 제1 절연층 내에서 상기 칩의 접속부재와 상기 회로패턴을 연결시키는 제1 비아; 및
    상기 제1 절연층 및 제2 절연층을 관통하여 상기 금속층과 상기 회로패턴을 연결시키는 제2 비아를 포함하는 칩 내장 패키지.
  2. 제1항에 있어서,
    상기 칩은 상기 제1 절연층 및 제2 절연층 내에서 상기 접속부재가 아래 방향을 향하는 페이스-다운 구조로 배치되는 칩 내장 패키지.
  3. 제1항에 있어서,
    상기 제1 절연층은, 상기 칩의 상부면 및 측면을 둘러싸도록 배치되는 칩 내장 패키지.
  4. 제3항에 있어서,
    상기 제2 절연층은, 상기 칩의 하부면을 둘러싸도록 배치되는 칩 내장 패키지.
  5. 제4항에 있어서,
    상기 칩의 하부면은 상기 제1 절연층의 상부면과 동일한 수평 레벨상에 배치되는 칩 내장 패키지.
  6. 제1항에 있어서,
    상기 제1 절연층, 제2 절연층, 및 제3 절연층은 동일한 절연물질로 이루어지는 칩 내장 패키지.
  7. 제6항에 있어서,
    상기 동일한 절연물질은, 레진이 코팅된 구리(RCC)층을 구성하는 절연물질을 포함하는 칩 내장 패키지.
  8. 제7항에 있어서,
    상기 복수개의 회로패턴들, 금속층, 제1 비아, 및 제2 비아는 상기 레진이 코팅된 구리(RCC)층을 구성하는 구리층을 시드층으로 한 일렉트로플레이팅 방법에 의해 만들어지는 칩 내장 패키지.
  9. 제1항에 있어서,
    상기 제2 비아는, 상기 칩의 측면으로부터 일정 간격 이격된 위치에 배치되는 칩 내장 패키지.
  10. 상부면에 배치되는 접속부재를 갖는 칩;
    상기 칩의 일부를 둘러싸는 제1 절연층;
    상기 칩의 나머지를 둘러싸면서 상기 제1 절연층의 상부면에 하부면이 부착되도록 배치되는 제2 절연층;
    상기 제1 절연층의 하부면 위에 배치되는 복수개의 회로패턴들;
    상기 회로패턴들 중 적어도 어느 하나의 일부가 노출되도록 상기 제1 절연층 및 회로패턴들 위에 배치되는 제3 절연층;
    상기 제3 절연층을 통해 노출되는 회로패턴에 접속되도록 배치되는 외부 접속단자;
    상기 제2 절연층의 상부면 위에 배치되는 금속층;
    상기 제1 절연층 내에서 상기 칩의 접속부재와 상기 회로패턴을 연결시키는 제1 비아; 및
    상기 제1 절연층 및 제2 절연층을 관통하여 상기 금속층과 상기 회로패턴을 연결시키되, 상기 칩의 측면으로부터 거리가 서로 다른 위치에 배치되는 복수개의 제2 비아들을 포함하는 칩 내장 패키지.
  11. 제10항에 있어서,
    상기 칩은, 상기 제1 절연층 및 제2 절연층 내에서 상기 접속부재가 아래 방향을 향하는 페이스-다운 구조로 배치되는 칩 내장 패키지.
  12. 제10항에 있어서,
    상기 제1 절연층은, 상기 칩의 상부면 및 측면을 둘러싸도록 배치되는 칩 내장 패키지.
  13. 제12항에 있어서,
    상기 제2 절연층은, 상기 칩의 하부면을 둘러싸도록 배치되는 칩 내장 패키지.
  14. 제13항에 있어서,
    상기 칩의 하부면과 상기 제1 절연층의 상부면은 동일한 수평 레벨상에 배치되는 칩 내장 패키지.
  15. 제10항에 있어서,
    상기 제1 절연층, 제2 절연층, 및 제3 절연층은, 동일한 절연물질로 이루어지는 칩 내장 패키지.
  16. 제15항에 있어서,
    상기 동일한 절연물질은, 레진이 코팅된 구리(RCC)층을 구성하는 절연물질을 포함하는 칩 내장 패키지.
  17. 제16항에 있어서,
    상기 복수개의 회로패턴들, 금속층, 제1 비아, 및 제2 비아들은, 상기 레진이 코팅된 구리(RCC)층을 구성하는 구리층을 시드층으로 한 일렉트로플레이팅 방법에 의해 만들어지는 칩 내장 패키지.
  18. 제10항에 있어서, 상기 제2 비아들은,
    상기 칩의 측면으로부터 가장 먼 위치에서 칩의 가장자리를 따라 이격되도록 배치되는 아우터 비아들;
    상기 칩의 측면으로부터 상대적으로 가까운 위치에서 상기 칩의 가장자리를 따라 이격되도록 배치되는 이너 비아들; 및
    상기 칩의 가장자리를 따라 상기 아우터 비아 및 이너 비아 사이에서 상기 아우터 비아 및 이너 비아와 엇갈리게 배치되는 미들 비아들을 포함하는 칩 내장 패키지.
  19. 상부면에 배치되는 제1 접속부재를 갖는 제1 칩;
    상부면에 배치되는 제2 접속부재를 가지며 상기 제1 칩의 하부면에 부착되는 하부면을 갖는 제2 칩;
    상기 제1 칩의 일부를 둘러싸는 제1 절연층;
    상기 제2 칩의 일부를 둘러싸는 제2 절연층;
    상기 제1 절연층 및 제2 절연층 사이에 배치되는 제3 절연층;
    상기 제1 절연층의 하부면 위에 배치되는 복수개의 제1 회로패턴들;
    상기 제2 절연층의 상부면 위에 배치되는 복수개의 제2 회로패턴들;
    상기 제1 회로패턴들 중 적어도 어느 하나의 일부가 노출되도록 상기 제1 절연층 및 제1 회로패턴들 위에 배치되는 제4 절연층;
    상기 제4 절연층을 통해 노출되는 제1 회로패턴에 접속되도록 배치되는 외부 접속단자;
    상기 제2 절연층 및 제2 회로패턴 위에 배치되는 제5 절연층;
    상기 제5 절연층의 상부면 위에 배치되는 금속층;
    상기 제1 절연층 내에서 상기 제1 칩의 제1 접속부재와 상기 제1 회로패턴을 연결시키는 하부비아;
    상기 제2 절연층 내에서 상기 제2 칩의 제2 접속부재와 상기 제2 회로패턴을 연결시키는 상부비아;
    상기 제1 절연층, 제2 절연층, 및 제3 절연층을 관통하여 상기 제1 회로패턴 및 제2 회로패턴을 연결시키는 제1 관통비아 및 제2 관통비아; 및
    상기 제5 절연층을 관통하여 상기 금속층 및 제1 회로패턴을 연결시키는 비아를 포함하는 칩 내장 패키지.
  20. 제19항에 있어서,
    상기 제1 칩은, 상기 제1 접속부재가 아래 방향을 향하는 페이스-다운 구조로 배치되고, 상기 제2 칩은 상기 제2 접속부재가 위 방향을 향하는 페이스-업 구조로 배치되는 칩 내장 패키지.
  21. 제20항에 있어서,
    상기 제1 절연층은, 상기 제1 칩의 상부면 및 측면 일부를 둘러싸도록 배치되는 칩 내장 패키지.
  22. 제21항에 있어서,
    상기 제2 절연층은, 상기 제2 칩의 상부면 및 측면 일부를 둘러싸도록 배치되는 칩 내장 패키지.
  23. 제22항에 있어서,
    상기 제3 절연층은, 상기 제1 절연층 및 제2 절연층 사이에서 상기 제1 칩의 측면 나머지와 상기 제2 칩의 측면 나머지를 둘러싸도록 배치되는 칩 내장 패키지.
  24. 제19항에 있어서,
    상기 제1 절연층, 제2 절연층, 제3 절연층, 제4 절연층, 및 제5 절연층은, 동일한 절연물질로 이루어지는 칩 내장 패키지.
  25. 제24항에 있어서,
    상기 동일한 절연물질은, 레진이 코팅된 구리(RCC)층을 구성하는 절연물질을 포함하는 칩 내장 패키지.
  26. 제25항에 있어서,
    상기 복수개의 제1 회로패턴들 및 제2 회로패턴들, 하부비아, 상부비아, 및 제1 관통비아, 제2 관통비아, 및 금속층은, 상기 레진이 코팅된 구리(RCC)층을 구성하는 구리층을 시드층으로 한 일렉트로플레이팅 방법에 의해 만들어지는 칩 내장 패키지.
  27. 제19항에 있어서,
    상기 제1 관통비아 및 제2 관통비아는, 상기 제1 칩 및 제2 칩의 측면으로부터 일정 간격 이격된 위치에 배치되는 칩 내장 패키지.
  28. 상부면에 배치되는 제1 접속부재를 갖는 제1 칩;
    상부면에 배치되는 제2 접속부재를 가지며 상기 제1 칩의 하부면에 부착되는 하부면을 갖는 제2 칩;
    상기 제1 칩의 일부를 둘러싸는 제1 절연층;
    상기 제2 칩의 일부를 둘러싸는 제2 절연층;
    상기 제1 절연층 및 제2 절연층 사이에 배치되는 제3 절연층;
    상기 제1 절연층의 하부면 위에 배치되는 복수개의 제1 회로패턴들;
    상기 제2 절연층의 상부면 위에 배치되는 복수개의 제2 회로패턴들;
    상기 제1 회로패턴들 중 적어도 어느 하나의 일부가 노출되도록 상기 제1 절연층 및 제1 회로패턴들 위에 배치되는 제4 절연층;
    상기 제4 절연층을 통해 노출되는 제1 회로패턴에 접속되도록 배치되는 외부 접속단자;
    상기 제2 절연층 및 제2 회로패턴 위에 배치되는 제5 절연층;
    상기 제5 절연층의 상부면 위에 배치되는 금속층;
    상기 제1 절연층 내에서 상기 제1 칩의 제1 접속부재와 상기 제1 회로패턴을 연결시키는 하부비아;
    상기 제2 절연층 내에서 상기 제2 칩의 제2 접속부재와 상기 제2 회로패턴을 연결시키는 상부비아;
    상기 제1 절연층, 제2 절연층, 및 제3 절연층을 관통하여 상기 제1 회로패턴 및 제2 회로패턴을 연결시키는 제1 관통비아;
    상기 제1 관통비아와 이격되면서 상기 제1 절연층, 제2 절연층, 및 제3 절연층을 관통하여 상기 제1 회로패턴 및 제2 회로패턴을 연결시키되, 상기 제1 칩 및 제2 칩의 측면으로부터의 거리가 서로 다른 위치에 배치되는 복수개의 제2 관통비아들; 및
    상기 제5 절연층을 관통하여 상기 금속층 및 제1 회로패턴을 연결시키는 비아를 포함하는 칩 내장 패키지.
  29. 제28항에 있어서,
    상기 제1 칩은, 상기 제1 접속부재가 아래 방향을 향하는 페이스-다운 구조로 배치되고, 상기 제2 칩은 상기 제2 접속부재가 위 방향을 향하는 페이스-업 구조로 배치되는 칩 내장 패키지.
  30. 제29항에 있어서,
    상기 제1 절연층은, 상기 제1 칩의 상부면 및 측면 일부를 둘러싸도록 배치되는 칩 내장 패키지.
  31. 제30항에 있어서,
    상기 제2 절연층은, 상기 제2 칩의 상부면 및 측면 일부를 둘러싸도록 배치되는 칩 내장 패키지.
  32. 제31항에 있어서,
    상기 제3 절연층은, 상기 제1 절연층 및 제2 절연층 사이에서 상기 제1 칩의 측면 나머지와 상기 제2 칩의 측면 나머지를 둘러싸도록 배치되는 칩 내장 패키지.
  33. 제28항에 있어서,
    상기 제1 절연층, 제2 절연층, 제3 절연층, 제4 절연층, 및 제5 절연층은, 동일한 절연물질로 이루어지는 칩 내장 패키지.
  34. 제33항에 있어서,
    상기 동일한 절연물질은, 레진이 코팅된 구리(RCC)층을 구성하는 절연물질을 포함하는 칩 내장 패키지.
  35. 제34항에 있어서,
    상기 복수개의 제1 회로패턴들 및 제2 회로패턴들, 하부비아, 상부비아, 및 제1 관통비아, 제2 관통비아들, 비아, 및 금속층은, 상기 레진이 코팅된 구리(RCC)층을 구성하는 구리층을 시드층으로 한 일렉트로플레이팅 방법에 의해 만들어지는 칩 내장 패키지.
  36. 제28항에 있어서, 상기 제2 관통비아들은,
    상기 제1 칩 및 제2 칩의 측면으로부터 가장 먼 위치에서 상기 제1 칩 및 제2 칩의 둘레를 따라 이격되도록 배치되는 아우터 비아들;
    상기 제1 칩 및 제2 칩의 측면으로부터 상대적으로 가까운 위치에서 상기 제1 칩 및 제2 칩의 둘레를 따라 이격되도록 배치되는 이너 비아들; 및
    상기 제1 칩 및 제2 칩의 둘레를 따라 상기 아우터 비아 및 이너 비아 사이에서 상기 아우터 비아 및 이너 비아와 엇갈리게 배치되는 미들 비아들을 포함하는 칩 내장 패키지.
  37. 제1 절연층 내에 접속부재를 갖는 칩을 내장시키는 단계;
    상기 칩 및 제1 절연층 위에 제2 절연층을 부착시키는 단계;
    상기 제1 절연층의 일부가 제거되어 상기 접속부재를 노출시키는 비아홀과 상기 제1 절연층 및 제2 절연층을 관통하는 관통비아홀을 형성하는 단계;
    상기 비아홀 및 관통비아홀을 금속층으로 채워 제1 비아 및 제2 비아를 형성하는 단계;
    상기 제2 절연층 위에 상기 제2 비아의 상부면에 접하는 금속층을 형성하는 단계;
    상기 제1 절연층 위에 상기 제2 비아의 하부면에 접하는 회로패턴을 포함하는 복수개의 회로패턴들을 형성하는 단계;
    상기 복수개의 회로패턴들 및 제1 절연층 위에서 상기 회로패턴들 중 적어도 어느 하나의 회로패턴을 노출시키는 개구부를 갖는 제3 절연층을 형성하는 단계; 및
    상기 개구부를 통해 상기 노출된 회로패턴에 접속되는 외부 접속단자를 형성하는 단계를 포함하는 칩 내장 패키지의 제조방법.
  38. 제37항에 있어서, 상기 제1 절연층 및 제2 절연층의 각각은,
    레진으로 이루어지는 절연층 바디; 및
    상기 절연층 바디에 코팅되는 구리층을 포함하는 칩 내장 패키지의 제조방법.
  39. 제38항에 있어서,
    상기 제1 비아 및 제2 비아를 형성하는 단계, 및 금속층을 형성하는 단계는, 상기 제1 절연층을 구성하는 구리층과 상기 제2 절연층을 구성하는 구리층을 시드층으로 한 일렉트로플레이팅 방법을 사용하여 수행하는 칩 내장 패키지의 제조방법.
  40. 제38항에 있어서, 상기 제3 절연층을 형성하는 단계는,
    상기 회로패턴들 및 제1 절연층 위에 레진으로 이루어지는 절연층 바디에 구리층이 코팅되는 제3 절연층을 형성하는 단계;
    상기 제3 절연층의 구리층을 제거하는 단계; 및
    상기 구리층이 제거되어 노출되는 절연층 바디에 대한 패터닝을 수행하여 상기 개구부를 형성하는 단계를 포함하는 칩 내장 패키지의 제조방법.
  41. 제38항에 있어서, 상기 제3 절연층을 형성하는 단계는,
    상기 회로패턴들 및 제1 절연층 위에 레진으로 이루어지는 절연층 바디에 구리층이 코팅되는 제3 절연층을 형성하는 단계;
    상기 제3 절연층의 구리층을 패터닝하여 상기 절연층 바디의 일부를 노출시키는 단계;
    상기 절연층 바디의 노출부분을 제거하여 상기 개구부를 형성하는 단계; 및
    상기 구리층을 제거하는 단계를 포함하는 칩 내장 패키지의 제조방법.
  42. 제37항에 있어서,
    상기 관통비아홀은, 상기 칩의 측면으로부터 일정 간격 이격되는 위치에 형성하는 칩 내장 패키지의 제조방법.
  43. 제42항에 있어서,
    상기 관통비아홀은 복수개로 형성하되, 각각은 상기 칩의 둘레를 따라 인접한 다른 관통비아홀과 이격되어 배치되도록 형성하는 칩 내장 패키지의 제조방법.
  44. 제43항에 있어서, 상기 관통비아홀은,
    상기 칩의 측면으로부터 가장 먼 위치에서 상기 칩의 둘레를 따라 이격되도록 배치되는 제1 관통비아홀들;
    상기 칩의 측면으로부터 상대적으로 가까운 위치에서 상기 칩의 둘레를 따라 이격되도록 배치되는 제2 관통비아홀들; 및
    상기 칩의 둘레를 따라 상기 제1 관통비아홀 및 제2 관통비아홀 사이에서 상기 제1 관통비아홀 및 제2 관통비아홀과 엇갈리게 배치되는 제3 관통비아홀들을 포함하는 칩 내장 패키지의 제조방법.
  45. 제1 접속부재를 갖는 제1 칩의 일부가 제1 절연층에 내장된 제1 구조체를 준비하는제1 단계;
    제2 접속부재를 갖는 제2 칩의 일부가 제2 절연층에 내장된 제2 구조체를 준비하는 단계;
    상기 제3 절연층으로 이루어지는 제3 구조체를 준비하는 단계;
    상기 제1 구조체, 제3 구조체, 및 제2 구조체를 수직방향으로 정렬시킨 후에 라미네이션시켜 상기 제1 칩 및 제2 칩이 상기 제1 절연층, 제3 절연층, 및 제2 절연층 내에 내장되도록 하는 단계;
    상기 제1 절연층의 일부가 제거되어 상기 제1 접속부재를 노출시키는 하부비아홀과 상기 제2 절연층의 일부가 제거되어 상기 제2 접속부재를 노출시키는 상부 비아홀을 형성하는 단계;
    상기 제1 절연층, 제3 절연층, 및 제2 절연층을 관통하는 제1 관통비아홀 및 제2 관통비아홀을 형성하는 단계;
    상기 하부비아홀, 상부비아홀, 제1 관통비아홀, 및 제2 관통비아홀을 금속층으로 채워 하부비아, 상부비아, 제1 관통비아, 및 제2 관통비아를 형성하는 단계;
    상기 제1 절연층의 하부면 및 제2 절연층의 상부면 위에 각각 복수개의 제1 회로패턴들 및 제2 회로패턴들을 형성하는 단계;
    상기 제1 회로패턴들 및 제1 절연층 위와 제2 회로패턴들 및 제2 절연층 위에 각각 제4 절연층 및 제5 절연층을 형성하는 단계;
    제5 절연층의 일부를 제거하는 상기 제2 회로패턴의 일부 표면을 노출시키는 비아홀을 형성하는 단계;
    상기 비아홀을 금속층으로 채워서 비아를 형성하는 단계;
    상기 비아 및 제5 절연층 위에 금속층을 형성하는 단계;
    상기 제4 절연층에 대한 패터닝을 수행하여 상기 제1 회로패턴을 노출시키는 개구부를 형성하는 단계; 및
    상기 개구부를 통해 상기 제1 회로패턴에 접속되는 외부 접속단자를 형성하는 단계를 포함하는 칩 내장 패키지의 제조방법.
  46. 제45항에 있어서, 상기 제1 절연층, 제2 절연층, 제4 절연층, 및 제5 절연층의 각각은,
    레진으로 이루어지는 절연층 바디; 및
    상기 절연층 바디에 코팅되는 구리층을 포함하는 칩 내장 패키지의 제조방법.
  47. 제46항에 있어서,
    상기 하부비아를 형성하는 단계, 상기 상부비아를 형성하는 단계, 상기 제1 관통비아를 형성하는 단계, 상기 제2 관통비아를 형성하는 단계, 및 상기 제1 회로패턴들 및 제2 회로패턴들을 형성하는 단계는, 상기 제1 절연층을 구성하는 구리층과 상기 제2 절연층을 구성하는 구리층을 시드층으로 한 일렉트로플레이팅 방법을 사용하여 수행하는 칩 내장 패키지의 제조방법.
  48. 제46항에 있어서, 상기 제4 절연층을 형성하는 단계는,
    상기 회로패턴들 및 제1 절연층 위에 레진으로 이루어지는 절연층 바디에 구리층이 코팅되는 제4 절연층을 형성하는 단계;
    상기 제4 절연층의 구리층을 제거하는 단계; 및
    상기 구리층이 제거되어 노출되는 절연층 바디에 대한 패터닝을 수행하여 상기 개구부를 형성하는 단계를 포함하는 칩 내장 패키지의 제조방법.
  49. 제46항에 있어서, 상기 제4 절연층을 형성하는 단계는,
    상기 회로패턴들 및 제1 절연층 위에 레진으로 이루어지는 절연층 바디에 구리층이 코팅되는 제4 절연층을 형성하는 단계;
    상기 제4 절연층의 구리층을 패터닝하여 상기 절연층 바디의 일부를 노출시키는 단계;
    상기 절연층 바디의 노출부분을 제거하여 상기 개구부를 형성하는 단계; 및
    상기 구리층을 제거하는 단계를 포함하는 칩 내장 패키지의 제조방법.
  50. 제45항에 있어서,
    상기 제2 관통비아홀은, 상기 제1 칩 및 제2 칩의 측면으로부터 일정 간격 이격되는 위치에 형성하는 칩 내장 패키지의 제조방법.
  51. 제50항에 있어서,
    상기 제2 관통비아홀은 복수개로 형성하되, 각각은 상기 제1 칩 및 제2 칩의 둘레를 따라 인접한 다른 제2 관통비아홀과 이격되어 배치되도록 형성하는 칩 내장 패키지의 제조방법.
  52. 제51항에 있어서, 상기 제2 관통비아홀은,
    상기 제1 칩 및 제2 칩의 측면으로부터 가장 먼 위치에서 상기 제1 칩 및 제2 칩의 둘레를 따라 이격되도록 배치되는 제2 아우터 관통비아홀들;
    상기 제1 칩 및 제2 칩의 측면으로부터 상대적으로 가까운 위치에서 상기 제1 칩 및 제2 칩의 둘레를 따라 이격되도록 배치되는 제2 이너 관통비아홀들; 및
    상기 제1 칩 및 제2 칩의 둘레를 따라 상기 제2 아우터 관통비아홀 및 제2 이너 관통비아홀 사이에서 상기 제2 아우터 관통비아홀 및 제2 이너 관통비아홀과 엇갈리게 배치되는 제2 미들 관통비아홀들을 포함하는 칩 내장 패키지의 제조방법.
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