KR20160003105A - 디스플레이 디바이스 및 그 제조 방법 - Google Patents

디스플레이 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR20160003105A
KR20160003105A KR1020157033600A KR20157033600A KR20160003105A KR 20160003105 A KR20160003105 A KR 20160003105A KR 1020157033600 A KR1020157033600 A KR 1020157033600A KR 20157033600 A KR20157033600 A KR 20157033600A KR 20160003105 A KR20160003105 A KR 20160003105A
Authority
KR
South Korea
Prior art keywords
layer
gate line
transparent electrode
line material
metal layer
Prior art date
Application number
KR1020157033600A
Other languages
English (en)
Inventor
청차이 동
Original Assignee
센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 filed Critical 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Publication of KR20160003105A publication Critical patent/KR20160003105A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/13606—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit having means for reducing parasitic capacitance
    • G02F2001/13606—
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Ceramic Engineering (AREA)

Abstract

디스플레이 디바이스 및 그 제조 방법이 제공된다. 디스플레이 디바이스(100)에서, 디스플레이 기판(101)의 픽셀 유닛은, 게이트 라인 물질 층(107), 투명 전극 층(105), 반도체 층(111) 및 금속 층(110)을 포함하고, 반도체 층(111)과 금속 층(110)은 모두 게이트 라인 물질 층(107)과 투명 전극 층(105) 사이에 제공되고, 금속 층(110)은 반도체 층(111) 위에 제공된다. 이러한 구조는 디스플레이 디바이스 상의 저장 커패시턴스를 감소시킬 수 있고, 이에 따라 게이트 라인 상의 스캐닝 신호의 저항-커패시턴스 지연이 감소되도록 할 수 있다.

Description

디스플레이 디바이스 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 디스플레이 기술 분야에 관한 것으로, 특히 디스플레이 디바이스(display device) 및 그 제조 방법에 관한 것이다.
디스플레이 디바이스의 종래의 픽셀 유닛(pixel unit)에 있어서, 게이트 라인(gate line)과 그 위에 위치하는 투명 전극(transparent electrode)(ITO)은 저장 커패시터(storage capacitor)(Cst)를 형성한다. 저장 커패시터는 디스플레이 디바이스의 개구율(aperture ratio)을 향상시키기 위해 사용될 수 있다.
그러나, 저장 커패시터는 게이트 라인의 용량성 부하가 될 것이고, 이러한 용량성 부하는 게이트 라인의 스캐닝 신호(scanning signal)의 저항-커패시턴스 지연(Resistance-Capacitance Delay)(RC 지연)을 증가시킬 것이다.
RC 지연을 감소시키기 위해, 저장 커패시턴스는 감소될 필요가 있다. 저장 커패시턴스를 감소시키기 위한 기술적 해법은 게이트 라인과 투명 전극의 유효 면적(effective area)(게이트 라인과 투명 전극의 중첩 부분(overlapping portion))을 감소시키는 것이다.
이러한 공정을 수행함에 있어서, 본 발명의 발명자는 종래 기술에는 적어도 다음과 같은 문제들이 있음을 발견했다.
즉, 이러한 공정에서, 저장 커패시터의 유효 면적을 변경시키기 위해서는 더 많은 요건들을 만족시켜야 한다. 노출되지 않는 위치에 관한 문제(노출 위치가 변경되는 문제) 혹은 에칭 균일성(etch uniformity)이 불충분해지는 문제는, 저장 커패시터의 유효 면적을 정밀하게 변경시키는데 있어 결과적으로 실패를 초래할 것이다.
따라서, 저장 커패시터의 유효 면적을 감소시키기 위한 이러한 기술적 해법은 저장 커패시턴스를 감소시키는 기술적 효과를 효과적으로 달성할 수 없다.
따라서, 앞서의 기술적 문제를 해결하기 위한 새로운 기술적 해법을 제공할 필요성이 존재한다.
본 발명의 목적은 디스플레이 디바이스의 게이트 라인 물질 층 및 투명 전극 층으로부터 형성되는 저장 커패시터가 더 작아지도록 하여 게이트 라인의 스캐닝 신호의 RC 지연이 감소되도록 할 수 있는 디스플레이 디바이스를 제공하는 것이다.
앞서의 문제들을 해결하기 위해, 본 발명은 다음과 같은 기술적 해법들을 채택한다.
디스플레이 디바이스가 제공되며, 이러한 디스플레이 디바이스는 복수의 픽셀 유닛들을 포함하는 디스플레이 기판(display substrate)을 포함하고, 여기서 픽셀 유닛들은 박막 트랜지스터(thin film transistor)를 포함하며, 픽셀 유닛들은 또한, 게이트 라인 물질 층(gate line material layer)과; 게이트 라인 물질 층의 법선(normal) 정방향(positive direction)의 위쪽에 제공되는 투명 전극 층(transparent electrode layer)과(여기서, 투명 전극 층과 게이트 라인 물질 층은 상기 법선 정방향에서 중첩 부분을 가짐); 반도체 층과; 그리고 금속 층을 포함하며, 반도체 층과 금속 층은 게이트 라인 물질 층과 투명 전극 층 사이에 배치되고, 상기 법선 정방향에서, 반도체 층과 금속 층은 상기 중첩 부분에 전체적으로 혹은 부분적으로 위치하고, 금속 층은 상기 법선 정방향에서 반도체 층 위에 위치하고, 반도체 층과 박막 트랜지스터의 채널 층은 동일한 층에 속하고, 금속 층과 박막 트랜지스터의 소스/드레인 금속 층은 동일한 층에 속하고, 게이트 라인 물질 층과 반도체 층 사이에는 제 1 절연 층이 끼어 있고, 금속 층과 투명 전극 층 사이에는 제 2 절연 층이 끼어있다.
앞서-설명된 디스플레이 디바이스에서, 게이트 라인 물질 층과 투명 전극 층 간의 거리는 금속 층의 두께의 1.01배 내지 10배이다.
앞서-설명된 디스플레이 디바이스에서, 게이트 라인 물질 층과 투명 전극 층 간의 거리는 금속 층의 두께의 1.01배 내지 2배이다.
앞서-설명된 디스플레이 디바이스에서, 게이트 라인 물질 층과 투명 전극 층 간의 거리는 금속 층의 두께의 1.01배 내지 1.5배이다.
앞서-설명된 디스플레이 디바이스에서, 반도체 층은 비정질 실리콘 층(amorphous silicon layer)이다.
본 발명의 또 하나의 다른 목적은 디스플레이 디바이스의 게이트 라인 물질 층 및 투명 전극 층으로부터 형성되는 저장 커패시터가 더 작아지도록 하여 게이트 라인의 스캐닝 신호의 RC 지연이 감소되도록 할 수 있는 디스플레이 디바이스를 제공하는 것이다.
앞서의 문제들을 해결하기 위해, 본 발명은 다음과 같은 기술적 해법을 채택한다.
디스플레이 디바이스가 제공되며, 이러한 디스플레이 디바이스는, 복수의 픽셀 유닛들을 포함하는 디스플레이 기판을 포함하고, 여기서 픽셀 유닛들은 박막 트랜지스터를 포함하며, 픽셀 유닛들은 또한, 게이트 라인 물질 층과; 게이트 라인 물질 층의 법선 정방향의 위쪽 부분에 제공되는 투명 전극 층과(여기서, 투명 전극 층과 게이트 라인 물질 층은 상기 법선 정방향에서 중첩 부분을 가짐); 반도체 층과; 그리고 금속 층을 포함하며, 반도체 층과 금속 층은 게이트 라인 물질 층과 투명 전극 층 사이에 배치되고, 상기 법선 정방향에서, 반도체 층과 금속 층은 상기 중첩 부분에 전체적으로 혹은 부분적으로 위치하고, 금속 층은 상기 법선 정방향에서 반도체 층 위에 위치한다.
앞서-설명된 디스플레이 디바이스에서, 반도체 층과 박막 트랜지스터의 채널 층은 동일한 층에 속하고, 금속 층과 박막 트랜지스터의 소스/드레인 금속 층은 동일한 층에 속한다.
앞서-설명된 디스플레이 디바이스에서, 게이트 라인 물질 층과 반도체 층 사이에는 제 1 절연 층이 끼어 있고, 금속 층과 투명 전극 층 사이에는 제 2 절연 층이 끼어있다.
앞서-설명된 디스플레이 디바이스에서, 게이트 라인 물질 층과 투명 전극 층 간의 거리는 금속 층의 두께의 1.01배 내지 10배이다.
앞서-설명된 디스플레이 디바이스에서, 게이트 라인 물질 층과 투명 전극 층 간의 거리는 금속 층의 두께의 1.01배 내지 2배이다.
앞서-설명된 디스플레이 디바이스에서, 게이트 라인 물질 층과 투명 전극 층 간의 거리는 금속 층의 두께의 1.01배 내지 1.5배이다.
앞서-설명된 디스플레이 디바이스에서, 반도체 층은 비정질 실리콘 층이다.
본 발명의 또 하나의 다른 목적은 디스플레이 디바이스의 게이트 라인 물질 층 및 투명 전극 층으로부터 형성되는 저장 커패시터가 더 작아지도록 하여 게이트 라인의 스캐닝 신호의 RC 지연이 감소되도록 할 수 있는 디스플레이 디바이스 제조 방법을 제공하는 것이다.
디스플레이 디바이스 제조 방법이 제공되며, 이 방법은 다음과 같은 단계들, 즉, 디스플레이 디바이스의 디스플레이 기판에 게이트 라인 물질 층을 형성하는 단계와; 게이트 라인 물질 층의 법선 정방향의 표면에 반도체 층과 금속 층이 차례로 형성되는 단계와; 그리고 상기 법선 정방향을 따라, 금속 층의 위쪽 표면에 투명 전극 층을 형성하는 단계를 포함하며, 투명 전극 층과 게이트 라인 물질 층은 상기 법선 정방향에서 중첩 부분을 갖고, 반도체 층과 금속 층은 게이트 라인 물질 층과 투명 전극 층 사이에 배치되고, 상기 법선 정방향에서, 반도체 층과 금속 층은 상기 중첩 부분에 전체적으로 혹은 부분적으로 위치하고, 금속 층은 상기 법선 정방향에서 반도체 층 위에 위치한다.
앞서-설명된 디스플레이 디바이스 제조 방법에서, 디스플레이 기판의 박막 트랜지스터에서의 채널 층과 반도체 층은 동일한 층에 속하고, 금속 층과 박막 트랜지스터의 소스/드레인 금속 층은 동일한 층에 속한다.
앞서-설명된 디스플레이 디바이스 제조 방법에서, 게이트 라인 물질 층과 반도체 층 사이에는 또한 제 1 절연 층이 포함되고, 금속 층과 투명 전극 층 사이에는 또한 제 2 절연 층이 포함된다. 본 방법은 또한 다음과 같은 단계들, 즉, 게이트 라인 물질 층을 형성하는 단계 이후에, 제 1 절연 층이 게이트 라인 물질 층의 상기 법선 정방향의 표면에 형성되는 단계와; 그리고 상기 법선 정방향을 따라, 제 2 절연 층이 금속 층의 위쪽 표면에 형성되는 단계를 포함하고, 본 방법에서, 금속 층의 위쪽 표면에 투명 전극 층을 형성하는 단계는 다음의 단계, 즉, 상기 법선 정방향을 따라, 투명 전극 층이 제 2 절연 층의 위쪽 표면에 형성되는 단계를 포함한다.
앞서-설명된 디스플레이 디바이스 제조 방법에서, 게이트 라인 물질 층과 투명 전극 층 간의 거리는 금속 층의 두께의 1.01배 내지 10배이다.
앞서-설명된 디스플레이 디바이스 제조 방법에서, 게이트 라인 물질 층과 투명 전극 층 간의 거리는 금속 층의 두께의 1.01배 내지 2배이다.
앞서-설명된 디스플레이 디바이스 제조 방법에서, 게이트 라인 물질 층과 투명 전극 층 간의 거리는 금속 층의 두께의 1.01배 내지 1.5배이다.
앞서-설명된 디스플레이 디바이스 제조 방법에서, 반도체 층은 비정질 실리콘 층이다.
종래 기술과 비교하여, 본 발명에서는 게이트 라인 물질 층과 투명 전극 층 사이에 반도체 층 및 금속 층이 제공된다. 따라서, 게이트 라인 물질 층과 투명 전극 층 간의 거리가 증가하여 게이트 라인 물질 층 및 투명 전극 층으로부터 형성되는 저장 커패시터가 감소하게 된다.
본 발명이 더 명확해지도록 하기 위해, 바람직한 실시예들 및 이들의 도면들이 아래에서 상세히 설명된다.
도 1a는 본 발명의 디스플레이 디바이스의 제 1 실시예를 나타낸 도면이다.
도 1b는 도 1a에서의 영역 A를 나타낸 부분 도면이다.
도 2는 도 1b에서 B-B'를 따라 절단된 개략적 단면도이다.
도 3은 제 1 실시예에 대한 디스플레이 디바이스의 제조 방법을 나타낸 본 발명에 대한 흐름도이다.
도 4는 제 2 실시예에 대한 디스플레이 디바이스의 제조 방법을 나타낸 본 발명에 대한 흐름도이다.
첨부되는 도면을 참조하는 다음과 같은 실시예들의 설명에서, 본 발명은 구현될 특정 실시예들을 예시하기 위해 사용될 수 있다. 본 발명은 방향성 용어들, 예를 들어, "상부", "하부", "전방", "후방", "좌측", "우측", "안쪽", "바깥쪽" "측면" 등과 같은 용어를 언급한다. 이들은 단지 추가적인 도식적 방향에 대한 기준이다. 따라서, 이러한 방향성 용어들은 본 발명의 설명 및 이해를 위해 사용되는 것이며, 본 발명을 한정하도록 의도되지 않았다.
본 발명의 디스플레이 디바이스는 LCD(Liquid Crystal Display)일 수 있거나, 혹은 OLED(Organic Light-Emitting Diode)일 수 있다. 예를 들어, LCD를 사용하는 경우, 본 발명의 디스플레이 디바이스는 디스플레이 패널(display panel), 백라이트 모듈(backlight module), 스캔 드라이버 회로(scan driver circuit), 데이터 드라이버 회로(data driver circuit), 클럭 신호 발생 회로(clock signal generation circuit), 파워(power) 등을 포함할 수 있고, 여기서 디스플레이 패널은 박막 트랜지스터 어레이 기판(thin film transistor array substrate), 컬러 필터 기판(color filter substrate), 액정 층(liquid crystal layer), 제 1 편광판(polarizer), 제 2 편광판 등을 포함한다. 컬러 필터 기판은 박막 트랜지스터 어레이 기판 위에 제공되고, 액정 층은 컬러 필터 기판과 박막 트랜지스터 어레이 기판 사이에 배치되고, 그리고 제 1 편광판 및 제 2 편광판은 디스플레이 패널의 입광면(light-entering side) 및 발광면(light-emitting side) 상에 각각 배치된다. 박막 트랜지스터 어레이 기판은, 복수의 픽셀 유닛들, 복수의 게이트 라인들(스캔 라인들), 복수의 데이터 라인들, 복수의 박막 트랜지스터들, 복수의 픽셀 전극들(투명 전극들)을 포함하고, 박막 트랜지스터(트랜지스터)의 3개의 단(three-stage)은 게이트 라인, 데이터 라인, 및 픽셀 전극과 연결된다. 픽셀 전극들은 전기장을 변경시킴으로써 액정 층 내의 액정 분자들의 상태변화(turning)를 제어하기 위한 것이다. 다른 타입의 디스플레이 디바이스들에 있어서, 컬러 필터 기판 및 박막 트랜지스터 기판은 또한 동일한 디스플레이 기판 상에 배치될 수 있다.
도 1a, 도 1b, 및 도 2를 참조하기 바란다. 도 1a는 본 발명의 디스플레이 디바이스의 제 1 실시예를 나타낸 도면이다. 도 1b는 도 1a에서의 영역 A를 나타낸 부분 도면이다. 도 2는 도 1b에서의 B-B'를 따라 절단된 개략적 단면도이다.
도 1a에서 제시되는 바와 같은 디스플레이 디바이스(100)는 픽셀 유닛들의 제 1 서브-픽셀(sub-pixel)을 단지 예시하고 있다. 제 1 서브-픽셀은 기판(101)(유리 기판 혹은 플라스틱 기판) 상에 배치되고, 제 1 서브-픽셀은 제 1 게이트 라인(스캔 라인)(102), 제 1 박막 트랜지스터(103), 제 1 데이터 라인(104), 제 1 홀(hole)(106), 및 제 1 픽셀 전극(105)을 포함한다. 제 1 서브-픽셀에 인접하는 제 2 서브-픽셀은 제 2 게이트 라인(스캔 라인)(107), 제 2 박막 트랜지스터(108), 제 2 데이터 라인(109), 제 2 픽셀 전극(본 도면에서는 도시되지 않음), 및 제 2 홀(본 도면에서는 도시되지 않음)을 포함한다. 게이트 라인 및 투명 전극으로부터 형성되는 저장 커패시터는 다음과 같은 두 가지 상황을 가지는데, 즉, 제 1 상황은 저장 커패시터가 제 1 게이트 라인(102) 및 제 1 투명 전극(105)으로부터 형성되는 것이고, 제 2 상황은 저장 커패시터가 제 2 게이트 라인(107) 및 제 1 투명 전극(105)으로부터 형성되는 것이다. 도 1a 및 도 1b는 앞서 언급된 제 2 상황을 예시한다. 제 1 상황의 설명도 유사하게 얻어질 수 있다.
본 실시예의 디스플레이 디바이스(100)는 디스플레이 기판을 포함하고, 여기서 디스플레이 기판은 복수의 픽셀 유닛들을 포함한다. 모든 픽셀 유닛은 박막 트랜지스터(제 2 박막 트랜지스터(108)), 데이터 라인(제 2 데이터 라인(109)), 게이트 라인(게이트 라인 물질 층에 대응하는 제 2 게이트 라인/스캔 라인(107)), 그리고 픽셀 전극(투명 전극 층에 대응하는 제 1 픽셀 전극(105))을 포함하고, 투명 전극 층(105)은 법선 정방향 위에 배치되고, 투명 전극 층(105) 및 게이트 라인 물질 층(107)은 법선 정방향에서 중첩 부분을 갖는다. 이에 따라, 게이트 라인 물질 층(107)과 투명 전극 층(105)으로부터 저장 커패시터가 형성된다.
상기 중첩 부분에서, 디스플레이 디바이스(100)의 픽셀 유닛은 또한 반도체 층(111) 및 금속 층(110)을 포함한다. 반도체 층(111) 및 금속 층(110)은 게이트 라인 물질 층(107)과 투명 전극 층(105) 사이에 배치된다.
법선 정방향에서, 반도체 층(111) 및 금속 층(110)은 상기 중첩 부분에 전체적으로 혹은 부분적으로 위치한다.
도 2에서 제시되는 바와 같이, 법선 정방향에서, 반도체 층(111) 위에 금속 층(110)이 위치한다.
본 실시예에서, 게이트 라인 물질 층(107)과 반도체 층(111) 사이에는 제 1 절연 층(201)이 끼어있다. 금속 층(110)과 투명 전극 층(105) 사이에는 제 2 절연 층(202)이 끼어있다. 제 1 절연 층(201) 및 제 2 절연 층(202)의 형성은 절연 층 공정에서 다른 컴포넌트들의 동일 층에 통합될 수 있다. 즉, 동일 층의 다른 컴포넌트들을 제조하는 공정 동안, 제 1 절연 층(201) 및 제 2 절연 층(202)이 저장 커패시터의 일부분에 형성된다.
본 실시예에서, 게이트 라인 물질 층(107), 반도체 층(111), 금속 층(110), 및 투명 전극 층(105)은 법선 정방향을 따라 차례로 배치된다. 게이트 라인 물질 층(107)과 반도체 층(111)은 커패시터를 구성한다. 반도체 층(111)과 금속 층(110)은 또 하나의 다른 커패시터를 구성한다. 금속 층(110)과 투명 전극 층(105)은 세 번째 커패시터를 구성한다. 이러한 세 개의 커패시터들은 직렬로 연결된다. 커패시터들의 이러한 직렬연결은 전체 커패시턴스를 감소시킬 것이고, 이는 결과적으로 저장 커패시턴스의 값이 감소하도록 한다. 한편, 본 실시예에서는 게이트 라인 물질 층(107)과 투명 전극 층(105) 사이에 반도체 층(111) 및 금속 층(110)이 제공된다. 따라서, 게이트 라인 물질 층(107)과 투명 전극 층(105) 간의 거리는 증가하며 게이트 라인 물질 층(107)과 투명 전극 층(105)으로부터 형성되는 저장 커패시턴스는 감소한다.
본 실시예에서, 게이트 라인 물질 층(107)과 투명 전극 층(105) 간의 거리는 금속 층(110)의 두께의 1.01배 내지 10배이다. 즉, 법선 정방향에서, 게이트 라인 물질 층(107)과 투명 전극 층(105) 간의 거리(D)는 금속 층(110)의 두께(H)의 1.01배 내지 10배이다. 다시 말해, 거리(D) 대 두께(H)의 비율은 1.01 내지 10의 범위에 있다. 예를 들어, 이러한 비율의 값은 10, 5.287, 3.01, 1.15, 1.01 등일 수 있다. 이러한 비율의 값이 더 작아지면, 게이트 라인 물질 층(107)과 투명 전극 층(105)으로부터 형성되는 저장 커패시턴스의 값은 더 작아진다. 한편, 이렇게 되는 이유는 금속 층(110)의 두께가 증가하면 (게이트 라인 물질 층(107)과 투명 전극 층(105) 간의 거리(D)를 증가시키는 것과 같이) 저장 커패시턴스가 감소하게 되기 때문이다. 또 한편으로, 절연 물질(실리콘 나이트라이드(silicon nitride)(절연 층)의 유전 상수는 약 7임)과는 달리, 금속 층(110)의 금속 특성은 저장 커패시턴스가 감소하게 한다.
본 실시예에서, 반도체 층(111)과 박막 트랜지스터(제 2 박막 트랜지스터(108))에서의 채널 층(112)은 동일한 층에 속하고, 금속 층(110)과 박막 트랜지스터(제 2 박막 트랜지스터(108))에서의 소스(1131)/드레인(1132) 금속 층은 동일한 층에 속한다. 반도체 층(111)의 물질은 채널 층(112)의 물질과 동일할 수 있다. 공정 과정에 있어서, 반도체 층(111)과 채널 층(112)은 동일한 절차에서 형성될 수 있다. 유사하게, 금속 층(110)은 소스/드레인 금속 층(1131 및 1132)의 물질과 동일한 물질을 사용할 수 있고, 금속 층(110)과 소스/드레인 금속 층(1131 및 1132)은 동일한 절차에서 형성될 수 있다. 따라서, 이것은 공정을 간단하게 한다.
더욱이, 본 실시예에서, 게이트 라인 물질 층(107) 및 투명 전극 층(105)은 전도체들이기 때문에, 반도체 층(111) 및 금속 층(110)은 제 1 절연 층(201) 및 제 2 절연 층(202)을 사용함으로써 분리되는데, 이러한 분리로 인해 투명 전극 층(105)과 금속 층(110)이 하나의 플레이트(plate)로 결합되는 것이 방지되며 아울러 게이트 라인 물질 층(107)과 반도체 층(111)이 또 하나의 다른 플레이트로 결합되는 것이 방지되고(이러한 결합은 금속 층(110) 및 반도체 층(111)이 투명 전극 층(105) 및 게이트 라인 물질 층(107)과 각각 접촉하게 됨으로써 일어나는 것임), 이에 따라 저장 커패시터의 두 개의 플레이트들 간의 거리가 감소되는 것(저장 커패시턴스가 증가되는 것)이 방지된다.
본 발명의 제 2 실시예에서, 디스플레이 디바이스(100)는 앞서 언급된 제 1 실시예와 유사하며, 차이점은 거리(D) 대 두께(H)의 비율이 1.01 내지 2의 범위에 있다는 것이다. 예를 들어, 이러한 비율의 값은 2, 1.7, 1.55, 1.32, 1.226, 1.1, 1.05, 1.01 등일 수 있다.
본 발명의 제 3 실시예에서, 디스플레이 디바이스(100)는 앞서 언급된 제 1 실시예 혹은 제 2 실시예와 유사하며, 차이점은 거리(D) 대 두께(H)의 비율이 1.01 내지 1.5의 범위에 있다는 것이다. 예를 들어, 이러한 비율의 값은 1.5, 1.4, 1.37, 1.18, 1.01 등일 수 있다.
앞서 언급된 제 1 실시예 내지 제 3 실시예 중 어느 하나의 실시예에서, 반도체 층(111)은 비정질 실리콘 층이다. 비정질 실리콘 층의 형성은 비정질 실리콘 층 공정에서 다른 컴포넌트들의 동일 층에 통합될 수 있다. 즉, 동일 층의 다른 컴포넌트들을 제조하는 공정 동안, 비정질 실리콘 층이 저장 커패시터의 일부분에 형성된다.
대안예로서, 법선 정방향에서, 금속 층(110)은 반도체 층(111) 아래에 배치된다. 금속 층(110)과 게이트 라인 물질 층(107) 사이에는 제 1 절연 층(201)이 끼게 되고, 투명 전극 층(105)과 반도체 층(111) 사이에는 제 2 절연 층(202)이 끼게 된다. 즉, 반도체 층(111)이 있는 층에서, 저장 커패시터의 물질은 반도체 물질이고, 저장 커패시터 부분 이외의 물질은 다른 물질들일 수 있다. 유사하게, 금속 층(110)이 있는 층에서, 저장 커패시터의 물질은 금속 물질이고, 저장 커패시터 부분 이외의 물질은 다른 물질들일 수 있다.
도 3을 참조하기 바란다. 도 3은 제 1 실시예에서의 디스플레이 디바이스(100)의 제조 방법을 나타낸 본 발명에 대한 흐름도이다.
제 1 실시예의 디스플레이 디바이스(100) 제조 방법은 다음과 같은 단계들을 포함한다.
단계(301)에서는, 디스플레이 디바이스(100)의 디스플레이 기판 상에 게이트 라인 물질 층(107)이 형성된다.
단계(302) 및 단계(303)에서는, 게이트 라인 물질 층(107)의 법선 정방향의 표면에 반도체 층(111) 및 금속 층(110)이 차례로 형성된다. 즉, 단계(301)에서, 상기 법선 정방향을 따라, 게이트 라인 물질 층(107)의 위쪽 표면에 반도체 층(111)이 형성된다. 단계(302)에서, 상기 법선 정방향을 따라, 반도체 층(111)의 위쪽 표면에 금속 층(110)이 형성된다.
단계(304)에서, 상기 법선 정방향을 따라, 금속 층(110) 위쪽 표면에 투명 전극 층(105)이 형성된다.
투명 전극 층(105)과 게이트 라인 물질 층(107)은 상기 법선 정방향에서 중첩 부분을 갖는다.
반도체 층(111) 및 금속 층(110)은 게이트 라인 물질 층(107)과 투명 전극 층(105) 사이에 배치되고, 그리고 상기 법선 정방향에서, 반도체 층(111)과 금속 층(110)은 상기 중첩 부분에 전체적으로 혹은 부분적으로 위치한다. 도 2에서 제시되는 바와 같이, 상기 법선 정방향에서 반도체 층(111) 위에 금속 층(110)이 위치한다.
디스플레이 기판의 박막 트랜지스터(제 2 박막 트랜지스터(108))에서의 채널 층(112)과 반도체 층(111)은 동일한 층에 속한다.
금속 층(110)과 박막 트랜지스터(제 2 박막 트랜지스터(108))에서의 소스(1131)/드레인(1132) 금속 층은 동일한 층에 속한다.
도 4는 제 2 실시예에서의 디스플레이 디바이스(100)의 제조 방법을 나타낸 본 발명에 대한 흐름도이다. 본 실시예는 앞서 언급된 제 1 실시예와 유사하며, 차이점은 다음과 같다.
게이트 라인 물질 층(107)과 반도체 층(111) 사이에는 제 1 절연 층(201)이 더 포함된다. 금속 층(110)과 투명 전극 층(105) 사이에는 제 2 절연 층(202)이 더 포함된다. 본 방법은 또한 다음과 같은 단계들을 포함한다.
단계(401)에서는, 게이트 라인 물질 층(107)의 형성(단계(301)) 이후, 게이트 라인 물질 층(107)의 법선 정방향의 표면에 제 1 절연 층(201)이 형성된다.
단계(402)에서는, 상기 법선 정방향을 따라 금속 층(110)의 위쪽 표면에 제 2 절연 층(202)이 형성된다.
본 방법에서, 금속 층(110)의 위쪽 표면에 투명 전극 층(105)을 형성하는 단계(단계(403))는 다음과 같다.
상기 법선 정방향을 따라, 제 2 절연 층(202)의 위쪽 표면에 투명 전극 층(105)이 형성된다.
제 1 절연 층(201) 및 제 2 절연 층(202)의 형성은 절연 층 공정에서 다른 컴포넌트들의 동일 층에 통합될 수 있다. 즉, 동일 층의 다른 컴포넌트들을 제조하는 공정 동안, 제 1 절연 층(201) 및 제 2 절연 층(202)이 저장 커패시터의 일부분에 형성된다.
본 실시예에서, 게이트 라인 물질 층(107), 반도체 층(111), 금속 층(110), 및 투명 전극 층(105)은 법선 정방향을 따라 이러한 차례로 배치된다. 게이트 라인 물질 층(107)과 반도체 층(111)은 커패시터를 구성한다. 반도체 층(111)과 금속 층(110)은 또 하나의 다른 커패시터를 구성하고, 금속 층(110)과 투명 전극 층(105)은 세 번째 커패시터를 구성한다. 이러한 세 개의 커패시터들은 직렬로 연결된다. 커패시터들의 이러한 직렬연결은 전체 커패시턴스를 감소시킬 것이고, 이에 따른 결과는 저장 커패시턴스의 값이 감소되는 것이다. 한편, 게이트 라인 물질 층(107)과 투명 전극 층(105) 사이에 반도체 층(111) 및 금속 층(110)이 제공되기 때문에, 게이트 라인 물질 층(107)과 투명 전극 층(105) 간의 거리는 증가하며 게이트 라인 물질 층(107)과 투명 전극 층(105)으로부터 형성되는 저장 커패시턴스는 감소한다.
본 실시예에서, 게이트 라인 물질 층(107)과 투명 전극 층(105) 간의 거리는 금속 층(110)의 두께의 1.01배 내지 10배이다. 즉, 법선 정방향에서, 게이트 라인 물질 층(107)과 투명 전극 층(105) 간의 거리(D)는 금속 층(110)의 두께(H)의 1.01배 내지 10배이다. 다시 말해, 거리(D) 대 두께(H)의 비율은 1.01 내지 10의 범위에 있다. 예를 들어, 이러한 비율의 값은 10, 5.287, 3.01, 1.15, 1.01 등일 수 있다. 이러한 비율의 값이 더 작아지면, 게이트 라인 물질 층(107)과 투명 전극 층(105)으로부터 형성되는 저장 커패시턴스의 값은 더 작아진다. 한편, 이렇게 되는 이유는 금속 층(110)의 두께가 증가하면 (게이트 라인 물질 층(107)과 투명 전극 층(105) 간의 거리(D)를 증가시키는 것과 같이) 저장 커패시턴스가 감소하게 되기 때문이다. 또 한편으로, 절연 물질(실리콘 나이트라이드(절연 층)의 유전 상수는 약 7임)과는 달리, 금속 층(110)의 금속 특성은 저장 커패시턴스가 감소하게 한다.
본 실시예에서, 반도체 층(111)과 박막 트랜지스터(제 2 박막 트랜지스터(108))에서의 채널 층(112)은 동일한 층에 속한다. 금속 층(110)과 박막 트랜지스터(제 2 박막 트랜지스터(108))에서의 소스(1131)/드레인(1132) 금속 층은 동일한 층에 속한다. 반도체 층(111)의 물질은 채널 층(112)에서 사용된 물질과 동일할 수 있다. 공정 과정에 있어서, 반도체 층(111)과 채널 층(112)은 동일한 절차에서 형성될 수 있다. 유사하게, 금속 층(110)은 소스/드레인 금속 층(1131 및 1132)의 물질과 동일한 물질을 사용할 수 있다. 금속 층(110)과 소스/드레인 금속 층(1131 및 1132)은 동일한 절차에서 형성될 수 있다. 따라서, 이것은 공정을 간단하게 한다.
더욱이, 본 실시예에서, 게이트 라인 물질 층(107) 및 투명 전극 층(105)은 전도체들이기 때문에, 반도체 층(111) 및 금속 층(110)은 제 1 절연 층(201) 및 제 2 절연 층(202)을 사용함으로써 분리되는데, 이렇게 분리됨으로써 투명 전극 층(105)과 금속 층(110)이 하나의 플레이트를 형성하도록 결합되는 것이 방지되며 아울러 게이트 라인 물질 층(107)과 반도체 층(111)이 다른 플레이트로 결합되는 것이 방지되고(이러한 결합은 금속 층(110) 및 반도체 층(111)이 투명 전극 층(105) 및 게이트 라인 물질 층(107)과 각각 접촉하게 됨으로써 형성되는 것임), 이에 따라 저장 커패시터의 두 개의 플레이트들 간의 거리가 감소되는 것(저장 커패시턴스가 증가되는 것)이 방지된다.
본 발명의 제 3 실시예에서, 디스플레이 디바이스(100)에 대한 제조 방법은 앞서 언급된 제 1 실시예 및 제 2 실시예와 유사하며, 차이점은 거리(D) 대 두께(H)의 비율이 1.01 내지 2의 범위에 있다는 것이다. 예를 들어, 이러한 비율의 값은 2, 1.7, 1.55, 1.32, 1.226, 1.1, 1.05, 1.01 등일 수 있다.
본 발명의 제 4 실시예에서, 디스플레이 디바이스(100)에 대한 제조 방법은 앞서 언급된 제 1 실시예, 제 2 실시예, 혹은 제 3 실시예와 유사하며, 차이점은 거리(D) 대 두께(H)의 비율이 1.01 내지 1.5의 범위에 있다는 것이다. 예를 들어, 이러한 비율의 값은 1.5, 1.4, 1.37, 1.18, 1.01 등일 수 있다.
앞서 언급된 제 1 실시예 내지 제 4 실시예 중 어느 하나의 실시예에서, 반도체 층(111)은 비정질 실리콘 층이다. 비정질 실리콘 층의 형성은 비정질 실리콘 층 공정에서 다른 컴포넌트들의 동일 층에 통합될 수 있다. 즉, 동일 층의 다른 컴포넌트들을 제조하는 공정 동안, 비정질 실리콘 층이 저장 커패시터의 일부분에 형성된다.
대안예로서, 법선 정방향에서, 금속 층(110)은 반도체 층(111) 아래에 배치된다. 금속 층(110)과 게이트 라인 물질 층(107) 사이에는 제 1 절연 층(201)이 끼게 되고, 투명 전극 층(105)과 반도체 층(111) 사이에는 제 2 절연 층(202)이 끼게 된다. 즉, 반도체 층(111)에서, 저장 커패시터의 물질은 반도체 물질이고, 저장 커패시터 부분 이외의 물질은 다른 물질들일 수 있다. 유사하게, 금속 층(110)이 있는 층에서, 저장 커패시터의 물질은 금속 물질이고, 저장 커패시터 부분 이외의 물질은 다른 물질들일 수 있다.
정리하면, 앞에서 기술되고 도면에서 제시된 실시예들에 의해 본 발명이 설명되었지만, 본 발명은 이러한 실시예들로만 한정되는 것이 아니며, 오히려 본 발명의 사상으로부터 벗어남이 없이 본 발명의 다양한 변경 혹은 수정이 가능하다는 것이 본 발명의 기술분야에서 통상의 기술을 가진 자에게 이해돼야 한다. 따라서, 본 발명의 범위는 오로지 첨부되는 청구범위 및 그 등가범위에 의해서만 결정될 것이다.

Claims (19)

  1. 디스플레이 디바이스(display device)로서,
    상기 디스플레이 디바이스는 복수의 픽셀 유닛(pixel unit)들을 포함하는 디스플레이 기판(display substrate)을 포함하고, 상기 픽셀 유닛들은 박막 트랜지스터(thin film transistor)를 포함하며, 상기 픽셀 유닛들 각각은 또한,
    게이트 라인 물질 층(gate line material layer)과;
    상기 게이트 라인 물질 층의 법선(normal) 정방향(positive direction)의 위쪽에 제공되는 투명 전극 층(transparent electrode layer)과, 여기서 상기 투명 전극 층과 상기 게이트 라인 물질 층은 상기 법선 정방향에서 중첩 부분(overlapping portion)을 갖고;
    반도체 층과; 그리고
    금속 층을 포함하며,
    상기 반도체 층과 상기 금속 층은 상기 게이트 라인 물질 층과 상기 투명 전극 층 사이에 배치되고,
    상기 법선 정방향에서, 상기 반도체 층과 상기 금속 층은 상기 중첩 부분에 전체적으로 혹은 부분적으로 위치하고,
    상기 금속 층은 상기 법선 정방향에서 상기 반도체 층 위에 위치하고,
    상기 반도체 층과 상기 박막 트랜지스터의 채널 층은 동일한 층에 속하고,
    상기 금속 층과 상기 박막 트랜지스터의 소스/드레인 금속 층은 동일한 층에 속하고,
    상기 게이트 라인 물질 층과 상기 반도체 층 사이에는 제 1 절연 층이 끼어 있고, 상기 금속 층과 상기 투명 전극 층 사이에는 제 2 절연 층이 끼어있는 것을 특징으로 하는 디스플레이 디바이스.
  2. 제1항에 있어서,
    상기 게이트 라인 물질 층과 상기 투명 전극 층 간의 거리는 상기 금속 층의 두께의 1.01배 내지 10배인 것을 특징으로 하는 디스플레이 디바이스.
  3. 제2항에 있어서,
    상기 게이트 라인 물질 층과 상기 투명 전극 층 간의 거리는 상기 금속 층의 두께의 1.01배 내지 2배인 것을 특징으로 하는 디스플레이 디바이스.
  4. 제3항에 있어서,
    상기 게이트 라인 물질 층과 상기 투명 전극 층 간의 거리는 상기 금속 층의 두께의 1.01배 내지 1.5배인 것을 특징으로 하는 디스플레이 디바이스.
  5. 제1항에 있어서,
    상기 반도체 층은 비정질 실리콘 층(amorphous silicon layer)인 것을 특징으로 하는 디스플레이 디바이스.
  6. 디스플레이 디바이스로서,
    상기 디스플레이 디바이스는 복수의 픽셀 유닛들을 포함하는 디스플레이 기판을 포함하고, 상기 픽셀 유닛들은 박막 트랜지스터를 포함하며, 상기 픽셀 유닛들 각각은 또한,
    게이트 라인 물질 층과;
    상기 게이트 라인 물질 층의 법선 정방향의 위쪽에 제공되는 투명 전극 층과, 여기서 상기 투명 전극 층과 상기 게이트 라인 물질 층은 상기 법선 정방향에서 중첩 부분을 갖고;
    반도체 층과; 그리고
    금속 층을 포함하며,
    상기 반도체 층과 상기 금속 층은 상기 게이트 라인 물질 층과 상기 투명 전극 층 사이에 배치되고,
    상기 법선 정방향에서, 상기 반도체 층과 상기 금속 층은 상기 중첩 부분에 전체적으로 혹은 부분적으로 위치하고,
    상기 금속 층은 상기 법선 정방향에서 상기 반도체 층 위에 위치하는 것을 특징으로 하는 디스플레이 디바이스.
  7. 제6항에 있어서,
    상기 반도체 층과 상기 박막 트랜지스터의 채널 층은 동일한 층에 속하고,
    상기 금속 층과 상기 박막 트랜지스터의 소스/드레인 금속 층은 동일한 층에 속하는 것을 특징으로 하는 디스플레이 디바이스.
  8. 제7항에 있어서,
    상기 게이트 라인 물질 층과 상기 반도체 층 사이에는 제 1 절연 층이 끼어 있고, 상기 금속 층과 상기 투명 전극 층 사이에는 제 2 절연 층이 끼어있는 것을 특징으로 하는 디스플레이 디바이스.
  9. 제6항에 있어서,
    상기 게이트 라인 물질 층과 상기 투명 전극 층 간의 거리는 상기 금속 층의 두께의 1.01배 내지 10배인 것을 특징으로 하는 디스플레이 디바이스.
  10. 제9항에 있어서,
    상기 게이트 라인 물질 층과 상기 투명 전극 층 간의 거리는 상기 금속 층의 두께의 1.01배 내지 2배인 것을 특징으로 하는 디스플레이 디바이스.
  11. 제10항에 있어서,
    상기 게이트 라인 물질 층과 상기 투명 전극 층 간의 거리는 상기 금속 층의 두께의 1.01배 내지 1.5배인 것을 특징으로 하는 디스플레이 디바이스.
  12. 제6항에 있어서,
    상기 반도체 층은 비정질 실리콘 층인 것을 특징으로 하는 디스플레이 디바이스.
  13. 디스플레이 디바이스 제조 방법으로서,
    상기 디스플레이 디바이스의 디스플레이 기판에 게이트 라인 물질 층을 형성하는 단계와;
    상기 게이트 라인 물질 층의 법선 정방향의 표면에 반도체 층과 금속 층을 차례로 형성하는 단계와; 그리고
    상기 법선 정방향을 따라, 상기 금속 층의 위쪽 표면에 투명 전극 층을 형성하는 단계를 포함하여 구성되며,
    상기 투명 전극 층과 상기 게이트 라인 물질 층은 상기 법선 정방향에서 중첩 부분을 갖고, 상기 반도체 층과 상기 금속 층은 상기 게이트 라인 물질 층과 상기 투명 전극 층 사이에 배치되고, 상기 법선 정방향에서, 상기 반도체 층과 상기 금속 층은 상기 중첩 부분에 전체적으로 혹은 부분적으로 위치하고, 상기 금속 층은 상기 법선 정방향에서 상기 반도체 층 위에 위치하는 것을 특징으로 하는 디스플레이 디바이스 제조 방법.
  14. 제13항에 있어서,
    상기 반도체 층과 상기 박막 트랜지스터의 채널 층은 동일한 층에 속하고,
    상기 금속 층과 상기 박막 트랜지스터의 소스/드레인 금속 층은 동일한 층에 속하는 것을 특징으로 하는 디스플레이 디바이스 제조 방법.
  15. 제13항에 있어서,
    상기 게이트 라인 물질 층과 상기 반도체 층 사이에는 또한 제 1 절연 층이 포함되고, 상기 금속 층과 상기 투명 전극 층 사이에는 또한 제 2 절연 층이 포함되고, 여기서, 상기 방법은 또한,
    상기 게이트 라인 물질 층을 형성하는 단계 이후에, 상기 제 1 절연 층이 상기 게이트 라인 물질 층의 상기 법선 정방향의 표면에 형성되는 단계와; 그리고
    상기 법선 정방향을 따라, 상기 제 2 절연 층이 상기 금속 층의 위쪽 표면에 형성되는 단계를 포함하고,
    상기 방법에서, 상기 금속 층의 위쪽 표면에 투명 전극 층을 형성하는 단계는,
    상기 법선 정방향을 따라, 상기 투명 전극 층이 상기 제 2 절연 층의 위쪽 표면에 형성되는 단계를 포함하는 것을 특징으로 하는 디스플레이 디바이스 제조 방법.
  16. 제13항에 있어서,
    상기 게이트 라인 물질 층과 상기 투명 전극 층 간의 거리는 상기 금속 층의 두께의 1.01배 내지 10배인 것을 특징으로 하는 디스플레이 디바이스 제조 방법.
  17. 제16항에 있어서,
    상기 게이트 라인 물질 층과 상기 투명 전극 층 간의 거리는 상기 금속 층의 두께의 1.01배 내지 2배인 것을 특징으로 하는 디스플레이 디바이스 제조 방법.
  18. 제17항에 있어서,
    상기 게이트 라인 물질 층과 상기 투명 전극 층 간의 거리는 상기 금속 층의 두께의 1.01배 내지 2배인 것을 특징으로 하는 디스플레이 디바이스 제조 방법.
  19. 제13항에 있어서,
    상기 반도체 층은 비정질 실리콘 층인 것을 특징으로 하는 디스플레이 디바이스 제조 방법.
KR1020157033600A 2013-05-09 2013-06-26 디스플레이 디바이스 및 그 제조 방법 KR20160003105A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201310167898.7 2013-05-09
CN201310167898.7A CN103311254B (zh) 2013-05-09 2013-05-09 显示装置及其制造方法
PCT/CN2013/078079 WO2014180041A1 (zh) 2013-05-09 2013-06-26 显示装置及其制造方法

Publications (1)

Publication Number Publication Date
KR20160003105A true KR20160003105A (ko) 2016-01-08

Family

ID=49136285

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157033600A KR20160003105A (ko) 2013-05-09 2013-06-26 디스플레이 디바이스 및 그 제조 방법

Country Status (5)

Country Link
US (1) US9490269B2 (ko)
KR (1) KR20160003105A (ko)
CN (1) CN103311254B (ko)
GB (1) GB2528007B (ko)
WO (1) WO2014180041A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN204374567U (zh) * 2015-01-08 2015-06-03 京东方科技集团股份有限公司 一种像素结构、阵列基板、显示面板和显示装置
CN112051692A (zh) * 2020-05-30 2020-12-08 京东方科技集团股份有限公司 显示基板及其驱动方法、维修方法、显示面板、显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414283A (en) * 1993-11-19 1995-05-09 Ois Optical Imaging Systems, Inc. TFT with reduced parasitic capacitance
KR100271037B1 (ko) * 1997-09-05 2000-11-01 구본준, 론 위라하디락사 액정 표시 장치의 구조 및 그 액정 표시 장치의 제조 방법(liquid crystal display device and the method for manufacturing the same)
KR100799463B1 (ko) * 2001-03-21 2008-02-01 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
CN101593731B (zh) * 2008-05-27 2013-03-13 奇美电子股份有限公司 有源元件阵列基板及其制作方法与液晶显示装置
CN102236222B (zh) 2010-04-23 2013-07-10 北京京东方光电科技有限公司 阵列基板及其制造方法和液晶显示器
US20140146259A1 (en) 2012-11-27 2014-05-29 Shenzhen China Star Optoelectronics Technology Co., Ltd Lcd device, array substrate, and method for manufacturing the array substrate
CN102981334A (zh) * 2012-11-27 2013-03-20 深圳市华星光电技术有限公司 液晶显示装置及其阵列基板、阵列基板的制造方法

Also Published As

Publication number Publication date
CN103311254A (zh) 2013-09-18
GB2528007A (en) 2016-01-06
WO2014180041A1 (zh) 2014-11-13
GB2528007B (en) 2020-06-17
US9490269B2 (en) 2016-11-08
GB201519256D0 (en) 2015-12-16
US20160086976A1 (en) 2016-03-24
CN103311254B (zh) 2015-08-19

Similar Documents

Publication Publication Date Title
US11592699B2 (en) Backplane substrate including in-cell type touch panel, liquid crystal display device using the same, and method of manufacturing the same
US9647009B1 (en) TFT array substrate structure
JP6076626B2 (ja) 表示装置及びその製造方法
US10050061B2 (en) Array substrate and manufacturing method thereof, display device
TWI489191B (zh) 畫素結構及薄膜電晶體
US20160372490A1 (en) Array substrate and manufacturing method thereof, and display panel
US8115215B2 (en) Array substrate and method for manufacturing the same
WO2019119714A1 (zh) 阵列基板、液晶面板以及液晶显示装置
WO2013044783A1 (zh) 阵列基板及其制备方法和显示装置
KR20200035239A (ko) 디스플레이 패널, 그 제조방법 및 디스플레이 모듈
WO2016173012A1 (zh) 薄膜晶体管阵列基板及其制作方法
WO2014069260A1 (ja) アクティブマトリクス基板および液晶表示装置
CN105280648A (zh) 阵列基板及其制作方法、显示面板和显示装置
US20210335849A1 (en) Tft array substrate, fabricating method thereof and display panel having the tft array substrate
US9703152B2 (en) Liquid crystal display device
WO2014146370A1 (zh) 阵列基板、显示面板和显示装置
KR20160003105A (ko) 디스플레이 디바이스 및 그 제조 방법
WO2007111044A1 (ja) 液晶表示装置
KR20150064482A (ko) 액티브 매트릭스형 표시장치 및 그 제조방법
TWI599833B (zh) 陣列基板及具有該陣列基板的液晶顯示面板
KR20180014330A (ko) 표시 기판 및 이의 제조 방법
TWI551931B (zh) 顯示器面板
US9553137B2 (en) Display device
TWI566024B (zh) 薄膜電晶體
JP2008076673A (ja) 液晶表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal