KR20150134699A

KR20150134699A - 회로기판의 제조방법

Info

Publication number: KR20150134699A
Application number: KR1020140061794A
Authority: KR
Inventors: 권순철
Original assignee: 해성디에스 주식회사
Priority date: 2014-05-22
Filing date: 2014-05-22
Publication date: 2015-12-02

Abstract

본 발명은 회로기판 제조방법을 개시한다. 본 발명은, 제1 금속층의 일면에 캐리어 필름을 형성하고, 상기 제1 금속층의 타면에 상기 제1 금속층의 두께보다 두께가 작은 제2 금속층을 형성하는 단계와, 상기 제2 금속층에 에칭 레지스트 패턴을 형성하고, 에칭 공정으로 제1 회로층을 형성하는 단계와, 상기 제1 회로층을 덮도록 제1 적층체를 상기 제1 회로층의 상부에 형성하는 단계 및 상기 제1 적층체를 덮고 상기 제1 금속층에 대향하도록 제3 금속층을 제1 적층체의 상부에 형성하는 단계를 포함한다.

Description

회로기판의 제조방법 {Method of manufacturing circuit board}

본 발명은 방법에 관한 것으로, 보다 상세하게는 회로기판의 제조방법에 관한 것이다.

최근 들어 전자 기기의 부품 크기가 더욱 작아지고, 소비자들이 하나의 제품이 여러 가지 기능을 갖추는 것을 선호함으로 인해 부품의 개수가 증가하고 있다. 이로 인해 회로기판에 많은 수의 전자 부품을 고밀도로 실장하기 위한 기술이 요구되고 있다.

다층 회로기판(multi-layer circuit board)은 복수 개의 기판이 다층식으로 적층되어 이루어져 전자 부품이 실장되는 전자 기기의 구성요소이다. 다층 회로기판은 단면 또는 양면 기판에 비하여 전기적으로 많은 복잡한 기능을 수행할 수 있으며, 전자 부품의 고밀도 실장을 가능하게 하므로 각종 전자 기기에 널리 이용되고 있다.

다층 회로기판은 동박적층판(CCL; Copper clad laminate)의 양면에 프리프레그를 적층하고, 프리프레그의 외측면들에 각각 회로층을 더 형성하는 과정을 반복적으로 적용하여 회로층이 4층, 6층, 8층 등인 회로기판을 의미한다. 이러한 다층 회로기판은 동박적층판의 양면에 대칭적으로 프리프레그 및 회로층을 형성하므로 어느 수준 이상 초박형으로 제조하기 어려운 문제점이 있으며, 상하부가 대칭적인 구조로 인해 회로기판 자체의 변형성이 줄어들어 수개의 다층 회로기판을 적층하는 패키지 구조에서 오히려 뒤틀림(warpage)이 발생할 우려가 있다.

다층 회로기판에서 회로 패턴을 형성하기 위해서 주로 동도금 공정을 이용한다. 그러나 이러한 도금 공정은 박형의 동박을 형성하기 위해서 추가적인 공정이 필요하고, 이로 인해 제조 원가가 상승될 수 있다. 한국 공개특허공보 제 2008-0027056호 에는 동도금을 이용하여 인쇄회로기판의 미세회로 제조방법을 개시하고 있는데 이는 공정이 복잡하고, 제조 비용이 증가할 수 있다.

한국 공개특허공보 제 2008-0027056호

본 발명의 실시예들은 에칭을 이용한 회로기판 제작방법을 제공하고자 한다.

본 발명의 일 측면은, 제1 금속층의 일면에 캐리어 필름을 형성하고, 상기 제1 금속층의 타면에 상기 제1 금속층의 두께보다 두께가 작은 제2 금속층을 형성하는 단계와, 상기 제2 금속층에 에칭 레지스트 패턴을 형성하고, 에칭 공정으로 제1 회로층을 형성하는 단계와, 상기 제1 회로층을 덮도록 제1 적층체를 상기 제1 회로층의 상부에 형성하는 단계 및 상기 제1 적층체를 덮고 상기 제1 금속층에 대향하도록 제3 금속층을 제1 적층체의 상부에 형성하는 단계를 포함하는 회로기판 제조방법을 제공한다.

또한, 상기 제1 금속층 또는 상기 캐리어 필름을 제거하는 단계를 더 포함할 수 있다.

또한, 상기 제1 금속층과 상기 제2 금속층은 상기 제1 금속층과 상기 제2 금속층에 0.2Kg/ cm² 이상의 압력을 가하면 분리될 수 있다.

또한, 상기 제1 적층체에 적어도 하나의 비아홀을 형성하고, 도금 공정으로 제1 회로층과 제3 금속층을 전기적으로 연결하는 단계를 더 포함할 수 있다.

또한, 상기 제3 금속층에 에칭 레지스트 패턴을 형성하고, 에칭 공정으로 제2 회로층을 형성하는 단계를 더 포함할 수 있다.

본 발명의 실시예들은 에칭으로 회로층을 형성하여 회로기판의 제조시간을 줄일 수 있다. 또한, 본 발명의 분리 가능한 금속층을 이용하여 회로기판을 제조하여 양산성을 증가시킬 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 회로기판 제조방법으로 제조된 회로기판을 보여주는 단면도이다.
도 2 내지 도 8은 도 1의 회로기판 제조방법의 일 실시예를 개략적으로 나타낸 단면도이다.

본 발명은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

도 1은 본 발명의 일 실시예에 따른 회로기판 제조방법으로 제조된 회로기판을 보여주는 단면도이다.

도 1을 참조하면, 회로기판(1)은 2층의 회로층을 포함한다. 상세히, 회로기판(1)은 제1 적층체(40)를 포함하고, 제1 적층체(40)의 일면에 제1 회로층(21)이 형성하며, 제1 적층체(40)의 타면에는 제2 회로층(31)을 형성할 수 있다. 제1 회로층(21) 또는 제2 회로층(31)은 커버층(50)에 의해서 일부가 보호될 수 있다.

제1 적층체(40)는 다층의 회로기판을 제조할 때 각 회로층을 절연하는 역할을 하며, 구조재 및 구조재에 함침된 결합재(matrix)를 포함할 수 있다. 여기서 구조재는 글래스 패브릭(glass fiber fabric) 또는 필러(filler) 중 하나 이상을 포함할 수 있으나, 이에 한정된 것은 아니다. 또한, 제1 적층체(40)는 기계적 강도 또는 온도에 대한 저항성을 높이기 위해 애폭시(Epoxy) 수지, 폴리이미드(Polyimide) 수지, BT(Bismaleimide Triazine)수지 또는 테프론(Teflon) 수지 등이 종이, 유리섬유 및 유리 부직포 등의 보강기재에 합침된 프리프레그(Prepreg)로 형성될 수 있다.

제1 회로층(21)과 제2 회로층(31)은 도전 물질을 이용하여 형성될 수 있다. 즉, 각 회로층은 회로기판에서 전기 신호를 전달하는 기능을 수행하며 회로패턴이 구현되어 있고, 구리(Cu)나 은(Ag)과 같은 전기를 전도하는 소재를 포함할 수 있으나, 이에 한정된 것은 아니다.

커버층(50)은 회로기판의 외측에 위치하는 제1 회로층(21) 및 제2 회로층(31)의 일부를 덮도록 형성될 수 있다. 커버층(50)은 회로층을 보호하고, 외부와 절연할 수 있다. 이러한 커버층(50)은 PSR(Photo Solder Resist)을 사용할 수 있으며, 노광 가능한 에폭시에 아크릴레이트(Acrylate)가 포함된 성분을 포함할 수 있으나 이에 한정된 것은 아니다.

또한, 제1 회로층(21) 또는 제2 회로층(31)과 외부를 전기적으로 연결하기 위해 범프(bump)(미도시)를 제1 회로층(21) 또는 제2 회로층(31)에 더 배치할 수 있다.

이하에서는 회로기판(1)의 제조방법에 대해서 상세히 설명하기로 한다.

도 2 내지 도 8은 도 1의 회로기판 제조방법의 일 실시예를 개략적으로 나타낸 단면도이다.

도 2를 참조하면, 제1 금속층(10)의 일면에 캐리어 필름(100)을 형성하고, 제1 금속층(10)의 타면에 제2 금속층(20)을 형성할 수 있다. 제2 금속층(20)은 에칭되어 제1 회로층(21)이 되는바, 제2 금속층(20)은 상기 서술한 제1 회로층(21)과 동일한 재료로 형성될 수 있다. 또한, 제1 금속층(10)은 제2 금속층(20)과 동일 소재로 형성되거나 상이한 재료로 형성될 수 있다. 다만, 이하에서는 설명의 편의를 위해서 제1 금속층(10) 및 제2 금속층(20) 모두 구리로 형성되는 경우를 중심으로 설명하기로 한다. 캐리어 필름(100)은 특정소재에 한정되지 않으며 금속, 합금이나 고분자 화합물로 형성될 수 있다.

제1 금속층(10)은 제2 금속층(20)을 지지하는 역할을 수행하고, 회로기판(1) 제작 과정 중에 크랙(crack) 등의 결함을 방지하기 위해서 제2 금속층(20) 보다 두껍게 형성된다. 제2 금속층(20)은 제1 회로층(21)으로 형성되는바, 두께를 얇게 형성한다. 다만, 제1 금속층(10) 및 제2 금속층(20)의 두께는 특정 두께에 한정되지 않으며, 예를들어, 제1 금속층(10)은 대략 18um의 두께로 형성되고, 제2 금속층(20)은 대략 2um으로 형성될 수 있다.

제1 금속층(10)과 제2 금속층(20)은 분리 가능하도록 형성될 수 있다. 상세하게, 종래의 구리를 이용하여 2층의 금속층을 형성하는 경우에는 각 금속층 사이에 결합력은 0.6~1.0 Kg/cm²의 정도를 형성한다. 제1 금속층(10)과 제2 금속층(20) 사이의 결합력은 상기의 결합력 보다 작게 형성 한다. 특히, 제1 금속층(10)과 제2 금속층(20)의 결합력이 0.2Kg/ cm² 보다 작으면, 0.2Kg/ cm² 의 이상의 압력을 제1 금속층(10)과 제2 금속층(20)에 가하여 각 층을 분리할 수 있다. 그리하여, 제1 금속층(10)과 제2 금속층(20)을 분리시에 발생할 수 있는 회로 기판의 변형가능성을 줄일 수 있다. 또한, 제1 금속층(10)과 제2 금속층(20)을 분리하는데 필요한 에너지의 소비를 줄일수 있다.

도 3을 참조하면, 제1 금속층(10)을 에칭하여 제1 회로층(21)을 형성하는 단계를 설명할 수 있다.

제2 금속층(20)에 패턴을 형성하고 에칭 공정으로 제1 회로층(21)을 형성할 수 있다. 상세하게, 제2 금속층(20)에 패턴을 형성하기 위한 드라이필름레지스트(Dry Film Resist, DFR, 5)을 도포하고, 노광 및 현상한 후 에칭한다. 이후, 제2 금속층(20)은 패턴이 형성되어 제1 금속층(10)으로 변환된다. (도2 참조)

도 4를 참조하면, 제1 회로층(21)을 덮도록 제1 적층체(40)를 제1 회로층(21)의 상부에 형성하는 단계와 제3 금속층(30) 제1 적층체(40)의 상부에 형성하는 단계를 설명할 수 있다.

제1 회로층(21)의 상부에는 제1 적층체(40)를 적층한다. 이후, 제1 적층체(40)의 상부에는 제1 적층체(40)를 덮고 제1 금속층(10)에 대향하도록 제3 금속층(30)을 형성한다. 제1 적층체(40)는 상기 서술한 바와 같이 절연성을 지니므로, 제1 회로층(21)과 제3 금속층(30)을 절연할 수 있다.

또한, 캐리어 필름(100)은 제1 금속층(10)으로부터 분리될 수 있다. 캐리어 필름(100)은 상부에 형성된 여러 층을 지지 하고 지탱하는 역할을 수행하는데, 제1 적층체(40)와 제3 금속층(30)이 형성되면 회로기판(1)의 경도가 강화되므로, 캐리어 필름(100)이 제거되어도 회로기판(1)의 내구성을 유지할 수 있다.

도 5를 참조하면, 제1 적층체(40)에 비아홀(VH)를 형성하고 제1 회로층과 제3 금속층(30)을 전기적으로 연결하기 위한 도금공정을 설명할 수 있다.

제1 적층체(40)에는 적어도 하나의 비아홀(VH)이 형성될 수 있다. 이러한 비아홀(VH)은 내측의 제1 회로층(21)과 외측의 제3 금속층(30)을 전기적으로 연결할 수 있다. 상세히, 비아홀(VH)은 레이저드릴(laser drill)에 의해 가공될 수도 있으며, 이에 한정되지 않고 건식식각방법(dry etching) 또는 습식식각방법(wet etching) 등에 의해 다양하게 가공될 수 있을 것이다. 또한 도시되지 않았으나, 비아홀(VH)은 도전성 페이스트를 충전하여 바이-필(VHF)을 형성할 수도 있는 등 다양한 형태로 구현될 수 있다.

이후, 비아홀(VH)에 도금공정을 수행할 수 있다. 상기의 도금 공정은 일반적인 회로기판에서 사용하는 도금공정으로 행해질수 있다. 예를 들어 MSAP(modified semi additive process), SAP(semi additive process)의 공정을 이용하여 수행될 수 있다.

제1 금속층(10)과 제3 금속층(30)은 하프 에칭 공정을 통해 각 금속층의 두께를 줄일 수 있다. 이는 회로기판(1)의 두께를 최소화 하여 전기적으로 다양한 기능을 수행할 수 있는 다층회로 기판 (multi-layer circuit board)을 제작하기 위함이다.

도6 내지 도8을 검토하면, 제1 금속층(10)을 제거하고, 제3 금속층(30)을 에칭하여 제2 회로층(31)을 형성하는 단계를 살펴볼 수 있다.

상기 검토한 바와 같이 제1 금속층(10)과 제2 금속층(20)은 분리 가능하도록 형성되는바, 제1 금속층(10)을 제거할 수 있다. 즉, 기계적인 방법으로 제1 금속층(10)과 제2 금속층(20)에 0.2Kg/ cm² 이상의 압력을 가하여 분리 할 수 있다.

이후, 제3 금속층(30)을 패턴을 형성하기 위해서, 제3 금속층(30) 상에 드라이필름레지스터(5)를 도포하고, 노광 및 현상한 후 에칭할 수 있다. 한편, 제1 회로층(21)은 식각되지 않기 위해서, 전면에 드라이필름레지스터(5)를 도포하여 에칭 공정을 진행 할 수 있다.

또한, 제1 회로층(21) 및 제2 회로층(31) 상에는 회로층을 보호하고, 외부와 절연하는 커버층(50)을 형성할 수 있다.

본 발명의 다른 실시예는 제2 회로층(31)을 형성한 후에 제2 회로층(31) 상에 제2 적층체(미도시)를 적층하고, 상기 제2 적층체 위에 제4 금속층을 적층한 후에 패턴을 형성하여 다층의 회로층을 형성할 수 있다. 상기 제2 적층체 및 상기 제4 금속층은 전술한 제1 적층체(40)와 제3 금속층(30)에 각각 대응하고, 복수의 회로층을 형성하는 공정은 상기 서술한 바와 동일하거나 거의 유사한바 이에 대한 설명은 생략하기로 한다.

회로기판의 박형화 및 미세회로 사양에 대응하기 위해서, 종래의 회로기판 제조방법은 한쪽의 회로층을 무전해 또는 전해 도금으로 형성한 후에 기판의 내부로 회로층을 매립하는 방식을 사용하고 도금 방식으로 사용하고 있다. 이러한 도금방식은 다수의 공정이 추가적으로 필요하여 제조 시간 및 가공비가 증가되고, 도금공정 중에 제품의 변형이 발생될 수 있다.

본 발명의 실시예들에 의하면, 회로층을 형성하기 위해서 도금 방식이 아닌 에칭을 이용하여 도금공정에서 발생하는 추가적인 공정이 발생하지 않으며, 이로 인해 제조 원가 상승의 문제를 해결할 수 있다. 또한 분리 가능한 금속층을 이용하여 회로기판을 제작하는바 제품 수율을 향상 시킬 수 있으며 양산성을 증대할 수 있다.

비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되었지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구의 범위에는 본 발명의 요지에 속하는 한 이러한 수정이나 변형을 포함할 것이다.

1: 회로기판
10: 제1 금속층
20: 제2 금속층
21: 제1 회로층
30: 제3 금속층
31: 제2 회로층
40: 제1 적층체
50: 커버층
100: 캐리어 필름

Claims

제1 금속층의 일면에 캐리어 필름을 형성하고, 상기 제1 금속층의 타면에 상기 제1 금속층의 두께보다 두께가 작은 제2 금속층을 형성하는 단계;
상기 제2 금속층에 패턴을 형성하고, 에칭 공정으로 제1 회로층을 형성하는 단계;
상기 제1 회로층을 덮도록 제1 적층체를 상기 제1 회로층의 상부에 형성하는 단계;
상기 제1 적층체를 덮고 상기 제1 금속층에 대향하도록 제3 금속층을 제1 적층체의 상부에 형성하는 단계;를 포함하는, 회로기판 제조방법.
제1 항에 있어서,
상기 제1 금속층 또는 상기 캐리어 필름을 제거하는 단계를 더 포함하는, 회로기판 제조방법.
제1 항에 있어서,
상기 제1 금속층과 상기 제2 금속층은 상기 제1 금속층과 상기 제2 금속층에 0.2Kg/ cm² 이상의 압력을 가하면 분리될 수 있는, 회로기판 제조방법.
제2 항에 있어서,
상기 제1 적층체에 적어도 하나의 비아홀을 형성하고, 도금 공정으로 제1 회로층과 제3 금속층을 전기적으로 연결하는 단계;를 더 포함하는, 회로기판 제조방법.
제5 항에 있어서,
상기 제3 금속층에 패턴을 형성하고, 에칭 공정으로 제2 회로층을 형성하는 단계;를 더 포함하는, 회로기판 제조방법.