KR20150132523A - 인-패키지 플라이-바이 시그널링 - Google Patents

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KR20150132523A
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리차드 드윗 크리스프
웨일 조니
벨가셈 하바
용 첸
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인벤사스 코포레이션
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Abstract

인-패키지 플라이-바이 시그널링은 상기 패키지의 단자들(120)로부터의 제1 지연을 지니는 상기 기판상의 제1 접속 영역(126c)으로 어드레스 정보를 전달하도록 구성된 패키지 기판(102) 상에 어드레스 라인들을 지니는 멀티-칩 마이크로 전자 패키지(100)에서 제공될 수 있으며, 상기 어드레스 라인들은 상기 제1 접속 영역(126C)을 통해 적어도 상기 제1 지연보다 큰 상기 단자들(120)로부터의 제2 지연을 지니는 제2 접속 영역(126D)으로 상기 어드레스 정보를 전달하도록 구성된다. 제1 마이크로 전자 요소(110), 예컨대 반도체 칩의 어드레스 입력들(140)은 상기 제1 접속 영역(126C)에서의 어드레스 라인들 각각과 연결될 수 있으며, 제2 마이크로 전자 영역(1112)의 어드레스 입력들은 상기 제2 접속 영역(126D)에서의 어드레스 라인들 각각과 연결될 수 있다.

Description

인-패키지 플라이-바이 시그널링{In-package fly-by signaling}
관련 출원들에 대한 전후 참조
본원은 발명의 명칭이 "인-패키지 플라이-바이 시그널링(In-Package Fly-By Signaling)"이고 2013년 3월 15일자 출원된 미국 특허출원 제13/833,278호의 계속 출원이며, 이 출원의 개시 내용은 본원 명세서에 참조 병합된다.
기술분야
본원의 주제는 마이크로 전자 패키징에 관한 것이며, 좀더 구체적으로 기술하면 예컨대 동일한 패키지 내에 다수의 "동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 칩을 포함하는 멀티-칩 마이크로 전자 메모리 패키지들에 관한 것이다.
마이크로 전자 요소들은 흔히 다이 또는 반도체 칩이라 불리는, 실리콘 또는 갈륨 비소와 같은 반도체 재료의 얇은 슬래브를 포함하는 것이 일반적이다. 반도체 칩들은 흔히 마이크로 전자 패키지들의 형태를 이루는 개별 패키징된 유닛들로서 제공된다. 몇몇 설계들에서는, 상기 반도체 칩이 기판 또는 칩 캐리어에 장착되며, 상기 기판 또는 칩 캐리어는 다시 인쇄 회로 보드와 같은 회로 패널 상에 장착된다.
상기 반도체 칩의 제1 면(예컨대, 정면 또는 표면)에 능동 회로가 제조된다. 상기 능동 회로에 대한 전기 접속을 용이하게 하기 위해, 상기 칩에는 동일면 상의 본드 패드들이 제공된다. 상기 본드 패드들은 상기 다이의 에지들 주변에나 또는 다이 중심부에서의 많은 메모리 칩에 대해 규칙적인 배열로 배치되는 것이 전형적이다. 상기 본드 패드들은 약 0.5 마이크론(㎛) 두께의, 구리, 또는 알루미늄과 같은 도전성 금속으로 이루어지는 것이 일반적이다. 상기 본드 패드들은 단일 금속 층 또는 다수의 금속 층을 포함할 수 있다. 상기 본드 패드들의 크기는 특정 칩 타입에 따라 변하게 되지만 한 측면이 수십 내지 수백 마이크론으로 측정되는 것이 전형적이다.
임의의 실제 칩 배치에서 상당히 고려해야 할 점은 크기이다. 좀더 콤팩트한 실체 칩 배치에 대한 요구가 휴대용 전자 기기들의 급속한 발전으로 훨씬 더 강력해졌다. 단지 예를 들어, "스마트폰들" 및 "태블릿 컴퓨터들"로서 흔히 언급되는 기기들은 고-해상 디스플레이들 및 관련 이미지 처리 칩들과 함께 위성 위치 확인 시스템(global positioning system) 수신기들, 전자 카메라들, 및 근거리 통신 네트워크 접속들과 같은 강력한 데이터 프로세서들, 메모리 및 보조 기기들을 갖는 셀룰러폰의 기능들을 통합하고 있다. 그러한 기기들은 완전한 인터넷 연결, 풀-해상도 비디오를 포함하는 오락, 내비게이션, 전자 뱅킹 등등의 포켓형 기기에서 이루어지는 모든 기능들과 같은 기능들을 제공할 수 있다. 복합 휴대용 기기들은 작은 공간 내에 다수의 칩을 패킹하는 것을 필요로 한다. 더욱이, 상기 칩들의 일부는 흔히 "I/O"들이라고 언급되는 여러 입력 및 출력 접속들을 지닌다. 이러한 I/O들은 다른 칩들의 I/O들과 상호접속되어야 한다. 상기 상호접속들을 형성하는 구성요소들은 어셈블리의 크기를 많이 증가시키지 않아야 한다. 유사한 요구들이 예를 들면 인터넷 탐색 엔진들에 사용되는 것들과 같은 데이터 서버들과 같은 다른 애플리케이션들에서 생긴다. 예를 들면, 복합 칩들 간의 여러 짧은 인터커넥트들을 제공하는 구조들은 탐색 엔진의 대역폭을 증가시키며 탐색 엔지의 전력 소비를 감소시킬 수 있다.
위의 내용을 고려해 볼 때, 다수의 칩, 특히 멀티-칩 메모리 패키지들에서 DRAM들과 같은 메모리 칩들을 조립하는 것이 바람직할 수 있다. 멀티-칩 메모리 패키지들의 구조 및 기능에 대한 부가적인 개선들이 이루어질 수 있다.
본 발명의 한 실시태양에 따른 마이크로 전자 패키지는 상기 마이크로 전자 패키지 외부에 있는 구성요소와의 접속을 위한 복수 개의 제1 단자들을 지니는 패키지 기판으로서, 상기 복수 개의 제1 단자들은 어드레스 정보를 전달하도록 구성된, 패키지 기판을 포함할 수 있다. 상기 마이크로 전자 패키지는 각각의 마이크로 전자 요소가 상기 기판의 제1 표면과 대면하는 면을 지니는 제1 및 제2 마이크로 전자 요소들을 포함할 수 있다. 각각의 마이크로 전자 요소는 메모리 저장 어레이를 포함할 수 있으며, 각각의 마이크로 전자 요소는 대응하는 마이크로 전자 요소의 메모리 저장 어레이 내의 위치들을 특정하는 어드레스 정보의 수신을 위한 어드레스 입력들을 지닐 수 있다.
상기 패키지 기판은 상기 복수 개의 제1 단자들과 연결되고 상기 기판상의 제1 접속 영역에 어드레스 정보를 전달하도록 구성된 복수 개의 어드레스 라인들을 지닐 수 있으며, 상기 제1 접속 영역은 상기 복수 개의 제1 단자들로부터의 제1 지연을 지닌다. 상기 어드레스 라인들은 상기 제1 접속 영역을 통해 적어도 상기 복수 개의 제1 단자들로부터의 제2 지연을 지니는 상기 기판상의 제2 접속 영역에 상기 어드레스 정보를 전달하도록 구성될 수 있다. 상기 제1 마이크로 전자 요소의 어드레스 입력들은 상기 제1 접속 영역에서 상기 복수 개의 어드레스 라인들 각각과 연결될 수 있고, 상기 제2 마이크로 전자 요소의 어드레스 입력들은 상기 제2 접속 영역에서 복수 개의 어드레스 라인들 각각과 연결될 수 있으며, 상기 제2 지연은 상기 제1 지연보다 클 수 있다.
하나 이상의 예들에서는, 상기 기판은 상기 제1 표면의 반대 측에 있는 제2 표면을 지닐 수 있으며, 상기 복수 개의 제1 단자들은 상기 기판의 제2 표면에 있을 수 있다.
하나 이상의 예들에서는, 상기 어드레스 입력들 및 각각의 어드레스 입력이 상기 대응하는 접속 영역에서 연결될 수 있는 상기 복수 개의 어드레스 라인들 간의 거리들은 2 밀리미터 미만일 수 있다.
하나 이상의 예들에서는, 상기 패키지 기판은 상기 복수 개의 어드레스 라인들을 통해 상기 복수 개의 제1 단자들과 전기적으로 연결되어 있는 제2 단자들을 부가적으로 포함할 수 있다. 상기 복수 개의 어드레스 라인들은 상기 제2 접속 영역을 통해 상기 제2 단자들로 상기 어드레스 정보를 전달하도록 구성될 수 있다.
하나 이상의 예들에서는, 마이크로 전자 어셈블리는 청구항 제1항에 기재되어 있는 마이크로 전자 패키지, 및 추가 구성요소를 포함할 수 있으며, 상기 구성요소는 상기 마이크로 전자 패키지의 복수 개의 제1 단자들과 접속된 복수 개의 접점들을 지니고 상기 구성요소는 상기 어드레스 정보를 구동하도록 구성된 구동기들을 포함한다.
하나 이상의 예들에서는, 상기 제2 단자들은 한 구성요소의 상응하는 제2 접점들과 접속하도록 구성될 수 있고, 상기 접속의 상태에서 상기 제2 접점들은 상기 마이크로 전자 패키지 외부에 있는 상응하는 종단 회로들과 상기 제2 단자들을 연결할 수 있다.
하나 이상의 예들에서는, 제1 전기 경로 방향으로의 상기 복수 개의 어드레스 라인들을 따른 제1 지연은 상기 제2 단자들로부터 상기 제2 접속 영역으로의 제2 전기 경로 방향으로의 상기 복수 개의 어드레스 라인들을 따른 제3 지연과 동일할 수 있다.
하나 이상의 예들에서는, 상기 제1 마이크로 전자 요소의 어드레스 입력들은 제1 방향으로 연장하는 행(row) 내의 위치들에 배치될 수 있으며, 상기 제1 마이크로 전자 요소에 인접한 상기 복수 개의 어드레스 라인들의 제1 세그먼트들은 상기 제1 방향으로 연장되어 있다.
하나 이상의 예들에서는, 상기 제1 세그먼트들 중 적어도 일부는 상기 제1 마이크로 전자 요소의 면 상에 놓일 수 있다.
하나 이상의 예들에서는, 상기 복수 개의 어드레스 라인들의 제2 세그먼트들은 상기 제1 세그먼트들로부터 상기 제1 마이크로 전자 요소의 어드레스 입력들로의 제2 방향으로 연장될 수 있다. 한 특정 예에서는, 각각의 제2 세그먼트는 상기 마이크로 전자 요소의 폭의 절반 미만인 길이를 지닐 수 있다.
하나 이상의 예들에서는, 상기 어드레스 입력들 및 각각의 어드레스 입력이 대응하는 접속 영역에 연결되어 있는 대응하는 제1 세그먼트들 간의 거리들이 2 밀리미터 미만일 수 있다.
하나 이상의 예들에서는, 상기 제2 세그먼트들 중 적어도 일부분들이 상기 제1 및 제2 마이크로 전자 요소들 중 주어진 마이크로 전자 요소의 면 상에 놓인다. 상기 적어도 일부분들은 상기 주어진 마이크로 전자 요소의 면에서 주어진 접점에 전기적으로 접속되고 상기 복수 개의 어드레스 라인들 중 한 어드레스 라인과 연결되어 있는 와이어 본드들을 포함할 수 있다.
하나 이상의 예들에서는, 상기 제2 세그먼트들 중 적어도 일부분들이 상기 제1 및 제2 마이크로 전자 요소들 중 주어진 마이크로 전자 요소의 면 상에 놓이고 상기 적어도 일부분들은 상기 주어진 마이크로 전자 요소의 접점들 중 대응하는 접점들에 면하고 상기 주어진 마이크로 전자 요소의 접점들 중 대응하는 접점들과 접합되는 기판 전기 접점들을 포함한다.
하나 이상의 예들에서는, 상기 제1 및 제2 마이크로 전자 요소들은 상기 제1 표면과 나란한 방향으로 서로 이격되어 있을 수 있다.
하나 이상의 예들에서는, 상기 어드레스 입력들이 각각 제공되어 있는 제1 및 제2 마이크로 전자 요소들의 면들은 단일 평면으로 배치될 수 있다.
하나 이상의 예들에서는, 시스템이 위에 기재된 마이크로 전자 패키지를 포함할 수 있으며, 상기 복수 개의 제1 단자들과 전기적으로 접속된 접점들을 지니는 회로 패널을 포함할 수 있다.
하나 이상의 예들에서는, 상기 시스템은 하우징을 부가적으로 포함할 수 있다. 하나 이상의 예들에서는, 상기 마이크로 전자 패키지 또는 상기 회로 패널 중 적어도 하나는 상기 하우징과 함께 장착될 수도 있고 상기 하우징에 장착될 수도 있다.
하나 이상의 예들에서는, 상기 마이크로 전자 패키지는 각각의 마이크로 전자 요소가 메모리 저장 어레이를 포함하며 대응하는 마이크로 전자 요소의 메모리 저장 어레이 내의 위치들을 특정하는 어드레스 정보의 수신을 위한 어드레스 입력들을 지니고 각각의 마이크로 전자 요소는 상기 제1 표면과 대면하는 면을 지니는 제3 및 제4 마이크로 전자 요소들을 부가적으로 포함할 수 있다.
그러한 경우에, 상기 복수 개의 어드레스 라인들은 상기 복수 개의 제1 단자들로부터의 제3 지연을 지니는 제3 접속 영역 및 상기 복수 개의 제1 단자들로부터의 제4 지연을 지니는 제4 접속 영역을 부가적으로 지닐 수 있다. 상기 복수 개의 어드레스 라인들은 상기 제2 접속 영역을 통해 제3 접속 영역에 상기 어드레스 정보를 전달하도록 구성될 수 있으며 상기 제3 접속 영역을 통해 상기 제4 접속 영역에 상기 어드레스 정보를 전달하도록 구성될 수 있다. 상기 제3 마이크로 전자 요소의 어드레스 입력들은 상기 제3 접속 영역에서 상기 복수 개의 어드레스 라인들 각각과 연결될 수 있으며, 상기 제4 마이크로 전자 요소의 어드레스 입력들은 상기 제4 접속 영역에서 상기 어드레스 라인들 각각과 연결될 수 있다. 그러한 경우에, 상기 제4 지연은 상기 제3 지연보다 클 수 있으며, 상기 제3 지연은 상기 제2 지연보다 클 수 있고, 상기 제2 지연은 상기 제1 지연보다 클 수 있다.
하나 이상의 예들에서는, 상기 패키지 기판은 상기 어드레스 라인들을 통해 상기 복수 개의 제1 단자들과 전기적으로 연결된 제2 단자들을 부가적으로 포함할 수 있다. 그러한 경우에, 상기 어드레스 라인들은 상기 제2 접속 영역을 통해 상기 제2 단자들로 상기 어드레스 정보를 전달하도록 구성될 수 있다.
본 발명의 일 실시태양에 따른 마이크로 전자 패키지는 제1 및 제2 대향 표면들, 복수 개의 제1 단자들 및 복수 개의 제2 단자들을 지니는 패키지 기판을 포함할 수 있다. 상기 복수 개의 제1 단자들 및 상기 복수 개의 제2 단자들은 상기 패키지 기판의 제2 표면에 있을 수 있으며 어드레스 정보를 전달하도록 구성될 수 있고 상기 마이크로 전자 패키지 외부에 있는 구성요소와 접속하도록 구성될 수 있다.
그러한 마이크로 전자 패키지에서는, 상기 복수 개의 제1 단자들은 상기 복수 개의 제1 단자들의 제1 및 제2 그룹들을 포함할 수 있고, 상기 복수 개의 제2 단자들은 상기 복수 개의 제2 단자들의 제1 및 제2 그룹들을 포함할 수 있다. 상기 복수 개의 제1 단자들의 제1 그룹은 상기 복수 개의 제2 단자들의 제1 그룹과 연결될 수 있고, 상기 제1 단자들의 제2 그룹은 상기 제2 단자들의 제2 그룹과 연결될 수 있다.
그러한 마이크로 전자 패키지에서는, 제1, 제2, 제3, 및 제4 마이크로 전자 요소들은 각각 상기 기판의 제1 표면을 향해 면하는 면을 지닐 수 있다. 각각의 마이크로 전자 요소는 메모리 저장 어레이를 합체하고 있으며, 각각의 마이크로 전자 요소는 대응하는 마이크로 전자 요소의 메모리 저장 어레이 내의 위치들을 특정하는 어드레스 정보의 수신을 위한 어드레스 입력들을 지닐 수 있다. 그러한 마이크로 전자 패키지에서는, 상기 제1 및 제2 마이크로 전자 요소들은 상기 복수 개의 제1 단자들의 제1 그룹과 연결될 수 있으며, 상기 제3 및 제4 마이크로 전자 요소들은 상기 복수 개의 제1 단자들의 제2 그룹과 연결될 수 있다.
하나 이상의 예들에서는, 상기 패키지 기판은 상기 패키지 기판상에 어드레스 라인들의 제1 그룹 및 어드레스 라인들의 제2 그룹을 지닐 수 있으며, 상기 복수 개의 제1 단자들의 제1 그룹은 상기 어드레스 라인들의 제1 그룹을 통해 상기 복수 개의 제2 단자들의 제1 그룹과 연결될 수 있고, 상기 복수 개의 제1 단자들의 제2 그룹은 어드레스 라인들의 제2 그룹을 통해 제2 단자들의 제2 그룹과 연결될 수 있다.
하나 이상의 예들에서는, 상기 제1 및 제2 마이크로 전자 요소들은 클록 사이클당 1배보다 크지 않게 어드레스 라인들의 제1 및 제2 그룹들 상의 신호들을 샘플링하도록 구성될 수 있다.
하나 이상의 예들에서는, 상기 제1 및 제2 마이크로 전자 요소들은 적어도 일부 클록 사이클들 동안 클록 사이클당 적어도 2배로 어드레스 라인들의 제1 및 제2 그룹들 상의 신호들을 샘플링하도록 구성될 수 있다.
하나 이상의 예들에서는, 상기 어드레스 라인들은 상기 제1, 제2, 제3 및 제4 마이크로 전자 요소들의 면들 상에 놓이는 부위들에 이르기까지 연장될 수 있다.
하나 이상의 예들에서는, 상기 제1, 제2, 제3 및 제4 마이크로 전자 요소들은 상기 제1 표면에 나란한 적어도 하나의 방향으로 서로 이격될 수 있다.
하나 이상의 예들에서는, 상기 어드레스 입력들이 각각 제공되어 있는 상기 제1, 제2, 제3 및 제4 마이크로 전자 요소들의 면들은 단일 평면으로 배치될 수 있다.
하나 이상의 예들에서는, 상기 기판은 상기 제1 표면의 반대 측에 있는 제2 표면을 지닐 수 있으며, 상기 단자들은 상기 기판의 제2 표면에 있을 수 있다.
하나 이상의 예들에서는, 상기 어드레스 입력들 및 각각의 어드레스 입력이 대응하는 접속 영역에 연결되는 어드레스 라인들 간의 거리들이 2 밀리미터 미만일 수 있다.
하나 이상의 예들에서는, 시스템은 위에 기재한 마이크로 전자 패키지를 포함할 수 있으며 상기 복수 개의 제1 단자들과 전기적으로 접속되는 접점들을 지니는 회로 패널을 부가적으로 포함할 수 있다. 그러한 회로 패널이 하우징되거나 장착될 수 있는 하우징이 제공될 수 있다.
도 1a는 본 발명의 한 실시 예에 따른 멀티-칩 마이크로 전자 패키지의 평면도이다.
도 1b는 또한 도 1a에서 보인 본 발명의 한 실시 예에 따른 멀티-칩 마이크로 전자 패키지의 저면도이다.
도 1c는 또한 도 1a - 도 1b에서 보인 본 발명의 한 실시 예에 따른 멀티-칩 마이크로 전자 패키지의 도 1b의 라인 1C-1C를 따라 절취된 단면도이다.
도 2는 또한 도 1a - 도 1c에서 보인 본 발명의 한 실시 예에 따른 멀티-칩 마이크로 전자 패키지를 부가적으로 예시하는 간략화된 개략적인 블록도이다.
도 3은 한 시스템에 부가적으로 상호접속된 바와 같은 본 발명의 한 실시 예에 따른 멀티-칩 마이크로 전자 패키지를 예시하는 개략적인 블록도이다.
도 4a 및 도 4b는 본 발명의 한 실시 예에 따른 멀티-칩 마이크로 전자 패키지 내에서의 어드레스 라인들 및 단자들의 가능한 배치를 부가적으로 예시하는 평면도들이다.
도 5는 도 1a - 도 1c 및 도 2에서 보인 본 발명의 한 실시 예에 대한 변형 예에 따른 멀티-칩 마이크로 전자 패키지 내에서의 어드레스 라인들의 가능한 배치를 예시하는 평면도이다.
도 6a, 도 6b, 도 6c 및 도 6d는 본 발명의 실시 예들에 따른 멀티-칩 마이크로 전자 패키지들 내에서의 어드레스 라인들의 특정 배치들을 부가적으로 예시하는 부분도들이다.
도 7a는 클램쉘 구성을 이루고 있는 회로 패널과 함께 본 발명의 한 실시 예에 따른 제1 및 제2 멀티-칩 마이크로 전자 패키지들이 배치 및 상호접속되어 있는 한 실시 예를 예시하는 단면도이다.
도 7b는 도 7a에서 보인 바와 같은 한 실시 예에서 또한 사용될 수 있는 바와 같은 멀티-칩 패키지 상의 단자들의 가능한 배치를 예시하는 개략적인 평면도이다.
도 8은 한 시스템 내에서 상호접속되는 바와 같은 멀티-칩 패키지들의 클램쉘 배치를 부가적으로 예시하는 개략도이다.
도 9는 본 발명의 한 실시 예에 따른 멀티-칩 패키지의 평면도이다.
도 10은 도 1a - 도 1c 및 도 2에서 보인 본 발명의 한 실시 예에 대한 변형 예에 따른 멀티-칩 마이크로 전자 패키지 내에서의 어드레스 라인들의 가능한 구성을 예시하는 평면도이다.
도 11은 본 발명의 한 실시 예에 따른 시스템을 예시하는 개략도이다.
데이터 밴드폭 및 속도를 증가시키고, 어느 정도까지 크기를 감소시키는 위에 언급한 목적들을 지지해서, 반도체 칩들과 같은 다수의 마이크로 전자 요소가 회로 패널 또는 보드와 같은 다른 한 구성요소의 상응하는 접점들과 하나의 공통 마이크로 전자 패키지를 접속하기 위해 다수의 칩에 연결된 적어도 몇몇 개의 공통 단자들을 지니는 하나의 공통 마이크로 전자 패키지에 함께 조립될 수 있다. 그러나, 위에서 논의한 컴퓨터들 및 다른 프로세서 지원 기기들과 같은 시스템들 내에서의 증가된 동작 속도들 및 데이터 전송률들에 따라 특정 과제들이 부상되고 있는데, 이 경우에 공통-어드레스 버스와 같은 공통 시그널링 버스들은 시그널링 속도에 영향을 주게 됨으로써 시스템 성능에 영향을 미칠 수 있다. 본원 명세서에 기재되어 있는 본 발명의 실시 예들은 개별 마이크로 전자 요소들 및 상기 버스 간의 접속 길이들을 감소시킴으로써 어드레스 버스 또는 커맨드-어드레스 버스와 같은 공통 시그널링 버스 상으로의 부하를 감소시키는데 도움을 줄 수 있다. 본원 명세서에서 제공된 예들에서는, 멀티-칩 패키지들이 제공되며, 상기 멀티-칩 패키지들에서는, 어드레스 정보 및 전형적으로는 또한 커맨드 정보가 버스를 통해 라우팅되고, 상기 버스는 상기 패키지의 다수의 칩을 지지하는 상기 패키지의 기판상에 연장되어 있으며, 각각의 칩은 상기 버스가 연장되어 있는 대응하는 접속 영역에서 상기 버스에 연결되어 있다.
이하의 설명에서는, 2개 이상의 도전성 특징들이 "전기적으로 접속"될 수도 있고, "연결"될 수도 있으며, "전기적으로 연결"될 수도 있고, "전기 접속"을 지닐 수도 있다는 기재가 달리 한정되지 않는 한, 2개의 특징 간의 교류 전류("AC 전류")의 흐름이 2개의 특징에 의해 공유되는 직접적인 물리적 접속이 존재하든 존재하지 않든 상기 2개의 특징 간의 직류 전류("DC 전류")의 흐름을 허용하게 하도록 전기적으로 연결되어 있음을 의미하게 된다.
본 발명의 한 실시 예에 따른 마이크로 전자 패키지가 제공되며, 이 경우에 적어도 제1 및 제2 마이크로 전자 요소들, 예컨대 반도체 칩들은 패키지 기판상에 한 세트의 공통 어드레스 라인들을 지니는 단일 마이크로 전자 패키지 내에 결합되어 있다. 여러 예에서는, 상기 패키지 기판은 고분자 재료의 유전체 요소 또는 폴리이미드, 에폭시, 유리 에폭시 재료, 예컨대, "FR-4", BT(bismaleimide triazine) 수지 등과 같은 고분자 및 무기 유전체 재료의 조합을 지닐 수도 있고, 유리 또는 세라믹 재료와 같은 다른 무기 성분 재료들을 지닐 수도 있다. 그러한 패키지 기판은 수십 마이크로미터 내지 수백 마이크로미터의 상기 칩들의 면들에 수직인 방향으로의 두께를 지니는 것이 전형적일 수 있다. 상기 어드레스 라인들은 상기 제1 단자들에 대한 공통 어드레스 라인들을 따른 대응하는 제1 및 제2 지연들을 가지고 상기 제1 및 제2 마이크로 전자 요소들에 상기 어셈블리의 제1 단자들 상에 수신된 어드레스 정보를 연결시켜 주도록 구성된다. 본원 명세서에서 사용된, 도전성 패드들, 트레이스들, 인터커넥트들과 같은 도전성 구조, 및 특히 본원 명세서에 제공된 바와 같은 어드레스 라인들이 구성요소, 예컨대 그중에서도 특히 패키지 기판 또는 칩 캐리어, 인터포저, 회로 패널 "상에" 존재한다는 기재는 그러한 패드, 트레이스, 인터커넥트 등등이 상기 도전성 구조가 위의 정의에 따른 상호접속 구성요소의 노출 표면에 있든, 상기 상호접속 구성요소 내에 부분적으로 박혀 있든, 상기 노출표면 하부에 있는 인터커넥트 구성요소 내에 박혀 있든 상기 상호접속 구성요소에 의해 직접 기계적으로 지지됨을 의미한다.
예로, 상기 마이크로 전자 패키지는 랜드 그리드 어레이, 볼 그리드 어레이와 같은 단자들, 또는 회로 패널, 예컨대 마더보드, 서브시스템 보드, 모듈 회로 패널 또는 카드, 플렉서블 회로 패널 등등의 해당하는 접점들에 상기 접점들을 장착하는데 사용될 수 있는 다수의 다른 적합한 단자들을 지니는 표면 장착 기술(surface-mount technology; "SMT") 패키지일 수 있는데, 이 경우에 상기 모듈 회로 패널은 상기 모듈이 사용되는 시스템의 다른 한 회로 패널과의 접속을 위한 부가적인 단자들을 지닐 수 있다.
도 1a, 도 1b 및 도 1c에는 본 발명의 한 실시 예에 따른 마이크로 전자 패키지(100)가 예시되어 있다. 도 1a에서 보인 바와 같이, 상기 마이크로 전자 패키지는 복수 개의 마이크로 전자 요소들(110, 112, 114, 116)을 포함하며, 상기 복수 개의 마이크로 전자 요소들(110, 112, 114, 116) 각각이 일 예에서는 베어 반도체 칩(bare semiconductor chip)일 수 있다. 전형적으로는, 각각의 마이크로 전자 요소가 메모리 저장 어레이를 포함하며, 한 타입의 반도체 칩일 수 있고 상기 한 타입의 반도체 칩에서는 메모리 저장 어레이 기능이 상기 한 타입의 반도체 칩의 주요 기능이다. 그러한 마이크로 전자 요소들의 특정 예들에는 동적 랜덤 액세스 메모리(dynamic random access memory; "DRAM") 칩들이 있거나 동적 랜덤 액세스 메모리("DRAM") 칩들이 포함된다. 그러한 메모리 칩들의 공통 예들은 더블-데이터 레이트(double-data rate; DDR) 버전 3, 버전 4 및 이전 및 후속 세대들을 위한 JEDEC 사양에 따르는 것들이거나, 저-전력 더블-데이터 레이트(low-power double-data rate; "LPDDR") 및 이전 및 후속 세대들, 그래픽스 더블-데이터 레이트(graphics double-data rate; "GDDRx") 및 이전 및 후속 세대들을 위한 JEDEC 사양에 따르는 것들이다.
도 1a, 도 1b 및 도 1c에 보인 바와 같이, 상기 마이크로 전자 요소들은 상기 기판의 표면(102)과 대면하는 상기 마이크로 전자 요소들의 면들에서 접점들(140)을 지니며, 상기 접점들(140)은 와이어 본드들(142)일 수도 있고 상기 기판(101)을 따라 연장되어 있는 트레이스들과 일체화될 수 있는 리드들을 통해 상기 기판의 단자들(120, 121, 124)에 연결되어 있다. 구성요소, 예컨대 인터포저, 마이크로 전자 요소, 회로 패널, 기판 등등을 참조하여 본원 명세서에서 사용된, 도전성 구성요소가 구성요소의 표면"에" 있다는 기재는 상기 구성요소가 다른 어떤 요소와 조립되지 않은 경우에 상기 도전성 요소가 상기 구성요소 외부로부터 상기 구성요소의 표면을 향해 상기 구성요소의 표면에 수직인 방향으로 이동하는 크로싱 교점(theoretical point)과 연관지어 이용가능함을 나타낸다. 따라서, 기판의 표면에 있는 단자 또는 다른 도전성 요소는 그러한 표면으로부터 돌출해 있을 수도 있고, 그러한 표면과 같은 높이를 이루고 있을 수도 있으며, 상기 기판의 홀 또는 요부 내에 그러한 표면에 대해 요홈으로 이루어질 수도 있다. 상기 접점들(140)은 상기 마이크로 전자 요소의 어드레스 입력들로서의 기능을 수행하는 것들을 포함하고 상기 마이크로 전자 요소의 어드레스 입력들에서 어드레스 정보가 수신될 수도 있고 상기 마이크로 전자 요소에 입력될 수도 있다. 상기 접점들(140)은 또한 데이터 접점들을 포함하며 상기 데이터 접점들을 통해 데이터가 상기 마이크로 전자 요소에 입력되거나 상기 마이크로 전자 요소에서 출력되거나, 좀더 일반적으로는 상기 데이터가 동일한 데이터 접점을 통해 입력 및 출력될 수 있다. 다른 접점들(140)은 상기 패키지(100)를 그 중에서도 특히 클록 신호들; 기록 인에이블, 행(row) 어드레스 스트로브, 열(column) 어드레스 스트로브, 전원 및 접지와 같은 커맨드 신호들, 및 아마도 다수의 전원 및 접지 기준들에 연결시켜 주는데 사용될 수 있다.
다른 일 예에서는, 한 마이크로 전자 요소는 반도체 칩일 수 있으며, 상기 반도체 칩은, 다른 한 예에서 반도체 칩 접점들과 접속된 반도체 칩 면을 따라 연장되어 있는 하나 이상의 추가 배선 층들을 지닌다.
도 1a, 도 1b, 도 1c에서는, 상기 제1 표면(102)에 나란한 방향들이 "수평" 또는 "측방" 방향들로 본원 명세서에서 언급되며, 상기 제1 표면에 수직인 방향들은 상방 또는 하방 방향들로 본원 명세서에서 언급되고 또한 "수직" 방향들로 본원 명세서에서 언급된다. 본원 명세서에서 언급되는 방향들은 언급되는 구조들의 기준 좌표계에서 이루어진다. 따라서, 이러한 방향들은 일반 또는 중력 기준 좌표계에 대하여 임의의 배향으로 놓일 수 있다. 한 특징이 다른 한 특징보다 "한 표면상에서" 높은 높이로 배치된다는 기재는 한 특징이 다른 특징보다 상기 표면으로부터 떨어져서 동일한 직각 방향으로 긴 거리에 있음을 의미한다. 이와는 반대로, 한 특징이 다른 한 특징보다 "한 표면상에서" 낮은 높이로 배치된다는 기재는 상기 한 특징이 다른 한 특징보다 상기 표면으로부터 떨어져서 동일한 직각 방향으로 짧은 거리에 있음을 의미한다.
도 1b - 도 1c에서 부가적으로 보인 바와 같이, 상기 패키지(100)는 표면(102)으로부터의 상기 패키지의 대향 표면(104)에서 복수 개의 단자들(120, 121, 124)을 지닐 수 있다. 도 1b에 도시된 바와 같이, 상기 단자들은 상기 기판의 표면(104)에 나란한 동일 방향으로, 다시 말하면 표면(104) 또는 "수평" 패키지 레이아웃 방향(162)에 나란한 "수직" 패키지 레이아웃 방향(160)과 같은 방향들로 연장되어 있는 단자들의 3개의 행보다 많은 행을 지니는 부위 어레이로 배치될 수 있다. 일 예에서는, 상기 단자들이 위에 기재한 바와 같은 임의 타입의 단자들일 수 있다. 상기 단자들은 한 세트의 제1 단자들(120) 및 한 세트의 제2 단자들을 포함하며 이들 단자들은 상기 마이크로 전자 요소들(110, 112, 114, 116)의 인접 및 최근린 에지들(130, 132, 134, 136) 사이에 놓이는 상기 영역(104)의 특정 영역 내에 주로 또는 전적으로 배치될 수 있다. 일 예에서는, 상기 제1 및 제2 단자들이 어드레스 정보를 전달하도록 구성될 수 있는데, 예컨대 상기 어드레스 정보는 상기 패키지 내의 상기 칩들의 어드레스 입력들에 연결될 수도 있고 상기 어드레스 정보는 상기 패키지 내의 2개 이상의 칩들의 메모리 저장 어레이 내의 위치를 특정하는데 이용될 수 있다. 상기 기판의 중앙 영역을 통해 배치되는 제3 단자들(124)은 상기 마이크로 전자 요소들로 또는 상기 마이크로 전자 요소들로부터 하나 이상의 방향들로 데이터를 전달하기 위한 단자들을 포함할 수 있으며 상기 제3 단자들(124)은 예를 들면 전원 및 접지에의 접속을 위한 것과 같은 상기 마이크로 전자 요소들 상의 여러 접점에 연결된 단자들을 포함할 수 있다.
일 예에서는, 상기 제1 단자들 및 상기 제2 단자들이 도 1c에서 보인 바와 같이 한 세트의 어드레스 라인들(126)에 연결될 수 있다. 본원 명세서에서 사용되는, "한 세트의 어드레스 라인들"은 제1 및 제2 마이크로 전자 요소들이 어드레스 라인들에 연결되어 있는 상기 기판상의 적어도 제1 및 제2 접속 영역들 각각 및 단자들로부터 어드레스 정보를 라우팅하는데 사용될 수 있음을 의미한다. 몇몇 경우에는, 상기 "어드레스 라인"들이 상기 어드레스 정보 및 추가로 위에서 언급한 WE, RAS 및 CAS 정보 또는 신호들과 같은 커맨드 정보를 상기 마이크로 전자 요소들의 상응하는 접점들(140)에 전달하도록 구성될 수 있다. 도 2에는 설명 및 예시를 용이하게 하기 위해 간략화될 수 있는 도면에서 인-패키지 "플라이-바이" 시그널링을 지지하는 상호접속 구성의 원리들이 예시되어 있다. 도 1a, 도 1b, 도 1c 및 도 2에서 보인 예에서는, 상기 어드레스 라인들이 상기 패키지 내의 상기 마이크로 전자 요소들(110, 112, 114, 116)에 어드레스 정보를 전달하도록 구성된다. 도 2를 부가적으로 참조하면, 일 예에서는, 상기 제2 단자들이 상기 어드레스 라인들(126-1, 126-2)에 연결되어 있는 상기 어드레스 라인들의 제2 영역(128B)으로부터 원격에 위치한 제1 영역(126A)에서, 상기 제1 단자들(120-1, 120-2)이 각각 상기 어드레스 라인들(126-1, 126-2)에 연결되도록 상기 패키지가 구성될 수 있다. 마이크로 전자 요소들이 상기 어드레스 라인들(예로, 126C, 126D, 126E, 126F)에 연결되어 있는 하나 이상의 접속 영역들은 상기 제1 접속 영역 및 상기 제2 영역 사이에 배치되어 있다. 상기 어드레스 라인들(126)은 상기 제1 단자들로부터 상기 2개 이상의 접속 영역을 통한 제1 경로 방향(150)으로, 또는 상기 제2 단자들로부터 상기 2 이상의 접속 영역을 통해 상기 제1 단자들로의 상기 제1 경로 방향의 반대 측에 있는 제2 경로 방향(152)으로 신호 경로들을 제공한다. 추가의 예들에서 이하 부연 설명되겠지만, 상기 어드레스 정보가 상기 패키지 내에서 흐르는 방향(150, 152)은 상기 마이크로 전자 패키지가 회로 패널 상이나 시스템 내와 같은 고 수준의 어셈블리 내의 다른 요소들과 조립되는 구성에 의존할 수 있다.
도 1a, 도 1b 및 도 1c 및 도 2에 제공된 예들에서는, 어드레스 정보가 접속 영역들(126C, 126D, 126E, 126F) 각각을 통해 상기 제1 단자들(120) 및 상기 제2 단자들(121) 간의 어드레스 라인들(126)을 따라 전송되도록 구성되고, 이 경우에 상기 어드레스 정보는 상기 제1, 제2, 제3 및 제4 마이크로 전자 요소들에 각각 연결된다. 상기 패키지 내에서의 상기 어드레스 라인들을 따른 어드레스 정보의 흐름은 각각의 대응하는 마이크로 전자 요소 상의 한 행의 접점들(140)이 연장되는 동일한 방향으로 연장되는 어드레스 라인들의 세그먼트들을 따라 이루어진다. 예를 들면, 접속 영역(126C)을 포함하는 어드레스 라인들의 세그먼트들은 상기 마이크로 전자 요소(110) 상의 한 행의 접점들(140)이 연장되는 방향에 나란한 수직 패키지 레이아웃 방향(160)으로 연장된다. 그 외에도, 접속 영역(126D)을 포함하는 어드레스 라인들의 세그먼트들은 상기 마이크로 전자 요소(112) 상의 한 행의 접점들(140)이 연장되는 방향에 나란한 수평 패키지 레이아웃 방향(162)으로 연장된다. 이러한 관계는 또한 마이크로 전자 요소(114)의 한 행의 접점들(140)에 나란한 수직 패키지 레이아웃 방향(160)으로 연장되는 접속 영역(126E)을 포함하는 어드레스의 세그먼트들에 대해 적용되고, 또한 마이크로 전자 요소(116)의 한 행의 접점들(140)에 나란한 수평 패키지 레이아웃 방향으로 연장되는 접속 영역(126F)을 포함하는 어드레스 라인들의 세그먼트들에 대해 적용된다.
도 1b에서 부가적으로 보인 바와 같은 한 특정 예에서는, 상기 어드레스 라인들(126)이 패키지(100) 내의 마이크로 전자 요소들(110, 112, 114, 116) 중 하나 이상의 면들 상에 놓일 수 있다. 도 1b의 예에서는, 적어도 일부 어드레스 라인들(126)이 각각의 마이크로 전자 요소 상에 놓인 동일한 어드레스 라인들(126)일 수 있는, 마이크로 전자 요소들(110, 112, 114, 116) 상에 놓일 수 있거나, 또는 몇몇 경우에는, 공통 세트의 어드레스 라인들(126) 중 다른 어드레스 라인들이 각각의 마이크로 전자 요소 상에 놓일 수 있다.
도 2를 참조하면, 각각의 접속 영역(126C, 126D, 126E, 126F)은 상기 패키지(100)의 제1 단자들(120)에 대하여 결정되는 어드레스 라인들을 따라 대응하는 지연을 지닐 수 있다. 한 패키지 내의 패키지 기판 상과 같은 어셈블리 내의 어드레스 라인과 같은 신호 라인에 대하여 본원 명세서에서 사용되는 바와 같이, "지연"은 신호 라인을 따른 전기 경로 길이를 언급한다. 따라서, 상기 접속 영역(126C)은 상기 제1 단자들(120)에 대한 제1 지연을 지닐 수 있으며, 상기 접속 영역(120D)은 상기 제1 단자들(120)에 대한 제2 지연을 지닐 수 있고, 상기 제2 지연은 상기 제1 지연보다 크다. 도 1a - 도 1c 및 도 2에서 보인 바와 같은 실시 예에 따라 이루어질 수 있게 되는 한 가지 특징은 인-패키지 플라이-바이 어드레스 시그널링을 제공하는 것인데, 그 이유는 상기 어드레스 라인들을 따른 제1 및 제2 지연들 간의 차가 상기 제1 단자들 및 상기 제1 마이크로 전자 요소의 임의의 2개의 입력들 간의 어드레스 라인들을 따르거나, 또는 상기 제1 단자들 및 상기 제2 마이크로 전자 요소의 임의의 2개의 어드레스 입력 간의 어드레스 라인들을 따른 지연의 차보다 크기 때문이다. 도 2에서 부가적으로 보인 바와 같이, 상기 어드레스 정보를 수신하도록 구성된 각각의 마이크로 전자 요소 상의 접점들(140)은 상기 마이크로 전자 요소의 주변 에지에 인접한 행의 제1 단부(144) 및 상기 한 행의 접점들의 중심(143) 사이에 배치되는 것이 전형적이며 상기 제1 단부(144)의 반대 측에 있는 행의 제2 단부(145) 및 상기 중심(143) 사이에 배치되지 않는다.
도 3에는 추가 회로 요소들을 포함하는 시스템(176) 내에서의 패키지(100)의 상호접속에 대한 특정 예가 제공되어 있다. 도 3에서 보인 바와 같이, 상기 패키지(100) 외부에 있는 하나 이상의 구성요소들(175)의 요소들일 수 있는 구동기들(170-1, 170-2)은 상기 패키지(100)의 대응하는 제1 단자들(120-1, 120-2)에 어드레스 정보를 전송하도록 구성될 수 있다. 특정 예들에서는, 상기 구동기들(170-1, 170-2)은 마이크로프로세서 또는 마이크로컨트롤러이거나 마이크로프로세서 또는 마이크로컨트롤러를 포함하는 구성요소(175)의 요소들일 수 있으며, 상기 구동기들(170-1, 170-2)은 상기 패키지 외부에 있는 구성요소 상의 대응하는 경로들(172-1, 172-2)을 따라 상기 어드레스 정보를 상기 제1 단자들(120-1, 120-2)에 각각 구동하도록 구성된다. 그러한 어드레스 정보는 상기 제1 단자들(120-1, 120-2)에서 수신된 다음에 위에 기재한 바와 같이 상기 패키지(100)의 대응하는 어드레스 라인들(126-1, 126-2)에 의해 마이크로 저자 요소들(110, 112, 114, 116)(도 1a - 도 1c 및 도 2)에 전달될 수 있다.
도 3에서 부가적으로 보인 바와 같이, 상기 패키지(100)의 제2 단자들(121-1, 121-2)은 대응하는 어드레스 라인들(126-1, 126-2)과 연결된다. 시스템(176)에 설치된 바와 같이, 상기 제2 단자들(121-1, 121-2)은 상기 패키지(100) 외부에 있는 대응하는 종단 회로들(178-1, 178-2)과 연결될 수 있다. 예로, 상기 종단 회로들은 종단 저항기들 또는 저항 회로들(177-1, 177-2)을 포함할 수 있으며, 상기 종단 저항기들 또는 저항 회로들(177-1, 177-2)은 대응하는 기준 전원들(179-1, 179-2)에 연결되고, 상기 기준 전원들(179-1, 179-2) 각각은 상기 시스템, 또는 예를 들면 기준 전원을 인가하도록 구성된 회로의 전원 또는 접지 기준일 수 있다. 다른 종단 회로 배치들은 본 실시 예에 따라 고려된 것의 범위 내에서 가능하며, 그러한 모든 종단 회로는 달리 언급하지 않는 한 적용가능한 것으로 간주한다. 따라서, 도 3에 도시된 그러한 배치에서, 어드레스 정보는 상기 패키지(100) 외부에 있는 구동기들(170-1, 170-2)에 의해 대응하는 제1 단자들(120-1, 120-2)에 구동될 수 있고 그리고나서 상기 패키지 기판상의 어드레스 라인들(126-1, 126-2) 상에 연결될 수 있는데, 이 경우에 상기 어드레스 정보는 그 후에 상기 패키지(100)의 각각의 대응하는 접속 영역에 예를 들면 접속 영역(126C; 도 2)에, 그리고 나서 접속 영역(126D)에, 그리고나서, 접속 영역(126E)에, 그리고나서 접속 영역(126F)에 순차적으로 라우팅되고, 이러한 접속 영역들에서는, 상기 어드레스 정보가 상기 대응하는 마이크로 전자 요소들에, 예를 들면 마이크로 전자 요소들(110, 112, 114, 116)에 연결된다. 도 3에서 보인 실시 예에서는, 접속 영역(126F)에 이른 후에, 상기 어드레스 정보가 상기 패키지(100)의 제2 단자들(121-1, 121-2)에서 나오고 상기 제2 단자들에 각각 연결된 종단 회로들(178-1, 178-2)은 상기 패키지(100)의 대응하는 어드레스 라인들(126-1, 126-2)에 대한 종단을 제공하여 어드레스 정보가 상기 패키지(100) 내에 흐르도록 구성되어 있는 최초의 전기 경로 방향(150)의 반대 방향인 전기 경로 방향(152)에서의 전파로부터의 상기 어드레스 정보의 원하지 않는 반영들을 감소 또는 제거한다.
도 4a에는 마이크로 전자 패키지(100) 내의 어드레스 라인들의 가능한 배치가 예시되어 있다. 도 4a에서 보인 바와 같이, 상기 어드레스 라인들(126) 각각을 따라 접속 영역(126C)과 같은 접속 영역으로의 지연들은 상기 패키지 기판상의 트레이스들 및 다른 도체들의 길이들의 일치(matching)에 의해 제어될 수 있다. 그러한 구성에서는, 각각의 마이크로 전자 요소의 어드레스 입력들인 임의의 접점들(140; 도 2) 간의 상대적인 최대 지연이 상기 마이크로 전자 패키지의 동작을 위해 선택된 사이클 시간에 기초한 허용도 내에서 제어될 수 있다. 따라서, 일 예에서는, 한 마이크로 전자 요소의 접점들(140) 중 한 접점(140) 및 이와는 다른 한 접점(140)에서 수신된 어드레스 정보 간의 한 마이크로 전자 요소의 접점들(140)에서 보인 상대적인 최장 지연은 상기 마이크로 전자 패키지(100)가 이용가능한 최대 정격 속도에서 동작하도록 구성된 한 클록 사이클의 절반 부분일 수 있다. 그러한 조건들 하에서, 한 마이크로 전자 요소의 접점들(140)에 도달하는 어드레스 정보의 그러한 허용도 내에서의 상대적인 지연은 본원 명세서에서 "무 지연(no delay)"로서 언급될 수 있다. 도 4a에서 보인 바와 같은 한 특정 예에서는, "a"로부터 "b"로의 어드레스 정보 순서로 배치된 한 세트의 8개의 어드레스 라인들이 최초의 접속 영역(126C)으로 시작한 다음에 위에서 논의된 바와 같이 순차적으로 접속 영역들(126D, 126E, 126F)로 라우팅된다. 선 "126-1"로서 언급되는 단일 어드레스 라인을 보여주는 도 4a의 간략화된 버전을 나타내는 도 4b에서 보인 바와 같이, "120a"로서 참조가 이루어진 제1 단자로부터 "121a"로서 참조가 이루어진 제2 단자로의 어드레스 라인의 전기 경로는 수직 및 수평 패키지 레이아웃 방향들(160, 162) 각각으로 트레이스 길이들을 지니고, 상기 수직 및 수평 패키지 레이아웃 방향들(160, 162)은 상기 패키지의 어드레스 라인들(126)(도 4a) 각각 중에서 비교적 균일할 수 있다. 상기 접속 영역들(126C, 126D 등등)을 통해 도 4a에 도시된 어드레스 라인들(126)의 대표적인 전기 경로들을 따라감으로써 볼 수 있는 점은 각각의 어드레스 라인, 예를 들면 어드레스 라인(126-1)이 수직 패키지 레이아웃 방향(160) 및 수평 패키지 레이아웃 방향(162)으로 연장될 수 있다는 점이다.
따라서, 도 4b에 도시된 어드레스 라인(126-1) 및 도 4a에 도시된 어드레스 라인들(126) 각각 간의 비교에 의해 볼 수 있는 점은 각각의 어드레스 라인의 각각의 세그먼트가 상기 제1 단자들로부터 상기 제2 단자들로 어드레스 라인들을 따라 동일한 경로 길이들을 제공하는데 도움을 주는 한 가지 방식으로서 수직 및 수평 패키지 레이아웃 방향들(160, 162)(도 2) 양자 모두로 시프트될 수 있다는 점이다.
어드레스 라인들(126) 및 각각의 마이크로 전자 요소들(110, 112, 114, 116) 간의 전기적 상호접속들은 다양한 방식으로 제공될 수 있다. 상기 패키지 기판상의 어드레스 라인들(126)이 상기 패키지의 각각의 마이크로 전자 요소(110, 112, 114, 116)에 상기 어드레스 정보를 제공하는 버스를 나타내기 때문에, 상기 어드레스 라인들 상의 부하를 감소시키는 것이 유리하다. 특히, 예컨대 각각의 마이크로 전자 요소 상의 접점들(140)에 상기 어드레스 라인들을 연결시켜 주는 어드레스 라인들(126)로부터 연장되는 스터브(stub)들의 길이들을 감소시키는 것이 유리하다. 상기 스터브 길이들이 감소될 수 있는 한 가지 방식은 상기 어드레스 라인들(126) 중 일부 또는 모두가 도 1b에 대해 위에서 논의된 바와 같이, 상기 접점들(140)이 배치되는 마이크로 전자 요소들의 면들 상에 놓이게 하는 것이다.
도 5를 참조하면, 스터브 길이들을 감소시키는 다른 한 가지 방법은 대응하는 어드레스 라인의 제2 세그먼트가 연결되는 제1 세그먼트, 예컨대 상기 어드레스 라인의 세그먼트(226-1)로부터 접점(140)을 향하는 방향으로 상기 대응하는 어드레스 라인의 제2 세그먼트가 연장되도록 상기 어드레스 라인들(126) 내에 조그(jog)들을 삽입함으로써 상기 접점(140)과 상기 제2 세그먼트를 연결시켜 주는 스터브의 길이가 짧아지게 하는 것이다. 도 5에서 보인 바와 같이, 어드레스 라인(126)의 제1 세그먼트(226-1)이 최근린 마이크로 전자 요소의 한 행의 접점들(140)에 나란한 방향(160)으로 연장되는 경우조차도, 그러한 세그먼트가 상기 마이크로 전자 요소의 면 상에 놓이지 않을 수 있다. 제2 세그먼트(226-2A)는 상기 제1 세그먼트 및 상기 제1 세그먼트가 연결되어 있는 접점(140) 간의 방향으로 연장되어 있으며, 다른 한 제2 세그먼트(226-2B)는 상기 세그먼트(226-2B)가 연결되어 있는 접점(140) 및 상기 세그먼트(226-2B)가 연결되어 있는 어드레스 라인의 제1 세그먼트(226-1B) 간의 방향으로 연장되어 있다.
도 6a, 도 6b, 도 6c 및 도 6d에는 상기 어드레스 라인들 및 마이크로 전자 요소의 접점들 간의 스터브들의 길이들이 감소될 수 있는 구조들의 부가적인 예들이 예시되어 있다. 따라서, 도 6a에는 상기 스터브(46)가 연결되어 있는 마이크로 전자 요소(110)의 폭(W)의 절반 미만인 어드레스 라인(26) 간의 길이(47)를 지니는 스터브(46)가 예시되어 있다. 그러나, 도 6a에서의 접점(140)에의 어드레스 정보의 흐름은 어드레스 라인(26)으로부터 스터브(46)를 통해 접점(140)으로 이루어진다. 도 6b에는 상기 스터브(48)의 길이(49)가 조그들(50, 51)을 상기 접점(140) 및 상기 어드레스 라인의 제1 세그먼트들(52A, 52B) 간의 방향들로 연장되어 있는 어드레스 라인 내로 삽입함으로써 상당히 감소될 수 있었던 예가 예시되어 있다. 상기 조그들(50, 51)은 어드레스 정보가 상기 패키지의 어드레스 버스의 방향으로 라우팅되는 상기 패키지 상의 트레이스 또는 다른 배선을 나타낼 수 있다.
이러한 경우에, 어드레스 정보의 흐름은 제1 세그먼트(52A)를 통해, 제2 세그먼트들(50, 51)을 통해 그리고나서 제1 세그먼트(52B)를 통해 이루어진다. 스터브(48)는 스터브(46)보다 짧고 유도성이 적을 수 있으며 그럼으로써 스터브(48)가 도 6a에 도시된 스터브보다 적은 도 6C의 어드레스 라인(26)에 대한 부하를 제공하게 된다. 도 6c에 도시된 부가적인 예에서는, 상기 스터브 길이가 상기 어드레스 라인들에 조그들(53, 54)을 지님으로써 부가적으로 감소될 수 있고 상기 조그들(53, 54) 각각은 상기 기판의 표면에서 본드 패드(55)에 연결되며, 상기 본드 패드(55)는 또 와이어 본드, 예컨대 단일의 와이어 본드(56)에 의해 상기 마이크로 전자 요소의 상응하는 접점들(140)과 결합된다. 도 6d에 도시된 또 다른 한 예에서는, 상기 스터브 길이가 상기 어드레스 라인들에 조그들(63, 64)을 지님으로써 부가적으로 감소될 수 있으며, 상기 조그들(63, 64) 각각은 상기 기판의 표면에 대응하는 본드 패드들(57, 58)에 접속되고, 각각의 그러한 본드 패드(57, 58)는 또 와이어 본드(59)에 의해 상기 마이크로 전자 요소의 상응하는 접점(140)과 연결되며, 그럼으로써 상기 조그들(63, 64) 및 상기 본드 패드들(57, 58)을 포함하는 상기 어드레스 라인의 일부를 형성하는 2개의 와이어 본드가 제공되게 된다.
도 6a, 도 6b, 도 6c 또는 도 6d에 대해 도시되고 논의된 바와 같은 어드레스 정보의 라우팅을 가지고 볼 수 있는 점은 어드레스 입력들 및 대응하는 어드레스 라인들 간의 거리가 감소될 수 있다는 점이다. 특정 예들에서는, 도 6a - 도 6c의 예들에서의 스터브들의 길이들이 1 밀리미터 미만에 이르기까지, 몇몇 경우에는 0.5 밀리미터 미만에 이르기까지, 또는 심지어는 0.1 밀리미터 미만에 이르기까지 감소될 수 있다. 또한 여기서 제공될 수 있는 점은 어드레스 입력들로서 사용된 상기 마이크로 전자 요소들의 접점들 및 어드레스 라인들의 대응하는 제1 세그먼트들, 예컨대 세그먼트(26)(도 6a), 또는 마찬가지로 위치결정된 제1 세그먼트들(52A, 52B)(도 6B) 등등과 같은 제1 세그먼트들 간의 거리들이 몇몇 경우들에서는 1 밀리미터 미만에 이르기까지 감소될 수도 있고 다른 예들에서는 0.5 밀리미터 미만 또는 0.1 밀리미터 미만으로 감소될 수 있다.
도 7a에는 본 발명의 한 실시 예에 따른 패키지들(200) 및 회로 패널 또는 보드(202)의 특정한 상호접속 구성이 예시되어 있으며, 각각의 패키지(200)는 예를 들면 도 1a - 도 1c, 도 2, 도 4a - 도 4b, 도 5, 및 도 6a - 도 6d를 참조하여 위에 기재한 본 발명의 실시 예들의 하나 이상에 따른 것이다. 도 7a에서 보이는 구성은 "클램쉘(clamshell)" 구성으로서 언급될 수 있는 데, 그 이유는 상기 패키지들(200)이 동일한 부위 또는 상기 회로 패널(202)의 표면(204)의 거의 동일한 부위와 정렬되는 상기 회로 패널(202)의 대향 측면들 상에 놓이며, 그럼으로써 도 7a에서 보이고 있고 보드(202)에 대한 접점들 "A"를 지니는 상부 패키지(200)의 한 세트의 단자들(220)이, 도 7a에서 보이고 있고 상기 보드(202)에 대한 접점들("B")을 지니는 것으로 도시되어 있는 하부 패키지(200)의 상응하는 제2 단자들(221)과 정렬되게 하기 때문이다. 마찬가지로, 도 7a에서 보이고 있고 보드(202)에 대한 접점들("B")을 지니는 상부 패키지(200)의 한 세트의 제2 단자들은 도 7a에서 보이고 있고 상기 보드(202)에 대한 접점들("A")을 지니는 것으로 도시되어 있는 하부 패키지(200)의 상응하는 제1 단자들(220)과 정렬된다.
도 7b에는 도 7a에서 보인 바와 같은 패키지들의 클램쉘 구성 내에서 유리하게 이용될 수 있는 패키지(200)의 한 표면에서의 단자들의 가능한 "볼아웃(ballout)" 구성이 부가적으로 예시되어 있다. 내부에 도시된 바와 같이, 한 세트의 제1 단자들(220)은 어드레스 정보, 예컨대 할당들(A0 - A15, BA0 - BA2)을 수신하도록 구성된 단자들을 또한 포함할 수 있다. 상기 제1 단자들은 또한 상기 어드레스 정보를 샘플링하도록 구성된 클록(CK), 및 기록 인에이블(write enable; WE), 행 어드레스 스트로브(row address strobe; RAS), 열 어드레스 스트로브(column address strobe; CAS), 및 아마도 VDD 등등과 같은 기준 전위들과 같은 마이크로 전자 요소들에 대한 입력을 위한 커맨드들과 같은 다른 정보를 수신하도록 구성될 수 있다. 상기 제2 단자들(221)은 상기 제1 단자들과 동일한 정보 모두를 전달하도록 구성될 수 있다. 도 7b에서 보인 바와 같이, 상기 제1 단자들(220)의 신호 할당들은 상기 제2 단자들(221)의 신호 할당들과 거울-대칭을 이루고 있을 수 있고 그럼으로써 예들 들면 상기 신호 할당(A10)을 지니는 제1 단자(220)의 위치가 동일한 신호 할당("A10")을 지닐 수 있는 상응하는 제2 단자(221)와 관련해 이론적인 축(232)에 대해 대칭이다. "A10"과 같은 도 7b에서 보인 이러한 신호 할당들은 상기 패키지의 외부 표면에 있는 단자들에 서로 다른 명칭들이 주어지든 주어지지 않든, 마이크로 전자 요소들, 예컨대 마이크로 전자 요소들(110, 112, 114, 116)의 접점들에서의 신호 할당들에 상응한다.
도 7b에는 상기 어드레스 정보 또는 위에서 언급한 커맨드들(WE, RAS, CAS), 및 샘플링 클록(CK)과는 다른 정보를 전달하도록 구성된 외부 패키지 표준에서의 제3 단자들(224)의 배치가 부가적으로 예시되어 있다. 예를 들면, 도 7b에서 보인 바와 같이, 상기 제3 단자들(224) 중 일부 또는 모두가 또한 제4 단자들(225)과 관련해 수직 패키지 레이아웃 방향으로 상기 이론적인 축(232)에 대해 거울 대칭을 나타낼 수 있고, 한 그룹의 제5 단자들(226) 중 일부 또는 모두가 제6 단자들(227)과 관련해 수평 패키지 레이아웃 방향으로 연장되어 있는 제2 이론적인 축(234)에 대해 거울 대칭을 나타낼 수 있다.
시스템(208) 내에서의 패키지들(200, 200')의 클램쉘 상호접속 구성은 도 8에 부가해서 개략적으로 도시되어 있다. 도 8에서 보인 바와 같이, 구동기(270)는 도 8에서 보인 상부 패키지(200)의 어드레스 라인(272)에 연결되는 "A"로 참조가 되는 제1 단자(220)로 어드레스 라인(272) 상의 어드레스 정보를 구동하고 또한 도 8에서 보이 하부 패키지(200')의 상기 어드레스 라인(272)에 연결되는 "B"로 참조가 되는 제2 단자(221)로 상기 어드레스 라인(272) 상의 어드레스 정보를 구동하도록 구성된다. 일단 상기 어드레스 정보가 상기 상부 패키지의 상기 단자(220)에서 수신하고 상기 하부 패키지의 상기 단자(221)에서 수신되는 경우에, 상기 어드레스 정보가 상기 상부 패키지(200) 내에서 방향(150)으로 어드레스 라인들을 따라 흐르고 상기 하부 패키지(200') 내에서 방향(152)으로 어드레스 라인들을 따라 흐름으로써, 각각의 패키지 내의 마이크로 전자 요소들에 연결된 접속 영역들 각각을 통과하게 된다. 이러한 경우에, 상기 하부 패키지(200') 내에서 어드레스 정보의 흐름은 (제2 단자(221)에 의해 표현되는) 제2 단자들로부터 마이크로 전자 요소(116)에 연결된 접속 영역(226F)을 통해, 그리고나서 마이크로 전자 요소(114)에 연결된 접속 영역(226E)을 통해, 그리고 나서 마이크로 전자 요소(112)에 연결된 접속 영역(226D)을 통해, 그리고 나서 마이크로 전자 요소(110)에 연결된 접속 영역(226C)을 통해 이루어진다.
이러한 경우에, 상기 제1 단자들로부터 상기 제1 접속 영역으로의 제1 전기 경로 방향으로의 상기 어드레스 라인들을 따른 제1 지연이 상기 제1 전기 경로 방향의 반대 방향인 제2 전기 경로 방향으로의 상기 제2 단자들로부터 상기 제2 단자들에 인접한 접속 영역(226F)으로의 상기 어드레스 라인들을 따른 지연과 동일하도록 각각의 개별 패키지가 구성되는 경우 상기 클램쉘 구성에 대해 유리할 수 있다. 이러한 구성은 또한 제1 단자들로부터 상기 제2 접속 영역(226D)으로의 제1 전기 경로 방향으로의 상기 어드레스 라인들을 따른 제2 지연으로서, 상기 제2 단자들로부터 상기 접속 영역(226E)으로의 제2 전기 경로 방향으로의 어드레스 라인들을 따른 지연과 동일한 제2 지연에 적용될 수 있다.
도 9에는 제1 및 제2 마이크로 전자 요소들로서 언급될 수 있는, 단지 2개의 마이크로 전자 요소들만을 패키지(300)가 포함할 수 있는 위에 기재한 실시 예들의 변형 예가 예시되어 있다. 이러한 경우에, 상기 구조 및 동작은 상기 제1 및 제2 마이크로 전자 요소들 각각에 연결된 상기 제1 및 제2 세트들의 단자들 간에 단지 상기 어드레스 라인들의 제1 및 제2 접속 영역들만이 존재한다는 점을 제외하고 위에 기재한 실시 예들 및 변형 예들 각각에 기재된 것과 동일할 수 있다. 상기 패키지 내에서의 어드레스 정보의 전형적인 흐름은 수신되는 것으로서의 제1 단자들로부터 상기 어드레스 라인들이 상기 제1 마이크로 전자 요소(310)에 연결되는 제1 접속 영역으로, 그리고나서 상기 제1 접속 영역으로부터 상기 어드레스 라인들이 상기 제2 마이크로 전자 요소(312)에 연결되는 제2 접속 영역으로, 그리고나서 상기 패키지(300)의 제2 단자들로 이루어진다.
도 10에는 도 1a - 도 1c 및 도 2에 대해 위에 기재한 실시 예의 특정 변형 예에 따른 실시 예가 예시되어 있다. 이러한 실시 예에서는, 각각의 마이크로 전자 요소가 그러한 마이크로 전자 요소 내의 저장 위치를 특정하는데 필요한 어드레스 정보를 수신하기 위한 (위의 예들에서보다) 적은 개수의 어드레스 입력들을 이용하는 타입일 수 있다. 따라서, 상기 마이크로 전자 요소들(410, 412, 414, 416)은 타입 LPDDRx일 수 있으며 이 경우에 그러한 마이크로 전자 요소들은 동작시 적어도 몇몇 클록 사이클 동안 클록 사이클당 적어도 2배의 속도로 샘플링되는 다중화된 어드레스 정보 또는 다중화된 어드레스 및 커맨드 정보를 수신하도록 구성된다. 이는 어드레스 정보 및 커맨드 정보가 클록 사이클당 1배의 속도로 샘플링되는 것이 전형적인 DDRx와 같은 다른 메모리 타입들의 것과는 다른 것이다. 그러한 배치를 고려하여 볼 때, 이러한 특정 타입의 마이크로 전자 요소들(410, 412, 414, 416)은 상기 패키지 기판상에 제공될 수 있는 어드레스 라인들 중 일부와 단지 연결될 필요가 있을 수 있다. 그러므로, 도 10에서 보인 배치에서는, 마이크로 전자 요소들(410, 412)은 제1 세트의 어드레스 라인들(426A)과 연결되고, 마이크로 전자 요소들(414, 416)은 제2 세트의 어드레스 라인들(426B)과 연결된다.
또 다른 한 변형 예에서는, 상기 패키지 내의 마이크로 전자 요소들이 예컨대 상기 마이크로 전자 요소의 접점들을 예를 들면 상기 마이크로 전자 요소의 접점들에 와이어-본딩하는데 유용한 본드 패드들로서 제2 위치들에 재분배하는데 사용되는 재분배 구조들을 포함할 수 있다.
또 다른 한 변형 예에서는, 위에 기재한 패키지들 중 어느 하나가 "웨이퍼-레벨 패키지", "웨이퍼 프로세스 패키지" 따위로서 구현될 수 있다. 그러한 예에서는, 상기 어드레스 라인들이 도전성 트레이스들, 예컨대 도금되거나 또는 에칭된 트레이스들일 수도 있고 상기 마이크로 전자 요소들의 면들 상에 놓이는 상기 패키지의 유전체 층 상에 배치된 다른 도전성 재료일 수도 있으며, 이를 통해 유전체 층 금속화 비어들이 상기 트레이스들을 상기 마이크로 전자 요소들의 접점들과 연결시켜 주도록 연장될 수 있다.
본원 명세서에 기재되어 있는 패키지들은 상기 패키지 기판으로부터 떨어져 있는 상기 마이크로 전자 요소들의 면들 상에 놓이는 오버몰드들 또는 다른 봉입 재료(encapsulant material)와 같은 다른 특징들을 포함할 수 있다. 방열기가 변형적으로 제공될 수도 있으며 상기 마이크로 전자 요소들의 그러한 면들 위에 놓이는 방열기가 제공될 수도 있다.
"웨이퍼 패키지"에서는 어드레스 라인들과 같은 트레이스들 및 다른 도전성 구조는 상기 마이크로 전자 요소들의 에지들을 통해 상기 마이크로 전자 요소들의 접점-지지 면들과의 공통 평면에 놓일 수 있는 오버몰드 또는 봉입 재료의 표면 위에 놓이는 부위들에 이르기까지 연장될 수 있다. 그러한 패키지에서는, 일 예에서, 상기 단자들 중 적어도 몇몇 단자들이 상기 오버몰드 또는 봉입 재료의 표면상에 놓일 수 있다. 일 예에서는, 상기 단자들 중 적어도 몇몇 단자들이 상기 마이크로 전자 요소들의 면들 상에 놓일 수 있다.
도 1c를 참조하면, 여전히 다른 한 변형 예에서, 상부에 메모리 저장 어레이들을 지니는 상기 마이크로 전자 요소들(110, 112, 114, 116)의 접점들이 상기 기판의 상응하는 접점들에 면하여 접합될 수 있고, 그러한 접점들은 상기 기판의 표면(102)에 제공된다.
위에서 논의된 구조들은 특이한 3-차원 상호접속 능력들을 제공한다. 이러한 능력들은 임의 타입의 칩들과 함께 사용될 수 있다. 위에 논의한 구조들은 다양한 전자 시스템들의 구성에서 이용될 수 있다. 예를 들면, 본 발명의 부가적인 실시 예에 따른 시스템(500)은 전자 구성요소들(508, 510)과 함께 위에 기재한 바와 같은 구조(506)를 포함한다. 도시된 예에서는, 구성요소(508)가 반도체 칩인 반면에, 구성요소(510)는 디스플레이 스크린이지만, 다른 어떤 구성요소들이 사용될 수 있다. 물론, 도 11에서 단지 2개의 추가 구성요소만이 예시의 명료함을 위해 도시되어 있지만, 상기 시스템은 임의 개수의 그러한 구성요소들을 포함할 수 있다. 위에 기재한 바와 같은 구조(506)는 예를 들면 위에 논의한 마이크로 전자 패키지들 중 어느 하나일 수 있다. 구조(506) 및 구성요소들(508)은 파선들로 개략적으로 도시된 공통 하우징(501)에 장착되어 있으며, 필요에 따라 원하는 회로를 형성하도록 서로 전기적으로 상호접속되어 있다. 도시된 전형적인 시스템에서는, 플렉서블 인쇄 회로 보드와 같은 회로 패널(502)을 포함하며, 상기 회로 패널은 다수의 도체(504)를 포함하고, 이들 중 단지 하나만이 도 11에 도시되어 있으며, 상기 다수의 도체(504)는 상기 구성요소들을 서로 상호접속시켜 준다. 그러나, 이는 단지 대표적인 것일 뿐이며, 전기 접속들을 이루기 위한 임의의 적합한 구조가 사용될 수 있다. 상기 하우징(501)은 예를 들면 스마트폰 또는 다른 셀룰러폰, 태블릿 컴퓨터, 또는 노트북 컴퓨터에 예를 들어 유용한 타입의 휴대용 하우징으로서 도시되어 있으며 스크린(510)은 상기 하우징의 표면에 노출되어 있다. 구조(506)가 이미징 칩과 같은 감광 요소를 포함하는 경우에, 렌즈(511) 또는 다른 광학 기기는 또한 상기 구조에 광을 라우팅하기 위해 제공될 수 있다. 또, 도 11에 도시된 간략화된 시스템이 단지 대표적인 것일 뿐이며, 데스크톱 컴퓨터들, 라우터들 등등과 같은 고정 구조들로서 일반적으로 간주하는 시스템들을 포함하는, 다른 시스템들이 위에 논의한 구조들을 사용하여 이루어질 수 있다.
위에 논의한 특징들의 이들 및 다른 변형들 및 조합들이 본 발명으로부터 벗어나지 않고 이용될 수 있으므로, 위의 바람직한 실시 예들에 대한 설명이 첨부한 청구항들에 의해 정의된 발명을 한정한 것으로라기 보다는 오히려 예시한 것으로 취해져야 한다.

Claims (29)

  1. 마이크로 전자 패키지에 있어서,
    상기 마이크로 전자 패키지는,
    상기 마이크로 전자 패키지 외부에 있는 구성요소와의 접속을 위한 복수 개의 제1 단자들을 지니는 패키지 기판으로서, 상기 복수 개의 제1 단자들은 어드레스 정보를 전달하도록 구성된, 패키지 기판; 및
    각각의 마이크로 전자 요소가 상기 기판의 제1 표면과 대면하는 면을 지니고, 각각의 마이크로 전자 요소는 메모리 저장 어레이를 포함하며, 각각의 마이크로 전자 요소는 대응하는 마이크로 전자 요소의 메모리 저장 어레이 내의 위치들을 특정하는 어드레스 정보의 수신을 위한 어드레스 입력들을 지니는 제1 및 제2 마이크로 전자 요소들;
    을 포함하며,
    상기 패키지 기판은 상기 복수 개의 제1 단자들과 전기적으로 접속되고 상기 기판상의 제1 접속 영역에 어드레스 정보를 전달하도록 구성된 복수 개의 어드레스 라인들을 부가적으로 지니며, 상기 제1 접속 영역은 상기 복수 개의 제1 단자들로부터의 제1 지연을 지니고, 상기 어드레스 라인들은 상기 제1 접속 영역을 통해 적어도 상기 복수 개의 제1 단자들로부터의 제2 지연을 지니는 상기 기판상의 제2 접속 영역에 상기 어드레스 정보를 전달하도록 구성되며, 상기 제1 마이크로 전자 요소의 어드레스 입력들은 상기 제1 접속 영역에서 상기 복수 개의 어드레스 라인들 각각과 연결되고, 상기 제2 마이크로 전자 요소의 어드레스 입력들은 상기 제2 접속 영역에서 복수 개의 어드레스 라인들 각각과 연결되며, 상기 제2 지연은 상기 제1 지연보다 큰, 마이크로 전자 패키지.
  2. 제1항에 있어서, 상기 기판은 상기 제1 표면의 반대 측에 있는 제2 표면을 지닐 수 있으며, 상기 복수 개의 제1 단자들은 상기 기판의 제2 표면에 있는, 마이크로 전자 패키지.
  3. 제1항에 있어서, 상기 어드레스 입력들 및 상기 어드레스 입력들이 상기 대응하는 접속 영역들에서 연결되어 있는 상기 복수 개의 어드레스 라인들 간의 거리들은 2 밀리미터 미만인, 마이크로 전자 패키지.
  4. 제1항에 있어서, 상기 패키지 기판은 상기 복수 개의 어드레스 라인들을 통해 상기 복수 개의 제1 단자들과 전기적으로 연결되어 있는 복수 개의 제2 단자들을 부가적으로 포함하며, 상기 복수 개의 어드레스 라인들은 상기 제2 접속 영역을 통해 상기 복수 개의 제2 단자들로 상기 어드레스 정보를 전달하도록 구성된, 마이크로 전자 패키지.
  5. 청구항 제4항에 기재된 마이크로 전자 패키지를 포함하는 마이크로 전자 어셈블리에 있어서, 상기 마이크로 전자 어셈블리는 구성요소를 부가적으로 포함하며, 상기 구성요소는 상기 마이크로 전자 패키지의 복수 개의 제1 단자들과 접속된 복수 개의 접점들을 지니고 상기 구성요소는 상기 어드레스 정보를 구동하도록 구성된 구동기들을 포함하는, 마이크로 전자 어셈블리.
  6. 제5항에 있어서, 상기 복수 개의 제2 단자들은 상기 구성요소의 상응하는 제2 접점들과 접속하도록 구성되고, 상기 접속의 상태에서 상기 제2 접점들은 상기 마이크로 전자 패키지 외부에 있는 상응하는 종단 회로들과 상기 제2 단자들을 연결하는, 마이크로 전자 어셈블리.
  7. 제4항에 있어서, 제1 전기 경로 방향으로의 상기 복수 개의 어드레스 라인들을 따른 제1 지연은 상기 복수 개의 제2 단자들로부터 상기 제2 접속 영역으로의 제2 전기 경로 방향으로의 상기 복수 개의 어드레스 라인들을 따른 제3 지연과 동일한, 마이크로 전자 패키지.
  8. 제1항에 있어서, 상기 제1 마이크로 전자 요소의 어드레스 입력들은 제1 방향으로 연장하는 행(row) 내의 위치들에 배치되며, 상기 제1 마이크로 전자 요소에 인접한 상기 복수 개의 어드레스 라인들의 제1 세그먼트들은 상기 제1 방향으로 연장되어 있는, 마이크로 전자 패키지.
  9. 제8항에 있어서, 상기 제1 세그먼트들 중 적어도 일부는 상기 제1 마이크로 전자 요소의 면 상에 놓이는, 마이크로 전자 패키지.
  10. 제9항에 있어서, 상기 복수 개의 어드레스 라인들의 세그먼트들은 상기 제1 세그먼트들이며, 상기 복수 개의 어드레스 라인들 중 제2 세그먼트들은 상기 제1 세그먼트들로부터 상기 제1 마이크로 전자 요소의 어드레스 입력들로의 제2 방향으로 연장되어 있고, 각각의 제2 세그먼트는 상기 마이크로 전자 요소의 폭의 절반 미만인 길이를 지니는, 마이크로 전자 패키지.
  11. 제10항에 있어서, 상기 어드레스 입력들 및 상기 어드레스 입력들이 대응하는 접속 영역에 연결되어 있는 제1 세그먼트 간의 거리들이 2 밀리미터 미만인, 마이크로 전자 패키지.
  12. 제10항에 있어서, 상기 제2 세그먼트들 중 적어도 일부분들이 상기 제1 및 제2 마이크로 전자 요소들 중 주어진 마이크로 전자 요소의 면 상에 놓이고 상기 적어도 일부분들은 상기 주어진 마이크로 전자 요소의 면에서 주어진 접점에 전기적으로 접속되고 상기 복수 개의 어드레스 라인들 중 한 어드레스 라인과 연결되어 있는 와이어 본드들을 포함하는, 마이크로 전자 패키지.
  13. 제10항에 있어서, 상기 제2 세그먼트들 중 적어도 일부분들이 상기 제1 및 제2 마이크로 전자 요소들 중 주어진 마이크로 전자 요소의 면 상에 놓이고 상기 적어도 일부분들은 상기 주어진 마이크로 전자 요소의 접점들 중 대응하는 접점들에 면하고 상기 주어진 마이크로 전자 요소의 접점들 중 대응하는 접점들과 접합되는 기판 전기 접점들을 포함하는, 마이크로 전자 패키지.
  14. 제1항에 있어서, 상기 제1 및 제2 마이크로 전자 요소들은 상기 제1 표면에 나란한 방향으로 서로 이격되어 있는, 마이크로 전자 패키지.
  15. 제14항에 있어서, 상기 어드레스 입력들이 각각 제공되어 있는 제1 및 제2 마이크로 전자 요소들의 면들은 단일 평면으로 배치되는, 마이크로 전자 패키지.
  16. 청구항 제1항에 기재된 마이크로 전자 패키지를 포함하는 시스템에 있어서, 상기 시스템은 상기 복수 개의 제1 단자들과 전기적으로 접속된 접점들을 지니는 회로 패널을 부가적으로 포함하는, 시스템.
  17. 제16항에 있어서, 상기 시스템은 하우징; 상기 마이크로 전자 패키지 또는 상기 회로 패널 중 적어도 하나;를 부가적으로 포함하는, 시스템.
  18. 제1항에 있어서,
    상기 마이크로 전자 패키지는,
    각각의 마이크로 전자 요소가 메모리 저장 어레이를 포함하며 대응하는 마이크로 전자 요소의 메모리 저장 어레이 내의 위치들을 특정하는 어드레스 정보의 수신을 위한 어드레스 입력들을 지니고 각각의 마이크로 전자 요소는 상기 제1 표면과 대면하는 면을 지니는 제3 및 제4 마이크로 전자 요소들;
    을 부가적으로 포함하며,
    상기 복수 개의 어드레스 라인들은 상기 복수 개의 제1 단자들로부터의 제3 지연을 지니는 제3 접속 영역 및 상기 복수 개의 제1 단자들로부터의 제4 지연을 지니는 제4 접속 영역을 부가적으로 지니고, 상기 복수 개의 어드레스 라인들은 상기 제2 접속 영역을 통해 제3 접속 영역에 상기 어드레스 정보를 전달하도록 구성되며 상기 제3 접속 영역을 통해 상기 제4 접속 영역에 상기 어드레스 정보를 전달하도록 구성되고, 상기 제3 마이크로 전자 요소의 어드레스 입력들은 상기 제3 접속 영역에서 상기 복수 개의 어드레스 라인들 각각과 연결되며, 상기 제4 마이크로 전자 요소의 어드레스 입력들은 상기 제4 접속 영역에서 상기 어드레스 라인들 각각과 연결되고, 상기 제4 지연은 상기 제3 지연보다 크며, 상기 제3 지연은 상기 제2 지연보다 크고, 상기 제2 지연은 상기 제1 지연보다 큰, 마이크로 전자 패키지.
  19. 제18항에 있어서, 상기 패키지 기판은 상기 어드레스 라인들을 통해 상기 복수 개의 제1 단자들과 전기적으로 연결된 제2 단자들을 부가적으로 포함하며, 상기 어드레스 라인들은 상기 제2 접속 영역을 통해 상기 제2 단자들로 상기 어드레스 정보를 전달하도록 구성된, 마이크로 전자 패키지.
  20. 마이크로 전자 패키지에 있어서,
    상기 마이크로 전자 패키지는,
    제1 및 제2 대향 표면들, 복수 개의 제1 단자들 및 복수 개의 제2 단자들을 지니는 패키지 기판으로서, 상기 복수 개의 제1 단자들 및 상기 복수 개의 제2 단자들은 상기 패키지 기판의 제2 표면에 있으며 어드레스 정보를 전달하도록 구성되고 상기 마이크로 전자 패키지 외부에 있는 구성요소와 접속하도록 구성된, 패키지 기판;
    을 포함하며,
    상기 복수 개의 제1 단자들은 상기 복수 개의 제1 단자들의 제1 및 제2 그룹들을 포함하고, 상기 복수 개의 제2 단자들은 상기 복수 개의 제2 단자들의 제1 및 제2 그룹들을 포함하며, 상기 복수 개의 제1 단자들의 제1 그룹은 상기 복수 개의 제2 단자들의 제1 그룹과 연결되고, 상기 제1 단자들의 제2 그룹은 상기 제2 단자들의 제2 그룹과 연결되며,
    상기 마이크로 전자 패키지는,
    각각의 마이크로 전자 요소가 상기 기판의 제1 표면을 향해 면하는 면을 지니고, 각각의 마이크로 전자 요소가 메모리 저장 어레이를 합체하고 있으며, 각각의 마이크로 전자 요소가 대응하는 마이크로 전자 요소의 메모리 저장 어레이 내의 위치들을 특정하는 어드레스 정보의 수신을 위한 어드레스 입력들을 지니는 제1, 제2, 제3, 및 제4 마이크로 전자 요소들;
    을 포함하고,
    상기 제1 및 제2 마이크로 전자 요소들은 상기 복수 개의 제1 단자들의 제1 그룹과 연결되며, 상기 제3 및 제4 마이크로 전자 요소들은 상기 복수 개의 제1 단자들의 제2 그룹과 연결된, 마이크로 전자 패키지.
  21. 제20항에 있어서, 상기 패키지 기판은 상기 패키지 기판상에 어드레스 라인들의 제1 그룹 및 어드레스 라인들의 제2 그룹을 지닐 수 있으며, 상기 복수 개의 제1 단자들의 제1 그룹은 상기 어드레스 라인들의 제1 그룹을 통해 상기 복수 개의 제2 단자들의 제1 그룹과 연결되고, 상기 복수 개의 제1 단자들의 제2 그룹은 어드레스 라인들의 제2 그룹을 통해 제2 단자들의 제2 그룹과 연결되는, 마이크로 전자 패키지.
  22. 제21항에 있어서, 상기 제1 및 제2 마이크로 전자 요소들은 클록 사이클당 1배보다 크지 않게 어드레스 라인들의 제1 및 제2 그룹들 상의 신호들을 샘플링하도록 구성된, 마이크로 전자 패키지.
  23. 제21항에 있어서, 상기 제1 및 제2 마이크로 전자 요소들은 적어도 일부 클록 사이클들 동안 클록 사이클당 적어도 2배로 어드레스 라인들의 제1 및 제2 그룹들 상의 신호들을 샘플링하도록 구성되는, 마이크로 전자 패키지.
  24. 제21항에 있어서, 상기 어드레스 라인들은 상기 제1, 제2, 제3 및 제4 마이크로 전자 요소들의 면들 상에 놓이는 부위들에 이르기까지 연장되어 있는, 마이크로 전자 패키지.
  25. 제20항에 있어서, 상기 제1, 제2, 제3 및 제4 마이크로 전자 요소들은 상기 제1 표면에 나란한 적어도 하나의 방향으로 서로 이격되는, 마이크로 전자 패키지.
  26. 제25항에 있어서, 상기 어드레스 입력들이 각각 제공되어 있는 상기 제1, 제2, 제3 및 제4 마이크로 전자 요소들의 면들은 단일 평면으로 배치되는, 마이크로 전자 패키지.
  27. 제20항에 있어서, 상기 어드레스 입력들 및 상기 어드레스 입력들이 대응하는 접속 영역에 연결되는 어드레스 라인들 간의 거리들이 2 밀리미터 미만인, 마이크로 전자 패키지.
  28. 청구항 제20항에 기재되어 있는 마이크로 전자 패키지를 포함하는 시스템에 있어서, 상기 시스템은 상기 복수 개의 제1 단자들과 전기적으로 접속되는 접점들을 지니는 회로 패널을 부가적으로 포함하는, 시스템.
  29. 제28항에 있어서, 상기 시스템은,
    하우징; 상기 마이크로 전자 패키지 또는 상기 회로 패널 중 적어도 하나를 부가적으로 포함하는, 시스템.
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